KR102467033B1 - 적층형 반도체 소자 - Google Patents

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Abstract

하부 소자 및 상기 하부 소자 상에 배치된 상부 소자를 포함하고, 상기 하부 소자는 하부 기판, 상기 하부 기판 상의 하부 배선, 상기 하부 배선 상의 하부 패드, 및 상기 하부 배선과 상기 하부 패드의 측면들을 덮는 하부 층간 절연 층을 포함하고, 상기 상부 소자는 상부 기판, 상기 상부 기판 하의 상부 배선, 상기 상부 배선 하의 상부 패드, 및 상기 상부 배선과 상기 상부 패드의 측면들을 덮는 상부 층간 절연 층을 포함하고, 상기 하부 패드는 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖고, 상기 상부 패드는 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖고, 상기 하부 패드의 상기 제2 부분은 상기 상부 패드의 상기 제2 부분과 본딩되고, 상기 하부 패드의 상기 제1 부분은 상기 상부 층간 절연 층의 하면과 접하고, 및 상기 상부 패드의 상기 제1 부분은 상기 하부 층간 절연 층의 상면과 접하는 반도체 소자가 설명된다.

Description

적층형 반도체 소자{Stack type semiconductor device}
본 발명은 적층형 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 실리콘 웨이퍼 상에 미세 공정을 수행함과 동시에 실리콘 웨이퍼들을 접합 및 적층하여 반도체의 고집적화를 실현하고 있다. 실리콘 웨이퍼들을 접합하는 경우 각 실리콘 웨이퍼의 내부 배선들은 금속 패드를 이용하여 전기적으로 연결될 수 있다. 이때, 실리콘 웨이퍼들의 접합을 위한 가열 공정을 수행하는 동안 금속 패드들이 열에 의해 팽창하여 금속 패드들의 측면들을 둘러싸는 절연막들 간의 접합 불량이 발생하는 문제가 있다.
본 발명이 해결하고자 하는 과제는 금속 패드를 둘러싸는 절연막들 간의 접합 불량을 개선한 적층형 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 적층형 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 금속 패드를 둘러싸는 절연막들 간의 접합 불량을 개선한 적층형 후면 조사형 이미지 센서(backside illuminated image sensor)를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 적층형 후면 조사형 이미지 센서(backside illuminated image sensor)를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 소자는 하부 소자 및 상기 하부 소자 상에 배치된 상부 소자를 포함한다. 상기 하부 소자는 하부 기판, 상기 하부 기판 상의 하부 배선, 상기 하부 배선 상의 하부 패드, 및 상기 하부 배선과 상기 하부 패드의 측면들을 덮는 하부 층간 절연 층을 포함한다. 상기 상부 소자는 상부 기판, 상기 상부 기판 하의 상부 배선, 상기 상부 배선 하의 상부 패드, 및 상기 상부 배선과 상기 상부 패드의 측면들을 덮는 상부 층간 절연 층을 포함한다. 상기 하부 패드는 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖고, 상기 상부 패드는 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖고, 상기 하부 패드의 상기 제2 부분은 상기 상부 패드의 상기 제2 부분과 본딩되고, 상기 하부 패드의 상기 제1 부분은 상기 상부 층간 절연 층의 하면과 접하고, 및 상기 상부 패드의 상기 제1 부분은 상기 하부 층간 절연 층의 상면과 접한다.
본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 소자는 하부 기판, 상기 하부 기판 상의 하부 배선, 상기 하부 배선 상에 배치되고, 상기 하부 배선과 접하고 두꺼운 수직 두께를 갖는 제1 부분 및 상기 하부 패드의 상기 제1 부분의 일 측의 상부에 연결되고 얇은 수직 두께를 갖는 제2 부분을 갖는 하부 패드, 상기 하부 패드 상에 배치되고, 두꺼운 수직 두께를 갖는 제1 부분 및 상기 상부 패드의 상기 제1 부분의 일 측의 하부에 연결되고 얇은 수직 두께를 갖고, 및 상기 하부 패드의 상기 제2 부분과 본딩되는 제2 부분을 갖는 상부 패드, 상기 상부 패드 상에 배치되고, 상기 상부 패드의 상기 제1 부분과 접하는 상부 배선 및 상기 상부 배선 상의 상부 기판을 포함한다. 상기 하부 패드의 상기 제1 부분과 상기 상부 패드의 상기 제1 부분은 대각선으로 배치된다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시 예들에 의한 적층형 반도체 소자들은 두꺼운 부분과 얇은 부분을 포함하는 단차 구조를 갖는 하부 패드 및 상부 패드를 형성하고, 하부 패드의 얇은 부분과 상부 패드의 얇은 부분이 본딩되도록 함으로써, 본딩 부분의 열 팽창을 감소시키고 그 결과, 하부 패드 및 상부 패드의 측면을 덮는 층간 절연 층들 간의 접합 불량을 감소시킬 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 실시 예들에 의한 적층형 반도체 소자들의 종단면도들이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시 예들에 의한 적층형 반도체 소자에서 하부 패드 및 상부 패드의 본딩 형상을 개략적으로 도시한 상면도들이다.
도 3은 본 발명의 기술적 사상의 일 실시 예에 의한 적층형 후면 조사형 이미지 센서의 종단면도이다.
도 4a 내지 도 4e는 본 발명의 기술적 사상의 일 실시 예에 의한 적층형 반도체 소자의 제조 방법을 설명하는 도면들이다.
도 5a 내지 도 5e는 본 발명의 기술적 사상의 실시 예들에 의한 적층형 후면 조사형 이미지 센서의 제조 방법을 설명하는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시 예에 의한 적층형 반도체 소자의 종단면도이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 의한 적층형 반도체 소자(100A)는 하부 소자(10), 및 상기 하부 소자(10) 상에 적층 및 본딩된 상부 소자(20)를 포함할 수 있다.
상기 하부 소자(10)는 하부 기판(11) 및 상기 하부 기판(11) 상의 하부 배선(12), 상기 하부 배선(12) 상의 하부 패드(17), 및 상기 하부 배선(12) 및 상기 하부 패드(17)의 측면들을 감싸는 하부 층간 절연 층(13)을 포함할 수 있다.
상기 하부 기판(11)은 벌크 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, Si-Ge 같은 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 하부 배선(12)은 상기 하부 기판(11) 상의 제1 하부 배선(12a) 및 상기 제1 하부 배선(12a) 상의 제2 하부 배선(12b)을 포함할 수 있다. 도 1a에서는 상기 하부 배선(12)이 2층으로 형성된 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니며, 상기 하부 배선(12)은 단층 또는 3층 이상으로 형성될 수 있다.
상기 제1 하부 배선(12a) 및 상기 제2 하부 배선(12b)은 각각 비아 배선 및 상기 비아 배선과 중첩하고 상기 비아 배선의 수평 폭보다 넓은 수평 폭을 갖는 평면 배선이 혼합된 형태일 수 있다. 상기 제1 하부 배선(12a)의 하면은 상기 하부 기판(11)과 접촉하고, 상기 제2 하부 배선(12b)의 상면의 일부는 상기 하부 패드(17)와 접촉할 수 있다.
상기 제1 하부 배선(12a)은 제1 하부 배선 배리어 패턴(12a_1) 및 상기 제1 하부 배선 배리어 패턴(12a_1) 상의 제1 하부 배선 메탈 패턴(12a_2)을 포함할 수 있다. 상기 제1 하부 배선 메탈 패턴(12a_2)의 하면 및 측면은 상기 제1 하부 배선 배리어 패턴(12a_1)에 의해 덮일 수 있다. 상기 제2 하부 배선(12b)은 제2 하부 배선 배리어 패턴(12b_1) 및 상기 제2 하부 배선 배리어 패턴(12b_1) 상의 제2 하부 배선 메탈 패턴(12b_2)을 포함할 수 있다. 상기 제2 하부 배선 메탈 패턴(12b_2)의 하면 및 측면은 상기 제2 하부 배선 배리어 패턴(12b_1)에 의해 덮일 수 있다.
상기 제1 하부 배선 배리어 패턴(12a_1) 및 상기 제2 하부 배선 배리어 패턴(12b_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 제1 하부 배선 메탈 패턴(12a_2) 및 제2 하부 배선 메탈 패턴(12b_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 하부 패드(17)는 하부 패드 스페이스(17S) 및 상기 하부 패드 스페이스(17S) 내에 형성된 하부 패드 배리어 패턴(17_1) 및 하부 패드 메탈 패턴(17_2)을 포함할 수 있다. 상기 하부 패드(17)는 상대적으로 두꺼운 수직 두께를 갖는 제1 부분(17a) 및 상대적으로 얇은 수직 두께를 갖는 제2 부분(17b)을 포함할 수 있다.
상기 하부 패드 스페이스(17S)는 상기 하부 층간 절연 층(13)을 부분적으로 관통하여 상기 제2 하부 배선(12b)의 상면의 일부를 노출시키는 제1 하부 패드 스페이스(17S_1) 및 상기 제1 하부 패드 스페이스(17S_1)의 일 측에 연결되고 상기 제1 하부 패드 스페이스(17S_1)보다 얕은 깊이를 갖는 제2 하부 패드 스페이스(17S_2)를 포함할 수 있다. 상기 제2 하부 패드 스페이스(17S_2)의 수평 폭은 상기 제1 하부 패드 스페이스(17S_1)의 수평 폭보다 클 수 있다.
상기 하부 패드(17)의 상기 제1 부분(17a)은 상기 제1 하부 패드 스페이스(17S_1)를 채우고, 및 상기 하부 패드(17)의 상기 제2 부분(17b)은 상기 제2 하부 패드 스페이스(17S_2)를 채울 수 있다.
상기 하부 패드(17)의 상기 제2 부분(17b)은 상기 상부 소자(20)의 상부 패드(27)와 수직으로 중첩하는 제1 측 및 상기 제1 측과 대향하고 상기 상부 패드(27)와 수직으로 중첩하지 않는 제2 측을 가질 수 있다. 상기 하부 패드(17)의 상기 제1 부분(17a)은 상기 하부 패드(17)의 상기 제2 부분(17b)의 상기 제2 측에 연결될 수 있다. 상기 하부 패드(17)의 상기 제1 부분(17a)과 상기 하부 패드(17)의 상기 제2 부분(17b)은 물질적으로 연속할 수 있다. 즉, 상기 하부 패드(17)의 상기 제1 부분(17a)과 상기 하부 패드(17)의 상기 제2 부분(17b) 간의 경계면은 존재하지 않을 수 있다.
상기 하부 패드 배리어 패턴(17_1)은 상기 하부 패드 스페이스(17S)의 바닥면 및 내부 측벽 상에 컨포멀하게 형성될 수 있다. 상기 하부 패드 배리어 패턴(17_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다.
상기 하부 패드 메탈 패턴(17_2)은 상기 하부 패드 배리어 패턴(17_1) 상에 상기 하부 패드 스페이스(17S)를 채우도록 형성될 수 있다. 상기 하부 패드 메탈 패턴(17_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 하부 층간 절연 층(13)은 상기 기판 상에 형성되고 상기 제1 하부 배선(12a)의 측면을 덮는 제1 하부 층간 절연 층(13a), 상기 제1 하부 층간 절연 층(13a) 상에 형성되고 상기 제2 하부 배선(12b)의 측면을 덮는 제2 하부 층간 절연 층(13b) 및 상기 제2 하부 층간 절연 층(13b) 상에 형성되고 상기 하부 패드(17)의 측면을 덮는 제3 하부 층간 절연 층(13c)을 포함할 수 있다.
상기 제1 하부 층간 절연 층(13a)의 상면은 상기 제1 하부 배선(12a)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 하부 층간 절연 층(13b)의 상면은 상기 제2 하부 배선(12b)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제3 하부 층간 절연 층(13c)의 상면은 상기 하부 패드(17)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 하부 층간 절연 층(13a), 상기 제2 하부 층간 절연 층(13b), 및 상기 제3 하부 층간 절연 층(13c)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 상부 소자(20)는 상부 기판(21) 및 상기 상부 기판(21) 하의 상부 배선(22), 상기 상부 배선(22) 하의 상부 패드(27), 및 상부 층간 절연 층(23)을 포함할 수 있다.
상기 상부 기판(21)은 벌크 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, Si-Ge 같은 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 상부 배선(22)은 상기 상부 기판(21) 상의 제1 상부 배선(22a) 및 상기 제1 상부 배선(22a) 하의 제2 상부 배선(22b)을 포함할 수 있다. 일부 실시 예에서, 상기 상부 배선(22)은 단층 또는 3층 이상으로 형성될 수 있다.
상기 제1 상부 배선(22a) 및 상기 제2 상부 배선(22b)은 각각 비아 배선 및 상기 비아 배선과 중첩하고 상기 비아 배선의 수평 폭 보다 넓은 수평 폭을 갖는 평면 배선이 혼합된 형태일 수 있다. 상기 제1 상부 배선(22a)의 상면은 상기 상부 기판(21)과 접촉하고, 상기 제2 상부 배선(22b)의 하면의 일부는 상기 상부 패드(27)와 접촉할 수 있다.
상기 제1 상부 배선(22a)은 제1 상부 배선 배리어 패턴(22a_1) 및 상기 제1 상부 배선 배리어 패턴(22a_1) 상의 제1 상부 배선 메탈 패턴(22a_2)을 포함할 수 있다. 상기 제2 상부 배선(22b)은 제2 상부 배선 배리어 패턴(22b_1) 및 상기 제2 상부 배선 배리어 패턴(22b_1) 상의 제2 상부 배선 메탈 패턴(22b_2)을 포함할 수 있다. 상기 제1 상부 배선 메탈 패턴(22a_2)의 하면 및 측면은 상기 제1 상부 배선 배리어 패턴(22a_1)으로 덮일 수 있고, 및 상기 제2 상부 배선 메탈 패턴(22b_2)의 하면 및 측면은 상기 제2 상부 배선 배리어 패턴(22b_1)으로 덮일 수 있다.
상기 제1 상부 배선 배리어 패턴(22a_1) 및 상기 제2 상부 배선 배리어 패턴(22b_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 제1 상부 배선 메탈 패턴(22a_2) 및 제2 상부 배선 메탈 패턴(22b_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 상부 패드(27)는 상부 패드 스페이스(27S) 및 상기 상부 패드 스페이스(27S) 내에 형성된 상부 패드 배리어 패턴(27_1) 및 상부 패드 메탈 패턴(27_2)을 포함할 수 있다. 상기 상부 패드(27)는 상대적으로 두꺼운 수직 두께를 갖는 제1 부분(27a) 및 상대적으로 얇은 수직 두께를 갖는 제2 부분(27b)을 포함할 수 있다.
상기 상부 패드 스페이스(27S)는 상기 상부 층간 절연 층(23)을 부분적으로 관통하여 상기 제2 상부 배선(22b)의 하면의 일부를 노출시키는 제1 상부 패드 스페이스(27S_1) 및 상기 제1 상부 패드 스페이스(27S_1)의 일 측에 연결되고, 상기 제1 상부 패드 스페이스(27S_1)보다 얕은 깊이를 갖는 제2 상부 패드 스페이스(27S_2)를 포함할 수 있다. 상기 제2 상부 패드 스페이스(27S_1)의 수평 폭은 상기 제1 상부 패드 스페이스(27S_1)의 수평 폭보다 클 수 있다.
상기 상부 패드(27)의 상기 제1 부분(27a)은 상기 제1 상부 패드 스페이스(27S_1)를 채우고, 및 상기 상부 패드(27)의 상기 제2 부분(27b)은 상기 제2 상부 패드 스페이스(27S_2)를 채울 수 있다.
상기 상부 패드(27)의 상기 제2 부분(27b)은 상기 하부 패드(17)와 수직으로 중첩하는 제1 측 및 상기 제1 측과 대향하고 상기 하부 패드(17)와 수직으로 중첩하지 않는 제2 측을 가질 수 있다. 상기 상부 패드(27)의 상기 제1 부분(27a)은 상기 상부 패드(27)의 상기 제2 부분(27b)의 상기 제2 측에 연결될 수 있다. 상기 상부 패드(27)의 상기 제1 부분(27a)과 상기 상부 패드(27)의 상기 제2 부분(27b)은 물질적으로 연속할 수 있다.
상기 상부 패드 배리어 패턴(27_1)은 상기 상부 패드 스페이스(27S)의 바닥면 및 내부 측벽 상에 컨포멀하게 형성될 수 있다. 상기 상부 패드 배리어 패턴(27_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다.
상기 상부 패드 메탈 패턴(27_2)은 상기 상부 패드 배리어 패턴(27_1) 상에 상기 상부 패드 스페이스(27S)를 채우도록 형성될 수 있다. 상기 상부 패드 메탈 패턴(27_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 상부 층간 절연 층(23)은 상기 상부 기판(21) 하에 형성되고 상기 제1 상부 배선(22a)의 측면을 덮는 제1 상부 층간 절연 층(23a), 상기 제1 상부 층간 절연 층(23a) 하에 형성되고 상기 제2 상부 배선(22b)의 측면을 덮는 제2 상부 층간 절연 층(23b) 및 상기 제2 상부 층간 절연 층(23b) 하에 형성되고 상기 상부 패드(27)의 측면을 덮는 제3 상부 층간 절연 층(23c)을 포함할 수 있다.
상기 제1 상부 층간 절연 층(23a)의 하면은 상기 제1 상부 배선(22a)의 하면과 실질적으로 공면을 이룰 수 있다. 상기 제2 상부 층간 절연 층(23b)의 하면은 상기 제2 상부 배선(22b)의 하면과 실질적으로 공면을 이룰 수 있다. 상기 제3 상부 층간 절연 층(23c)의 하면은 상기 상부 패드(27)의 하면과 실질적으로 공면을 이룰 수 있다. 상기 제1 상부 층간 절연 층(23a), 상기 제2 상부 층간 절연 층(23b), 및 상기 제3 상부 층간 절연 층(23c)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 하부 패드(17)와 상기 상부 패드(27)는 수평 방향으로 어긋나도록 본딩될 수 있다. 예를 들어, 상기 하부 패드(17)와 상기 상부 패드(27)는 상기 하부 패드(17)의 상기 제2 부분(17b)의 상기 제1 측 및 상기 상부 패드(27)의 상기 제2 부분(27b)의 상기 제1 측은 각각 상기 상부 패드(27) 및 상기 하부 패드(17)와 수직으로 중첩하고, 상기 하부 패드(17)의 상기 제2 부분(17b)의 상기 제2 측과 상기 하부 패드(17)의 상기 제1 부분(17a)은 상기 상부 패드(27)와 수직으로 중첩하지 않고, 및 상기 상부 패드(27)의 상기 제2 부분(27b)의 상기 제2 측과 상기 상부 패드(27)의 상기 제1 부분(27a)은 상기 하부 패드(17)와 수직으로 중첩하지 않도록 본딩될 수 있다.
이에 따라, 상기 하부 패드(17)의 상기 제1 부분(17a)은 상기 상부 소자(20)의 상기 제3 상부 층간 절연 층(23c)과 수직으로 중첩하고, 및 상기 상부 패드(27)의 상기 제1 부분(27a)은 상기 하부 소자(10)의 상기 제3 하부 층간 절연 층(13c)과 수직으로 중첩할 수 있다. 즉, 상기 하부 패드(17)의 상기 제1 부분(17a)의 하면은 상기 제2 하부 배선(12b)의 상면의 일부와 접하고, 상기 하부 패드(17)의 상기 제1 부분(17a)의 상면은 상기 제3 상부 층간 절연 층(23c)의 하면의 일부와 접할 수 있다. 또한, 상기 상부 패드(27)의 상기 제1 부분(27a)의 상면은 상기 제2 상부 배선(12b)의 하면의 일부와 접하고, 상기 상부 패드(27)의 상기 제1 부분(27a)의 하면은 상기 제3 하부 층간 절연 층(13c)의 상면의 일부와 접할 수 있다. 상기 하부 패드(17)의 상기 제1 부분(17a)과 상기 상부 패드(27)의 상기 제1 부분(27a)은 대각선 방향으로 배치될 수 있다.
또한, 상기 하부 소자(10)의 상기 제3 하부 층간 절연 층(13c)의 상면의 대부분과 상기 상부 소자(20)의 상기 제3 상부 층간 절연 층(23c)의 하면의 대부분은 직접적으로 본딩될 수 있다.
금속으로 이루어진 상기 하부 패드(17)와 상기 상부 패드(27)는 상기 하부 소자(10)와 상기 상부 소자(20)를 본딩하기 위한 가열 공정에서 열에 의해 팽창할 수 있다. 이때, 상기 하부 패드(17)와 상기 상부 패드(27)의 팽창률은 상기 하부 패드(17)와 상기 상부 패드(27)의 수직 두께에 따라 달라질 수 있다. 예를 들어, 상기 하부 패드(17)와 상기 상부 패드(27)의 수직 두께가 클수록 상기 하부 패드(17)와 상기 상부 패드(27)의 팽창률은 증가하고, 상기 하부 패드(17)와 상기 상부 패드(27)의 수직 두께가 작을수록 상기 하부 패드(17)와 상기 상부 패드(27)의 팽창률은 감소할 수 있다.
이때, 상기 하부 패드(17)와 상기 상부 패드(27)의 팽창률이 증가하면 상기 하부 패드(17)와 상기 상부 패드(27) 간의 척력이 증가하여, 상기 하부 패드(17)의 측면을 덮는 상기 제3 하부 층간 절연 층(13c)의 표면과 상기 상부 패드(27)의 측면을 덮는 상기 제3 상부 층간 절연 층(23c)의 표면 사이가 벌어질 수 있다. 그 결과, 상기 제3 하부 층간 절연 층(13c)과 상기 제3 상부 층간 절연 층(23c) 간의 접합 불량이 발생할 수 있다.
이에 따라, 본 실시 예에서는 상술한 바와 같이, 상대적으로 얇은 수직 두께를 갖는 상기 하부 패드(17)의 상기 제2 부분(17b)과 상기 상부 패드(27)의 상기 제2 부분(27b)은 서로 접촉하고, 상대적으로 두꺼운 수직 두께를 갖는 상기 하부 패드(17)의 상기 제1 부분(17a)과 상기 상부 패드(27)의 상기 제1 부분(27a)은 어긋나도록 함으로써, 본딩되는 부분의 팽창률을 감소시켜 상기 제3 하부 층간 절연 층(13c)과 상기 제3 상부 층간 절연 층(23c) 간의 접합 불량 발생을 방지할 수 있다.
한편, 상기 하부 패드(17) 및 상기 상부 패드(27)를 형성하기 위한 공정 중 CMP와 같은 평탄화 공정을 수행하면, 상기 하부 패드(17) 및 상기 상부 패드(27) 주변의 상기 제3 하부 층간 절연 층(13c) 및 상기 제3 상부 층간 절연 층(23c)의 표면에 침식(erosion) 부분이 발생할 수 있으며, 상기 하부 패드(17)의 상기 제1 부분(17a)과 상기 상부 패드(27)의 상기 제1 부분(27a)은 각각 상기 제3 상부 층간 절연 층(23c)의 침식 부분 및 상기 제3 하부 층간 절연 층(13c)의 침식 부분과 접할 수 있다.
이에 따라, 상대적으로 두꺼운 수직 두께를 갖는 상기 하부 패드(17)의 상기 제1 부분(17a)과 상기 상부 패드(27)의 상기 제1 부분(27a)이 상기 하부 패드(17)의 상기 제2 부분(17b)과 상기 상부 패드(27)의 상기 제2 부분(27b)보다 많이 팽창하더라도 상기 제3 상부 층간 절연 층(23c) 및 상기 제3 하부 층간 절연 층(13c)에 압력을 가하지 않으므로, 상기 제3 상부 층간 절연 층(23c) 및 상기 제3 하부 층간 절연 층(13c) 간의 접합 상태에 영향을 미치지 않을 수 있다.
도 1b는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)는 도 1a의 반도체 소자(100A)와 비교하여, 상기 하부 소자(10)의 상기 하부 층간 절연 층(13) 상의 하부 접합 절연 층(15) 및 상기 상부 소자(20)의 상기 상부 층간 절연 층(23) 하의 상부 접합 절연 층(25)을 더 포함할 수 있다.
상기 하부 접합 절연 층(15) 및 상기 상부 접합 절연 층(25)은 각각 상기 하부 층간 절연 층(13) 및 상기 상부 층간 절연 층(23)보다 치밀한 분자 구조를 갖는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 접합 절연 층(15) 및 상기 상부 접합 절연 층(25)은 실리콘 산화 탄화 질화물 (SiOCN), 실리콘 붕화 질화물 (SiBN), 실리콘 탄화 질화물 (SiCN), 또는 실리콘 탄화물 (SiC)을 포함할 수 있다.
상기 하부 패드(17)의 상기 제1 부분(17a)의 상부 측면 및 상기 하부 패드(17)의 상기 제2 부분(17b)의 측면은 상기 하부 접합 절연 층(15)으로 덮일 수 있다. 또한, 상기 상부 패드(27)의 상기 제1 부분(27a)의 하부 측면 및 상기 상부 패드(27)의 상기 제2 부분(27b)의 측면은 상기 상부 접합 절연 층(25)으로 덮일 수 있다.
도 2a 내지 도 2d는 본 발명의 기술적 사상의 실시 예들에 의해 본딩된 하부 패드와 상부 패드의 상면도들이다.
도 2a를 참조하면, 평면상에서 상기 하부 패드(17)와 상기 상부 패드(27)는 X 방향으로 어긋나도록 배치될 수 있다.
상기 하부 패드(17)의 제1 부분(17a) 및 상기 하부 패드(17)의 상기 제1 부분(17a)과 인접한 상기 하부 패드(17)의 제2 부분(17b)의 일부는 상기 상부 패드(27)와 중첩하지 않을 수 있다. 또한, 상기 상부 패드(27)의 제1 부분(27a) 및 상기 상부 패드(27)의 상기 제1 부분(27a)과 인접한 상기 상부 패드(27)의 제2 부분(27b)의 일부는 상기 하부 패드(17)와 중첩하지 않을 수 있다.
상기 하부 패드(17)의 상기 제1 부분(17a) 및 상기 상부 패드(27)의 상기 제1 부분(27a)은 Y 방향으로 연장하는 바(bar) 모양을 가질 수 있다.
도 2b를 참조하면, 도 2a와 비교하여, 평면상에서 상기 하부 패드(17)와 상기 상부 패드(27)는 X 방향 및 Y 방향으로 어긋나도록 배치될 수 있다. 즉, 평면상에서 상기 하부 패드(17)와 상기 상부 패드(27)는 대각선 방향으로 어긋나도록 배치될 수 있다.
도 2c를 참조하면, 도 2b와 비교하여 상기 하부 패드(17)의 상기 제1 부분(17a) 및 상기 상부 패드(27)의 상기 제1 부분(27a)은 X 방향 및 Y 방향으로 연장하는 직각으로 꺾인 바(bar) 모양을 가질 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 상기 반도체 소자는 후면 조사형 이미지 센서(back-side illuminated image sensor)일 수 있다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(200)는 하부 소자(50), 및 상기 하부 소자(50) 상에 적층 및 본딩된 상부 소자(60), 상기 상부 소자(60) 상의 패시베이션 층(80), 컬러 필터들(85) 및 마이크로 렌즈들(90)을 포함할 수 있다.
상기 하부 소자(50)는 하부 기판(51) 및 상기 하부 기판(51) 상에 형성된 하부 게이트 전극들(55) 및 하부 배선들(52), 상기 하부 배선들(52) 상의 하부 패드들(57) 및 상기 하부 게이트 전극들(55), 상기 하부 배선들(52), 및 상기 하부 패드들(57)의 측면들을 덮는 하부 층간 절연 층(53)을 포함할 수 있다.
상기 하부 게이트 전극들(55)은 다결정 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다. 도 3에 도시하지는 않았으나, 상기 하부 소자(50)는 상기 하부 게이트 전극들(55) 사이의 상기 하부 기판(51) 내에 형성된 아이솔레이션 영역 및 상기 하부 게이트 전극들(55)의 양 옆의 상기 하부 기판(51) 내에 형성된 소스/드레인 영역들을 더 포함할 수 있다.
상기 하부 배선들(52)은 상기 하부 게이트 전극들(55) 상의 제1 하부 배선들(52a) 및 상기 제1 하부 배선들(52a) 상의 제2 하부 배선들(52b)을 포함할 수 있다. 상기 제1 하부 배선들(52a) 및 제2 하부 배선들(52b)은 각각 비아 배선들 및 상기 비아 배선들과 중첩하는 평면 배선들이 혼합된 형태일 수 있다.
상기 제1 하부 배선들(52a)은 제1 하부 배선 배리어 패턴들(52a_1) 및 제1 하부 배선 메탈 패턴들(52a_2)을 포함할 수 있다. 상기 제2 하부 배선들(52b)은 제2 하부 배선 배리어 패턴들(52b_1) 및 제2 하부 배선 메탈 패턴들(52b_2)을 포함할 수 있다.
상기 하부 패드들(57)은 하부 패드 스페이스들(57S) 및 상기 하부 패드 스페이스들(57S) 내에 형성된 하부 패드 배리어 패턴들(57_1) 및 하부 패드 메탈 패턴들(57_2)을 포함할 수 있다. 상기 하부 패드들(57)은 상대적으로 두꺼운 수직 두께를 갖는 제1 부분들(57a) 및 상대적으로 얇은 수직 두께를 갖는 제2 부분들(57b)을 포함할 수 있다.
상기 하부 패드 스페이스들(57S)은 상기 하부 층간 절연 층(53)을 부분적으로 관통하여 상기 제2 하부 배선(52b)의 상면의 일부를 노출시키는 제1 하부 패드 스페이스들(57S_1) 및 상기 제1 하부 패드 스페이스들(57S_1)의 일 측들에 연결되고 상기 제1 하부 패드 스페이스들(57S_1)보다 얕은 깊이를 갖는 제2 하부 패드 스페이스들(57S_2)를 포함할 수 있다.
상기 하부 패드들(57)의 상기 제1 부분들(57a)은 상기 제1 하부 패드 스페이스들(57S_1)을 채우고, 및 상기 하부 패드들(57)의 상기 제2 부분들(57b)은 상기 제2 하부 패드 스페이스들(57S_2)을 채울 수 있다.
상기 하부 패드들(57)의 상기 제2 부분들(57b)은 상기 상부 소자(60)의 상부 패드들(67, 도 3 참조)와 수직으로 중첩하는 제1 측들 및 상기 제1 측들과 대향하고 상기 상부 패드들(67)과 수직으로 중첩하지 않는 제2 측들을 가질 수 있다. 상기 하부 패드들(57)의 상기 제1 부분들(57a)은 상기 하부 패드들(57)의 상기 제2 부분들(57b)의 상기 제2 측들에 연결될 수 있다.
상기 하부 패드 배리어 패턴들(57_1)은 상기 하부 패드 스페이스들(57S)의 바닥면 및 내부 측벽 상에 컨포멀하게 형성될 수 있다. 상기 하부 패드 배리어 패턴들(57_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다.
상기 하부 패드 메탈 패턴들(57_2)은 상기 하부 패드 배리어 패턴들(57_1) 상에 상기 하부 패드 스페이스들(57S)를 채우도록 형성될 수 있다. 상기 하부 패드 메탈 패턴들(57_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 하부 층간 절연 층(53)은 상기 하부 게이트 전극들(55) 및 상기 제1 하부 배선들(52a)의 측면을 덮는 제1 하부 층간 절연 층(53a), 상기 제2 하부 배선들(52b)의 측면을 덮는 제2 하부 층간 절연 층(53b), 및 상기 하부 패드들(57)의 측면을 덮는 제3 하부 층간 절연 층(53c)을 포함할 수 있다.
상기 상부 소자(60)는 상부 기판(61) 및 상기 상부 기판(61) 하에 형성된 전달 게이트 전극들(65), 상부 배선들(62), 상기 상부 배선들(62) 상의 상부 패드들(67) 및 상기 전달 게이트 전극들(65), 상부 배선들(62), 및 상기 상부 패드들(67)의 측면들을 덮는 상부 층간 절연 층(63)을 포함할 수 있다.
상기 상부 기판(61) 내에 포토다이오드들(69)이 형성될 수 있다. 일부 실시 예에서, 상기 상부 기판(61) 내의 상기 포토다이오드들(69) 사이에 픽셀 분리 트렌치들이 형성될 수 있다.
상기 전달 게이트 전극들(65)은 다결정 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다. 상기 전달 게이트 전극들(65)은 상기 포토다이오드들(69)과 인접하게 배치될 수 있다.
상기 상부 배선들(62)은 상기 전달 게이트 전극들(65) 상의 제1 상부 배선들(62a) 및 상기 제1 상부 배선들(62a) 상의 제2 상부 배선들(62b)을 포함할 수 있다. 상기 제1 상부 배선들(62a) 및 제2 상부 배선들(62b)은 각각 비아 배선들 및 상기 비아 배선들과 중첩하는 평면 배선들이 혼합된 형태일 수 있다.
상기 제1 상부 배선들(62a)은 제1 상부 배선 배리어 패턴들(62a_1) 및 제1 상부 배선 메탈 패턴들(62a_2)을 포함할 수 있다. 상기 제2 상부 배선들(62b)은 제2 상부 배선 배리어 패턴들(62b_1) 및 제2 상부 배선 메탈 패턴들(62b_2)을 포함할 수 있다.
상기 상부 패드들(67)은 상부 패드 스페이스들(67S) 및 상기 상부 패드 스페이스들(67S) 내에 형성된 상부 패드 배리어 패턴들(67_1) 및 상부 패드 메탈 패턴들(67_2)을 포함할 수 있다. 상기 상부 패드들(67)은 상대적으로 두꺼운 수직 두께를 갖는 제1 부분들(67a) 및 상대적으로 얇은 수직 두께를 갖는 제2 부분들(67b)을 포함할 수 있다.
상기 상부 패드 스페이스들(67S)은 상기 상부 층간 절연 층(63)을 부분적으로 관통하여 상기 제2 상부 배선(62b)의 하면의 일부를 노출시키는 제1 상부 패드 스페이스들(67S_1) 및 상기 제1 상부 패드 스페이스들(67S_1)의 일 측에 연결되고 상기 제1 상부 패드 스페이스들(67S_1)보다 얕은 깊이를 갖는 제2 상부 패드 스페이스들(67S_2)를 포함할 수 있다.
상기 상부 패드들(67)의 상기 제1 부분들(67a)은 상기 제1 상부 패드 스페이스들(67S_1)을 채우고, 및 상기 상부 패드들(67)의 상기 제2 부분들(67b)은 상기 제2 상부 패드 스페이스들(67S_2)를 채울 수 있다.
상기 상부 패드들(67)의 상기 제2 부분들(67b)은 상기 하부 패드들(57)과 수직으로 중첩하는 제1 측들 및 상기 제1 측들과 대향하고 상기 하부 패드들(57)과 수직으로 중첩하지 않는 제2 측들을 가질 수 있다. 상기 상부 패드들(67)의 상기 제1 부분들(67a)은 상기 상부 패드들(67)의 상기 제2 부분들(67b)의 상기 제2 측들에 연결될 수 있다.
상기 상부 패드 배리어 패턴들(67_1)은 상기 상부 패드 스페이스들(67S)의 바닥면 및 내부 측벽 상에 컨포멀하게 형성될 수 있다. 상기 상부 패드 배리어 패턴들(67_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다.
상기 상부 패드 메탈 패턴들(67_2)은 상기 상부 패드 배리어 패턴들(67_1) 상에 상기 상부 패드 스페이스들(67S)을 채우도록 형성될 수 있다. 상기 상부 패드 메탈 패턴들(67_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 상부 층간 절연 층(63)은 상기 전달 게이트 전극들(65) 및 상기 제1 상부 배선들(62a)의 측면을 덮는 제1 상부 층간 절연 층(63a), 상기 제1 상부 배선들(62b)의 측면을 덮는 제2 상부 층간 절연 층(63b), 및 상기 패드 구조체(70)의 상기 상부 패드들(67)의 측면을 덮는 제3 상부 층간 절연 층(63c)을 포함할 수 있다.
상기 하부 패드들(57)과 상기 상부 패드들(67)은 수평 방향으로 어긋나도록 본딩될 수 있다. 예를 들어, 상기 하부 패드들(57)와 상기 상부 패드들(67)은 상기 하부 패드들(57)의 상기 제2 부분들(57b)의 상기 제1 측들 및 상기 상부 패드들(67)의 상기 제2 부분들(67b)의 상기 제1 측들은 각각 상기 상부 패드들(67) 및 상기 하부 패드들(57)과 수직으로 중첩하고, 상기 하부 패드들(57)의 상기 제2 부분들(57b)의 상기 제2 측들과 상기 하부 패드들(57)의 상기 제1 부분들(57a)은 상기 상부 패드들(27)과 수직으로 중첩하지 않고, 및 상기 상부 패드들(67)의 상기 제2 부분들(67b)의 상기 제2 측들과 상기 상부 패드들(67)의 상기 제1 부분들(67a)은 상기 하부 패드들(57)와 수직으로 중첩하지 않도록 본딩될 수 있다. 즉, 상기 하부 패드들(57)의 상기 제1 부분들(57a)은 상기 상부 소자(60)의 상기 제3 상부 층간 절연 층(63c)과 수직으로 중첩하고, 및 상기 상부 패드들(67)의 상기 제1 부분들(67a)은 상기 하부 소자(50)의 상기 제3 하부 층간 절연 층(53c)과 수직으로 중첩할 수 있다. 상기 하부 패드들(57)의 상기 제1 부분들(57a)과 상기 상부 패드들(67)의 상기 제1 부분들(67a)은 대각선 방향으로 배치될 수 있다.
상기 패시베이션 층(80)은 상기 상부 소자(60)의 상기 상부 기판(61)의 상면 상에 컨포멀하게 형성될 수 있다. 상기 패시베이션 층(80)은 실리콘 질화물을 포함할 수 있다.
상기 컬러 필터들(85) 및 상기 마이크로 렌즈들(90)은 상기 포토다이오드들(69)과 수직으로 정렬되도록 상기 패시베이션 층(80) 상에 배치될 수 있다.
도 4a 내지 도 4e는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은 하부 기판(11)을 준비하고, 상기 하부 기판(11) 상에 하부 배선(12) 및 하부 층간 절연 층(13)을 형성하는 것을 포함할 수 있다.
상기 하부 기판(11)은 벌크 단결정 실리콘 웨이퍼, SOI 웨이퍼, 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 하부 배선(12) 및 상기 하부 층간 절연 층(13)을 형성하는 것은 상기 하부 기판(11) 상에 제1 하부 배선(12a) 및 상기 제1 하부 배선(12a)의 측면을 덮는 제1 하부 층간 절연 층(13a)을 형성하고, 상기 제1 하부 배선(12a) 및 상기 제1 하부 층간 절연 층(13a) 상에 제2 하부 배선(12b) 및 상기 제2 하부 배선(12b)의 측면을 덮는 제2 하부 층간 절연 층(13b)을 형성하고, 및 상기 제2 하부 배선(12b) 및 상기 제2 하부 층간 절연 층(13b) 상에 상기 제2 하부 배선(12b) 및 상기 제2 하부 층간 절연 층(13b)의 상면을 덮는 제3 하부 층간 절연 층(13c)을 형성하는 것을 포함할 수 있다.
일부 실시 예에서, 상기 제1 하부 배선(12a) 및 상기 제2 하부 배선(12b)은 듀얼 다마신 공정(dual damascene process)을 이용하여 형성될 수 있다. 이에 따라, 상기 제1 하부 배선(12a) 및 상기 제2 하부 배선(12b)은 각각 비아 배선 및 상기 비아 배선과 중첩하고 상기 비아 배선의 수평 폭보다 넓은 수평 폭을 갖는 평면 배선이 혼합된 형태를 가질 수 있다.
상기 제1 하부 배선(12a)은 제1 하부 배선 배리어 패턴(12a_1) 및 상기 제1 하부 배선 배리어 패턴(12a_1) 상의 제1 하부 배선 메탈 패턴(12a_2)을 포함할 수 있다. 상기 제2 하부 배선(12b)은 제2 하부 배선 배리어 패턴(12b_1) 및 상기 제2 하부 배선 배리어 패턴(12b_1) 상의 제2 하부 배선 메탈 패턴(12b_2)을 포함할 수 있다.
상기 제1 하부 배선 배리어 패턴(12a_1) 및 상기 제2 하부 배선 배리어 패턴(12b_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 제1 하부 배선 메탈 패턴(12a_2) 및 제2 하부 배선 메탈 패턴(12b_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 제1 하부 층간 절연 층(13a), 상기 제2 하부 층간 절연 층(13b), 및 상기 제3 하부 층간 절연 층(13c)은 실리콘 산화물을 포함할 수 있다.
도 4b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 하부 층간 절연 층(13) 내에 하부 패드 스페이스(17S)를 형성하는 것을 포함할 수 있다.
상기 하부 패드 스페이스(17S)를 형성하는 것은 상기 제3 하부 층간 절연 층(13c)을 관통하여 상기 제2 하부 배선(12b)의 상면의 일부를 노출시키는 제1 하부 패드 스페이스(17S_1)를 형성하고, 및 상기 제3 하부 층간 절연 층(13c) 내에 상기 제1 하부 패스 스페이스(17S_1)의 일 측에 연결되고 상기 제1 하부 패드 스페이스(17S_1)보다 얕은 깊이를 갖는 제2 하부 패드 스페이스(17S_2)를 형성하는 것을 포함할 수 있다. 일부 실시 예에서, 상기 제1 하부 패드 스페이스(17S_1)를 먼저 형성하고, 상기 제2 하부 패드 스페이스(17S_2)를 나중에 형성할 수도 있고, 또는 상기 제2 하부 패드 스페이스(17S_2)를 먼저 형성하고, 상기 제1 하부 패드 스페이스(17S_1)를 나중에 형성할 수도 있다.
상기 제1 하부 패드 스페이스(17S_1)의 수평 폭은 상기 제2 하부 패드 스페이스(17S_2)의 수평 폭보다 작을 수 있다. 상기 제2 하부 패드 스페이스(17S_2)의 바닥면은 상기 제1 하부 패드 스페이스(17S_1)의 바닥면보다 높은 레벨에 위치할 수 있다.
도 4c를 참조하면, 상기 방법은 상기 하부 패드 스페이스(17S, 도 4b 참조) 내에 하부 패드(17)를 형성하는 것을 포함할 수 있다.
상기 하부 패드(17)를 형성하는 것은 증착 공정을 수행하여 상기 하부 패드 스페이스(17S, 도 4b 참조)의 바닥면 및 내부 측벽들, 및 상기 제3 하부 층간 절연 층(13c)의 상면 상에 하부 패드 배리어 층을 컨포멀하게 형성하고, 증착 공정을 수행하여 상기 하부 패드 배리어 층 상에 상기 하부 패드 스페이스(17S)를 채우는 하부 패드 메탈 층을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 제3 하부 층간 절연 층(13c) 상의 상기 하부 패드 배리어 층 및 상기 하부 패드 메탈 층을 제거하는 것을 포함할 수 있다.
상기 하부 패드 배리어 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 또한, 상기 하부 패드 메탈 층은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 하부 패드(17)는 상기 제1 하부 패드 스페이스(17S_1, 도 4b 참조) 내의 제1 부분(17a) 및 상기 제2 하부 패드 스페이스(17S_2, 도 4b 참조) 내의 제2 부분(17b)을 포함할 수 있다. 상기 하부 패드(17)의 상기 제1 부분(17a)의 수평 폭은 상기 하부 패드(17)의 상기 제2 부분(17b)의 수평 폭보다 작을 수 있다. 상기 하부 패드(17)의 상기 제2 부분(17b)의 수직 두께는 상기 하부 패드(17)의 상기 제1 부분(17a)의 수직 두께보다 작을 수 있다.
도 4d를 참조하면, 상기 방법은 상부 소자(20)를 형성하는 것을 포함할 수 있다.
상기 상부 소자(20)를 형성하는 것은 상부 기판(21)을 준비하고, 상기 상부 기판(21) 상에 상부 배선(22) 및 상부 층간 절연 층(23)을 형성하고, 에칭 공정을 수행하여 상기 상부 층간 절연 층(13) 내에 상부 패드 스페이스(27S, 도 1a 참조)를 형성하고, 및 상기 상부 패드 스페이스(27S) 내에 상부 패드(27)를 형성하는 것을 포함할 수 있다.
상기 상부 기판(21)은 벌크 단결정 실리콘 웨이퍼, SOI 웨이퍼, 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 상부 배선(22) 및 상기 상부 층간 절연 층(23)을 형성하는 것은 상기 상부 기판(21) 상에 제1 상부 배선(22a) 및 상기 제1 상부 배선(22a)의 측면을 덮는 제1 상부 층간 절연 층(23a)을 형성하고, 상기 제1 상부 배선(22a) 및 상기 제1 상부 층간 절연 층(23a) 상에 제2 상부 배선(22b) 및 상기 제2 상부 배선(22b)의 측면을 덮는 제2 상부 층간 절연 층(23b)을 형성하고, 및 상기 제2 상부 배선(22b) 및 상기 제2 상부 층간 절연 층(23b) 상에 상기 제2 상부 배선(22b) 및 상기 제2 상부 층간 절연 층(23b)의 상면을 덮는 제3 상부 층간 절연 층(23c)을 형성하는 것을 포함할 수 있다.
일부 실시 예에서, 상기 제1 상부 배선(22a) 및 상기 제2 상부 배선(22b)은 듀얼 다마신 공정(dual damascene process)을 이용하여 형성될 수 있다. 이에 따라, 상기 제1 상부 배선(22a) 및 상기 제2 상부 배선(22b)은 각각 비아 배선 및 상기 비아 배선과 중첩하고 상기 비아 배선의 수평 폭보다 넓은 수평 폭을 갖는 평면 배선이 혼합된 형태를 가질 수 있다.
상기 제1 상부 배선(22a)은 제1 상부 배선 배리어 패턴(22a_1) 및 상기 제1 상부 배선 배리어 패턴(22a_1) 상의 제1 상부 배선 메탈 패턴(22a_2)을 포함할 수 있다. 상기 제2 상부 배선(22b)은 제2 상부 배선 배리어 패턴(22b_1) 및 상기 제2 상부 배선 배리어 패턴(22b_1) 상의 제2 상부 배선 메탈 패턴(22b_2)을 포함할 수 있다.
상기 제1 상부 배선 배리어 패턴(22a_1) 및 상기 제2 상부 배선 배리어 패턴(22b_1)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 제1 상부 배선 메탈 패턴(22a_2) 및 제2 상부 배선 메탈 패턴(22b_2)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 제1 상부 층간 절연 층(23a), 상기 제2 상부 층간 절연 층(23b), 및 상기 제3 상부 층간 절연 층(23c)은 실리콘 산화물을 포함할 수 있다.
상기 상부 패드 스페이스(27S, 도 1a 참조)를 형성하는 것은 상기 제3 상부 층간 절연 층(23c)을 관통하여 상기 제2 상부 배선(22b)의 상면의 일부를 노출시키는 제1 상부 패드 스페이스(27S_1)를 형성하고, 및 상기 제3 상부 층간 절연 층(23c) 내에 상기 제1 상부 패드 스페이스(27S_1)의 일 측에 연결되고 상기 제1 상부 패드 스페이스(27S_1)보다 얕은 깊이를 갖는 제2 상부 패드 스페이스(27S_2)를 형성하는 것을 포함할 수 있다.
상기 제2 상부 패드 스페이스(27S_2)의 수평 폭은 상기 제1 상부 패드 스페이스(27S_1)의 수평 폭보다 클 수 있다. 상기 제2 상부 패드 스페이스(27S_2)의 바닥면은 상기 제1 상부 패드 스페이스(27S_1)의 바닥면보다 높은 레벨에 위치할 수 있다.
상기 상부 패드(27)를 형성하는 것은 증착 공정을 수행하여 상기 상부 패드 스페이스(27S)의 바닥면 및 내부 측벽들, 및 상기 제3 상부 층간 절연 층(23c)의 상면 상에 상부 패드 배리어 층을 컨포멀하게 형성하고, 증착 공정을 수행하여 상기 상부 패드 배리어 층 상에 상기 상부 패드 스페이스(27S)를 채우는 상부 패드 메탈 층을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 제3 상부 층간 절연 층(23c) 상의 상기 상부 패드 배리어 층 및 상기 상부 패드 메탈 층을 제거하는 것을 포함할 수 있다.
상기 상부 패드 배리어 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 또한, 상기 상부 패드 메탈 층은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 니켈(Ni) 같은 금속을 포함할 수 있다.
상기 상부 패드(27)는 상기 제1 상부 패드 스페이스(27S_1, 도 1a 참조) 내의 제1 부분(27a) 및 상기 제2 상부 패드 스페이스(27S_2, 도 1a 참조) 내의 제2 부분(27b)을 포함할 수 있다. 상기 상부 패드(27)의 상기 제2 부분(27b)의 수평 폭은 상기 상부 패드(27)의 상기 제1 부분(27a)의 수평 폭보다 클 수 있다. 상기 상부 패드(27)의 상기 제2 부분(27b)의 수직 두께는 상기 상부 패드(27)의 상기 제1 부분(27a)의 수직 두께보다 작을 수 있다.
도 4e를 참조하면, 상기 방법은 상기 상부 소자(20)를 뒤집어 상기 하부 소자(10) 상에 배치시키는 것을 포함할 수 있다. 이에 따라, 상기 상부 소자(20) 내의 상기 상부 패드(27)가 상기 하부 소자(10)의 상기 하부 패드(17)와 마주할 수 있다. 이때, 상기 상부 패드(27)의 상기 제2 부분(27b)과 상기 하부 패드(17)의 상기 제2 부분(17b)은 수직으로 중첩할 수 있고, 상기 상부 패드(27)의 상기 제1 부분(27a)과 상기 하부 패드(17)의 상기 제1 부분(17a)은 대각선 방향으로 배치되고, 및 상기 상부 패드(27)의 상기 제1 부분(27a)과 상기 하부 패드(17)의 상기 제1 부분(17a)은 각각 상기 제3 하부 층간 절연 층(13c) 및 상기 제3 상부 층간 절연 층(23c)과 수직으로 중첩할 수 있다.
도 1a를 다시 참조하면, 상기 방법은 상기 하부 소자(10)와 상기 상부 소자(20)를 본딩하는 것을 포함할 수 있다.
도 5a 내지 도 5e는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 상기 반도체 소자는 후면 조사형 이미지 센서(back-side illuminated image sensor)일 수 있다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(200)의 제조 방법은 하부 기판(51)을 준비하고, 및 상기 하부 기판(51) 상에 하부 게이트 전극들(55), 하부 배선들(52) 및 하부 층간 절연 층(53)을 형성하는 것을 포함할 수 있다.
상기 하부 게이트 전극들(55)을 형성하는 것은 증착 공정, 포토리소그래피 공정, 및 식각 공정을 이용하여 수행될 수 있다. 상기 하부 게이트 전극들(55)은 다결정 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다.
상기 하부 배선들(52)은 듀얼 다마신 공정(dual damascene process)을 이용하여 형성된 제1 하부 배선들(52a) 및 상기 제2 하부 배선들(52b)을 포함할 수 있다. 이에 따라, 상기 제1 하부 배선들(52a) 및 상기 제2 하부 배선들(52b)은 각각 비아 배선 및 상기 비아 배선과 중첩하고 상기 비아 배선의 수평 폭보다 넓은 수평 폭을 갖는 평면 배선이 혼합된 형태를 가질 수 있다.
상기 제1 하부 배선들(52a)은 제1 하부 배선 배리어 패턴들(52a_1) 및 상기 제1 하부 배선 배리어 패턴들(52a_1) 상의 제1 하부 배선 메탈 패턴들(52a_2)을 포함할 수 있다. 상기 제2 하부 배선들(52b)은 제2 하부 배선 배리어 패턴들(52b_1) 및 상기 제2 하부 배선 배리어 패턴들(52b_1) 상의 제2 하부 배선 메탈 패턴들(52b_2)을 포함할 수 있다.
상기 하부 층간 절연 층(53)은 상기 하부 게이트 전극들(55) 및 상기 제1 하부 배선들(52a)의 측면들을 덮는 제1 하부 층간 절연 층(53a), 상기 제2 하부 배선들(52b)의 측면들을 덮는 제2 하부 층간 절연 층(53b), 및 상기 제2 하부 배선들(52b) 및 상기 제2 하부 층간 절연 층(53b)의 상면들을 덮는 제3 하부 층간 절연 층(53c)을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 상기 에칭 공정을 수행하여 상기 하부 층간 절연 층(53) 내에 하부 패드 스페이스들(57S)을 형성하는 것을 포함할 수 있다.
상기 하부 패드 스페이스들(57S)을 형성하는 것은 상기 제3 하부 층간 절연 층(53c)을 관통하여 상기 제2 하부 배선들(52b)의 상면들의 일부들을 노출시키는 제1 하부 패드 스페이스들(57S_1)을 형성하고, 및 상기 제3 하부 층간 절연 층(53c) 내에 상기 제1 하부 패드 스페이스들(57S_1)의 일 측들에 연결되고 상기 제1 하부 패드 스페이스들(57S_1)보다 얕은 깊이를 갖는 제2 하부 패드 스페이스들(57S_2)을 형성하는 것을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 상기 하부 패드 스페이스들(57S, 도 5b 참조) 내에 하부 패드들(57)을 형성하는 것을 포함할 수 있다.
상기 하부 패드들(57)을 형성하는 것은 증착 공정을 수행하여 상기 하부 패드 스페이스들(57S, 도 5b 참조)의 바닥면 및 내부 측벽들, 및 상기 제3 하부 층간 절연 층(53c)의 상면 상에 하부 패드 배리어 층을 컨포멀하게 형성하고, 증착 공정을 수행하여 상기 하부 패드 배리어 층 상에 상기 하부 패드 스페이스들(57S)을 채우는 하부 패드 메탈 층을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 제3 하부 층간 절연 층(53c) 상의 상기 하부 패드 배리어 층 및 상기 하부 패드 메탈 층을 제거하는 것을 포함할 수 있다.
상기 하부 패드들(57)은 상기 제1 하부 패드 스페이스들(57S_1) 내의 제1 부분들(57a) 및 상기 제2 하부 패드 스페이스들(57S_2) 내의 제2 부분들(57b)을 포함할 수 있다. 상기 하부 패드들(57)의 상기 제1 부분들(57a)의 수평 폭들은 상기 하부 패드들(57)의 상기 제2 부분들(57b)의 수평 폭들보다 작을 수 있다. 상기 하부 패드들(57)의 상기 제2 부분들(57b)의 수직 두께들은 상기 하부 패드들(57)의 상기 제1 부분들(57a)의 수직 두께들보다 작을 수 있다.
도 5d를 참조하면, 상기 방법은 상부 소자(60)를 형성하는 것을 포함할 수 있다.
상기 상부 소자(60)를 형성하는 것은 상부 기판(61)을 준비하고, 상기 상부 기판(61) 내에 포토다이오드들(69)을 형성하고, 상기 상부 기판(61)의 상면 상에 전달 게이트 전극들(65), 상부 배선들(62) 및 상부 층간 절연 층(63)을 형성하고, 상기 상부 층간 절연 층(63) 내에 상부 패드 스페이스들(67S)을 형성하고, 및 상기 상부 패드 스페이스들(67S) 내에 상부 패드들(67)을 형성하는 것을 포함할 수 있다.
상기 포토다이오드들(69)을 형성하는 것은 상기 상부 기판(61) 내에 불순물을 주입하는 이온 주입 공정을 이용하여 수행될 수 있다.
상기 전달 게이트 전극들(65)을 형성하는 것은 증착 공정, 포토리소그래피 공정, 및 식각 공정을 이용하여 수행될 수 있다. 상기 전달 게이트 전극들(65)은 다결정 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다.
상기 상부 배선들(62)은 듀얼 다마신 공정(dual damascene process)을 이용하여 형성된 제1 상부 배선들(62a) 및 상기 제2 상부 배선들(62b)을 포함할 수 있다. 상기 제1 상부 배선들(62a)은 제1 상부 배선 배리어 패턴들(62a_1) 및 상기 제1 상부 배선 배리어 패턴들(62a_1) 상의 제1 상부 배선 메탈 패턴들(62a_2)을 포함할 수 있다. 상기 제2 상부 배선들(62b)은 제2 상부 배선 배리어 패턴들(62b_1) 및 상기 제2 상부 배선 배리어 패턴들(62b_1) 상의 제2 상부 배선 메탈 패턴들(62b_2)을 포함할 수 있다.
상기 상부 층간 절연 층(63)은 상기 전달 게이트 전극들(65) 및 상기 제1 상부 배선들(62a)의 측면들을 덮는 제1 상부 층간 절연 층(63a), 상기 제2 상부 배선들(62b)의 측면들을 덮는 제2 상부 층간 절연 층(63b), 및 상기 제2 상부 배선들(62b) 및 상기 제2 상부 층간 절연 층(63b)의 상면들을 덮는 제3 상부 층간 절연 층(63c)을 포함할 수 있다.
상기 상부 패드 스페이스들(67S, 도 3 참조)를 형성하는 것은 상기 제3 상부 층간 절연 층(63c)을 관통하여 상기 제2 상부 배선들(62b)의 상면들의 일부들을 노출시키는 제1 상부 패드 스페이스들(67S_1, 도 3 참조)을 형성하고, 및 상기 제3 상부 층간 절연 층(63c) 내에 상기 제1 상부 패드 스페이스들(67S_1)의 일 측들에 연결되고 상기 제1 상부 패드 스페이스들(67S_1)보다 얕은 깊이를 갖는 제2 상부 패드 스페이스들(67S_2, 도 3 참조)을 형성하는 것을 포함할 수 있다.
상기 상부 패드들(67)을 형성하는 것은 증착 공정을 수행하여 상기 상부 패드 스페이스들(67S, 도 3 참조)의 바닥면 및 내부 측벽들, 및 상기 제3 상부 층간 절연 층(63c)의 상면 상에 상부 패드 배리어 층을 컨포멀하게 형성하고, 증착 공정을 수행하여 상기 상부 패드 배리어 층 상에 상기 상부 패드 스페이스들(67S)을 채우는 상부 패드 메탈 층을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 제3 상부 층간 절연 층(63c) 상의 상기 상부 패드 배리어 층 및 상기 상부 패드 메탈 층을 제거하는 것을 포함할 수 있다.
상기 상부 패드들(67)은 상기 제1 상부 패드 스페이스들(67S_1) 내의 제1 부분들(67a) 및 상기 제2 상부 패드 스페이스들(67S_2) 내의 제2 부분들(67b)을 포함할 수 있다. 상기 상부 패드들(67)의 상기 제1 부분들(67a)의 수평 폭들은 상기 상부 패드들(67)의 상기 제2 부분들(67b)의 수평 폭들보다 작을 수 있다. 상기 상부 패드들(67)의 상기 제2 부분들(67b)의 수직 두께들은 상기 상부 패드들(67)의 상기 제1 부분들(67a)의 수직 두께들보다 작을 수 있다.
도 5e를 참조하면, 상기 방법은 상기 하부 소자(50)와 상기 상부 소자(60)를 본딩하는 것을 포함할 수 있다.
상기 하부 소자(50)와 상기 상부 소자(60)를 본딩하는 것은 상기 상부 소자(60)를 뒤집어서 상기 상부 소자(60) 내의 상기 상부 패드들(67) 및 상기 제3 상부 층간 절연 층(63c)의 상면들이 상기 하부 소자(50) 내의 상기 하부 패드들(57) 및 상기 제3 하부 층간 절연 층(53c)의 상면들과 접촉하도록 수행될 수 있다. 이때, 상기 상부 패드들(67)의 상기 제2 부분들(67b)과 상기 하부 패드들(57)의 상기 제2 부분들(57b)은 접촉하고, 및 상기 상부 패드들(67)의 상기 제1 부분들(67a)과 상기 하부 패드들(57)의 상기 제1 부분들(57a)은 각각 상기 제3 하부 층간 절연 층(53c) 및 상기 제3 상부 층간 절연 층(63c)과 접할 수 있다.
다시 도 3을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 상부 기판(61)의 하면 상에 패시베이션 층(80)을 형성하고, 상기 패시베이션 층(80) 상에 컬러 필터들(85)을 형성하고, 및 상기 컬러 필터들(85) 상에 마이크로 렌즈들(90)을 형성하는 것을 포함할 수 있다. 일부 실시 예에서, 상기 패시베이션 층(80)을 형성하기 전에 에칭 공정을 수행하여 상기 노출된 상부 기판(61)의 표면을 두께 방향으로 일부 제거하는 것을 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A, 100B: 적층형 반도체 소자
200: 적층형 후면 조사형 이미지 센서
10, 50: 하부 소자 11, 51: 하부 기판
12, 52: 하부 배선 12a, 52a: 제1 하부 배선
12b, 52b: 제2 하부 배선 13, 53: 하부 층간 절연 층
15: 하부 접합 절연 층 17, 57: 하부 패드
20, 60: 상부 소자 21, 61: 상부 기판
22, 62: 상부 배선 22a, 62a: 제1 상부 배선
22b, 62b: 제2 상부 배선 23, 63: 상부 층간 절연 층
25: 상부 접합 절연 층 27, 67: 상부 패드
69: 포토다이오드 80: 패시베이션 층
85: 컬러필터 90: 마이크로렌즈

Claims (10)

  1. 하부 소자 및 상기 하부 소자 상에 배치된 상부 소자를 포함하고,
    상기 하부 소자는 하부 기판, 상기 하부 기판 상의 하부 배선, 상기 하부 배선 상의 하부 패드, 및 상기 하부 배선과 상기 하부 패드의 측면들을 덮는 하부 층간 절연 층을 포함하고,
    상기 상부 소자는 상부 기판, 상기 상부 기판 하의 상부 배선, 상기 상부 배선 하의 상부 패드, 및 상기 상부 배선과 상기 상부 패드의 측면들을 덮는 상부 층간 절연 층을 포함하고,
    상기 하부 패드는 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖고,
    상기 상부 패드는 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖고,
    상기 하부 패드의 상기 제2 부분은 상기 상부 패드의 상기 제2 부분과 본딩되고, 상기 하부 패드의 상기 제1 부분은 상기 상부 층간 절연 층의 하면과 접하고, 및 상기 상부 패드의 상기 제1 부분은 상기 하부 층간 절연 층의 상면과 접하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 패드의 상기 제2 부분은 상기 상부 패드의 상기 제2 부분과 수직으로 중첩하는 제1 측 및 상기 상부 층간 절연 층과 수직으로 중첩하는 제2 측을 포함하고, 및
    상기 상부 패드의 상기 제2 부분은 상기 하부 패드의 상기 제2 부분과 수직으로 중첩하는 제1 측 및 상기 하부 층간 절연 층과 수직으로 중첩하는 제2 측을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 하부 패드의 상기 제1 부분은 상기 하부 패드의 상기 제2 부분의 상기 제2 측과 연결되고, 및
    상기 상부 패드의 상기 제1 부분은 상기 상부 패드의 상기 제2 부분의 상기 제2 측과 연결되는 반도체 소자.
  4. 제1항에 있어서,
    평면상에서 상기 상부 패드는 상기 하부 패드에 대하여 제1 방향으로 어긋나도록 배치된 반도체 소자.
  5. 제4항에 있어서,
    상기 하부 패드의 상기 제1 부분 및 상기 상부 패드의 상기 제1 부분은 상기 제1 방향에 수직한 제2 방향으로 연장하는 바(bar) 형상을 갖는 반도체 소자.
  6. 제1항에 있어서,
    평면상에서 상기 상부 패드는 상기 하부 패드에 대하여 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 어긋나도록 배치된 반도체 소자.
  7. 제6항에 있어서,
    상기 하부 패드의 상기 제1 부분 및 상기 상부 패드의 상기 제1 부분은 상기 제1 방향 및 상기 제2 방향으로 연장하는 직각으로 꺾인 바(bar) 형상을 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 상부 기판 내의 포토다이오드;
    상기 상부 기판의 상의 패시베이션 층;
    상기 패시베이션 층 상에 배치되고, 상기 포토다이오드와 수직으로 정렬되는 컬러필터; 및
    상기 컬러필터 상에 배치된 마이크로 렌즈를 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 상부 기판 상에 상기 포토다이오드와 인접하게 배치된 전달 게이트 전극; 및
    상기 하부 기판 상에 배치된 하부 게이트 전극을 더 포함하는 반도체 소자.
  10. 하부 기판;
    상기 하부 기판 상의 하부 배선;
    상기 하부 배선 상에 배치되고, 상기 하부 배선과 접하고 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖는 제2 부분을 갖는 하부 패드;
    상기 하부 패드 상에 배치되고, 두꺼운 수직 두께를 갖는 제1 부분 및 얇은 수직 두께를 갖고 상기 하부 패드의 상기 제2 부분과 본딩되는 제2 부분을 갖는 상부 패드;
    상기 상부 패드 상에 배치되고, 상기 상부 패드의 상기 제1 부분과 접하는 상부 배선; 및
    상기 상부 배선 상의 상부 기판을 포함하고,
    상기 하부 패드의 상기 제2 부분은 상기 하부 패드의 상기 제1 부분의 일 측의 상부에 연결되고,
    상기 상부 패드의 상기 제2 부분은 상기 상부 패드의 상기 제1 부분의 일 측의 하부에 연결되고,
    상기 하부 패드의 상기 제1 부분과 상기 상부 패드의 상기 제1 부분은 대각선으로 배치된 반도체 소자.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499034B1 (ko) 2018-02-08 2023-02-13 삼성전자주식회사 다수의 반도체 칩을 갖는 반도체 패키지
KR102626314B1 (ko) * 2019-01-28 2024-01-17 삼성전자주식회사 접합 패드를 갖는 반도체 소자
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308464A1 (en) 2003-11-10 2010-12-09 Panasonic Corporation Semiconductor device and method for fabricating the same
US20140306341A1 (en) 2013-02-08 2014-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Packages and Methods for Forming the Same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004006165A1 (en) 2002-07-09 2004-01-15 Bnc Ip Switzerland Gmbh System and method for providing secure identification solutions
JP2005346606A (ja) 2004-06-07 2005-12-15 Matsushita Electric Ind Co Ltd 携帯電話機を用いた電子決済システム
JP2006060392A (ja) 2004-08-18 2006-03-02 Nec Corp 情報端末装置の不正利用防止方式および本人確認方法
US20070131759A1 (en) 2005-12-14 2007-06-14 Cox Mark A Smartcard and magnetic stripe emulator with biometric authentication
US8395478B2 (en) 2006-10-30 2013-03-12 Broadcom Corporation Secure profile setting in a shared device
JP2008205111A (ja) * 2007-02-19 2008-09-04 Fujitsu Ltd 配線基板および半導体装置、配線基板の製造方法
KR100946989B1 (ko) 2007-12-28 2010-03-15 전자부품연구원 무선 감지 장치 및 방법
KR101047906B1 (ko) 2008-09-09 2011-07-08 전자부품연구원 지문인식센서를 이용한 ｒｆ 카드의 운영 시스템 및 방법
JP2011048523A (ja) 2009-08-26 2011-03-10 Kyocera Corp 携帯無線端末
KR101574968B1 (ko) 2010-11-01 2015-12-08 한국전자통신연구원 휴대용 센서 장치 및 이를 포함하는 생체인식 기반의 서비스 시스템
EP2525298B1 (en) 2011-05-17 2016-07-13 Nxp B.V. Authentication method
US9117882B2 (en) * 2011-06-10 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-hierarchical metal layers for integrated circuits
US8569856B2 (en) * 2011-11-03 2013-10-29 Omnivision Technologies, Inc. Pad design for circuit under pad in semiconductor devices
US9633247B2 (en) 2012-03-01 2017-04-25 Apple Inc. Electronic device with shared near field communications and sensor structures
US8957358B2 (en) * 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US8766387B2 (en) * 2012-05-18 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
US20150127553A1 (en) 2012-06-06 2015-05-07 Mohan Sundaram Intelligent payment card and a method for performing secure transactions using the payment card
TWI595637B (zh) * 2012-09-28 2017-08-11 Sony Corp 半導體裝置及電子機器
JP2014099582A (ja) * 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
US9202963B2 (en) * 2012-11-21 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-side illumination image sensor chips and methods for forming the same
US9223942B2 (en) 2013-10-31 2015-12-29 Sony Corporation Automatically presenting rights protected content on previously unauthorized device
US10121144B2 (en) 2013-11-04 2018-11-06 Apple Inc. Using biometric authentication for NFC-based payments
US9881884B2 (en) * 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308464A1 (en) 2003-11-10 2010-12-09 Panasonic Corporation Semiconductor device and method for fabricating the same
US20140306341A1 (en) 2013-02-08 2014-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Packages and Methods for Forming the Same

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