CN106910757B - 层叠型半导体器件 - Google Patents

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Abstract

层叠型半导体器件包括下部器件和设置在下部器件上的上部器件。下部器件包括下基板、在下基板上的下部互连、在下部互连上的下部焊垫、以及覆盖下部互连的侧表面和下部焊垫的侧表面的下部层间绝缘层。上部器件包括上基板、在上基板下面的上部互连、在上部互连下面的上部焊垫、以及覆盖上部互连的侧表面和上部焊垫的侧表面的上部层间绝缘层。每个焊垫具有厚部分和薄部分。焊垫的薄部分接合到彼此，下部焊垫的厚部分接触上部层间绝缘层的底部，上部焊垫的厚部分接触下部层间绝缘层的顶部。

Description

层叠型半导体器件
技术领域
本发明构思涉及半导体器件及其制造方法。更具体地，本发明构思涉及在其中相似的结构彼此层叠的层叠型半导体器件以及制造该层叠型半导体器件的方法。
背景技术
通过处理硅晶片并且层叠和接合该硅晶片已经实现了高度集成的半导体器件。当接合硅晶片时，每个硅晶片的内部互连利用金属焊垫电连接到彼此。此时，由于接合硅晶片的工艺所用的热引起的金属焊垫的热膨胀，导致接合失败会发生在绝缘层之间，在绝缘层的位于金属焊垫旁边的区域处。
发明内容
根据发明构思的一方面，提供了一种半导体器件，包括：下部器件，包括下基板、在下基板上的下部互连结构、在下部互连结构上的下部焊垫、以及覆盖下部互连结构的侧表面和下部焊垫的侧表面的下部层间绝缘；和上部器件，设置在下部器件上，并且包括上基板、在上基板下面的上部互连结构、在上部互连结构下面的上部焊垫、以及覆盖上部互连结构的侧表面和上部焊垫的侧表面的上部层间绝缘，其中下部焊垫具有第一部分和第二部分，下部焊垫的第一部分在垂直方向上比下部焊垫的第二部分薄，上部焊垫具有第一部分和第二部分，上部焊垫的第一部分在垂直方向上比上部焊垫的第二部分薄，下部焊垫的第二部分在上部焊垫的第二部分处接合到上部焊垫，下部焊垫的第一部分与上部层间绝缘的下表面接触，上部焊垫的第一部分与下部层间绝缘的上表面接触。
根据发明构思的另一方面，提供了一种层叠型半导体器件，包括：下基板；下部互连结构，设置在下基板上；下部焊垫，设置在下部互连结构上；上部焊垫，设置在下部焊垫上；上部互连结构，设置在上部焊垫上；上基板，设置在上部互连结构上，其中下部焊垫具有与下部互连结构接触的第一部分和从下部焊垫的第一部分的一侧的上部分水平地延伸的第二部分，下部焊垫的第二部分在垂直方向上比下部焊垫的第一部分薄，其中上部焊垫具有第一部分、和从上部焊垫的第一部分的一侧的下部分水平地延伸并且接合到下部焊垫的第二部分的第二部分，上部焊垫的第二部分在垂直方向上比上部焊垫的第一部分薄，其中上部互连与上部焊垫的第一部分接触，其中下部焊垫的第一部分和上部焊垫的第一部分沿着对角线方向设置，所述对角线方向相对于所述垂直方向倾斜。
根据发明构思的另一方面，提供了一种半导体器件，包括：下部半导体基板；下部层间绝缘，设置在下基板上并具有上表面；上部层间绝缘，设置在下部层间绝缘上并具有下表面，该下表面构成与下部层间绝缘的上表面的界面；上部半导体基板，设置在上部层间绝缘上；和层间接触结构，嵌入层间绝缘中并且包括：导电材料的下部焊盘，设置在下部层间绝缘的上部分中；下部过孔，在下部焊盘的外围部分处与下部焊盘成整体并且在下部层间绝缘内垂直地延伸；导电材料的上部焊盘，设置在上部层间绝缘的下部分中；和上部过孔，在上部焊盘的外围部分处与上部焊盘成整体并且在上部层间绝缘内垂直地延伸，其中至少部分的上部和下部焊盘设置在与下部层间绝缘和上部层间绝缘之间的界面一致的所述平面的相反两侧上、在彼此的正对面，上部过孔和下部过孔彼此完全地横向偏移，相对于与下部层间绝缘和上部层间绝缘之间的界面一致的所述平面，下部过孔比下部焊盘在下部层间绝缘中延伸得更多，相对于与下部层间绝缘和上部层间绝缘之间的界面一致的所述平面，上部过孔比上部焊盘在上部层间绝缘中延伸得更多。
附图说明
发明构思的上述及其他特征和优点将通过如附图中所示的发明构思的示例的详细说明而变得明显，其中在不同的视图中相同的参考数字始终表示相同的各个部件。附图不必按比例，而是强调示出发明构思的原理。附图中：
图1a和1b是纵向截面图，示出根据发明构思的不同示例的层叠型半导体器件；
图2a、2b和2c是俯视图，示出发明构思的不同示例的层叠型半导体器件的下部焊垫和上部焊垫的接合形状；
图3是纵向截面图，示出根据发明构思的一示例的层叠型背后照明的图像传感器；
图4a、4b、4c、4d和4e是在层叠型半导体器件的制造过程中的层叠型半导体器件的截面图，并且一起示出根据发明构思的半导体器件的制造方法的示例；以及
图5a、5b、5c、5d和5e是在层叠型背后照明的图像传感器的制造过程中的层叠型背后照明的图像传感器的截面图，并且一起示出根据发明构思的图像传感器的制造方法的示例。
具体实施方式
现将参考附图更完全地描述本发明构思的实例以使得发明构思的方面、特征和优点清楚。然而，发明构思可以以许多不同的方式例示并且不应解释为限于在此阐述的实例。而是，提供这些实例使得本公开将充分和完整，并且将向本领域技术人员全面传达发明构思。发明构思由所附权利要求书限定。
在此用于描述发明构思的示例的术语不旨在限制发明构思的范围。冠词“一”和“该”在其具有单一对象时是单数的，然而，在本说明书中单数形式的使用不应排除一个以上对象的存在。换言之，发明构思的单数形式的元件的数目可以为一个或多个，除非上下文清楚地另外指示。还将理解，当在此使用时，术语“包括”和/或“包含”表示所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
可以理解当元件或层被称为在另一元件或层“上”、“连接到”和/或“联接到”另一元件或层时，它可以直接在其他元件或层上或直接连接到、联接到另一元件或层，或者可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件或层“上”、“直接连接到”和/或“直接联接到”另一元件或层时，则没有中间元件或层存在。在以下的描述中，相同的参考数字通篇说明书指代相同的部件。
在这里可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解这样的描述旨在包含除了在图中所绘的方向之外的在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，术语“下方”根据整个装置的取向旨在意味着下方和上方两者。对于尺寸的术语，诸如，“厚度”或“宽度”也是相同的，即，这些术语应用于附图中示出的取向使得厚度将指的是在图中示出的该取向上的竖直尺寸，“宽度”将指的是水平尺寸。另外，当比较“宽度”时，将理解被涉及的宽度是在相同方向上，除非另外说明。术语“对角线”可以指的是相对于具有大体矩形形状的元件的侧边倾斜的任何方向，并且可以描述延伸穿过所述元件或在平面图中它们的形状的几何中心的方向，同时上下文将使得其清楚。术语“侧表面”可以用于指代特定元件的外围或者外围边缘。
参考横截面图示和/或平面图示在这里描述了示例，该图示是理想示例和中间结构的示意图。在附图中，为了清晰可以夸大层和区域的尺寸和相对尺寸。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明构思不应解释为限于这里所示的示例中具体的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出装置的区域的精确的形状且不旨在限制本发明构思的范围。
在此使用的用于描述发明构思的特定示例的其他术语将取决于上下文并给出如本领域技术人员将理解的它的普通涵义。例如，术语“过孔”将以其最宽含义理解从而涉及基本竖直电导体，并且可以是相对于给定的层的通孔或者是在整个装置中的盲孔。
图1a是根据发明构思的层叠型半导体器件的示例的纵向截面图。
参考图1a，根据发明构思的层叠型半导体器件100A的示例可以包括下部器件10和层叠在下部器件10上并接合到下部器件10的上部器件20。
下部器件10可以包括下基板11、在下基板11上的下部互连结构12(其可以在下文被称为“下部互连12”)、在下部互连12上的下部焊垫17、以及围绕下部互连12和下部焊垫17的侧表面的下部层间绝缘层13(其可以简单地被称为“下部层间绝缘13”)。
下基板11可以由块体单晶硅晶片、绝缘体上硅(SOI)晶片、诸如硅锗(SiGe)的化合物半导体晶片(半导体化合物晶片)、其上已经生长了硅外延层的晶片等构成。
下部互连12可以包括在下基板11上的第一下部互连12a和在第一下部互连12a上的第二下部互连12b。图1a示出其中下部互连12具有两个层的示例，但是本发明构思不限于此，下部互连12可具有单层(仅一个层)或者三个或更多层。
第一下部互连12a和第二下部互连12b每个可以包括由过孔互连(或简单地“过孔”)和交叠该过孔互连并具有比该过孔互连大的宽度(在水平方向上的尺寸)的平面互连(其可以被称为“焊盘(land)”)构成的混合型互连。第一下部互连12a的下表面可以与下基板11接触，第二下部互连12b的一部分上表面可以与下部焊垫17接触。
第一下部互连12a可以包括第一下部互连阻挡图案12a_1和在第一下部互连阻挡图案12a_1上的第一下部互连金属图案12a_2。第一下部互连金属图案12a_2的下表面和侧表面可以被第一下部互连阻挡图案12a_1覆盖。第二下部互连12b可以包括第二下部互连阻挡图案12b_1和在第二下部互连阻挡图案12b_1上的第二下部互连金属图案12b_2。第二下部互连金属图案12b_2的下表面和侧表面可以被第二下部互连阻挡图案12b_1覆盖。
第一下部互连阻挡图案12a_1和第二下部互连阻挡图案12b_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者各种其他阻挡金属。第一下部互连金属图案12a_2和第二下部互连金属图案12b_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。
下部焊垫17可以占据下部焊垫空间17S，并且可以包括形成在下部焊垫空间17S中的下部焊垫阻挡图案17_1和下部焊垫金属图案17_2。下部焊垫17可具有第一部分17a和第二部分17b，第一部分17a具有相对大的厚度或高度(在垂直方向上的尺寸)，第二部分17b具有相对小的厚度或高度。
下部焊垫空间17S可以包括穿过部分的下部层间绝缘层13并暴露第二下部互连12b的一部分上表面的第一下部焊垫空间17S_1、和连接到第一下部焊垫空间17S_1的一侧并具有比第一下部焊垫空间17S_1的深度小的深度的第二下部焊垫空间17S_2。第二下部焊垫空间17S_2的宽度可以大于第一下部焊垫空间17S_1的宽度。
下部焊垫17的第一部分17a可以填充第一下部焊垫空间17S_1，下部焊垫17的第二部分17b可以填充第二下部焊垫空间17S_2。
下部焊垫17的第二部分17b可具有垂直交叠上部器件20的上部焊垫27的第一侧、和没有垂直交叠上部器件20的上部焊垫27的第二侧。下部焊垫17的第一部分17a可以连接到下部焊垫17的第二部分17b的第二侧。下部焊垫17的第一部分17a可以与下部焊垫17的第二部分17b成一体，即，相连。
下部焊垫阻挡图案17_1可以共形地形成在为下部焊垫空间17S划界的底表面和内侧壁表面上。下部焊垫阻挡图案17_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。
下部焊垫金属图案17_2可以形成在下部焊垫阻挡图案17_1上以填充下部焊垫空间17S。下部焊垫金属图案17_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。
下部层间绝缘层13可以包括设置在下基板11上并覆盖第一下部互连12a的侧表面的第一下部层间绝缘层13a、设置在第一下部层间绝缘层13a上并覆盖第二下部互连12b的侧表面的第二下部层间绝缘层13b、和设置在第二下部层间绝缘层13b上并覆盖下部焊垫17的侧表面的第三下部层间绝缘层13c。
第一下部层间绝缘层13a的上表面可以与第一下部互连12a的上表面基本共面。第二下部层间绝缘层13b的上表面可以与第二下部互连12b的上表面基本共面。第三下部层间绝缘层13c的上表面可以与下部焊垫17的上表面基本共面。第一下部层间绝缘层13a、第二下部层间绝缘层13b和第三下部层间绝缘层13c可以包括硅氧化物(SiO2)层。
上部器件20可以包括上基板21、在上基板21下面的上部互连结构22(其可以在下文被称为“上部互连22”)、在上部互连22下面的上部焊垫27、和上部层间绝缘层23(其可以简单地被称为“上部层间绝缘23”)。
上基板21可以是块体单晶硅晶片、SOI晶片、诸如硅锗(SiGe)的化合物半导体晶片、其上生长硅外延层的晶片等。
上部互连22可以包括在上基板21下面的第一上部互连22a和在第一上部互连22a下面的第二上部互连22b。在某些实例中，上部互连22可具有单层(即，仅一个层)或者可具有三个或更多层。
第一上部互连22a和第二上部互连22b每个可以是由过孔互连和交叠该过孔互连并具有比该过孔互连的宽度大的宽度的平面互连构成的混合型互连。第一上部互连22a的上表面可以与上基板21接触，第二上部互连22b的一部分下表面可以与上部焊垫27接触。
第一上部互连22a可以包括第一上部互连阻挡图案22a_1和在第一上部互连阻挡图案22a_1上的第一上部互连金属图案22a_2。第二上部互连22b可以包括第二上部互连阻挡图案22b_1和在第二上部互连阻挡图案22b_1上的第二上部互连金属图案22b_2。第一上部互连金属图案22a_2的下表面和侧表面可以被第一上部互连阻挡图案22a_1覆盖。第二上部互连金属图案22b_2的下表面和侧表面可以被第二上部互连阻挡图案22b_1覆盖。
第一上部互连阻挡图案22a_1和第二上部互连阻挡图案22b_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。第一上部互连金属图案22a_2和第二上部互连金属图案22b_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。
上部焊垫27可以占据上部焊垫空间27S，并可以包括形成在上部焊垫空间27S中的上部焊垫阻挡图案27_1和上部焊垫金属图案27_2。上部焊垫27可以包括具有相对大的厚度的第一部分27a和具有相对小的厚度的第二部分27b。
上部焊垫空间27S可以包括部分地穿过上部层间绝缘层23和暴露第二上部互连22b的一部分下表面的第一上部焊垫空间27S_1、和连接到第一上部焊垫空间27S_1的一侧并具有比第一上部焊垫空间27S_1的深度小的深度的第二上部焊垫空间27S_2。第二上部焊垫空间27S_2的宽度可以大于第一上部焊垫空间27S_1的宽度。
上部焊垫27的第一部分27a可以填充第一上部焊垫空间27S_1，上部焊垫27的第二部分27b可以填充第二上部焊垫空间27S_2。
上部焊垫27的第二部分27b可具有垂直交叠下部器件10的下部焊垫17的第一侧、和没有垂直交叠下部器件10的下部焊垫17的第二侧。上部焊垫27的第一部分27a可以连接到上部焊垫27的第二部分27b的第二侧。上部焊垫27的第一部分27a可以与上部焊垫27的第二部分27b成一体，即，相连。
上部焊垫阻挡图案27_1可以共形地形成在限定上部焊垫空间27S的底表面和内侧壁表面上。上部焊垫阻挡图案27_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。
上部焊垫金属图案27_2可以形成在上部焊垫阻挡图案27_1上以填充上部焊垫空间27S。上部焊垫金属图案27_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。
上部层间绝缘层23可以包括设置在上基板21下面并覆盖第一上部互连22a的侧表面的第一上部层间绝缘层23a、设置在第一上部层间绝缘层23a下面并覆盖第二上部互连22b的侧表面的第二上部层间绝缘层23b、和设置在第二上部层间绝缘层23b下面并覆盖上部焊垫27的侧表面的第三上部层间绝缘层23c。
第一上部层间绝缘层23a的下表面可以与第一上部互连22a的下表面基本共面。第二上部层间绝缘层23b的下表面可以与第二上部互连22b的下表面基本共面。第三上部层间绝缘层23c的下表面可以与上部焊垫27的下表面基本共面。第一上部层间绝缘层23a、第二上部层间绝缘层23b和第三上部层间绝缘层23c可以包括硅氧化物(SiO2)层。
因此，下部焊垫17和上部焊垫27可以一起构成嵌入层间绝缘13、23中的层间接触结构。接触结构包括设置在下部层间绝缘13的上部分中的导电材料的下部焊盘(即，下部焊垫17的第二部分17b)、在下部焊盘的外围部分处与下部焊盘成整体并在下部层间绝缘13内垂直地延伸的下部过孔(下部焊垫17的第一部分17a)、设置在上部层间绝缘23的下部分中的导电材料的上部焊盘(即，上部焊垫27的第二部分27b)、以及在上部焊盘的外围部分处与上部焊盘成整体并在上部层间绝缘23内垂直地延伸的上部过孔(上部焊垫27的第一部分27a)。
下部焊垫17和上部焊垫27可以在横向方向上彼此偏移。例如，下部焊垫17的第二部分17b的第一侧可以垂直交叠上部焊垫27，上部焊垫27的第二部分27b的第一侧可以垂直交叠下部焊垫17。同样，下部焊垫17的第二部分17b的第二侧和下部焊垫17的第一部分17a可以不垂直交叠上部焊垫27，上部焊垫27的第二部分27b的第二侧和上部焊垫27的第一部分27a可以不垂直交叠下部焊垫17。
因此，下部焊垫17的第一部分17a可以垂直交叠上部器件20的第三上部层间绝缘层23c，上部焊垫27的第一部分27a可以垂直交叠下部器件10的第三下部层间绝缘层13c。换句话说，下部焊垫17的第一部分17a的下表面可以与第二下部互连的一部分上表面接触，下部焊垫17的第一部分17a的上表面可以与第三上部层间绝缘层23c的一部分下表面接触。同样，上部焊垫27的第一部分27a的上表面可以与第二上部互连22b的一部分下表面接触，上部焊垫27的第一部分27a的下表面可以与第三下部层间绝缘层13c的一部分上表面接触。下部焊垫17的第一部分17a可以设置在相对于上部焊垫27的第一部分27a的对角线方向上。
此外，下部器件10的第三下部层间绝缘层13c的大部分上表面可以直接接合到上部器件20的第三上部层间绝缘层23c的大部分下表面。
如上所述，下部焊垫17和上部焊垫27可以包括金属。因此，下部焊垫17和上部焊垫27可以通过在用于接合下部器件10和上部器件20的加热工艺中产生的热而膨胀。此时，下部焊垫17和上部焊垫27的热膨胀系数可以根据它们的厚度而改变。例如，部分的下部焊垫17和部分的上部焊垫27的热膨胀系数分别与下部焊垫17和上部焊垫27的厚度增大成正比地增大。或者换句话说，部分的下部焊垫17和部分的上部焊垫27的热膨胀系数分别与下部焊垫17和上部焊垫27的厚度增大成反比地减小。
由于下部焊垫17和上部焊垫27的热膨胀，排斥力倾向于产生在下部焊垫17和上部焊垫27之间。如果排斥力太大，即，它的热膨胀系数太高，则在第三下部层间绝缘层13c的覆盖下部焊垫17的侧表面的一表面与第三上部层间绝缘层23c的覆盖上部焊垫27的侧表面的一表面之间可能发生间隙。即，在第三下部层间绝缘层13c与第三上部层间绝缘层23c之间可能发生接合失败。
然而，在本示例中，具有相对小的厚度的下部焊垫17的第二部分17b和上部焊垫27的第二部分27b彼此接触，具有相对大的厚度的下部焊垫的第一部分17a和上部焊垫27的第一部分27a未对准。结果，可以缓和第三下部层间绝缘层13c与第三上部层间绝缘层23c的接合失败。
同时，当执行诸如CMP工艺的平坦化工艺用于形成下部焊垫17和上部焊垫27时，第三下部层间绝缘层13c和第三上部层间绝缘层23c的表面可以在下部焊垫17和上部焊垫27周围被侵蚀，下部焊垫17的第一部分17a和上部焊垫27的第一部分27a可以分别与第三上部层间绝缘层23c的被侵蚀区域和第三下部层间绝缘层13c的被侵蚀区域接触。
因此，虽然具有相对大的厚度的下部焊垫17的第一部分17a和上部焊垫27的第一部分27a比下部焊垫17的第二部分17b和上部焊垫27的第二部分27b热膨胀得更多，但是下部焊垫17的第一部分17a和上部焊垫27的第一部分27a不会太强烈地挤压抵靠第三上部层间绝缘层23c和第三下部层间绝缘层13c。结果，下部焊垫17的第一部分17a和上部焊垫27的第一部分27a可以不影响第三上部层间绝缘层23c和第三下部层间绝缘层13c之间的接合状态。
图1b是根据发明构思的层叠型半导体器件的另一示例的纵向截面图。在发明构思的示例中，与上述示例相似的方面和特征的详细说明将被省略。
参考图1b，根据发明构思的层叠型半导体器件100B可以包括在下部器件10的下部层间绝缘层13上的下部连接绝缘层15和在上部器件20的上部层间绝缘层23下面的上部连接绝缘层25。
下部连接绝缘层15和上部连接绝缘层25每个可以是比下部层间绝缘层13和上部层间绝缘层23更致密的绝缘材料(具有分子结构)层。例如，下部连接绝缘层15和上部连接绝缘层25可以包括硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅碳氮化物(SiCN)或碳化硅(SiC)。
下部焊垫17的第一部分17a的上部侧表面和下部焊垫17的第二部分17b的侧表面可以被下部连接绝缘层15覆盖。同样，上部焊垫27的第一部分27a的下部侧表面和上部焊垫27的第二部分27b的侧表面可以被上部连接绝缘层25覆盖。
图2a至2c是俯视图，示出发明构思的不同示例的层叠型半导体器件的下部焊垫和上部焊垫的接合形状。
参考图2a，下部焊垫17和上部焊垫27可以在俯视图中在X方向上未对准。
下部焊垫17的第一部分17a和下部焊垫17的邻近于下部焊垫17的第一部分17a的一部分第二部分17b可以不交叠上部焊垫27。同样，上部焊垫27的第一部分27a和上部焊垫27的邻近于上部焊垫27的第一部分27a的一部分第二部分27b可以不交叠下部焊垫17。
下部焊垫17的第一部分17a和上部焊垫27的第一部分27a可具有在垂直于X方向的Y方向上延伸的条形，即，可以在Y方向上伸长。
参考图2b，下部焊垫17和上部焊垫27可以在俯视图中在X和Y方向上未对准。换句话说，下部焊垫17和上部焊垫27可以在俯视图中在对角线方向上偏移。
参考图2c，下部焊垫17的第一部分17a和上部焊垫27的第一部分27a可在俯视图中具有以直角弯曲并在彼此垂直的X和Y方向上延伸的条形。
图3是作为根据发明构思的层叠型半导体器件的示例的层叠型背后照明的图像传感器的纵向截面图。这个示例的与上述示例相似的方面、特征等的详细说明将被省略。
参考图3，根据发明构思的示例的层叠型半导体器件200可以包括下部器件50、层叠在下部器件50上并接合到下部器件50的上部器件60、在上部器件60上的钝化层80、滤色器85和微透镜90。
下部器件50可以包括：下基板51；在下基板51上的下部栅电极55和下部互连52；在下部互连52上的下部焊垫57；覆盖下部栅电极55、下部互连52和下部焊垫57的侧表面的下部层间绝缘层53。
下部栅电极55可以包括由多晶硅、金属硅化物或金属形成的导体。虽然图3未示出，下部器件50可以还包括形成在下部栅电极55之间的下基板51中的隔离区、和形成在下部栅电极55的两侧处的下基板51中的源/漏极区域。
下部互连52可以包括在下部栅电极55上的第一下部互连52a和在第一下部互连52a上的第二下部互连52b。第一下部互连52a和第二下部互连52b可以是由过孔互连和垂直交叠该过孔互连的平面互连构成的混合型互连。
第一下部互连52a可以包括第一下部互连阻挡图案52a_1和第一下部互连金属图案52a_2。第二下部互连52b可以包括第二下部互连阻挡图案52b_1和第二下部互连金属图案52b_2。
下部焊垫57可以占据下部焊垫空间57S，并可以包括形成在下部焊垫空间57S中的下部焊垫阻挡图案57_1和下部焊垫金属图案57_2。下部焊垫57可以包括具有相对大的厚度的第一部分57a和具有相对小的厚度的第二部分57b。
下部焊垫空间57S可以包括部分地穿过下部层间绝缘层53并暴露第二下部互连52b的一部分上表面的第一下部焊垫空间57S_1、和连接到第一下部焊垫空间57S_1的一侧并具有比第一下部焊垫空间57S_1的深度小的深度的第二下部焊垫空间57S_2。
下部焊垫57的第一部分57a可以填充第一下部焊垫空间57S_1，下部焊垫57的第二部分57b可以填充第二下部焊垫空间57S_2。
下部焊垫57的第二部分57b可具有垂直交叠上部器件60的上部焊垫67(见图3)的第一侧、和与该第一侧相反并且不垂直交叠上部焊垫67的第二侧。下部焊垫57的第一部分57a可以与下部焊垫57的第二部分57b的第二侧成整体，例如，可以与下部焊垫57的第二部分57b的第二侧成一体。
下部焊垫阻挡图案57_1可以共形地形成在限定下部焊垫空间57S的底表面和内侧壁表面上。下部焊垫阻挡图案57_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。
下部焊垫金属图案57_2可以设置在下部焊垫阻挡图案57_1上以填充下部焊垫空间57S。下部焊垫金属图案57_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。
下部层间绝缘层53可以包括覆盖下部栅电极55的侧表面和第一下部互连52a的侧表面的第一下部层间绝缘层53a、覆盖第二下部互连52b的侧表面的第二下部层间绝缘层53b、以及覆盖下部焊垫57的侧表面的第三下部层间绝缘层53c。
上部器件60可以包括上基板61；设置在上基板61下面的传输栅电极65和上部互连62；在上部互连62下面的上部焊垫67；以及覆盖传输栅电极65、上部互连62和上部焊垫67的侧表面的上部层间绝缘层63。
光电二极管69可以设置在上基板61中。在一些示例中，像素分隔槽可以插置在上基板61中的光电二极管69之间。
传输栅电极65可以包括由多晶硅、金属硅化物或金属形成的导体。传输栅电极65可以邻近于光电二极管69设置。
上部互连62可以包括在传输栅电极65上的第一上部互连62a和在第一上部互连62a上的第二上部互连62b。第一上部互连62a和第二上部互连62b可以是由过孔互连和交叠该过孔互连的平面互连构成的混合型互连。
第一上部互连62a可以包括第一上部互连阻挡图案62a_1和第一上部互连金属图案62a_2。第二上部互连62b可以包括第二上部互连阻挡图案62b_1和第二上部互连金属图案62b_2。
上部焊垫67可以占据上部焊垫空间67S，并可以包括形成在上部焊垫空间67S中的上部焊垫阻挡图案67_1和上部焊垫金属图案67_2。上部焊垫67可以包括具有相对大的厚度的第一部分67a和具有相对小的厚度的第二部分67b。
上部焊垫空间67S可以包括部分地穿过上部层间绝缘层63并暴露第二上部互连62b的一部分下表面的第一上部焊垫空间67S_1、和连接到第一上部焊垫空间67S_1的一侧并具有比第一上部焊垫空间67S_1的深度小的深度的第二上部焊垫空间67S_2。
上部焊垫67的第一部分67a可以填充第一上部焊垫空间67S_1，上部焊垫67的第二部分67b可以填充第二上部焊垫空间67S_2。
上部焊垫67的第二部分67b可具有垂直交叠下部焊垫57的第一侧、和与该第一侧相反并且不垂直交叠下部焊垫57的第二侧。上部焊垫67的第一部分67a可以与上部焊垫67的第二部分67b的第二侧成整体，例如，可以与上部焊垫67的第二部分67b的第二侧成一体。
上部焊垫阻挡图案67_1可以共形地形成在限定上部焊垫空间67S的底表面和内侧壁表面上。上部焊垫阻挡图案67_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。
上部焊垫金属图案67_2可以形成在上部焊垫阻挡图案67_1上以填充上部焊垫空间67S。上部焊垫金属图案67_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。
上部层间绝缘层63可以包括覆盖传输栅电极65的侧表面和第一上部互连62a的侧表面的第一上部层间绝缘层63a、覆盖第二上部互连62b的侧表面的第二上部层间绝缘层63b、以及覆盖上部焊垫67的侧表面的第三上部层间绝缘层63c。
下部焊垫57和上部焊垫67可以横向地偏移或未对准。例如，下部焊垫57的第二部分57b的第一侧可以垂直交叠上部焊垫67，上部焊垫67的第二部分67b的第一侧可以垂直交叠下部焊垫57。此外，下部焊垫57的第二部分57b的第二侧和下部焊垫57的第一部分57a可以不垂直交叠上部焊垫67，上部焊垫67的第二部分67b的第二侧和上部焊垫67的第一部分67a可以不垂直交叠下部焊垫57。
因此，下部焊垫57的第一部分57a可以垂直交叠上部器件60的第三上部层间绝缘层63c，上部焊垫67的第一部分67a可以垂直交叠下部器件50的第三下部层间绝缘层53c。下部焊垫57的第一部分57a可以设置在相对于上部焊垫67的第一部分67a的对角线方向上。
钝化层80可以共形地形成在上部器件60的上基板61的上表面上。钝化层80可以是氮化硅(SiN)层。
滤色器85和微透镜90可以分别与光电二极管69垂直对准地设置在钝化层80上。
图4a至4e示出根据发明构思的层叠型半导体器件的制造方法的一示例。
参考图4a，根据发明构思的层叠型半导体器件的制造方法的示例可以包括提供下基板11、以及在下基板11上形成下部互连12和下部层间绝缘层13。
下基板11可以由块体单晶硅晶片、SOI晶片、化合物半导体晶片或在其上已经生长硅外延层的晶片构成。
形成下部互连12和下部层间绝缘层13可以包括：在下基板11上形成第一下部互连12a和覆盖第一下部互连12a的侧表面的第一下部层间绝缘层13a；在第一下部互连12a和第一下部层间绝缘层13a上形成第二下部互连12b和覆盖第二下部互连12b的侧表面的第二下部层间绝缘层13b；以及在第二下部互连12b和第二下部层间绝缘层13b上形成第三下部层间绝缘层13c以覆盖第二下部互连12b的上表面和第二下部层间绝缘层13b的上表面。
在一些示例中，第一下部互连12a和第二下部互连12b可以利用双镶嵌工艺(dualdamascene process)形成。因此，第一下部互连12a和第二下部互连12b每个可以是混合型互连，该混合型互连包括过孔互连和交叠该过孔互连并且在水平方向上比该过孔互连宽的平面互连。
第一下部互连12a可以包括第一下部互连阻挡图案12a_1和在第一下部互连阻挡图案12a_1上的第一下部互连金属图案12a_2。第二下部互连12b可以包括第二下部互连阻挡图案12b_1和在第二下部互连阻挡图案12b_1上的第二下部互连金属图案12b_2。
第一下部互连阻挡图案12a_1和第二下部互连阻挡图案12b_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。第一下部互连金属图案12a_2和第二下部互连金属图案12b_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。第一下部层间绝缘层13a、第二下部层间绝缘层13b和第三下部层间绝缘层13c可以包括硅氧化物层。
参考图4b，该方法可以包括通过执行蚀刻工艺在下部层间绝缘层13中形成下部焊垫空间17S。
形成下部焊垫空间17S可以包括：形成第一下部焊垫空间17S_1，第一下部焊垫空间17S_1穿过第三下部层间绝缘层13c并暴露第二下部互连12b的一部分上表面；和形成第二下部焊垫空间17S_2，第二下部焊垫空间17S_2连接到第一下部焊垫空间17S_1的一侧并且在垂直方向上比第一下部焊垫空间17S_1更浅。在一些示例中，在形成第一下部焊垫空间17S_1之后形成第二下部焊垫空间17S_2，或者在形成第二下部焊垫空间17S_2之后形成第一下部焊垫空间17S_1。
第一下部焊垫空间17S_1可以在水平方向上比第二下部焊垫空间17S_2更窄。第二下部焊垫空间17S_2的底部可以位于比第一下部焊垫空间17S_1的底部高的高度。
参考图4c，该方法可以包括在下部焊垫空间17S(图4b所示)中形成下部焊垫17。
形成下部焊垫17可以包括：通过执行沉积工艺，在限定下部焊垫空间17S(再次参考图4b)的底部和侧部的底表面和内侧壁表面上以及在第三下部层间绝缘层13c的上表面上形成下部焊垫阻挡层；通过执行沉积工艺，在下部焊垫阻挡层上形成下部焊垫金属层以填充下部焊垫空间17S的剩余部分；以及通过执行平坦化工艺诸如CMP工艺，去除在第三下部层间绝缘层13c上的下部焊垫阻挡层和下部焊垫金属层。
下部焊垫阻挡层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。同样，下部焊垫金属层可以包括金属，诸如铜(Cu)、钨(W)、铝(Al)、钴(Co)、或镍(Ni)。
下部焊垫17可以包括在第一下部焊垫空间17S_1(见图4b)中的第一部分17a和在第二下部焊垫空间17S_2(见图4b)中的第二部分17b。下部焊垫17的第一部分17a在水平方向上可以比下部焊垫17的第二部分17b更窄。下部焊垫17的第二部分17b在垂直方向上可以比下部焊垫17的第一部分17a更薄。
参考图4d，该方法可以包括形成上部器件60。
形成上部器件60可以包括提供上基板21、在上基板21上形成上部互连22和上部层间绝缘层23、通过进行蚀刻工艺在上部层间绝缘层23中形成上部焊垫空间27S(见图1a)、以及在上部焊垫空间27S中形成上部焊垫27。
上基板21可以由块体单晶硅晶片、SOI晶片、化合物半导体晶片或在其上生长硅外延层的晶片构成。
形成上部互连22和上部层间绝缘层23可以包括：在上基板21上形成第一上部互连22a和覆盖第一上部互连22a的侧表面的第一上部层间绝缘层23a；在第一上部互连22a和第一上部层间绝缘层23a上形成第二上部互连22b和覆盖第二上部互连22b的侧表面的第二上部层间绝缘层23b；以及在第二上部互连22b和第二上部层间绝缘层23b上形成第三上部层间绝缘层23c以覆盖第二上部互连22b的上表面和第二上部层间绝缘层23b的上表面。
在一些示例中，第一上部互连22a和第二上部互连22b可以利用双镶嵌工艺形成。因此，第一上部互连22a和第二上部互连22b每个可以是由过孔互连和交叠该过孔互连并且在水平方向上比该过孔互连更宽的平面互连构成的混合型互连。
第一上部互连22a可以包括第一上部互连阻挡图案22a_1和在第一上部互连阻挡图案22a_1上的第一上部互连金属图案22a_2。第二上部互连22b可以包括第二上部互连阻挡图案22b_1和在第二上部互连阻挡图案22b_1上的第二上部互连金属图案22b_2。
第一上部互连阻挡图案22a_1和第二上部互连阻挡图案22b_1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。第一上部互连金属图案22a_2和第二上部互连金属图案22b_2可以包括金属，诸如，铜(Cu)、钨(W)、铝(Al)、钴(Co)或镍(Ni)。第一上部层间绝缘层23a、第二上部层间绝缘层23b和第三上部层间绝缘层23c可以包括硅氧化物层。
形成上部焊垫空间可以包括：形成第一上部焊垫空间，第一上部焊垫空间穿过第三上部层间绝缘层23c并暴露第二上部互连22b的一部分上表面；和形成第二上部焊垫空间，第二上部焊垫空间连接到第一上部焊垫空间的一侧并且在垂直方向上比第一上部焊垫空间27S_1更浅。
第二上部焊垫空间27S_2在水平方向上可以比第一上部焊垫空间27S_1更宽。第二上部焊垫空间27S_2的底部可以位于比第一上部焊垫空间27S_1的底部高的高度。
形成上部焊垫27可以包括：通过进行沉积工艺，在限定上部焊垫空间27S的底表面和内侧壁表面上以及在第三上部层间绝缘层23c的上表面上形成上部焊垫阻挡层；通过执行沉积工艺，在上部焊垫阻挡层上形成上部焊垫金属层以填充上部焊垫空间27S的剩余部分；通过进行平坦化工艺诸如CMP工艺，去除在第三上部层间绝缘层23c上的上部焊垫阻挡层和上部焊垫金属层。
上部焊垫阻挡层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、或者任意其他适当的阻挡金属。同样，上部焊垫金属层可以包括金属，诸如铜(Cu)、钨(W)、铝(Al)、钴(Co)、或镍(Ni)。
上部焊垫27可以包括在第一上部焊垫空间27S_1(见图1a)中的第一部分27a和在第二上部焊垫空间27S_2(见图1a)中的第二部分27b。上部焊垫27的第二部分27b在水平方向上可以比上部焊垫27的第一部分27a更宽。上部焊垫27的第二部分27b在垂直方向上可以比上部焊垫27的第一部分27a更浅。
参考图4e，该方法可以包括翻转上部器件20并且将它设置在下部器件10上。因此，上部器件20的上部焊垫27和下部器件10的下部焊垫17可以彼此面对。此时，上部焊垫27的第二部分27b可以垂直交叠下部焊垫17的第二部分17b，上部焊垫27的第一部分27a可以沿着相对于下部焊垫17的第一部分17a的对角线方向(即，相对于垂直方向而倾斜并且穿过焊垫的第一部分17a、27a或它们的垂直截面轮廓的几何中心的方向)设置，上部焊垫27的第一部分27a和下部焊垫17的第一部分17a可以分别垂直交叠第三下部层间绝缘层13c和第三上部层间绝缘层23c。
再次参考图1a，该方法可以包括接合下部器件10和上部器件20。
图5a至5e示出根据发明构思的层叠型背后照明的图像传感器的制造方法的一示例。与上述示例相似的方面和特征的详细说明将被省略。
参考图5a，根据发明构思的层叠型半导体器件的制造方法可以包括提供下基板51、以及在下基板51上形成下部栅电极55、下部互连52和下部层间绝缘层53。
下部栅电极55可以利用沉积工艺、光刻工艺和/或蚀刻工艺形成。下部栅电极55可以由多晶硅、金属硅化物或金属形成。
下部互连52可以包括利用双镶嵌工艺形成的第一下部互连52a和第二下部互连52b。因此，第一下部互连52a和第二下部互连52b每个可以是由过孔互连和交叠该过孔互连并具有在水平方向上比该过孔互连的宽度大的宽度的平面互连构成的混合型互连。
第一下部互连52a可以包括第一下部互连阻挡图案52a_1和在第一下部互连阻挡图案52a_1上的第一下部互连金属图案52a_2。第二下部互连52b可以包括第二下部互连阻挡图案52b_1和在第二下部互连阻挡图案52b_1上的第二下部互连金属图案52b_2。
下部层间绝缘层53可以包括覆盖第一下部互连52a的侧表面和下部栅电极55的第一下部层间绝缘层53a、覆盖第二下部互连52b的第二下部层间绝缘层53b、以及覆盖第二下部互连52b的上表面和第二下部层间绝缘层53b的上表面的第三下部层间绝缘层53c。
参考图5b，该方法可以包括通过执行蚀刻工艺在下部层间绝缘层53中形成下部焊垫空间57S。
形成下部焊垫空间57S可以包括：形成第一下部焊垫空间57S_1，第一下部焊垫空间57S_1穿过第三下部层间绝缘层53c并暴露第二下部互连52b的一部分上表面；和形成第二下部焊垫空间57S_2，第二下部焊垫空间57S_2连接到第一下部焊垫空间57S_1的一侧并具有比第一下部焊垫空间57S_1的深度小的深度。
参考图5c，该方法可以包括在下部焊垫空间57S(见图5b)中形成下部焊垫57。
形成下部焊垫57可以包括：通过执行沉积工艺，在限定下部焊垫空间57S(见图5b)的底表面和内侧壁表面上以及在第三下部层间绝缘层53c的上表面上形成下部焊垫阻挡层；通过执行沉积工艺，在下部焊垫阻挡层上形成下部焊垫金属层以填充下部焊垫空间57S的剩余部分；和通过执行平坦化工艺诸如CMP工艺，去除在第三下部层间绝缘层53c上的下部焊垫阻挡层和下部焊垫金属层。
下部焊垫57可以包括在第一下部焊垫空间57S_1中的第一部分57a和在第二下部焊垫空间57S_2中的第二部分57b。下部焊垫57的第一部分57a在水平方向上可以比下部焊垫57的第二部分57b更窄。下部焊垫57的第二部分57b在垂直方向上可以比下部焊垫57的第一部分57a更薄。
参考图5d，该方法可以包括形成上部器件60。
形成上部器件60可以包括：提供上基板61；在上基板61中形成光电二极管69；在上基板61的上表面上形成传输栅电极65、上部互连62和上部层间绝缘层63；在上部层间绝缘层63中形成上部焊垫空间67S；以及在上部焊垫空间67S中形成上部焊垫67。
形成光电二极管69可以利用离子注入工艺执行，该离子注入工艺将离子形式的杂质注入到上基板61中。
传输栅电极65可以利用沉积工艺、光刻工艺和/或蚀刻工艺形成。传输栅电极65可以由多晶硅、金属硅化物或金属形成。
上部互连62可以包括利用双镶嵌工艺形成的第一上部互连62a和第二上部互连62b。第一上部互连62a可以包括第一上部互连阻挡图案62a_1和在第一上部互连阻挡图案62a_1上的第一上部互连金属图案62a_2。第二上部互连62b可以包括第二上部互连阻挡图案62b_1和在第二上部互连阻挡图案62b_1上的第二上部互连金属图案62b_2。
上部层间绝缘层63可以包括覆盖第一上部互连62a的侧表面和传输栅电极65的第一上部层间绝缘层63a、覆盖第二上部互连62b的第二上部层间绝缘层63b、以及覆盖第二上部互连62b的上表面和第二上部层间绝缘层63b的上表面的第三上部层间绝缘层63c。
形成上部焊垫空间67S(见图3)可以包括：形成第一上部焊垫空间67S_1(见图3)，第一上部焊垫空间67S_1穿过第三上部层间绝缘层63c并暴露第二上部互连62b的一部分上表面；和形成第二上部焊垫空间67S_2(见图3)，第二上部焊垫空间67S_2连接到第一上部焊垫空间67S_1的一侧并具有比第一上部焊垫空间67S_1的深度小的深度。
形成上部焊垫67可以包括：通过执行沉积工艺，在限定上部焊垫空间67S(见图3)的底表面和内侧壁表面上以及在第三上部层间绝缘层63c的上表面上形成上部焊垫阻挡层；通过执行沉积工艺，在上部焊垫阻挡层上形成上部焊垫金属层以填充上部焊垫空间67S的剩余部分；通过执行平坦化工艺诸如CMP工艺，去除在第三上部层间绝缘层63c上的上部焊垫阻挡层和上部焊垫金属层。
上部焊垫67可以包括在第一上部焊垫空间67S_1中的第一部分67a和在第二上部焊垫空间67S_2中的第二部分67b。上部焊垫67的第一部分67a可以比上部焊垫67的第二部分67b更窄。上部焊垫67的第二部分67b可以比上部焊垫67的第一部分67a更薄。
参考图5e，该方法可以包括接合下部器件50和上部器件60。
下部器件50和上部器件60的接合可以包括翻转上部器件60并将它设置在下部器件50上。因此，上部器件60的上部焊垫67和第三上部层间绝缘层63c的上表面可以与下部器件50的下部焊垫57和第三下部层间绝缘层53c的上表面接触。例如，上部焊垫67的第二部分67b和下部焊垫57的第二部分57b可以彼此接触。此外，上部焊垫67的第一部分67a和下部焊垫57的第一部分57a可以分别与第三下部层间绝缘层53c和第三上部层间绝缘层63c接触。
再次参考图3，该方法可以包括在上基板61的下表面上形成钝化层80、在钝化层80上形成滤色器85、和在滤色器85上形成微透镜90。在一些示例中，该方法可以另外包括在形成钝化层80之前通过执行蚀刻工艺在上基板61的暴露表面处部分地去除上基板61的厚度。
在根据发明构思的层叠型半导体器件中，下部焊垫和上部焊垫由包括厚部分和薄部分的阶梯结构形成，并且下部焊垫和上部焊垫的薄部分接合到彼此。因此，接合部分的热膨胀保持在最低限度。结果，减少了在覆盖下部焊垫的侧表面和上部焊垫的侧表面的层间绝缘层之间的接合失败。
在上述详细说明中已经描述了其他各种效果。
虽然上文已经描述了发明构思的示例，但是本领域技术人员将容易理解，许多改变是可能的，而没有实质脱离与发明构思有关的新颖性教导和优点。因此，所有这样的改变在由权利要求书限定的发明构思的真实精神和范围之内。
本申请要求于2015年10月29日向韩国专利局提交的韩国专利申请第10-2015-0151026号的优先权，其全部内容通过引用结合在此。

Claims (20)

1.一种半导体器件，包括：
下部器件，包括下基板、在所述下基板上的下部互连结构、在所述下部互连结构上的下部焊垫、以及覆盖所述下部互连结构的侧表面和所述下部焊垫的侧表面的下部层间绝缘；和
上部器件，设置在所述下部器件上，并且包括上基板、在所述上基板下面的上部互连结构、在所述上部互连结构下面的上部焊垫、以及覆盖所述上部互连结构的侧表面和所述上部焊垫的侧表面的上部层间绝缘，和
其中所述下部焊垫具有第一部分和第二部分，所述下部焊垫的所述第一部分在垂直方向上比所述下部焊垫的所述第二部分厚，
所述上部焊垫具有第一部分和第二部分，所述上部焊垫的所述第一部分在所述垂直方向上比所述上部焊垫的所述第二部分厚，
所述下部焊垫的所述第二部分在所述上部焊垫的所述第二部分处接合到所述上部焊垫，所述下部焊垫的所述第一部分与所述上部层间绝缘的下表面接触，所述上部焊垫的所述第一部分与所述下部层间绝缘的上表面接触。
2.如权利要求1所述的半导体器件，其中：
所述下部焊垫的所述第二部分具有垂直交叠所述上部焊垫的所述第二部分的第一侧和垂直交叠所述上部层间绝缘的第二侧；和
所述上部焊垫的所述第二部分包括垂直交叠所述下部焊垫的所述第二部分的第一侧和交叠所述下部层间绝缘的第二侧。
3.如权利要求2所述的半导体器件，其中：
所述下部焊垫的所述第一部分连接到所述下部焊垫的所述第二部分的所述第二侧；和
所述上部焊垫的所述第一部分连接到所述上部焊垫的所述第二部分的所述第二侧。
4.如权利要求3所述的半导体器件，其中所述下部焊垫的所述第一部分和所述上部焊垫的所述第一部分沿着对角线方向设置，所述对角线方向相对于所述垂直方向倾斜。
5.如权利要求1所述的半导体器件，其中：
所述下部层间绝缘包括覆盖所述下部互连结构的侧表面的第一下部层间绝缘层、和覆盖所述下部焊垫的侧表面的第二下部层间绝缘层；和
所述上部层间绝缘包括覆盖所述上部互连结构的侧表面的第一上部层间绝缘层、和覆盖所述上部焊垫的侧表面的第二上部层间绝缘层。
6.如权利要求5所述的半导体器件，其中：
所述第二下部层间绝缘层跨越所述下部互连结构的上表面和所述下部焊垫的所述第二部分的下表面；和
所述第二上部层间绝缘层跨越所述上部互连结构的下表面和所述上部焊垫的所述第二部分的上表面。
7.如权利要求1所述的半导体器件，其中所述上部焊垫在第一方向上从所述下部焊垫横向地偏移。
8.如权利要求7所述的半导体器件，其中当在平面图中看时，所述下部焊垫的所述第一部分和所述上部焊垫的所述第一部分具有在垂直于所述第一方向的第二方向上伸长的形状。
9.如权利要求1所述的半导体器件，其中所述上部焊垫相对于所述下部焊垫在第一方向和第二方向上横向地偏移，所述第二方向垂直于所述第一方向。
10.如权利要求9所述的半导体器件，其中所述下部焊垫的所述第一部分和所述上部焊垫的所述第一部分的每个具有以直角相交并且分别在第一方向和第二方向上伸长的截面。
11.如权利要求1所述的半导体器件，还包括：
光电二极管，在所述上基板内侧；
钝化层，设置在所述上基板上；
滤色器，设置在所述钝化层上并且与所述光电二极管垂直地对准；以及
微透镜，设置在所述滤色器上。
12.如权利要求11所述的半导体器件，还包括：
传输栅电极，邻近于在所述上基板上的所述光电二极管；以及
下部栅电极，设置在所述下基板上。
13.一种半导体器件，包括：
下基板；
下部互连结构，设置在所述下基板上；
下部焊垫，设置在所述下部互连结构上，其中所述下部焊垫具有与所述下部互连结构接触的第一部分和连接到所述下部焊垫的所述第一部分的一侧的上部分的第二部分，所述下部焊垫的所述第二部分在垂直方向上比所述下部焊垫的所述第一部分薄；
上部焊垫，设置在所述下部焊垫上，其中所述上部焊垫具有第一部分、和连接到所述上部焊垫的所述第一部分的一侧的下部分并且接合到所述下部焊垫的所述第二部分的第二部分，所述上部焊垫的所述第二部分在所述垂直方向上比所述上部焊垫的所述第一部分薄；
上部互连结构，设置在所述上部焊垫上并且与所述上部焊垫的所述第一部分接触；和
上基板，设置在所述上部互连结构上，
其中所述下部焊垫的所述第一部分和所述上部焊垫的所述第一部分沿着对角线方向设置，所述对角线方向相对于所述垂直方向倾斜。
14.如权利要求13所述的半导体器件，还包括：
第一下部层间绝缘层，设置在所述下基板上并且覆盖所述下部互连结构的侧表面；
第二下部层间绝缘层，设置在所述第一下部层间绝缘层上并且覆盖所述下部焊垫的所述第一部分的下部侧表面；
下部连接绝缘层，设置在所述第二下部层间绝缘层上并且覆盖所述下部焊垫的所述第一部分的上部侧表面和所述下部焊垫的所述第二部分的侧表面；
第一上部层间绝缘层，设置在所述上基板下面并且覆盖所述上部互连结构的侧表面；
第二上部层间绝缘层，设置在所述第一上部层间绝缘层下面并且覆盖所述上部焊垫的所述第一部分的上部侧表面；和
上部连接绝缘层，设置在所述第二上部层间绝缘层下面并且覆盖所述上部焊垫的所述第一部分的侧表面和所述上部焊垫的所述第二部分的侧表面。
15.如权利要求14所述的半导体器件，其中：
所述下部连接绝缘层具有比所述第一下部层间绝缘层和所述第二下部层间绝缘层的分子结构更致密的分子结构；和
所述上部连接绝缘层具有比所述第一上部层间绝缘层和所述第二上部层间绝缘层的分子结构更致密的分子结构。
16.一种半导体器件，包括：
下部半导体基板；
下部层间绝缘，设置在所述下部半导体基板上并具有上表面；
上部层间绝缘，设置在所述下部层间绝缘上并具有下表面，所述下表面构成与所述下部层间绝缘的所述上表面的界面；
上部半导体基板，设置在所述上部层间绝缘上；和
层间接触结构，嵌入在所述上部层间绝缘和所述下部层间绝缘中，所述层间接触结构包括：
导电材料的下部焊盘，设置在所述下部层间绝缘的上部分中，
下部过孔，在所述下部焊盘的外围部分处与所述下部焊盘成整体并且在所述下部层间绝缘内垂直地延伸，
导电材料的上部焊盘，设置在所述上部层间绝缘的下部分中，和
上部过孔，在所述上部焊盘的外围部分处与所述上部焊盘成整体并且在所述上部层间绝缘内垂直地延伸，和
其中至少部分的所述上部焊盘和所述下部焊盘在与所述下部层间绝缘和上部层间绝缘之间的所述界面一致的平面的相反侧上设置为彼此正对面，
所述上部过孔和所述下部过孔彼此完全地横向偏移，
相对于与所述下部层间绝缘和上部层间绝缘之间的所述界面一致的所述平面，所述下部过孔比所述下部焊盘在所述下部层间绝缘中延伸得更多，和
相对于与所述下部层间绝缘和上部层间绝缘之间的所述界面一致的所述平面，所述上部过孔比所述上部焊盘在所述上部层间绝缘中延伸得更多。
17.如权利要求16所述的半导体器件，还包括下部导电互连结构，其随着插置在所述层间接触结构和所述下部半导体基板之间而嵌入所述下部层间绝缘内、并且在所述层间接触结构的所述下部过孔处电连接到的所述层间接触结构；和
上部导电互连结构，其随着插置在所述层间接触结构和所述上部半导体基板之间而嵌入在所述上部层间绝缘内，并且在所述层间接触结构的所述上部过孔处电连接到所述层间接触结构。
18.如权利要求16所述的半导体器件，其中所述下部层间绝缘包括第一绝缘层和第二绝缘层，导电材料的所述下部焊盘设置在所述第一绝缘层中，所述下部过孔从所述下部焊盘延伸到所述第二绝缘层中，
所述上部层间绝缘包括第三绝缘层和第四绝缘层，导电材料的所述上部焊盘设置在所述第三绝缘层中，所述上部过孔从所述上部焊盘延伸到所述第四绝缘层中，
所述第一绝缘层和所述第三绝缘层由相同的材料形成，
所述第二绝缘层和所述第四绝缘层由相同的材料形成，
所述第二绝缘层和所述第四绝缘层的材料比所述第一绝缘层和所述第三绝缘层的材料更致密。
19.如权利要求16所述的半导体器件，其中所述下部过孔和导电材料的所述下部焊盘一起构成下部焊垫结构，
所述上部过孔和导电材料的所述上部焊盘一起构成上部焊垫结构，
所述上部焊垫结构具有与所述下部焊垫结构相同的尺寸和形状，但是相对于所述下部焊垫结构被翻转且横向地偏移。
20.如权利要求16所述的半导体器件，其中所述上部过孔和所述下部过孔每个具有矩形形状的水平截面，所述上部焊垫结构和所述下部焊垫结构在相对于所述矩形的侧边倾斜的方向上彼此横向地偏移。
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