KR20150137968A - 3dic 상호 연결 디바이스 및 이를 형성하는 방법 - Google Patents

3dic 상호 연결 디바이스 및 이를 형성하는 방법 Download PDF

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Abstract

상호 연결부 디바이스 및 상기 상호 연결부 디바이스를 형성하는 방법이 제공된다. 2개의 집적 회로가 서로 접합된다. 제1 개구가 상기 기판들 중 하나를 관통하여 형성된다. 하나 이상의 유전체 필름이 상기 제1 개구의 측벽을 따라 형성된다. 제2 개구는 집적 회로의 패드의 일부를 하드 마스크로 사용하여 상기 제1 개구로부터 상기 패드로 연장하여 형성된다. 제1 개구 및 제2 개구는 전도성 물질로 충전되어 전도성 플러그를 형성한다.

Description

3DIC 상호 연결 디바이스 및 이를 형성하는 방법{3DIC INTERCONNECT DEVICES AND METHODS OF FORMING SAME}
우선권 주장 및 상호 참조
본 출원은, 전체 내용이 본 명세서에 병합된, 2014년 5월 29일에 출원된, 발명의 명칭이 "Through Oxide Vias and Methods of Forming Same"인 미국 가출원 번호 62/004,794의 이익을 주장한다.
반도체 산업은 여러 전자 성분(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도가 지속적으로 개선되는 것으로 인해 급격히 성장하고 있다. 대부분, 이렇게 집적 밀도가 개선되면 최소 피처(feature) 사이즈가 반복적으로 감소되어(예를 들어, 반도체 공정 노드가 서브-20nm 노드 쪽으로 축소되어), 더 많은 성분이 주어진 영역에 집적되게 된다. 소형화, 더 높은 속도 및 더 큰 대역폭, 및 더 낮은 전력 소비 및 레이턴시(latency)의 요구가 최근에 증가하고 있어서, 더 작고 더 생산적인 반도체 다이(die) 패키징 기술이 요구되고 있다.
반도체 기술이 더 발전함에 따라, 반도체 디바이스의 물리적인 사이즈를 더 감소시키는 효과적인 대안으로 스택된 반도체 디바이스, 예를 들어, 3D 집적 회로(3D integrated circuit: 3DIC)가 등장하고 있다. 스택된 반도체 디바이스에서, 활성 회로, 예를 들어, 논리 회로, 메모리 회로, 프로세서 회로 등이 상이한 반도체 웨이퍼 상에 제조된다. 2개 이상의 반도체 웨이퍼가 반도체 디바이스의 형상 팩터(form factor)를 더 감소시키기 위해 서로 상하로 스택될 수 있다.
2개의 반도체 웨이퍼가 적절한 접합 기술을 통해 서로 접합될 수 있다. 일반적으로 사용되는 접합 기술은 직접 접합, 화학적으로 활성화된 접합, 플라즈마 활성화된 접합, 양극(anodic) 접합, 공용(eutectic) 접합, 글래스 프리트(glass frit) 접합, 접착제 접합, 열-압축 접합, 반응성 접합 및/또는 등을 포함한다. 전기적 연결이 스택된 반도체 웨이퍼들 사이에 제공될 수 있다. 스택된 반도체 디바이스는 더 작은 팩터로 더 높은 밀도를 제공하고 증가된 성능 및 더 낮은 전력 소비를 허용할 수 있다.
본 발명의 측면은 첨부 도면과 함께 판독될 때 이하 상세한 설명으로부터 최상으로 이해될 수 있을 것이다. 산업계의 표준 실무에 따라, 여러 피처(feature)들은 축척에 맞게 그려진 것은 아니라는 것이 주목된다. 사실, 여러 피처들의 크기는 설명을 명확히 하기 위해 임의적으로 증가 또는 감소되었을 수 있다.
도 1a 내지 도 1d는 일부 실시예에 따라 2개의 접합된 작업물(workpiece) 사이에 상호 연결 구조를 제조하는 동안 여러 처리 단계의 단면도.
도 1e는 일부 실시예에 따른 전도성 라인의 여러 평면도.
도 2 내지 도 3h는 일부 실시예에 따라 2개의 접합된 작업물 사이에 상호 연결 구조의 단면도.
도 4는 일부 실시예에 따라 2개의 접합된 작업물 사이에 상호 연결 구조를 형성하는 방법을 도시하는 흐름도.
이하 상세한 설명은 제공된 주제의 상이한 피처를 구현하는 많은 상이한 실시예 또는 예시를 제공한다. 성분 및 배열의 특정 예들이 본 발명을 간략히 하기 위해 아래에 설명된다. 이들은, 물론, 단지 예시를 위한 것일 뿐 발명을 제한하려고 의도된 것이 전혀 아니다. 예를 들어, 이하 상세한 설명에서 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예를 포함하고, 또한 추가적인 피처들이 제1 및 제2 피처 사이에 형성되어, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있는 실시예를 더 포함할 수 있다. 게다가, 본 발명은 여러 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명료함을 위한 것일 뿐 그 자체가 설명된 여러 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
나아가, "바로 아래에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 설명의 편의상 본 명세서에서 사용된 것이다. 이러한 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 그리하여 장치는 이와 달리 (90도 회전되거나 또는 다른 배향으로) 배향될 수 있고 본 명세서에서 사용된 공간적으로 상대적인 설명자(descriptor)들도 이와 같이 적절히 해석될 수 있다.
본 발명은 특정 문맥의 실시예, 즉, 스택된 반도체 디바이스를 위한 상호 연결 구조를 형성하는 방법에 대해 설명될 것이다. 그러나, 다른 실시예들이 여러 반도체 디바이스에 적용될 수 있다. 이후, 여러 실시예는 첨부 도면을 참조하여 상세히 설명된다.
도 1a 내지 도 1d는 제1 실시예에 따라 2개의 접합된 작업물 사이에 상호 연결 구조를 형성하는 여러 중간 단계를 도시한다. 제일 먼저 도 1a를 참조하면, 여러 실시예에 따라 접합 공정 이전의 제1 작업물(100) 및 제2 작업물(200)이 도시된다. 일 실시예에서, 제2 작업물(200)은 제1 작업물(100)과 유사한 피처를 구비하고, 이하 설명을 위하여, "2xx"형태의 참조 부호를 구비하는 제2 작업물(200)의 피처는 "1xx" 형태의 참조 부호를 구비하는 제1 작업물(100)의 피처와 유사하다. 제1 작업물(100) 및 제2 작업물(200)의 여러 요소들은 "제1 <요소> 1xx" 및 "제2 <요소> 2xx"로 각각 언급된다.
일 실시예에서, 제1 작업물(100)은 제1 기판(102)을 포함한다. 제1 기판(102)은 실리콘(silicon)으로 형성될 수 있으나, 다른 III 족, IV 족 및/또는 V 족 원소, 예를 들어, 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합으로 형성될 수 있다. 제1 기판(102)은 실리콘-온-절연체(silicon-on-insulator: SOI) 형태일 수 있다. SOI 기판은 실리콘 기판 상에 형성된 절연체 층(예를 들어, 매립된 산화물 및/또는 등) 상에 형성된 반도체 물질(예를 들어, 실리콘, 게르마늄 및/또는 등) 층을 포함할 수 있다. 게다가, 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 하이브리드 배향 기판, 이들의 임의의 조합 및/또는 등을 포함한다.
제1 기판(102)은 여러 전기 회로(미도시)를 더 포함할 수 있다. 제1 기판(102) 상에 형성된 전기 회로는 특정 응용에 적절한 임의의 유형의 회로일 수 있다. 일부 실시예에 따라, 전기 회로는 여러 n-형 금속-산화물 반도체(n-type metal-oxide semiconductor: NMOS) 및/또는 p-형 금속-산화물 반도체(PMOS) 디바이스, 예를 들어, 트랜지스터, 커패시터, 저항기, 다이오드, 포토-다이오드, 퓨즈 및/또는 등을 포함할 수 있다.
전기 회로는 하나 이상의 기능을 수행하도록 상호 연결될 수 있다. 이 기능은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 및/또는 등을 포함할 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 상기 예는 예시를 위하여 제공된 것일 뿐 임의의 특정 응용으로 여러 실시예를 제한하려고 의도된 것이 전혀 아니라는 것을 이해할 수 있을 것이다.
일부 실시예에서, 전기 회로는 도 1a에 도시된 바와 같이 하나 이상의 제1 얕은 트렌치 아이솔레이션(shallow trench isolation: STI) 구역(109)을 사용하여 전기적으로 아이솔레이션된다. 도시된 실시예에서, 제1 기판(102)은, 예를 들어, 포토리소그래픽 마스킹 및 에칭 공정을 사용하여 패터닝되어 제1 기판(102)에 개구(opening)를 형성한다. 후속적으로, 개구는 유전체 물질로 충전(filled)되고, 개구를 과충전하는 유전체 물질 부분은, 예를 들어, 에칭 공정, 화학적 기계적인 연마(chemical mechanical polishing: CMP) 등을 사용하여 제거된다. 하나 이상의 제1 STI 구역(109)은 적절한 유전체 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물(silicon oxynitride), 플루오라이드-도핑된 실리케이트 유리(fluoride-doped silicate glass)(FSG), 낮은-k 유전체, 예를 들어, 탄소 도핑된 산화물, 극히 낮은-k 유전체, 예를 들어, 다공성 탄소 도핑된 실리콘 이산화물, 폴리머, 예를 들어, 폴리이미드, 이들의 조합 등으로 형성될 수 있다. 일부 실시예에서, 하나 이상의 제1 STI 구역(109)은 화학적 증기 증착(chemical vapor deposition: CVD), 플라즈마-강화된 CVD(plasma-enhanced CVD: PECVD) 또는 스핀온(spin-on) 공정과 같은 공정을 통해 형성되지만, 임의의 수용가능한 공정이 사용될 수 있다.
도 1a를 더 참조하면, 제1 금속간 유전체(inter-metal dielectric: IMD) 층(104)이 제1 기판(102) 상에 형성된다. 도 1a에 도시된 바와 같이, 제1 IMD 층(104)은 제1 전도성 라인(108a-108i)(집합적으로 제1 전도성 라인(108)으로 언급됨)을 포함할 수 있다. 제1 IMD 층(104) 및 제1 전도성 라인(108)은 제1 기판(102) 상에 제1 금속화 층(metallization layer)을 형성한다. 일반적으로, 금속화 층은 전기 회로를 상호 연결하고 외부 전기적 연결을 제공하는데 사용된다. 도 1a에 도시된 바와 같이, 제1 작업물(100)은 9개의 전도성 라인(예를 들어, 제1 전도성 라인(108a-108i))을 포함한다. 다른 실시예에서, 전도성 라인의 수는 9개보다 더 적거나 더 많을 수 있고, 제1 작업물(100)의 설계 요구조건에 따라 변할 수 있다.
제1 IMD 층(104)은, 이 기술 분야에 알려진 임의의 적절한 방법, 예를 들어, 스핀온, 원자층 증착(atomic layer deposition: ALD), 화학적 증기 증착(CVD), 플라즈마 강화된 화학적 증기 증착(PECVD) 등 또는 이들의 조합에 의하여 예를 들어, 낮은-K 유전체 물질, 예를 들어, 포스포실리케이트 유리(phosphosilicate glass: PSG), 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG), 플루오라이네이티드 실리콘 글래스(fluorinated silicate glass: FSG), 도핑되지 않은 실리케이트 유리(USG), SiOxCy, SiOCH, 스핀온글래스(Spin-On-Glass), 스핀온-폴리머, 고밀도 플라즈마(high density plasma: HDP) 산화물, 테트라에틸 오쏘실리케이트(tetraethyl orthosilicate: TEOS), 플라즈마 강화된 TEOS(PETEOS), 플루오라인으로 도핑된 실리콘 산화물, 탄소로 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 다공성 탄소로 도핑된 실리콘 산화물, 블랙 다이아몬드, 유기 폴리머, 실리콘 기반 폴리머, 이들의 화합물, 이들의 조합물 등으로 형성될 수 있다.
제1 전도성 라인(108)은 임의의 적절한 형성 공정(예를 들어, 에칭, 다마신(damascene), 이중 다마신(dual damascene) 등으로 리소그래피)을 통해 형성될 수 있고, 적절한 전도성 물질, 예를 들어, 구리, 알루미늄, 알루미늄 합금, 구리 합금 등을 사용하여 형성될 수 있다. 일부 실시예에서, 각 제1 전도성 라인(108)은 제1 IMD 층이 금속으로 중독(metal poisoning)되는 것을 방지하기 위하여 확산 장벽 층 및/또는 접착 층(미도시)을 더 포함할 수 있다. 확산 장벽 층은 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수 있고, 물리적인 증기 증착(physical vapor deposition: PVD) 등에 의하여 증착될 수 있다.
도 1a는 제1 작업물(100)의 제1 IMD 층(104) 상에 형성된 제1 접합 층(106)을 더 도시한다. 아래에 설명된 바와 같이 제1 접합 층(106)은 후속적으로 제1 작업물(100) 및 제2 작업물(200)을 접합하는데 사용되고, 임의의 적절한 접합 물질을 포함할 수 있다. 일부 실시예에서, 제1 접합 층(106)은 제1 패시베이션(passivation) 층(106)이다. 제1 패시베이션 층(106)은 임의의 적절한 방법, 예를 들어, 스핀온, CVD, PECVD 등에 의하여 증착된, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물, 실리콘 카바이드(silicon carbide), 실리콘 옥시카바이드(silicon oxycarbide), 도핑되지 않은 실리콘 유리, 포스포실리케이트 유리, 이들의 화합물, 이들의 복합물, 이들의 조합 등을 포함하는 하나 또는 다수의 층으로 형성될 수 있다. 이들 물질 및 공정은 예시로서 제공되고 다른 물질 및 공정이 사용될 수 있다.
하나 이상의 에칭 정지 층(미도시)이 제1 작업물(100)의 인접한 층들, 예를 들어, 제1 IMD 층(104)과 제1 기판(102) 사이 또는 제1 IMD 층(104)의 개별 층들 사이에 위치될 수 있다는 것이 주목된다. 일반적으로, 에칭 정지 층(etch stop layer)은 비아(via) 및/또는 접촉부(contact)를 형성할 때 에칭 공정을 정지시키는 메커니즘을 제공한다. 에칭 정지 층은 인접한 층, 예를 들어, 하부 제1 기판(102) 및 상부 제1 IMD 층(104)으로부터 상이한 에칭 선택성을 구비하는 유전체 물질로 형성된다. 일 실시예에서, 에칭 정지 층은 CVD 또는 PECVD 기술에 의해 증착된 SiN, SiCN, SiCO, CN, 이들의 조합 등으로 형성될 수 있다.
일 실시예에서, 제1 작업물(100)은 배면 조명 센서(backside illumination sensor: BIS)이고 제2 작업물(200)은 응용 특정 집적 회로(application specific integrated circuit: ASIC) 디바이스이다. 이 실시예에서, 전기 회로는 광 활성 구역, 예를 들어, 불순물 이온을 에피택시얼 층에 주입하여 형성된 광다이오드를 포함한다. 나아가, 광 활성 구역은 PN 정션 광다이오드, PNP 광트랜지스터, NPN 광트랜지스터 등일 수 있다. BIS 센서는 실리콘 기판 상에 에피택시얼 층에서 형성될 수 있다. ASIC 디바이스는 복수의 논리 회로, 예를 들어, 아날로그-디지털 컨버터, 데이터 처리 회로, 메모리 회로, 바이어스 회로, 레퍼런스 회로, 이들의 임의의 조합 및/또는 등을 포함할 수 있다.
일 실시예에서, 제1 작업물(100) 및 제2 작업물(200)은 제1 기판(102) 및 제2 기판(202)의 디바이스 표면(정면(front side)으로도 언급됨)들이 도 1a에 도시된 바와 같이 서로 대향하게 배열된다. 아래에 보다 상세히 설명된 바와 같이, 개구는 제1 작업물(100)의 배면(디바이스 표면과 대향하는)으로부터 제2 작업물(200)의 제2 전도성 라인(208)의 선택된 부분으로 연장하여, 제1 작업물(100)의 선택된 제1 전도성 라인(108) 부분이 노출될 수 있는 것으로 형성될 수 있다. 개구는 후속적으로 전도성 물질로 후속적으로 충전되어, 제1 작업물(100) 및 제2 작업물(200)의 전도성 라인과 제1 작업물(100)의 배면에 전기 접촉부를 형성할 수 있다.
도 1b는 일 실시예에 따라 접합 후의 제1 작업물(100) 및 제2 작업물(200)을 도시한다. 도 1a에 도시된 바와 같이, 제1 작업물(100)은 제2 작업물(200)의 상부 상에 스택되고 접합될 수 있다. 도시된 실시예에서, 제1 작업물(100) 및 제2 작업물(200)은 제1 패시베이션 층(106)을 제2 패시베이션 층(206)에 접합하는 것에 의해 유전체-유전체 접합(예를 들어, 산화물-산화물 접합)을 사용하여 접합된다. 다른 실시예에서, 제1 작업물(100) 및 제2 작업물(200)은, 예를 들어, 직접 접합 공정, 예를 들어, 금속-금속 접합(예를 들어, 구리-구리 접합), 금속-유전체 접합(예를 들어, 산화물-구리 접합), 하이브리드 접합(예를 들어, 유전체-유전체 및 금속-금속 접합), 이들의 임의의 조합 및/또는 등을 사용하여 접합될 수 있다.
이 접합은 웨이퍼 레벨에서 있어날 수 있고, 여기서 제1 작업물(100) 및 제2 작업물(200)은 서로 접합되고, 분리된 다이로 싱귤레이션(singulated)되는 것으로 이해된다. 대안적으로, 접합은 다이-다이 레벨에서 또는 다이-웨이퍼 레벨에서 수행될 수 있다.
제1 작업물(100) 및 제2 작업물(200)이 접합된 후, 박막화 공정(thinning process)은 제1 작업물(100)의 배면에 적용될 수 있다. 제1 기판(102)이 BIS 센서인 일 실시예에서, 박막화 공정은 더 많은 광이 제1 기판의 배면으로부터 기판에 흡수됨이 없이 광활성 구역으로 통과할 수 있게 하는 기능을 한다. BIS 센서가 에피택시얼 층에 제조되는 일 실시예에서, 제1 작업물(100)의 배면은 에피택시얼 층이 노출될 때까지 박막화될 수 있다. 박막화 공정은 적절한 기술, 예를 들어, 그라인드(grinding), 연마, SMARTCUT
Figure pat00001
과정, ELTRAN
Figure pat00002
과정 및/또는 화학적 에칭을 사용하여 구현될 수 있다.
도 1b를 더 참조하면, 제1 개구(110)는 제1 작업물(100)의 배면 상에 형성된다. 아래에 보다 상세히 설명된 바와 같이, 전기적 연결은 제1 작업물(100)의 배면으로부터 제2 작업물(200)의 제2 전도성 라인(208) 중 선택된 라인으로 연장하여 형성될 수 있다. 제1 개구(110)는 배면 접촉부가 형성된 개구를 나타낸다. 제1 개구(110)는 포토리소그래피 기술을 사용하여 형성될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 물질을 증착하는 것을 수반하고, 이는 후속적으로 조사(노출)되고 현상되어 포토레지스트 물질의 일부분을 제거한다. 나머지 포토레지스트 물질은 후속 처리 단계, 예를 들어, 에칭으로부터 하부 물질을 보호한다. 적절한 에칭 공정, 예를 들어, 반응성 이온 에칭(reactive ion etch: RIE) 또는 다른 건식 에칭, 비등방성 습식 에칭, 또는 임의의 다른 적절한 비등방성 에칭 또는 패터닝 공정은 제1 작업물(100)의 제1 기판(102)에 적용될 수 있다. 도시된 실시예에서, 제1 STI 구역(109)은 에칭 정지 층으로 사용되고, 제1 개구(110)는 도 1b에 도시된 바와 같이 제1 기판(102)에 형성된다. 일부 실시예에서, 제1 STI 구역(109)은 도 1b에 도시된 바와 같이 부분적으로 에칭될 수 있다.
도 1b에는 선택적인 반사 방지 코팅(anti-reflection coating: ARC) 층(112)이 더 도시된다. ARC 층(112)은 포토리소그래피 공정 동안 사용되는 패터닝된 마스크(미도시)를 패터닝하는 노출 광의 반사를 감소시키므로, 이 반사는 패터닝을 부정확하게 할 수 있다. ARC 층(112)은 질화물 물질(예를 들어, 실리콘 질화물), 유기 물질(예를 들어, 실리콘 카바이드), 산화물 물질, 높은-k 유전체 등으로 형성될 수 있다. ARC 층(112)은 CVD 및/또는 등과 같은 적절한 기술을 사용하여 형성될 수 있다.
다른 층은 패터닝 공정에서 사용될 수 있다. 예를 들어, 하나 이상의 선택적인 하드 마스크(hard mask) 층은 제1 기판(102)을 패터닝하는데 사용될 수 있다. 일반적으로, 하나 이상의 하드 마스크 층은 에칭 공정이 포토레지스트 물질에 의해 제공되는 마스킹에 더하여 마스킹을 요구하는 실시예에서 사용될 수 있다. 제1 기판(102)을 패터닝하는 후속 에칭 공정 동안, 패터닝된 포토레지스트 마스크는 에칭될 수 있으나, 포토레지스트 물질의 에칭 속도는 제1 기판(102)의 에칭 속도만큼 높지 않을 수 있다. 에칭 공정이 에칭 공정이 완료되기 전에 패터닝된 포토레지스트 마스크가 소비될 수 있는 것으로 구성된 경우, 추가적인 하드 마스크가 사용될 수 있다. 하드 마스크 층 또는 층들의 물질은 하드 마스크 층(들)이 제1 기판(102)의 물질과 같은 하부 물질보다 더 낮은 에칭 속도(etch rate)를 나타내도록 선택된다.
도 1b를 더 참조하면, 유전체 필름(114)은 일 실시예에 따라 제1 기판(102)의 배면 상에 및 제1 개구(110)의 측벽 및 바닥을 따라 형성된다. 유전체 필름(114)은 하나 이상의 제1 STI 구역(109)에 더하여 관통 비아 구조와 디바이스 회로 사이에 더 우수한 패시베이션 및 아이솔레이션을 제공한다. 일부 실시예에서, 유전체 필름(114)은, 예를 들어, 제1 전도성 라인(108) 및 제2 전도성 라인(208) 중 선택된 것과 전기 접촉부를 형성하는 후속 에칭 공정 동안 단일 필름보다 더 우수한 보호를 제공하는 다층 구조를 포함한다. 추가적으로, 유전체 필름(114)은 금속 이온이 제1 기판(102) 및 유전체 층으로 확산되는 것을 방지할 수 있다.
유전체 필름(114)은 집적 회로 제조에 일반적으로 사용되는 여러 유전체 물질로 형성될 수 있다. 예를 들어, 유전체 필름(114)은 실리콘 이산화물, 실리콘 질화물 또는 도핑된 유리 층, 예를 들어, 붕소 실리케이트 유리(boron silicate glass) 등으로 형성될 수 있다. 대안적으로, 유전체 층은 실리콘 질화물, 실리콘 옥시질화물, 폴리아미드(polyamide), 낮은-k 유전체 또는 높은-k 유전체 등의 층일 수 있다. 게다가, 전술된 유전체 물질들의 조합을 사용하여 유전체 필름(114)을 형성할 수 있다. 일부 실시예에서, 유전체 필름(114)은 스퍼터링, 산화, CVD 및/또는 등과 같은 적절한 기술을 사용하여 형성될 수 있다.
도 1b는 일 실시예에 따라 제1 기판(102)의 배면 상에 형성된 패터닝된 마스크(116)를 더 도시한다. 패터닝된 마스크(116)는, 예를 들어, 포토리소그래피 공정의 일부로 증착되고 마스크되고 노출되고 현상된 포토레지스트 물질일 수 있다. 패터닝된 마스크(116)는 제1 기판(102)의 하나 이상의 제1 STI 구역(109), 제1 기판(102)의 제1 IMD 층(104) 및 제2 기판(202)의 제2 IMD 층(204)의 적어도 일부를 관통하여 연장하는 비아 개구를 한정하여, 이하에서 보다 상세히 설명된 바와 같이 제1 전도성 라인(108) 및 제2 전도성 라인(208) 중 선택된 라인 부분을 노출시키도록 패터닝된다.
도 1c는 하나 이상의 추가적인 에칭 공정이 일 실시예에 따라 수행된 후 도 1b에 도시된 반도체 디바이스를 도시한다. 적절한 에칭 공정, 예를 들어, 건식 에칭, 비등방성 습식 에칭, 또는 임의의 다른 적절한 비등방성 에칭 또는 패터닝 공정은 반도체 디바이스 상에 수행되어 제2 개구(118)를 형성할 수 있다.
도 1c에 도시된 바와 같이, 제2 개구(118)는 제1 개구(110)를 제1 전도성 라인(108a 및 108b), 제1 전도성 라인(108c 및 108d), 제1 전도성 라인(108e 및 108f) 및 제2 전도성 라인(208a)으로 연장한다. 일 실시예에서, 제1 전도성 라인(108)은 제1 IMD 층(104)과 상이한 에칭 속도(선택성)를 나타내는 적절한 금속 물질, 예를 들어, 구리로 형성된다. 그리하여, 제1 전도성 라인(108a 및 108b) 및 제1 전도성 라인(108c 및 108d) 및 제1 전도성 라인(108e 및 108f)은 제1 IMD 층(104)의 에칭 공정에서 하드 마스크 층으로 기능한다. 선택적인 에칭 공정은 일부 실시예에서 제1 전도성 라인(108a 내지 108f)의 일부분만 에칭하면서 제1 IMD 층(104)을 급속히 에칭하는데 사용될 수 있다. 일부 실시예에서, 제1 전도성 라인(108)의 일부나 전부는 더미(dummy) 전도성 라인일 수 있고, 제1 작업물(100)의 전기 회로들 사이에 전기적 연결을 제공하지 못할 수 있다.
도 1c에 도시된 바와 같이, 제1 전도성 라인(108a 및 108b)의 노출된 부분은 부분적으로 에칭될 수 있고, 에칭 공정이 제1 전도성 라인(108c 및 108d) 쪽으로 계속될 때 제1 리세스(120)를 형성할 수 있다. 제1 전도성 라인(108c 및 108d)의 노출된 부분은 부분적으로 에칭되어, 에칭 공정이 제1 전도성 라인(108e 및 108f) 쪽으로 계속될 때 제2 리세스(122)를 형성할 수 있다. 제1 전도성 라인(108e 및 108f)의 노출된 부분은 부분적으로 에칭되어, 에칭 공정이 제2 전도성 라인(208a) 쪽으로 계속될 때 제3 리세스(124)를 형성할 수 있다. 제1 리세스(120), 제2 리세스(122) 및 제3 리세스(124)의 깊이는 여러 응용 및 설계 요구에 따라 변할 수 있다.
선택적인 에칭 공정은, 제2 전도성 라인(208a)이 노출될 때까지 계속하여, 제1 작업물(100)의 배면으로부터 도 1c에 도시된 바와 같이 제2 작업물(200)의 제2 전도성 라인(208a)으로 연장하는 조합된 개구를 형성할 수 있다.
도시된 실시예에서, 제1 전도성 라인(108a 및 108b)은 제1 전도성 라인(108c 및 108d)보다 더 긴 에칭 공정을 받고, 제1 전도성 라인(108c 및 108d)은 제1 전도성 라인(108e 및 108f)보다 더 긴 에칭 공정을 받는다. 그리하여, 제1 리세스(120)의 제1 깊이(D1)는 제2 리세스(122)의 제2 깊이(D2)보다 더 크고, 제2 리세스(122)의 제2 깊이(D2)는 제3 리세스(124)의 제3 깊이(D3)보다 더 크다.
선택적인 에칭 공정은 여러 유형의 물질 및 에칭 정지 층을 포함할 수 있는 하나 이상의 제1 STI 구역(109), 제1 IMD 층(104), 제2 IMD 층(204), 제1 패시베이션 층(106) 및 제2 패시베이션 층(206)을 형성하는데 사용되는 여러 층을 관통하여 연장할 수 있는 것으로 이해된다. 따라서, 선택적인 에칭 공정은 다수의 에칭제를 사용하여 여러 층을 통해 에칭할 수 있고, 여기서 에칭제는 에칭되는 물질에 기초하여 선택된다.
일부 실시예에서, 패터닝된 마스크(116)는 전술된 선택적인 에칭 공정 동안 완전히 소비될 수 있다. 다른 실시예에서, 패터닝된 마스크(116)의 일부분은 선택적인 에칭 공정이 완료된 후 제1 작업물(100)의 배면에 여전히 남아 있을 수 있다. 남아 있는 패터닝된 마스크(116)는 화학적 용매 클리닝, 플라즈마 애싱(ashing), 건식 스트립핑(stripping) 및/또는 등과 같은 적절한 스트립핑 기술을 사용하여 제거될 수 있다. 이 기술은 잘 알려져 있어서 반복을 피하기 위해 본 명세서에 보다 상세히 설명되지 않는다.
도 1d는 여러 실시예에 따라 제1 개구(110) 및 제2 개구(118) 내에 형성된 전도성 물질을 도시한다. 일부 실시예에서, 전도성 물질은 하나 이상의 확산 및/또는 장벽 층을 증착하고 및 시드 층(seed layer)(미도시)을 증착하여 형성될 수 있다. 예를 들어, Ta, TaN, TiN, Ti, CoW 등의 하나 이상의 층을 포함하는 확산 장벽 층(126)은 제1 개구(110) 및 제2 개구(118)의 측벽을 따라 형성된다. 시드 층은 구리, 니켈, 금, 이들의 임의의 조합 및/또는 등으로 형성될 수 있다. 확산 장벽 층 및 시드 층은 PVD, CVD 및/또는 등과 같은 적절한 증착 기술에 의하여 형성될 수 있다. 시드 층이 개구에 증착되면, 전도성 물질, 예를 들어, 텅스텐, 티타늄, 알루미늄, 구리, 이들의 임의의 조합 및/또는 등이, 예를 들어, 전기 화학 도금 공정을 사용하여 제1 개구(110) 및 제2 개구(118)에 충전되어, 전도성 플러그(128)(관통 산화물 비아(trough oxide via: TOV)로도 언급된다)를 형성한다.
도 1d는 제1 기판(102)의 배면으로부터 초과 물질, 예를 들어, 초과 전도성 물질을 제거하는 것을 도시한다. 일부 실시예에서, 유전체 필름(114)은 제1 기판(102)의 배면을 따라 남아서 환경으로부터 추가적인 보호를 제공할 수 있다. 도 1d에 도시된 예에서, 유전체 필름(114)은 제1 기판(102)의 배면에 남아 있다. 이 예에서, 초과 물질은 정지 층으로 유전체 필름(114)을 사용하여 에칭 공정, 평탄화 공정(예를 들어, CMP 공정) 등을 사용하여 제거될 수 있다.
도 1d는 제1 작업물(100)의 배면을 따라 형성된 유전체 캡핑 층(dielectric capping layer)(130)을 더 도시한다. 일부 실시예에서, 유전체 캡핑 층(130)은 전술된 제1 패시베이션 층(106)과 유사하여, 유사한 물질 및 방법을 사용하여 형성되어서, 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예에서, 전도성 플러그(128)는 제1 전도성 라인(108a-108f)과 제2 전도성 라인(208a)의 일부나 전부 사이에 전기적 연결을 제공하고, 이는 제1 작업물(100)과 제2 작업물(200)의 전기 회로 사이에 전기적 연결을 제공한다. 예를 들어, 전도성 플러그(128)는 제1 기판(102)의 배면을 제2 전도성 라인(208a)으로 전기적으로 연결하거나, 제1 전도성 라인(108a-108f)을 제2 전도성 라인(208a)으로 전기적으로 연결하거나, 또는 제1 기판(102)의 배면을 제1 전도성 라인(108a-108f) 및 제2 전도성 라인(208a)에 전기적으로 연결할 수 있다.
도 1d에 도시된 바와 같이, 전도성 플러그(128)는 5개의 부분을 포함한다. 제1 부분은 제2 전도성 라인(208a)으로부터 제1 전도성 라인(108e 및 108f)으로 이어진다. 제1 부분은 도 1d에 도시된 바와 같이 제1 폭(W1)이다. 제2 부분은 제1 전도성 라인(108e 및 108f)으로부터 제1 전도성 라인(108c 및 108d)까지이다. 제2 부분은 도 1d에 도시된 바와 같이 제2 폭(W2)이다. 제3 부분은 제1 전도성 라인(108c 및 108d)으로부터 제1 전도성 라인(108a 및 108b)까지이다. 제3 부분은 도 1d에 도시된 바와 같이 제3 폭(W3)이다. 제4 부분은 제1 전도성 라인(108a 및 108b)으로부터 제1 기판(102)의 정면까지이다. 제4 부분은 도 1d에 도시된 바와 같이 제4 폭(W4)이다. 제5 부분은 제1 기판(102)의 정면으로부터 제1 기판(102)의 배면까지이다. 제5 부분은 도 1d에 도시된 바와 같이 제4 폭(W4) 및 제5 폭(W5)을 구비한다.
일부 실시예에서, 제5 폭(W5)은 제4 폭(W4)보다 더 크고, 제4 폭(W4)은 제3 폭(W3)보다 더 크고, 제3 폭(W3)은 제2 폭(W2)보다 더 크고, 제2 폭(W2)은 제1 폭(W1)보다 더 크다. 제1 폭(W1)은 약 0.4μm 내지 약 2.0μm일 수 있다. 제2 폭(W2)은 약 0.6μm 내지 약 4.0μm일 수 있다. 제3 폭(W3)은 약 0.8μm 내지 약 6.0μm일 수 있다. 제4 폭(W4)은 약 1.0μm 내지 약 8.0μm를 나타낼 수 있다. 제5 폭(W5)은 약 1.2μm 내지 약 11μm일 수 있다.
도 1a 내지 도 1d는 하드 마스크 층으로 기능하는 전도성 라인(예를 들어, 제1 전도성 라인(108a-108f))을 도시하지만, 이 기술 분야에 통상의 지식을 가진 자라면 다른 피처들이 하드 마스크 층으로 사용될 수 있다는 것을 인식할 수 있다는 것으로 더 이해된다. 예를 들어, 복수의 아이솔레이션 구역, 폴리-실리콘 구역, 이들의 임의의 조합 및/또는 등은 하드 마스크 층으로 사용될 수 있다.
도 1e는 본 발명의 여러 실시예에 따라 제1 전도성 라인(108a 및 108b)의 예시적인 평면도를 도시한다. 제1 전도성 라인(108a 및 108b)의 단면도는 제1 전도성 라인(108a) 및 제1 전도성 라인(108b)이 2개의 별개의 전도성 라인(도 1a 내지 도 1d 참조)인 것을 도시하지만, 제1 전도성 라인(108a 및 108b)은 도 1e에 도시된 바와 같이 상부로부터 보았을 때 연속적인 환형 형상의 구역을 형성할 수 있다. 도시된 실시예에서, 환형 형상의 구역의 내부 직경은 제3 폭(W3)과 같다.
도 1e에 도시된 바와 같이 환형 형상의 구역의 내부 표면과 외부 표면은 예시를 위한 것일 뿐, 내부 및 외부 표면은 정사각형, 원형, 타원형, 삼각형, 다각형 및/또는 등과 같은 여러 형상을 구비할 수 있을 수 있는 것으로 이해된다. 일부 실시예에서, 제1 전도성 라인(108c 및 108d) 및 제1 전도성 라인(108e 및 108f)은 상부로부터 보았을 때 환형 형상의 구역을 형성할 수 있다. 제1 전도성 라인(108c 및 108d) 및 제1 전도성 라인(108e 및 108f)의 환형 형상은 도 1e에 도시된 것과 유사할 수 있다. 그러나, 제1 전도성 라인(108c 및 108d) 및 제1 전도성 라인(108e 및 108f)을 위한 환형 형상의 구역의 내부 직경은 제2 폭(W2) 및 제1 폭(W1)과 각각 같다.
도 2는 일부 실시예에 따라 2개의 접합된 작업물들 사이에 상호 연결 구조를 도시한다. 이하에서는, 달리 언급되지 않는 한, "3xx" 및 "4xx" 형태의 참조 부호를 구비하는 도 2의 피처들은 참조 부호 "1xx" 및 "2xx"를 각각 구비하는 도 1a 내지 도 1e의 피처들과 유사하다. 예를 들어, 도 2의 "<요소>3xx"는 도 1a 내지 도 1e의 "<요소>1xx"에 대응하고, 도 2의 "<요소>4xx"는 도 1a 내지 도 1e의 "<요소>2xx"에 대응한다.
도 2를 더 참조하면, 제1 작업물(300) 및 제2 작업물(400)을 상호 연결하는 전도성 플러그(328)가 도시된다. 도시된 실시예에서, 제1 작업물(300) 및 제2 작업물(400)이 접합되고 전도성 플러그(328)가, 예를 들어, 도 1a 내지 도 1d를 참조하여 전술된 바와 같은 방법을 사용하여 형성되어, 그 설명은 본 명세서에서 반복되지 않는다.
기술 노드가 축소됨에 따라, 반도체 디바이스의 여러 피처의 크기는 감소된다. 도 2에 도시된 실시예에서, 제1 전도성 라인(308a-308f)은 제1 전도성 라인(308a-308f)의 적어도 일부가 선택적인 에칭 공정 동안 완전히 에칭될 수 있을 만큼 충분히 박막화 수 있다. 도 2에 도시된 바와 같이, 에칭 공정이 제1 전도성 라인(108e 및 108f) 쪽으로 계속될 때 제1 전도성 라인(308a-308d)은 완전히 에칭될 수 있어서, 전도성 플러그(328)의 폭을 감소시키지 못할 수 있다. 도시된 실시예에서, 제1 전도성 라인(108a-108d)은 제1 전도성 라인(108e 및 108f)보다 더 긴 선택적인 에칭 공정을 받는다. 따라서, 제1 전도성 라인(108a-108d)은 완전히 에칭되는 반면 제1 전도성 라인(108e 및 108f)은 부분적으로 에칭되어, 제4 깊이(D4)를 구비하는 리세스를 형성할 수 있다. 제4 깊이(D4)는 여러 응용과 설계 요구에 따라 변할 수 있다.
도 2에 도시된 바와 같이, 전도성 플러그(328)는 3개의 부분을 포함한다. 제1 부분은 제2 전도성 라인(408a)으로부터 제1 전도성 라인(308e 및 308f)까지이다. 제1 부분은 도 2에 도시된 바와 같이 제6 폭(W6)이다. 제2 부분은 제1 전도성 라인(308e 및 308f)으로부터 제1 기판 302의 정면까지이다. 제2 부분은 도 2에 도시된 바와 같이 제7 폭(W7)이다. 제3 부분은 제1 기판 302의 정면으로부터 제1 기판 302의 배면까지이다. 제3 부분은 도 2에 도시된 바와 같이 제7 폭(W7) 및 제8 폭(W8)을 구비한다.
일부 실시예에서, 제8 폭(W8)은 제7 폭(W7)보다 더 크고, 제7 폭(W7)은 제6 폭(W6)보다 더 크다. 제6 폭(W6)은 약 0.4μm 내지 약 2.0μm일 수 있다. 제7 폭(W7)은 약 0.6μm 내지 약 8.0μm일 수 있다. 제8 폭(W8)은 약 1.2μm 내지 약 11μm일 수 있다.
도 2에 도시된 바와 같이, 제1 전도성 라인(308a) 및 제1 전도성 라인(308b)은 2개의 별개의 전도성 라인이다. 그러나, 일부 실시예에서, 제1 전도성 라인(308a 및 308b)은 도 1e에 대해 전술된 것과 유사한 연속적인 환형 형상의 구역을 형성할 수 있다. 도시된 실시예에서, 제1 전도성 라인(308a 및 308b)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)과 같다. 일부 실시예에서, 제1 전도성 라인(308c 및 308d) 및 제1 전도성 라인(308e 및 308f)은 상부에서 보았을 때 환형 형상의 구역을 형성할 수 있다. 도시된 실시예에서, 제1 전도성 라인(308c 및 308d) 및 제1 전도성 라인(308e 및 308f)을 위한 환형 형상의 구역의 내부 직경은 각각 제7 폭(W7) 및 제6 폭(W6)과 같다.
도 3a 내지 도 3h는 일부 실시예에 따라 2개의 접합된 작업물 사이에 상호 연결 구조를 도시한다. 이하에서는, 달리 언급되지 않는 한, "5xx" 및 "6xx" 형태의 참조 부호를 구비하는 도 3a 내지 도 3h의 피처들은 참조 부호 "1xx" 및 "2xx"를 각각 구비하는 도 1a 내지 도 1e의 피처들과 유사하다. 예를 들어, 도 3a 내지 도 3h의 "<요소>5xx"는 도 1a 내지 도 1e의 "<요소>1xx"에 대응하고, 도 3a 내지 도 3h의 "<요소>6xx"는 도 1a 내지 도 1e의 "<요소>2xx"에 대응한다.
먼저 도 3a를 참조하면, 제1 작업물(500) 및 제2 작업물(600)을 상호 연결하는 전도성 플러그(528)가 도시된다. 도시된 실시예에서, 제1 작업물(500) 및 제2 작업물(600)이 접합되고, 전도성 플러그(528)가, 예를 들어, 도 1a 내지 도 1d를 참조하여 전술된 방법을 사용하여 형성되어, 그 설명은 본 명세서에서 반복되지 않는다.
도 3a를 더 참조하면, 도 2에 도시된 것과 유사한 실시예가 도시된다. 도시된 실시예에서, 제1 전도성 라인(508)에 더하여, 제1 전도성 비아(538a-538d)(집합적으로 제1 전도성 비아(538)로 언급됨)는 제1 IMD 층(504) 내에 형성된다. 일부 실시예에서, 제1 전도성 비아(538)는, 예를 들어, 도 1a의 제1 전도성 라인(108)을 참조하여 전술된 물질 및 방법을 사용하여 형성될 수 있어, 그 설명은 본 명세서에 반복되지 않는다. 도시된 실시예에서, 제1 전도성 비아(538)는 제1 전도성 라인(508)을 전기적으로 상호 연결한다. 일부 실시예에서, 제1 전도성 비아(538)는 하드 마스크 층으로 기능할 수 있고 전도성 플러그(528)를 형성하는 것을 도와줄 수 있다.
도 3a에 도시된 바와 같이, 전도성 플러그(528)는 3개의 부분을 포함한다. 제1 부분은 제2 전도성 라인(608a)으로부터 제1 전도성 라인(508e 및 508f)까지이다. 제1 부분은 도 3a에 도시된 바와 같이 제6 폭(W6)이다. 제2 부분은 1 전도성 라인(508e 및 508f)으로부터 제1 기판(502)의 정면까지이다. 제2 부분은 도 3a에 도시된 바와 같이 제7 폭(W7)이다. 제3 부분은 제1 기판(502)의 정면으로부터 제1 기판(502)의 배면까지이다. 제3 부분은 도 3a에 도시된 바와 같이 제7 폭(W7) 및 제8 폭(W8)을 구비한다.
도 3a에 도시된 바와 같이, 제1 전도성 라인(508a) 및 제1 전도성 라인(508b)은 2개의 별개의 전도성 라인이다. 그러나, 일부 실시예에서, 제1 전도성 라인(508a 및 508b)은 도 1e에 대하여 전술된 것과 유사한 연속적인 환형 형상의 구역을 형성할 수 있다. 도시된 실시예에서, 제1 전도성 라인(508a 및 508b)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)과 같다. 일부 실시예에서, 제1 전도성 라인(508c 및 508d) 및 제1 전도성 라인(508e 및 508f)은 상부에서 보았을 때 환형 형상의 구역을 형성할 수 있다. 도시된 실시예에서, 제1 전도성 라인(508c 및 508d) 및 상기 제1 전도성 라인(508e 및 508f)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7) 및 제6 폭(W6)과 각각 같다.
일부 실시예에서, 제1 전도성 비아(538a 및 538b) 및 제1 전도성 비아(538c 및 538d)는 상부에서 보았을 때 환형 형상의 구역을 형성할 수 있다. 도시된 실시예에서, 제1 전도성 비아(538a 및 538b) 및 제1 전도성 비아(538c 및 538d)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)보다 더 크고, 이 실시예에서, 제1 전도성 라인(508a-508f)은 하드 마스크 층으로 기능한다.
일부 실시예에서, 제1 전도성 라인(508) 및 제1 전도성 비아(538)는 집합적으로 전도성 플러그(528)를 둘러싸는 밀봉 링(seal ring) 구조를 형성한다. 하나 이상의 장벽 층 526에 더하여, 밀봉 링 구조는 전도성 플러그(528)를 형성하는 전도성 물질이 제1 IMD 층(504)으로 확산되는 것을 방지할 수 있다.
도 3a를 참조하면, 제1 IMD 층(504)의 일부는 전도성 플러그(528)와 제1 전도성 비아(538a-538d) 사이에 배치된다. 일부 실시예에서, 제1 IMD 층(504)은 전도성 플러그(528)를 위한 제1 IMD 층(504)에 개구를 형성하면서 측방향으로 에칭될 수 있다. 나아가, 제1 IMD 층(504)의 개별 유전체 층은 상이한 에칭 속도를 구비할 수 있다. 일부 실시예에서, 제1 전도성 라인(508a, 508b 및 508g)과 제1 패시베이션 층 506 사이에 배치된 제1 IMD 층(504)의 유전체 층은 제1 기판(502)과 제1 전도성 라인(508a, 508b 및 508g) 사이에 배치된 제1 IMD 층(504)의 유전체 층보다 더 높은 에칭 속도를 구비한다. 이러한 실시예의 일례는 도 3b에 도시되는데, 여기서 제1 전도성 라인(508a-508f)은 하드 마스크 층으로 기능하고, 제1 전도성 비아(538a-538b)와 제1 전도성 비아(538c-538d)로 형성된 환형 형상의 구역으로 둘러싸인 제1 IMD 층(504)의 일부는 측방향 에칭 공정에 의해 완전히 에칭되는 반면, 제1 전도성 라인(508a-508b)과 제1 기판(502) 사이에 배치된 제1 IMD 층(504)의 일부는 측방향 에칭 공정에 의해 실질적으로 에칭되지 않는다. 도시된 실시예에서, 전도성 플러그(528)는 제1 전도성 비아(538a-538d)와 직접 전기적 접촉을 한다. 대안적인 실시예에서, 측방향 에칭 공정은 환형 형상의 구역의 내부 직경에 따라 제1 전도성 비아(538a-538b)와 제1 전도성 비아(538c-538d)로 형성된 환형 형상의 구역으로 둘러싸인 제1 IMD 층(504)의 일부를 완전히 제거하지 못할 수 있다. 이러한 실시예에서, 제1 IMD 층(504)의 일부는 전도성 플러그(528)와 제1 전도성 비아(538a-538d) 사이에 배치되어 유지된다.
도 3c를 참조하면, 도 3a에 도시된 것과 유사한 실시예가 도시된다. 도시된 실시예에서, 제1 전도성 라인(508a 및 508b), 제1 전도성 라인(508c 및 508d) 및 제1 전도성 라인(508c 및 508f)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7), 제7 폭(W7) 및 제6 폭(W6)과 각각 같다. 게다가, 제1 전도성 비아(538a 및 538b) 및 제1 전도성 비아(538c 및 538d)를 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)과 같고, 이 실시예에서, 제1 전도성 라인(508e-508f) 및 제1 전도성 비아(538a-538d)는 하드 마스크 층으로 기능한다.
도 3d를 참조하면, 제1 전도성 라인(508a-508f) 및 제1 전도성 비아(538b 및 538d)는 하드 마스크 층으로 기능하는 실시예가 도시된다. 도시된 실시예에서, 제1 전도성 비아(538a 및 538c)에 인접한 제1 IMD 층(504)의 일부는 측방향 에칭 공정에 의해 완전히 에칭되고, 전도성 플러그(528)는 제1 전도성 비아(538a 및 538c)와 직접 전기적으로 접촉을 한다. 도 3d에 도시된 바와 같이 제1 전도성 라인(508a 및 508b) 및 제1 전도성 라인(508c 및 508d)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)과 같고, 제1 전도성 라인(508e 및 508f)을 위한 환형 형상의 구역의 내부 직경은 제6 폭(W6)과 같다.
도 3e를 참조하면, 제1 전도성 라인(508a 및 508b) 및 제1 전도성 라인(508c 및 508d)을 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)보다 더 크고, 제1 전도성 라인(508e 및 508f)을 위한 환형 형상의 구역의 내부 직경은 제6 폭(W6)과 같다. 게다가, 제1 전도성 비아(538a 및 538b) 및 제1 전도성 비아(538c 및 538d)를 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)과 같고, 이 실시예에서, 제1 전도성 라인(508e-508f) 및 제1 전도성 비아(538a-538d)는 하드 마스크 층으로 기능한다.
도 3f를 참조하면, 전도성 플러그(528)가 제4 부분을 형성하는 실시예가 도시된다. 제1 부분은 제2 전도성 라인(608a)으로부터 제1 전도성 라인(508e 및 508f)까지이다. 제1 부분은 도 3f에 도시된 바와 같이 제6 폭(W6)이다. 제2 부분은 제1 전도성 라인(508e 및 508f)으로부터 제1 전도성 라인(508c 및 508d)까지이다. 제2 부분은 도 3f에 도시된 바와 같이 제9 폭(W9)이다. 일부 실시예에서, 제9 폭(W9)은 약 0.6μm 내지 약 4.0μm이다. 제3 부분은 제1 전도성 라인(508c 및 508d)으로부터 제1 기판(502)의 정면까지이다. 제3 부분은 도 3f에 도시된 바와 같이 제7 폭(W7)이다. 제4 부분은 제1 기판(502)의 정면으로부터 제1 기판(502)의 배면까지이다. 제4 부분은 도 3f에 도시된 바와 같이 제7 폭(W7) 및 제8 폭(W8)을 구비한다. 도시된 실시예에서, 제1 전도성 라인(508a-508f) 및 제1 전도성 비아(538a 및 538b)는 하드 마스크 층으로 기능하고, 제1 전도성 라인(508c-508f)은 부분적으로 에칭된다.
도 3g를 참조하면, 전도성 플러그(528)가 비대칭 형상을 구비하고 4개의 부분을 포함하는 실시예가 도시된다. 제1 부분은 제2 전도성 라인(608a)으로부터 제1 전도성 라인(508e 및 508f)까지이다. 제1 부분은 도 3g에 도시된 바와 같이 제6 폭(W6)이다 제2 부분은 제1 전도성 라인(508e 및 508f)으로부터 제1 전도성 라인(508c 및 508d)까지이다. 제2 부분은 도 3g에 도시된 바와 같이 제10 폭(W10)이다. 일부 실시예에서, 제10 폭(W10)은 약 0.6μm 내지 약 4.0μm이다. 제3 부분은 제1 전도성 라인(508c 및 508d)으로부터 제1 기판(502)의 정면까지이다. 제3 부분은 도 3g에 도시된 바와 같이 제7 폭(W7)이다. 제4 부분은 제1 기판(502)의 정면으로부터 제1 기판(502)의 배면까지이다. 제4 부분은 도 3g에 도시된 바와 같이 제7 폭(W7)과 제8 폭(W8)을 구비한다. 도시된 실시예에서, 제1 전도성 라인(508a-508f) 및 제1 전도성 비아(538b 및 538d)는 하드 마스크 층으로 기능하고, 제1 전도성 라인(508d-508f)은 부분적으로 에칭된다.
도 3h를 참조하면, 제1 전도성 라인(508a 및 508b) 및 제1 전도성 라인(508c 및 508d)을 위한 환형 형성의 구역의 내부 직경이 제7 폭(W7)보다 더 크고, 제1 전도성 라인(508e 및 508f)을 위한 환형 형상의 구역의 내부 직경은 제6 폭(W6)과 같다. 게다가, 제1 전도성 비아(538a 및 538b), 제1 전도성 비아(538c 및 538d) 및 제1 전도성 비아(538e 및 538f)를 위한 환형 형상의 구역의 내부 직경은 제7 폭(W7)보다 더 크고, 이 실시예에서, 제1 전도성 라인(508e 및 508f)은 하드 마스크 층으로 기능한다.
도 4는 일부 실시예에 따라 스택된 작업물에서 상호 연결부를 형성하는 방법을 도시하는 흐름도이다. 본 방법은 단계(702)에서 시작하고, 여기서 접합될 기판이 제공된다. 작업물은 처리된 웨이퍼(예를 들어, 도 1a에 도시된 것), 다이, 웨이퍼 및 다이 등일 수 있다.
단계(704)에서, 작업물들이 접합되고 제1 개구가 제1 작업물의 제1 기판에 형성된다. 패터닝된 마스크가 제1 기판 상에 형성되고, 패터닝된 마스크는 도 1b를 참조하여 전술된 것과 같이 후속적으로 형성될 접촉 플러그를 위한 개구를 한정한다. 선택적으로, ARC 층 및/또는 하나 이상의 하드 마스크 층이 형성된다. 이후, 제1 에칭 공정이 수행되어 도 1b를 참조하여 전술된 것과 같은 제1 기판을 통해 에칭하여, 제1 개구를 형성한다.
단계(706)에서, 하나 이상의 유전체 필름이 도 1b를 참조하여 전술된 바와 같이 제1 기판의 배면을 따라 및 제1 개구 내에 형성된다. 도 1b를 참조하여 전술된 패터닝된 마스크는 단계(708)에서 제2 작업물의 제2 기판 및/또는 제1 기판 상에 형성된 상호 연결부 중 선택된 라인과 접촉하는 제2 개구를 한정하도록 형성된다. 단계(710)에서, 다른 에칭 공정을 사용하여 제1 기판 상에 형성된 상호 연결부의 일부를 하드 마스크 층으로 사용하며 제2 개구를 생성하고, 이 제2 개구는 도 1c를 참조하여 전술된 바와 같이 제1 기판 및/또는 제2 기판 상에 상호 연결부의 일부를 노출시킨다. 제1 개구 및 제2 개구는 도 1d를 참조하여 전술된 것과 같이 단계(712)에서 전도성 물질로 충전된다. 유전체 캡 층은 도 1d를 참조하여 전술된 것과 같이 전도성 물질 상에 형성될 수 있다.
전술된 방법의 하나의 유리한 피처는, 본 방법이, 예를 들어, 종래의 포토리소그래피 방법에 의하여 달성가능한 크기 미만의 전도성 플러그 임계 크기를 감소시킬 수 있다는 것이다. 따라서, 도 1a 내지 도 3h를 참조하여 전술된 바와 같이 전도성 플러그를 사용하여 접합된 작업물을 상호 연결하는 것에 의해 감소된 형상 팩터를 갖는 반도체 디바이스가 형성될 수 있다. 게다가, 도 3a 내지 도 3h에 도시된 바와 같이 전도성 플러그 주위에 밀봉 링을 형성하면 전도성 플러그를 둘러싸는 층에 추가적인 보호를 제공할 수 있다.
일 실시예에 따라, 반도체 디바이스는, 제1 면과 이 제1 면과 대향하는 제2 면을 구비하는 제1 기판; 및 상기 제1 기판의 제1 면 상에 각 제1 유전체 층 내에 형성된 제1 수직으로 스택된 상호 연결부를 포함한다. 상기 반도체 디바이스는 제3 면 및 이 제3 면과 대향하는 제4 면을 구비하는 제2 기판으로서, 상기 제1 기판의 제1 면은 상기 제2 기판의 제3 면을 향하는, 상기 제2 기판; 상기 제2 기판의 제3 면 상에 각 제2 유전체 층 내에 형성된 제2 상호 연결부; 및 상기 제1 기판의 제2 면으로부터 상기 제2 상호 연결부의 제1 전도성 피처로 연장하는 전도성 플러그를 더 포함하고, 상기 전도성 플러그는 제1 수직으로 스택된 상호 연결부의 적어도 2개의 전도성 피처를 통해 관통하여 연장한다.
다른 실시예에 따라, 반도체 디바이스는, 제1 면과 이 제1 면과 대향하는 제2 면을 구비하는 제1 작업물; 및 상기 제1 작업물에 접합된 제2 작업물을 포함하고, 상기 제1 작업물은 상기 제1 면 상에 형성된 제1 유전체 층을 포함하고, 상기 제1 유전체 층은 내부에 형성된 제1 상호 연결부 및 제2 상호 연결부를 구비하고, 상기 제1 상호 연결부 및 상기 제2 상호 연결부는 환형 링 형상을 구비하며, 상기 제2 작업물은 상기 제2 작업물의 제3 면 상에 형성된 제2 유전체 층을 포함하고, 상기 제2 유전체 층은 내부에 형성된 제3 상호 연결부를 구비하고, 상기 제1 작업물의 제1 면은 상기 제2 작업물의 제3 면을 향한다. 상기 반도체 디바이스는 상기 제1 작업물의 제2 면으로부터 상기 제3 상호 연결부로 연장하는 전도성 플러그를 더 포함한다. 상기 전도성 플러그는 상기 제3 상호 연결부로부터 상기 제2 상호 연결부로 연장하는 제1 부분; 및 상기 제2 상호 연결부로부터 상기 제1 상호 연결부로 연장하는 제2 부분을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 크다.
더 다른 실시예에 따라, 반도체 디바이스를 형성하는 방법은, 제1 면과 상기 제1 면과 대향하는 제2 면을 구비하는 제1 작업물을 제공하는 단계로서, 상기 제1 작업물은 상기 제1 면 상에 제1 유전체 층에 형성된 제1 수직으로 스택된 상호 연결부를 구비하는, 상기 제1 작업물을 제공하는 단계; 제2 작업물을 제공하는 단계로서, 상기 제2 작업물의 제3 면 상에 제2 유전체 층에 형성된 제2 상호 연결부를 구비하는, 상기 제2 작업물을 제공하는 단계; 및 상기 제1 작업물의 제1 면이 상기 제2 작업물의 제3 면을 향하도록 상기 제1 작업물을 상기 제2 작업물에 접합하는 단계를 포함한다. 상기 방법은 상기 제1 작업물의 제2 면에 개구를 형성하는 단계; 및 전도성 물질로 상기 개구를 충전하는 단계를 더 포함하고, 상기 개구는 상기 제1 수직으로 스택된 상호 연결부의 적어도 2개의 상호 연결부를 관통하여 연장하고, 상기 개구는 상기 제2 상호 연결부의 적어도 일부를 노출시킨다.
상기 사항은 이 기술 분야에 통상의 지식을 가진 자가 본 발명의 측면을 더 잘 이해할 수 있게 여러 실시예의 특징을 예시한 것이다. 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 수행하고 및/또는 본 명세서에 도입된 실시예의 동일한 장점을 달성하는 다른 공정 및 구조를 설계하거나 변경하는 기초로 본 발명을 용이하게 사용할 수 있다는 것을 이해할 수 있을 것이다. 이 기술 분야에 통상의 지식을 가진 자라면, 이와 균등한 구성이 본 발명의 사상과 범위를 벗어남이 없이 이루어질 수 있다는 것과, 본 발명의 사상과 범위를 벗어남이 없이 본 명세서에 여러 변경, 대체 및 변형이 수행될 수 있다는 것을 이해할 수 있을 것이다.

Claims (10)

  1. 반도체 디바이스로서,
    제1 면과 상기 제1 면과 대향하는 제2 면을 구비하는 제1 기판;
    상기 제1 기판의 제1 면 상에서 각 제1 유전체 층 내에 형성된 제1 수직으로 스택된 상호 연결부;
    제3 면과 상기 제3 면과 대향하는 제4 면을 구비하는 제2 기판으로서, 상기 제1 기판의 제1 면은 상기 제2 기판의 제3 면을 향하는, 상기 제2 기판;
    상기 제2 기판의 제3 면 상에서 각 제2 유전체 층 내에 형성된 제2 상호 연결부; 및
    상기 제1 기판의 제2 면으로부터 상기 제2 상호 연결부의 제1 전도성 피처로 연장하는 전도성 플러그를 포함하고, 상기 전도성 플러그는 상기 제1 수직으로 스택된 상호 연결부의 적어도 2개의 전도성 피처를 통과하여 연장하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 수직으로 스택된 상호 연결부는 상기 전도성 플러그를 둘러싸는 밀봉 링을 형성하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 수직으로 스택된 상호 연결부는 전도성 라인을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 수직으로 스택된 상호 연결부는 환형 형상을 구비하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 전도성 플러그는,
    상기 제2 상호 연결부의 제1 전도성 피처로부터 상기 제1 수직으로 스택된 상호 연결부로 연장하는 제1 부분; 및
    상기 제1 수직으로 스택된 상호 연결부의 적어도 2개의 전도성 피처를 관통하여 연장하는 제2 부분을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 큰 것을 특징으로 하는 반도체 디바이스.
  6. 반도체 디바이스로서,
    제1 면과 상기 제1 면과 대향하는 제2 면을 구비하는 제1 작업물(workpiece)로서, 상기 제1 작업물은 상기 제1 면 상에 형성된 제1 유전체 층을 포함하고, 상기 제1 유전체 층은 내부에 형성된 제1 상호 연결부 및 제2 상호 연결부를 구비하고, 상기 제1 상호 연결부 및 상기 제2 상호 연결부는 환형 링 형상을 구비하는, 상기 제1 작업물;
    상기 제1 작업물에 접합된 제2 작업물로서, 상기 제2 작업물은 상기 제2 작업물의 제3 면 상에 형성된 제2 유전체 층을 포함하고, 상기 제2 유전체 층은 내부에 형성된 제3 상호 연결부를 구비하고, 상기 제1 작업물의 제1 면은 상기 제2 작업물의 제3 면을 향하는, 상기 제2 작업물; 및
    상기 제1 작업물의 제2 면으로부터 상기 제3 상호 연결부로 연장하는 전도성 플러그를 포함하고,
    상기 전도성 플러그는,
    상기 제3 상호 연결부로부터 상기 제2 상호 연결부로 연장하는 제1 부분; 및
    상기 제2 상호 연결부로부터 상기 제1 상호 연결부로 연장하는 제2 부분을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 큰 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 전도성 플러그는 제3 부분을 더 포함하고, 상기 제3 부분은 상기 제1 작업물의 제1 기판을 관통하여 연장하고, 상기 제3 부분의 폭은 상기 제2 부분의 폭보다 더 큰 것을 특징으로 하는 반도체 디바이스.
  8. 제6항에 있어서, 상기 제1 상호 연결부 및 상기 제2 상호 연결부는 밀봉 링의 일부이고, 상기 밀봉 링은 상기 전도성 플러그의 제2 부분을 둘러싸는 것을 특징으로 하는 반도체 디바이스.
  9. 반도체 디바이스를 형성하는 방법으로서, 상기 방법은,
    제1 면과 상기 제1 면과 대향하는 제2 면을 구비하는 제1 작업물을 제공하는 단계로서, 상기 제1 작업물은 상기 제1 면 상에 제1 유전체 층에 형성된 제1 수직으로 스택된 상호 연결부를 구비하는, 상기 제1 작업물을 제공하는 단계;
    제2 작업물을 제공하는 단계로서, 상기 제2 작업물은 상기 제2 작업물의 제3 면 상에 제2 유전체 층에 형성된 제2 상호 연결부를 구비하는, 상기 제2 작업물을 제공하는 단계;
    상기 제1 작업물의 제1 면이 상기 제2 작업물의 제3 면을 향하도록 상기 제1 작업물을 상기 제2 작업물에 접합하는 단계;
    상기 제1 작업물의 제2 면 상에 개구를 형성하는 단계로서, 상기 개구는 상기 제1 수직으로 스택된 상호 연결부의 적어도 2개의 상호 연결부를 관통하여 연장하고, 상기 개구는 상기 제2 상호 연결부의 적어도 일부분을 노출시키는, 상기 형성하는 단계; 및
    상기 개구를 전도성 물질로 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제1 작업물을 상기 제2 작업물에 접합하기 전에, 상기 제1 작업물의 제1 면 상에 제1 접합 층을 형성하고 상기 제2 작업물의 제3 면 상에 제2 접합 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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