KR100721620B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판 상에 트렌치가 형성된 제 1 층간절연막을 형성하는 단계와, 상기 트렌치 내에 배리어 금속막 및 구리배선을 형성하는 단계와, 상기 구리배선의 표면에 선택적으로 금속 캡핑막을 형성하는 단계와, 상기 결과물 상에 제 2 층간절연막을 형성하는 단계 및 상기 제 2 층간절연막을 He 또는 N2를 포함하는 가스로 식각하여, 상기 금속 캡핑막의 일부분을 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
금속 캡핑막, 비아홀, He, N2
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조방법에서의 문제점을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 2는 종래기술에 따른 문제점을 나타내는 TEM 사진.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 4는 본 발명의 실시예에 따라 형성된 비아홀을 나타내는 TEM 사진.
<도면의 주요부분에 대한 부호설명>
100: 반도체 기판 101: 제 1 층간절연막
102: 트렌치 103: 배리어 금속막
104: 구리배선 105: 금속 캡핑막
105a: 재증착된 금속 캡핑막 106: 제 2 층간절연막
107: 감광막 패턴 108: 플라즈마 식각
109: 비아홀
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 영상 촬상소자의 제조공정에서 금속 배선형성을 위한 비아홀 형성시, 영상 촬상소자의 픽셀의 광특성을 개선하고, 금속 배선의 신뢰성을 향상시키는 반도체 소자의 제조방법이다.
반도체 회로가 고집적화되면서 배선의 자체 저항으로 인한 신호의 지연, 배선에서의 전자 이동(electro migration)으로 인한 전기적 신뢰성 문제 등이 발생된다. 이러한 문제점을 해결하기 위해 근래 반도체 소자의 제조 공정에서는 구리(Cu)를 이용하여 배선을 형성한다.
한편, 이미지 센서(image sensor)는 1 차원 또는 2 차원 이상의 광학정보를 전기적 신호로 변환하는 장치로서, 크게 CMOS(Complementary Metal-Oxide Semiconductor) 형과 CCD(Charge Coupled Device) 형의 2종류로 분류될 수 있다.
최근, 이러한 CMOS 이미지 센서 또는 CCD 영상소자의 제조에 있어서, 픽셀 영역의 광특성을 개선하기 위하여, 금속배선을 형성하기 위한 비아홀 형성시, 식각정지막으로 기존의 실리콘 질화막(SiN) 또는 실리콘 카바이드막(SiC)을 사용하지 않고, 무전해 도금을 이용하여 CoWP(코발트 텅스텐 인화물) 등과 같은 합금을 구리배선 위에만 선택적으로 형성시킨 후, 비아홀을 형성하고 있다.
이하, 종래기술에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조방법에서의 문제점을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
종래기술에 따른 반도체 소자의 제조방법은, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에, 트렌치(102)가 형성된 제 1 층간절연막(101)을 형성한다. 상기 제 1 층간절연막(101)은 FSG를 이용하여 형성할 수 있다.
그런 다음, 상기 트렌치(102)가 형성된 제 1 층간절연막(101)의 표면을 따라 배리어 금속막(103)을 증착한 후, 상기 제 1 층간절연막(101) 상부의 배리어 금속막(103)을 식각하여 제거한다. 여기서, 상기 배리어 금속막(103)은, Ti막 또는 TiN막을 이용하여 형성할 수 있다.
계속해서, 상기 트렌치(102)를 매립하도록 전체 구조상에 구리막을 형성한 후, 상기 제 1 층간절연막(101)이 노출될 때까지 상기 구리막을 CMP(chemical mechanical polishing)하여 구리배선(104)을 형성한다.
그런 다음, 금속 캡핑막(105)을 상기 구리배선(104) 위에만 선택적으로 도금한다. 상기 금속 캡핑막(105)은, CoWP 또는 CoWB을 무전해 도금법으로 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 금속 캡핑막(105)이 형성된 제 1 층간절연막(101) 상에 제 2 층간절연막(106) 및 감광막을 차례로 증착한다. 여기서, 상기 제 2 층간절연막(106)은 FSG를 이용하여 형성할 수 있다. 계속해서, 상기 감광막을 노광 및 현상하여, 비아홀을 형성하기 위한 영역을 정의하는 감광막 패턴(107)을 형성한다.
다음으로, 도 1c에 도시한 바와 같이, 상기 감광막 패턴(107)을 식각마스크로, 제 2 층간절연막(106)을 건식식각(108)하여 상기 금속 캡핑막(105) 상면의 일부분을 노출시키는 비아홀(109)을 형성한다. 이어서, 상기 감광막 패턴(107)을 제거한다.
여기서, 상기 건식 식각(108) 공정은, C4F8/O2/CO/Ar 또는 C5F8/O2/CO/Ar의 플라즈마 가스를 이용한 식각공정을 적용하여 진행한다.
이때, 상기 C4F8/O2/CO/Ar 또는 C5F8/O2/CO/Ar의 플라즈마 가스 중, 활성가스로 사용되는 Ar은, 분자량이 크기 때문에 상기 비아홀(109) 형성을 위한 식각공정시, 상기 금속 캡핑막(105)과 이온 충돌하여, 상기 비아홀(109)의 측벽으로 금속 캡핑막(105)을 재증착시키게 된다. 이때, 도 1c의 도면부호 105a는 재증착된 금속캡핑막을 나타낸다.
도 2는 종래기술에 따른 비아홀 형성시 발생하는 문제점을 나타내는 TEM(Transmission Electron Microscopy) 사진이다. 도 2로부터, 상기 비아홀(109)의 측벽에는 재증착된 금속 캡핑막(105a)이 존재하는 것을 확인할 수 있다.
이와 같이, 상기 비아홀(109)의 측벽으로 재증착된 금속 캡핑막(105a)은, 상기 식각공정시 발생하는 오염물질 등을 제거하기 위해 후속적으로 진행되는 세정공정에서도 제거되지 않는다. 이로 인해, 소자의 특성이 저하되고, 금속 배선의 신뢰성이 저하되는 문제가 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 그 상부에 금속 캡핑막이 형성되어 있는 금속배선 상에 비아홀을 형성하기 위한 식각 공정시, He 또는 N2가스를 이용함으로서, 비아홀 측벽으로 금속 캡핑막이 재증착되는 것을 방지하여, 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은, 반도체 기판 상에 트렌치가 형성된 제 1 층간절연막을 형성하는 단계와, 상기 트렌치 내에 배리어 금속막 및 구리배선을 형성하는 단계와, 상기 구리배선의 표면에 선택적으로 금속 캡핑막을 형성하는 단계와, 상기 결과물 상에 제 2 층간절연막을 형성하는 단계 및 상기 제 2 층간절연막을 He 또는 N2를 포함하는 가스로 식각하여, 상기 금속 캡핑막의 일부분을 노출시키는 비아홀을 형성하는 단계를 포함한다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 He 또는 N2를 포함하는 가스는, C4F8/O2/CO/He 또는 C4F8/O2/CO/N2의 플라즈마 가스인 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 플라즈마 가스의 He 또는 N2의 유량은, 100sccm 내지 1000sccm 인 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 배리어 금속막은, Ti막 또는 TiN막을 이용하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 금속 캡핑막은, CoWP 또는 CoWB를 이용하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 금속 캡핑막은, 무전해 도금을 이용하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 금속 캡핑막은 100Å 내지 500Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조방법에서, 상기 비아홀을 형성하는 단계 이후에, 세정 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(100) 상에, 트렌치(102)가 형성된 제 1 층간절연막(101)을 형성한다. 상기 제 1 층간절연막(101)은 FSG를 이용하여 형성할 수 있다.
그런 다음, 상기 트렌치(102)가 형성된 제 1 층간절연막(101)의 표면을 따라 배리어 금속막(103)을 증착한 후, 상기 제 1 층간절연막(101) 상부의 배리어 금속막(103)을 식각하여 제거한다. 여기서, 상기 배리어 금속막(103)은, Ti막 또는 TiN막을 이용하여 형성할 수 있다.
계속해서, 상기 트렌치(102)를 매립하도록 전체 구조상에 구리막을 형성한 후, 상기 제 1 층간절연막(101)이 노출될 때까지 상기 구리막을 CMP하여 구리배선(104)을 형성한다.
그런 다음, 금속 캡핑막(105)을 구리배선(104) 위에만 선택적으로 도금한다. 여기서, 상기 금속 캡핑막(105)은, CoWP 또는 CoWB을 무전해 도금법으로, 100Å 내지 500Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 3b에 도시한 바와 같이, 상기 금속 캡핑막(105)이 형성된 제 1 층간절연막(101) 상에 제 2 층간절연막(106) 및 감광막을 차례로 증착한다. 여기서, 상기 제 2 층간절연막(106)은 FSG를 이용하여 형성할 수 있다. 계속해서, 상기 감광막을 노광 및 현상하여, 비아홀을 형성하기 위한 영역을 정의하는 감광막 패턴(107)을 형성한다.
다음으로, 도 3c에 도시한 바와 같이, 상기 감광막 패턴(107)을 식각마스크로, 제 2 층간절연막(106)을 건식식각(108)하여 상기 금속 캡핑막(105) 상면의 일부분을 노출시키는 비아홀(109)을 형성한다. 이어서, 상기 감광막 패턴(107)을 제거한다.
여기서, 상기 건식식각(108)은, C4F8/O2/CO/He 또는 C4F8/O2/CO/N2의 플라즈마 가스를 이용한 식각 공정을 적용하여 진행하는 것이 바람직하다. 이때, 상기 플라즈마 가스의 He 또는 N2의 유량은 100 sccm내지 1000 sccm 인 것이 바람직하다.
이와 같이, 본 발명의 실시예에서는, 분자량이 큰 Ar 활성가스 대신에, He 또는 N2와 같이 분자량이 작은 활성가스를 이용한 건식식각(108) 공정을 진행하여 비아홀(109)을 형성한다.
따라서, 상기 He 또는 N2 등의 가스와 금속 캡핑막(105) 간의 이온 충돌에 의하여, 비아홀(109) 측벽으로 금속 캡핑막이 재증착되는 것을 방지할 수 있으므로, 금속 배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
이때, 도 4는 본 발명의 실시예에 따른 비아홀 형성시 문제점이 해결된 TEM사진이다. 도 4로부터, 본 발명의 실시예에 따라 형성된 비아홀(109)의 측벽에는 금속 캡핑막(105a)이 재증착 되어 있지 않음을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실 시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 그 상부에 금속 캡핑막이 형성되어 있는 구리배선 상에, He 또는 N2가스와 같이 분자량이 작은 활성가스를 이용한 식각공정을 진행하여 비아홀을 형성함으로써, 비아홀 측벽으로 금속 캡핑막이 재증착되는 것을 방지하여, 영상 촬상 소자의 광특성을 개선할 수 있을 뿐만 아니라, 금속 배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 금속 캡핑막을 식각정지막으로 사용하는 반도체 소자의 모든 건식식각 공정에 적용될 수 있다.
Claims (8)
- 반도체 기판 상에 트렌치가 형성된 제 1 층간절연막을 형성하는 단계;상기 트렌치 내에 배리어 금속막 및 구리배선을 형성하는 단계;상기 구리배선의 표면에 선택적으로 금속 캡핑막을 형성하는 단계;상기 결과물 상에 제 2 층간절연막을 형성하는 단계; 및상기 제 2 층간절연막을 He 또는 N2를 포함하는 가스로 식각하여, 상기 금속 캡핑막의 일부분을 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 He 또는 N2를 포함하는 가스는, C4F8/O2/CO/He 또는 C4F8/O2/CO/N2의 플라즈마 가스인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 플라즈마 가스의 He 또는 N2의 유량은, 100sccm 내지 1000sccm 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 배리어 금속막은, Ti막 또는 TiN막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속 캡핑막은, CoWP 또는 CoWB를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속 캡핑막은, 무전해 도금을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속 캡핑막은 100Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비아홀을 형성하는 단계 이후에, 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020050132433A KR100721620B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100721620B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949461B2 (en) | 2002-12-11 | 2005-09-27 | International Business Machines Corporation | Method for depositing a metal layer on a semiconductor interconnect structure |
-
2005
- 2005-12-28 KR KR1020050132433A patent/KR100721620B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949461B2 (en) | 2002-12-11 | 2005-09-27 | International Business Machines Corporation | Method for depositing a metal layer on a semiconductor interconnect structure |
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