CN102361006B - 一种低应力钽氮薄膜的制备方法 - Google Patents
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Abstract
本发明涉及一种可用作栅电极且厚度均匀的低应力钽氮薄膜的制备方法，结合低应力钽氮成膜工艺和物理反刻工艺，在保证成膜工艺和反刻工艺的等离子体的水平分布一致或接近的前提下，钽氮薄膜片内均匀性得到有效控制。能够获得小于600MPa的低膜应力，且适用于高介电常数介质/金属栅极(High‑k/Metal Gate)技术中Gate‑first工艺集成方案的栅电极的低应力钽氮薄膜。
Description
技术领域
本发明涉及集成电路工艺技术领域，具体涉及一种用作栅电极的低应力钽氮薄膜的制备方法。
背景技术
金属-氧化物-半导体场效应管(MOSFET)应用于超大规模集成电路(ULSIC)制造业已有40多年，一直遵循着摩尔定律，实现集成密度每1.5年翻一番。SiO2介质作为关键功能材料长期服务于CMOS技术的栅极氧化层，并为了维持器件缩小而逐渐减薄。然而近些年，太薄的SiO2介质层遇到了无法克服的技术难题，业界采用SiON代替SiO2将传统技术沿用至45nm技术代，仍无法避免漏电流增大的问题——传统的硅基介质材料已达到物理极限。为了维持摩尔定律，在32nm及以下的技术代，业界普遍采用高介电常数介质(High-k)材料，它拥有高的介电常数，同时具有类似SiO2的优越性能。新材料的引入总会带来一定风险，High-k材料与传统栅电极材料(多晶硅)并不兼容，采用金属代替多晶硅作为栅电极可进一步提高器件性能。但考虑到与CMOS工艺兼容，往往会在金属电极上覆盖一层低电阻材料，如多晶硅。高介电常数介质/金属栅极技术有效支持CMOS技术向32nm及以下技术代前进。
栅极先进制造工艺中，高介电常数介质/金属栅极(High-k/Metal Gate)技术主要分为两大技术方案，即Gate-first和Gate-last。Gate-first集成方案先沉积金属电极再进行源/漏高温工艺，与传统CMOS集成方案一致，但高温工艺会引起金属电极的有效功函数改变，增加控制阈值电压的难度；而Gate-last技术先完成源/漏高温工艺再沉积金属电极，对nMOS管和pMOS管采用不同的金属电极，达到对阈值电压的有效控制，但其引入了牺牲栅电极技术，工艺过于复杂，成本太高。
CMOS技术一般将金属应用于后道互连，常用的金属有AL、Cu、Ti、钽、W和Co，业界对这些金属及其合金材料更加熟悉且放心。大量研究表明钛合金(如TiN)和钽合金(如钽氮合金)是金属栅电极的不错选择，它们与现有工艺兼容，通过改变沉积技术可以获得从导带到价带的有效功函数调节。相比之下，钽合金比钛合金拥有更好的热稳定性，更适合于热预算较高的Gate-first集成方案。
在先进CMOS技术的应变工程中，对pMOS管施加压应力并对nMOS管施加张应力，将有效改善导电沟道的迁移率。大量研究通过覆盖高应力介质实现应变工程，或采用SiGe材料增加沟道应变，也有采用双金属电极应变技术，即对nMOS沉积张应力金属和对pMOS沉积压应力金属。但在Gate-first集成方案中的单金属电极技术，不可能制备出既有压应力又有张应力的薄膜，为了降低压应力对nMOS或张应力对pMOS的负面影响，需要考虑采用低应力金属来做栅电极。
PVD技术的组分控制和杂质含量控制都很好，产能很高，是Gate-first金属电极沉积技术的首选，但Gate-first技术根据集成方案的不同，需要对图形区域进行栅电极沉积，这就对PVD技术的填充能力有了更高的要求，尤其对图形区域底部的金属膜厚均匀性的控制，这直接决定晶圆上每个芯片电性能的一致性。
发明内容
本发明要解决的技术问题是，提供一种可用作栅电极且厚度均匀的低应力钽氮薄膜的制备方法，以获得小于600MPa的低膜应力，且适用于高介电常数介质/金属栅极(High-k/Metal Gate)技术中Gate-first工艺集成方案的栅电极的低应力钽氮薄膜。
为解决上述问题，本发明提供一种低应力钽氮薄膜的制备方法，包括以下步骤：
将钽靶与待沉积晶圆分别放置于制备设备的阴极和阳极；
采用PVD沉积技术，通入氩气和氮气，所述氩气的流量为10～40毫升/分钟，所述氮气的流量为100～200毫升/分钟，在晶圆和钽靶之间施加直流电压信号，并在所述待沉积晶圆的背面附加第一交流电压信号，以在所述晶圆表面沉积钽氮薄膜；其中，所述直流电压信号的功率为1000～3000瓦，所述第一交流电压信号的功率为200～500瓦；
采用物理反刻蚀法，通入氩气，在所述晶圆上方施加交流离化源信号，并在所述待沉积晶圆的背面附加第二交流电压信号，对所述钽氮薄膜进行刻蚀，以形成厚度均匀的低应力钽氮薄膜。
进一步的，在对所述钽氮薄膜进行刻蚀的步骤中，所述交流离化源信号的功率为500～1500瓦，所述第二交流电压信号的功率为200～500瓦。
进一步的，在对所述钽氮薄膜进行刻蚀的步骤中，所述氩气的流量为30～60毫升/分钟。
进一步的，在对所述钽氮薄膜进行刻蚀的步骤之后，所述低应力钽氮薄膜的应力小于600MPa。
进一步的，在对所述钽氮薄膜进行刻蚀的步骤之后，所述低应力钽氮薄膜的厚度为150～500埃。
进一步的，所述低应力钽氮薄膜作为高介电常数介质/金属栅极技术中Gate-first工艺集成方案的栅电极。
相比于现有技术，本发明所述低应力钽氮薄膜的制备方法结合低应力钽氮成膜工艺和物理反刻工艺，在保证成膜工艺和反刻工艺的等离子体的水平分布一致或接近的前提下，钽氮薄膜片内均匀性得到有效控制。
其中形成钽氮薄膜的步骤，采用直流电场与交流电场相结合的技术，采用低的直流功率来降低钽的溅射产额，并结合低的氩气流量和高的氮气流量，从而显著增加钽氮薄膜中的氮元素含量，通过第一交流电压信号调节钽氮薄膜的性能和填充能力，能够形成具有小于600MPa的低膜应力的钽氮薄膜。
接着，对钽氮薄膜进行物理刻蚀步骤中，采用双交流场技术，利用高的交流离化源信号形成高密度的等离子体，并结合较高的第二交流电压信号和较高的氩气流量完成低应力钽氮薄膜刻蚀，高密度等离子体的物理反刻工艺不仅对平面钽氮薄膜有很好的厚度调节作用，而且对图形区域底部的钽氮薄膜厚度也有很好的调节作用，使后续钽氮薄膜形成的栅电极在平面上和图形底部的厚度均匀性能够控制在2％以内。
此外，本发明所述制备方法形成的低应力钽氮薄膜，适用于Gate-first集成方案中的单金属电极技术，适用于高介电常数介质/金属结构(High-k/Metal Gate)的栅电极，能够促进n/pMOS其中一个管子的沟道迁移率的同时，减小对另一个管子的沟道迁移率的负面影响。
附图说明
图1为本发明一实施例中低应力钽氮薄膜的制备方法的简要流程示意图。
图2为本发明一实施例中低应力钽氮薄膜的制备过程中的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
图1为本发明一实施例中低应力钽氮薄膜的制备方法的简要流程示意图。如图1所示，本发明提供一种低应力钽氮薄膜的制备方法，包括以下步骤：
步骤S01：将钽靶与待沉积晶圆分别放置于制备设备的阴极和阳极；
步骤S02：采用PVD沉积技术，通入氩气和氮气，在晶圆和钽靶之间施加直流电压信号，并在所述待沉积晶圆的背面附加第一交流电压信号，以在所述晶圆表面沉积钽氮薄膜；
步骤S03：采用物理反刻蚀法，通入氩气，在所述晶圆上方施加交流离化源信号，并在所述待沉积晶圆的背面附加第二交流电压信号，对所述钽氮薄膜进行刻蚀，以形成厚度均匀的低应力钽氮薄膜。
本发明所述低应力钽氮薄膜的制备方法结合低应力钽氮成膜工艺和物理反刻工艺，在保证成膜工艺和反刻工艺的等离子体的水平分布一致或接近的前提下，钽氮薄膜片内均匀性得到有效控制。
图2为本发明一实施例中低应力钽氮薄膜的制备过程中的结构示意图。以下结合图1与图2详细说明本发明中低应力钽氮薄膜的制备方法。
在所述步骤S01中，将钽靶1放置于制备设备的阴极，将待沉积晶圆3的背面固定于制备设备阳极的载物台4上。
接着，在所述步骤S02，先通入氩气和氮气，其中所述氩气的流量为10～40毫升/分钟，所述氮气的流量为100～200毫升/分钟，接着在待沉积晶圆3和钽靶1之间施加直流电压信号A，并在所述待沉积晶圆3的背面附加第一交流电压信号C，所述直流电压信号A的功率为1000～3000瓦，所述第一交流电压信号C的功率为200～500瓦。在较佳的实施例中，先通入流量为10毫升/分钟的氩气和流量为200毫升/分钟的氮气，待气压稳定后，在钽靶1和待沉积晶圆3之间施加一个功率为2000瓦的直流电压信号A，同时在待沉积晶圆3的背面(载物台4上)施加一个功率为300瓦的第一交流电压信号C。在形成钽氮薄膜的步骤中，采用直流电场与交流电场相结合的技术，采用低的直流功率来降低钽的溅射产额，并结合低的氩气流量和高的氮气流量，从而显著增加钽氮薄膜中的氮元素含量，通过第一交流电压信号调节钽氮薄膜的性能和填充能力，能够形成低应力的钽氮薄膜。
接着，在所述步骤S03，在TaN薄膜刻蚀工艺中，先通入流量为30～60毫升/分钟的氩气，待气压稳定后，在线圈2上施加一个功率为500～1500瓦的交流离化源信号B，同时在硅片3背面(载物台4上)施加功率为200～500瓦的第二交流电压信号C。在较佳的实施例中，先通入流量为50毫升/分钟的氩气，待气压稳定后，在线圈2上施加一个功率为1000瓦的交流离化源信号B，同时在硅片3背面(载物台4上)施加一个功率为400瓦的第二交流电压信号C。在对钽氮薄膜进行物理刻蚀步骤中，采用双交流场技术，利用高的交流离化源信号形成高密度的等离子体，并结合较高的第二交流电压信号和较高的氩气流量完成低应力钽氮薄膜刻蚀，高密度等离子体的物理反刻工艺不仅对平面钽氮薄膜有很好的厚度调节作用，而且对图形区域底部的钽氮薄膜厚度也有很好的调节作用，使后续钽氮薄膜形成的栅电极在平面上和图形底部的厚度均匀性能够控制在2％以内。
采用本发明所述制备方法形成的低应力钽氮薄膜，可用于且适用于高介电常数介质/金属栅极(High-k/Metal Gate)技术中Gate-first工艺集成方案的栅电极，所述低应力钽氮薄膜能够促进n/pMOS其中一个管子的沟道迁移率的同时，减小对另一个管子的沟道迁移率的负面影响。
此外，本发明所述低应力TaN薄膜的制备方法的沉积工艺和刻蚀工艺可以放在同一个工艺腔内进行，也可以由两个专用的工艺腔分别进行，并不限于上述实施方式所述。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (6)
1.一种低应力钽氮薄膜的制备方法，包括：
将钽靶与待沉积晶圆分别放置于制备设备的阴极和阳极；
采用PVD沉积技术，通入氩气和氮气，所述氩气的流量为10～40毫升/分钟，所述氮气的流量为100～200毫升/分钟，在待沉积晶圆和钽靶之间施加直流电压信号，并在所述待沉积晶圆的背面附加第一交流电压信号，以在所述晶圆表面沉积钽氮薄膜；其中，所述直流电压信号的功率为1000～3000瓦，所述第一交流电压信号的功率为200～500瓦；
采用物理反刻蚀法，通入氩气，在所述晶圆上方施加交流离化源信号，并在所述待沉积晶圆的背面附加第二交流电压信号，对所述钽氮薄膜进行刻蚀，以形成厚度均匀的低应力钽氮薄膜。
2.如权利要求1所述的低应力钽氮薄膜的制备方法，其特征在于，在对所述钽氮薄膜进行刻蚀的步骤中，所述氩气的流量为30～60毫升/分钟。
3.如权利要求1所述的低应力钽氮薄膜的制备方法，其特征在于，在对所述钽氮薄膜进行刻蚀的步骤中，所述交流离化源信号的功率为500～1500瓦，所述第二交流电压信号的功率为200～500瓦。
4.如权利要求1所述的低应力钽氮薄膜的制备方法，其特征在于，在对所述钽氮薄膜进行刻蚀的步骤之后，所述低应力钽氮薄膜的应力小于600MPa。
5.如权利要求1所述的低应力钽氮薄膜的制备方法，其特征在于，在对所述钽氮薄膜进行刻蚀的步骤之后，所述低应力钽氮薄膜的厚度为150～500埃。
6.如权利要求1所述的低应力钽氮薄膜的制备方法，其特征在于，所述低应力钽氮薄膜作为高介电常数介质/金属栅极技术中Gate-first工艺集成方案的栅电极。
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