CN1477695A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1477695A
CN1477695A CNA031438016A CN03143801A CN1477695A CN 1477695 A CN1477695 A CN 1477695A CN A031438016 A CNA031438016 A CN A031438016A CN 03143801 A CN03143801 A CN 03143801A CN 1477695 A CN1477695 A CN 1477695A
Authority
CN
China
Prior art keywords
barrier layer
semiconductor device
hole
connecting hole
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031438016A
Other languages
English (en)
Inventor
����ϲ��
垂水喜明
池田敦
岸田刚信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1477695A publication Critical patent/CN1477695A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种半导体器件的制造方法，其目的在于：为微细化了的布线形成沟及通孔，制成不会出现空隙或者缝口且埋入特性优良的金属布线。利用溅射法在包含通孔17a及上布线形成沟18a的壁面及底面的第4绝缘膜17上沉积厚度约25nm、由氮化钽制成的下阻挡层19。此时的溅射条件是对靶施加约10kW的DC源功率。之后，将DC源功率降到2kW左右，对半导体衬底施加约200W的RF功率，对下阻挡层19进行使用了氩气的、蚀刻量为5nm左右的溅射蚀刻，由此而将沉积在通孔17a的底面的下阻挡层19的至少一部分沉积在通孔17a的壁面的下方。

Description

半导体器件的制造方法
技术领域
本发明涉及拥有金属布线的半导体器件的制造方法，特别涉及具有用双道金属镶嵌法制成的金属布线的半导体器件的制造方法。
背景技术
近年来，因为半导体器件实现了高集成化，所以布线也在不断地朝着微细化和多层化的方向发展。
下面，参考附图，说明现有的半导体器件中的多层化金属布线的形成方法。
图7(a)～图7(c)、图8(a)及图8(b)是按现有的半导体器件的制造方法下的工艺顺序示出的多层布线中的含通孔的那一部分的剖面结构。
如图7(a)所示，在半导体衬底(未示)上依次沉积由氧化硅等制成的第1绝缘膜101及第2绝缘膜102。接着，在第2绝缘膜102的一定区域上形成下布线形成沟，隔着由氮化钽制成的第1阻挡膜103及由钽制成的第2阻挡膜104在所形成的下布线形成沟中填满由铜制成的下布线105。之后，再依次沉积由氮化硅制成的第3绝缘膜106、由氧化硅制成的第4绝缘膜107及第5绝缘膜108。接着，在第5绝缘膜108的对应于下布线105的上侧区域上形成上布线形成沟108a。接着，在第3绝缘膜106及第4绝缘膜107的对应于上布线形成沟108a的下侧区域有选择地形成让下布线105露出的通孔107a。
如图7(b)所示，利用溅射法等在第5绝缘膜108上，在包含通孔107a及上布线形成沟108a的底面及壁面的整个面上依次沉积由氮化钽制成的第1阻挡膜109及由钽制成的第2阻挡膜110。
如图7(c)所示，利用溅射法等在第2阻挡膜110上，在包含通孔107a及上布线形成沟108a的底面及壁面的整个面上沉积镀铜种子层111，之后，如图8(a)所示，利用电解镀膜法，将由铜制成的上布线形成层112A埋在通孔107a及上布线形成沟108a中。
如图8(b)所示，利用化学机械抛光法等将沉积在第5绝缘膜108上的上布线形成层112A除掉，且将它的上面平坦化，而从上布线形成层112A形成上布线112B及通道(via)112C。之后，再在已平坦化的第5绝缘膜108及上布线112B上形成第6绝缘膜113。
然而，在上述现有的半导体器件的制造方法下，若布线的微细化进一步深入，则很难借助镀膜法将上布线形成层112A埋在通孔107a中。
换句话说，因为随着布线的微细化，通孔107a的纵横比(＝深度和开口直径之比)增大，故要求在对通孔107a沉积第1阻挡膜109、第2阻挡膜110及镀膜种子层111时，各自的溅射原子具有更高的直进性(各向异性)。
另一方面，若溅射原子的直进性增大，则如图9(a)的溅射工序所示，就无法在通孔107a的壁面下方充分地沉积第1阻挡膜109、第2阻挡膜110及镀膜种子层111，而造成薄膜化。尤其是，在第1阻挡膜109、第2阻挡膜110的膜厚很薄的情况下，构成镀膜种子层111的铜原子会凝聚起来，而形不成膜厚一样的膜，造成膜不连续。结果是，如图9(b)的镀膜工序所示，上布线形成层112A没充填在通孔107a中，而出现了被称为空隙(void)或者缝口(seam)107b的空洞状态那样的缺陷。
在不能保证上布线形成层112A确实充填在通孔107a中的情况下，就会出现以下现象，即通道(via)112C及布线105、112B的电阻增大，发生电子迁移或者应力迁移等而造成多层布线的可靠性大大地下降。
若这时增大第1阻挡膜109、第2阻挡膜110及镀膜种子层111各自的膜厚，又会如图10(a)的溅射工序所示，形成在通孔107a的开口部分上端的伸出部分111a会变大。结果是，在图10(b)的镀膜工序中，通孔107a的几乎整个内部都成为缝口107c。
发明内容
本发明正是为解决这些问题而研究开发出来的。其目的在于：为微细化了的布线形成沟及通孔，制成不会出现空隙或者缝口且埋入特性优良的金属布线。
为达成本发明的目的，本发明提高了一种半导体器件的制造方法，即对通过溅射法形成的底层中位于连接孔底面的沉积部分而言，至少有一部分沉积在连接孔的壁面的下方。
具体而言，本发明所涉及的半导体器件的制造方法，包括：在衬底上形成拥有连接孔的绝缘膜的第1工序；在包含连接孔的壁面及底面的绝缘膜上形成导电性的底层的第2工序；对底层进行溅射蚀刻而将沉积在连接孔底面上的底层的至少一部分沉积在连接孔的壁面的下方的第3工序；以及利用镀膜法在底层上形成金属层的第4工序。
根据本发明的半导体器件的制造方法，对底层进行溅射蚀刻以后，设在绝缘膜中的连接孔的底面上的底层的至少一部分便沉积在连接孔的壁面的下方，故沉积在连接孔的壁面下方的底层的膜厚增大。这样在连接孔的壁面下方底层也是连续着沉积的。结果是，在连接孔的壁面下方底层的覆盖力提高，而可防止容易出现在连接孔底部的角落里的不连续(膜破损)。
而且，是在沉积好底层之后，对所沉积的底层进行溅射蚀刻的，故可使形成在连接孔的开口部分上端的伸出部分减小，这样也就为利用镀膜法将金属层埋入连接孔中确保了一个充分大的开口面积。结果是，可防止在连接孔的内部出现空隙、缝口等，而可提高金属层的埋入特性。
在底层为阻挡层的情况下，通过溅射蚀刻，该阻挡层中覆盖连接孔的壁面下方的那一部分变厚且均匀地将连接孔的壁面覆盖起来，故可抑制构成金属层的原子例如铜原子扩散到绝缘膜的界面。结果是，可提高抗电子迁移性或者是抗应力迁移性等。
而且，在底层为阻挡层的情况下，底层中位于连接孔的底面的部分会因为溅射蚀刻而变薄，金属原子也就容易在充填在连接孔中的金属层和形成在其下侧的下布线之间扩散，结果是，能抑制在连接孔底部出现空隙，也就提高了抗电子迁移性。而且，由于底层变薄了，故可减小布线电阻。
在本发明的半导体器件的制造方法中，最好是，底层为由金属制成的镀膜种子层，镀膜种子层及金属层以铜为主成分。
在本发明的半导体器件的制造方法中，底层为防止构成金属层的原子扩散到绝缘膜中的阻挡层，在本发明的半导体器件的制造方法中，在第3工序和第4工序之间，还有：在包含连接孔的壁面及底面的阻挡层上形成由金属制成的镀膜种子层的第5工序。
在这种情况下，最好是，在第5工序和第4工序之间，还有：对镀膜种子层进行减射蚀刻，而让沉积在连接孔底面上的镀膜种子层的至少一部分沉积在连接孔的壁面的下方的第6工序。
在底层为阻挡层的情况下，最好是，镀膜种子层及金属层以铜为主成分。
在底层为阻挡层的情况下，最好是，在第3工序中，除去阻挡层中沉积在连接孔底面的那一部分。
在底层为阻挡层的情况下，最好是，阻挡层由高熔点金属或者该高熔点金属的氮化物制成。
这时的阻挡层，最好是由下阻挡层和上阻挡层构成，下阻挡层由高熔点金属的氮化物制成；上阻挡层由高熔点金属制成。对上阻挡层和下阻挡层各自重复进行第2工序及第3工序。
附图的简单说明
图1(a)及图1(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图2(a)及图2(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图3(a)及图3(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图4(a)及图4(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图5(a)及图5(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图6(a)及图6(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图7(a)、图7(b)及图7(c)示出了按现有的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图8(a)及图8(b)示出了按现有的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图9(a)及图9(b)示出了按现有的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
图10(a)及图10(b)示出了按现有的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。
符号说明
11-第1绝缘膜；12-第2绝缘膜；13-下阻挡层；14-上阻挡层；15-下布线；16-第3绝缘层；17-第4绝缘层；17a-通孔(连接孔)；18-第5绝缘层；18a-上布线形成沟；19-下阻挡层(底层)；20-上阻挡层(底层)；20a-伸出部分；21-镀膜种子层(底层)；21a-伸出部分；22A-上布线形成层；22B-上布线；22C-通道。
具体实施方式
(第一个实施例)
参考附图，说明本发明的一个实施例。
图1(a)、图1(b)～图6(a)、图6(b)示出了按本发明的一个实施例所涉及的半导体器件的制造方法中的工艺顺序示出的多层布线中含通孔(连接孔)的那一部分的剖面结构。
首先，如图1(a)所示，例如利用CVD法在由硅(Si)制成的半导体衬底(未示)上依次沉积由在氧化硅中加入硼和磷而得到的BPSG(Boron Phosphorous Silicate Glass)制成的第1绝缘膜11及第2绝缘膜12；利用光刻法及干刻法，在第2绝缘膜12的一定区域形成下布线形成沟。之后，利用溅射法，在含有下布线形成沟的第2绝缘膜12这整个面上沉积由氮化钽(TaN)制成的下阻挡层13及由钽(Ta)制成的上阻挡层14。接着，再利用溅射法在上阻挡层14上沉积由铜(Cu)制成或者由以铜为主成分的合金制成的镀膜种子层(未示)。之后，利用电解镀膜法，在镀膜种子层上沉积由铜或者铜合金制成的金属层。接着，利用化学机械抛光(CMP)法除去沉积在第2绝缘膜12上的下阻挡层、上阻挡层及金属层，这样来由充填在下布线形成沟中的金属层形成下布线15。
之后，例如利用CVD法依次沉积由氮化硅(Si3N4)制成的第3绝缘膜16、由BPSG制成的第4绝缘膜17及由BPSG制成的第5绝缘膜18。接着，在第5绝缘膜18的对应于下布线15的上侧区域上形成上布线形成沟18a。接着，在第3绝缘膜16及第4绝缘膜17的对应于上布线形成沟18a的下侧区域有选择地形成让下布线15露出的通孔17a。之后，再进行利用了氩(Ar+)气体的溅射蚀刻将氧化铜(形成在从通孔17a露出的下布线15的表面上的自然氧化膜)等除去。
如图1(b)所示，经过该溅射蚀刻以后，上布线形成沟18a及通孔17a的开口部分的上端分别变圆，扩张开了，故在以后的工序中沉积阻挡层和镀膜种子层之后，开口部分的面积变大。结果是，镀膜法下的金属层的埋入特性良好。
如图2(a)所示，利用溅射法在包含通孔17a及上布线形成沟18a的壁面及底面的第4绝缘膜17上沉积厚度约25nm、由氮化钽制成的下阻挡层19。此时的溅射是在对靶施加约10kW的DC源功率的条件下进行的。之后，约将DC源功率降到2kW左右，对半导体衬底(试样)施加约200W的RF功率，对下阻挡层19进行使用了氩气的、蚀刻量为5nm左右的溅射蚀刻，这样将沉积在通孔17a的底面的下阻挡层19的至少一部分沉积在通孔17a的壁面的下方。该由氮化钽制成的下阻挡层19，是为防止在后工序中所形成的上布线及构成通孔的铜原子扩散到第4绝缘膜17及第5绝缘膜18中而设的。这样以来，防止铜原子扩散的下阻挡层19在通孔17a的至少壁面的下方它的覆盖力提高了，同时也变厚了。
如图3(a)所示，利用溅射法在包含通孔17a及上布线形成沟18a的壁面及底面的下阻挡层19上沉积厚度约10nm、由β-钽(β-Ta)制成的上阻挡层20。和下阻挡层19一样，这时的溅射是在对靶施加约10kW的DC源功率的条件下进行的。这里，由钽制成的上阻挡层20是作为在后工序中形成镀膜种子层的底层而设的。镀膜种子层与第4绝缘膜17及第5绝缘膜18间的粘着性就由于该上阻挡层20的存在而提高了。需提一下，已知：与由α-钽相比，β-钽相对铜(Cu)的粘着性更高。
如上所述，因为若使半导体器件微细化，通孔17a的纵横比就变大，所以若想在下阻挡层19及上阻挡层20上得到到通孔17a的壁面下方为止厚度约3nm～5nm左右这样足够的厚度，就必须在第4绝缘膜17及第5绝缘膜18上面沉积厚度约30nm～50nm左右的阻挡层19、20。结果是，如图3(a)所示，在通孔17a的开口部分的上端形成伸出部分20a，而使通孔17a的开口面积变小。
在图3(b)所示的工序中，使DC源功率约为2kW，对半导体衬底施加约200W的RF功率，对上阻挡层20进行利用了氩气的蚀刻量在5nm左右的溅射蚀刻。通过该溅射蚀刻，而将沉积在通孔17a底面的上阻挡层20的至少一部分沉积在通孔17a的壁面的下方的下阻挡层19上。这样以来，上阻挡层20(镀膜种子层的底层)在通孔17a的至少壁面的下方它的覆盖力提高了，同时也变厚了。
这样以来，根据本实施例，因为通孔17a壁面下方的下阻挡层19及上阻挡层20的覆盖力，比沉积后再分别进行的各向异性的溅射蚀刻所达到的覆盖力要高，故即使每一个阻挡层19、20的一开始的沉积膜厚减小了，也能确保下阻挡层19对铜原子的阻挡性及上阻挡层20对镀膜种子层的粘着性。
之后，因为对每一个阻挡膜19、20而言，沉积后的溅射蚀刻，也可将沉积在第4绝缘膜17及第5绝缘膜18上面的各个阻挡膜19、20的膜厚减小，故开口部分上端的伸出部分就减少了。同时，因为也能使每一个阻挡层19、20中通孔17a的底面上部分的膜厚减少，故通孔的布线电阻减小。因此，若对每一个阻挡层19、20的溅射蚀刻，仅仅是进行到每一个阻挡层19、20中通孔17a的底面上部分被除去那一程度，通孔的布线电阻就减少。
其次，如图4(b)所示，利用对靶施加约30kW的DC源功率的溅射法，在包含通孔17a及上布线形成沟18a的壁面及底面的上阻挡层20上沉积厚度约100nm、由铜(Cu)制成或者由以铜为主成分的合金制成的镀膜种子层21。镀膜种子层21和阻挡层19、20一样，若想得到到通孔17a的壁面下方为止厚度约10nm～15nm这样足够的厚度，就必须在第5绝缘膜18上面沉积厚度约100nm～150nm左右的镀膜种子层21。结果是，如图4(b)所示，在通孔17a的开口部分的上端形成伸出部分21a，而使通孔17a的开口面积变小。更有甚者，是在该工序中形成缝口17b。因镀膜种子层21是为后工序的镀膜工序中的镀铜的底层，故不能让该镀膜种子层21在半导体衬底上中断，而是应该连续。因此，在镀膜种子层21不是连续着形成的情况下，在镀膜工序中，会在通孔的下方形成空隙等，如图9(b)所示。
在图5(a)所示的下一个工序中，使DC源功率约为2kW，对半导体衬底施加约200W的RF功率，对镀膜种子层21进行利用了氩气的蚀刻量在50nm左右的减射蚀刻。通过该溅射蚀刻，而将沉积在通孔17a底面的镀膜种子层21的至少一部分沉积在通孔17a的壁面的下方的下阻挡层19上，如图5(b)所示。这样以来，镀膜种子层21(镀膜种子层的底层)在通孔17a的至少壁面的下方它的覆盖力提高了。而且，镀膜种子层21中的第4绝缘膜17及第5绝缘膜18上部分的膜厚也减小，故通孔17a的开口部分上端的伸出部分21a的伸出量就变小。结果是，给通孔17a确保了一个在后工序中进行镀铜所必需的开口直径。
如图6(a)所示，利用电解镀膜法，在通孔17a及上布线形成沟18a中埋入由铜制成的上布线形成层22A。
如图6(b)所示，通过CMP法等将沉积在第5绝缘膜18上的上布线形成层22A除去并将它的上面平坦化，而由由铜制成的上布线形成层22A形成上布线22B及通道22C。
需提一下，在本实施例中，第4绝缘膜17、第5绝缘膜18与镀膜种子层21之间的下阻挡层19及上阻挡层20，为由氮化钽(TaN)和钽(Ta)的叠层结构，并不限于此，既可例如让下阻挡层19为氮化钨(WN)，让上阻挡层20为钨；又可为让阻挡层为其他高熔点金属或者其氮化物。而且，阻挡层19、20也不必为叠层结构。
用铜作了构成下布线15、上布线22B及通道22C的金属材料，并不限于此，还可使用铝(Al)、银(Ag)等金属或者是它们的合金。
是用减射法沉积下阻挡层19、上阻挡层20及镀膜种子层21的，并不限于此，还可使用CVD法来沉积下阻挡层19、上阻挡层20及镀膜种子层21。
发明效果
根据本发明所涉及的半导体器件的制造方法，因为可将沉积在连接孔壁面下方的底层的膜厚形成得较厚，故在连接孔的壁面下方底层也是连续的。结果是，在连接孔的壁面下方底层的覆盖力提高，而可防止容易出现在连接孔底部的角落处的不连续。
而且，因为可使连接孔的开口部分上端的伸出部分减小，也就为利用镀膜法将金属层埋入连接孔中确保了一个充分大的开口面积，故可防止在连接孔内部出现空隙或者缝口，提高金属层的埋入特性。结果是，能实现半导体器件的多层布线的进一步微细化。

Claims (8)

1、一种半导体器件的制造方法，其中：
包括：
在衬底上形成拥有连接孔的绝缘膜的第1工序；
在包含所述连接孔的壁面及底面的所述绝缘膜上形成导电性的底层的第2工序；
对所述底层进行溅射蚀刻而将沉积在所述连接孔底面上的底层的至少一部分沉积在所述连接孔的壁面的下方的第3工序；以及
利用镀膜法在所述底层上形成金属层的第4工序。
2、根据权利要求1所述的半导体器件的制造方法，其中：
所述底层为由金属制成的镀膜种子层，
所述镀膜种子层及金属层以铜为主成分。
3、根据权利要求1所述的半导体器件的制造方法，其中：
所述底层为防止构成所述金属层的原子扩散到所述绝缘膜中的阻挡层；
在所述第3工序和所述第4工序之间，还有：在包含所述连接孔的壁面及底面的所述阻挡层上形成由金属制成的镀膜种子层的第5工序。
4、根据权利要求3所述的半导体器件的制造方法，其中：
在所述第5工序和所述第4工序之间，还有：对所述镀膜种子层进行溅射蚀刻，而让沉积在所述连接孔底面上的镀膜种子层的至少一部分沉积在所述连接孔的壁面的下方的第6工序。
5、根据权利要求3所述的半导体器件的制造方法，其中：
所述镀膜种子层及金属层以铜为主成分。
6、根据权利要求3所述的半导体器件的制造方法，其中：
在所述第3工序中，除去所述阻挡层中沉积在所述连接孔底面的那一部分。
7、根据权利要求3到6中之任一项权利要求所述的半导体器件的制造方法，其中：
所述阻挡层由高熔点金属或者该高熔点金属的氮化物制成。
8、根据权利要求3到6中之任一项权利要求所述的半导体器件的制造方法，其中：
所述阻挡层由下阻挡层和上阻挡层构成，下阻挡层由高熔点金属的氮化物制成，上阻挡层由高熔点金属制成；
对所述上阻挡层和下阻挡层各自重复进行所述第2工序及第3工序。
CNA031438016A 2002-07-25 2003-07-25 半导体器件的制造方法 Pending CN1477695A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002216458 2002-07-25
JP2002216458A JP2004063556A (ja) 2002-07-25 2002-07-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN1477695A true CN1477695A (zh) 2004-02-25

Family

ID=29997265

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031438016A Pending CN1477695A (zh) 2002-07-25 2003-07-25 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US6951809B2 (zh)
EP (1) EP1385202A3 (zh)
JP (1) JP2004063556A (zh)
CN (1) CN1477695A (zh)
TW (1) TWI305009B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1328781C (zh) * 2004-09-08 2007-07-25 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN100382279C (zh) * 2004-03-04 2008-04-16 恩益禧电子股份有限公司 半导体器件及其制造方法
CN101553914B (zh) * 2006-12-12 2011-02-23 Nxp股份有限公司 在基片中制造开口、通孔的方法和含该通孔的半导体器件
CN101764083B (zh) * 2008-12-25 2011-10-05 中芯国际集成电路制造(上海)有限公司 阻挡层的形成方法
CN101764084B (zh) * 2008-12-24 2011-12-07 北京北方微电子基地设备工艺研究中心有限责任公司 铜阻挡层-籽晶层薄膜制备的方法
CN102361006A (zh) * 2011-10-25 2012-02-22 上海集成电路研发中心有限公司 一种低应力钽氮薄膜的制备方法
CN106084411A (zh) * 2016-07-08 2016-11-09 浙江太湖远大新材料股份有限公司 一步法制备银灰色电线电缆用硅烷交联聚乙烯绝缘材料的方法
CN106935568A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 互连结构及其形成方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849541B1 (en) * 2003-12-19 2005-02-01 United Microelectronics Corp. Method of fabricating a dual damascene copper wire
US7282802B2 (en) * 2004-10-14 2007-10-16 International Business Machines Corporation Modified via bottom structure for reliability enhancement
US8308053B2 (en) * 2005-08-31 2012-11-13 Micron Technology, Inc. Microfeature workpieces having alloyed conductive structures, and associated methods
DE102005057061B3 (de) * 2005-11-30 2007-06-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Entfernen einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfer-metallisierungsschicht
JP2007311771A (ja) 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100782485B1 (ko) * 2006-08-18 2007-12-05 삼성전자주식회사 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US7326063B1 (en) 2007-02-06 2008-02-05 Tyco Electronics Corporation Panel mount connector housing
US20080311711A1 (en) * 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
US8764961B2 (en) * 2008-01-15 2014-07-01 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
US8252690B2 (en) * 2008-02-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. In situ Cu seed layer formation for improving sidewall coverage
KR100924559B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
TWI435386B (zh) * 2009-07-21 2014-04-21 Ulvac Inc 被膜表面處理方法
US8993434B2 (en) * 2010-09-21 2015-03-31 Applied Materials, Inc. Methods for forming layers on a substrate
US20140061918A1 (en) * 2011-12-27 2014-03-06 Christopher Jezewski METHOD OF FORMING LOW RESISTIVITY TaNx/Ta DIFFUSION BARRIERS FOR BACKEND INTERCONNECTS
US8772159B2 (en) * 2012-02-01 2014-07-08 United Microelectronics Corp. Method of fabricating electrical contact
CN103545641B (zh) * 2012-07-17 2015-12-02 上海莫仕连接器有限公司 电连接装置
JP5823359B2 (ja) * 2012-08-23 2015-11-25 株式会社東芝 半導体装置の製造方法
CN103730407B (zh) * 2012-10-11 2018-03-06 中芯国际集成电路制造(上海)有限公司 铜连线结构及其形成方法
JP6748491B2 (ja) * 2016-06-27 2020-09-02 東京エレクトロン株式会社 基板に形成された凹部に銅配線を形成するための前処理を行う方法、及び、処理装置
US9905459B1 (en) * 2016-09-01 2018-02-27 International Business Machines Corporation Neutral atom beam nitridation for copper interconnect
US9899258B1 (en) * 2016-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Metal liner overhang reduction and manufacturing method thereof
US11011413B2 (en) 2017-11-30 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same
US10867905B2 (en) 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same
US10886226B2 (en) 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co, Ltd. Conductive contact having staircase barrier layers
CN111261574A (zh) * 2018-12-03 2020-06-09 长鑫存储技术有限公司 一种半导体结构及其制作方法
CN113424309A (zh) * 2019-02-14 2021-09-21 朗姆研究公司 金通硅掩模电镀
US20220319991A1 (en) * 2021-03-31 2022-10-06 Nanya Technology Corporation Semiconductor device with dual barrier layers and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933753A (en) * 1996-12-16 1999-08-03 International Business Machines Corporation Open-bottomed via liner structure and method for fabricating same
TW389991B (en) * 1998-09-04 2000-05-11 United Microelectronics Corp Method for producing copper interconnect
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
JP2001284449A (ja) 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法
US6368484B1 (en) * 2000-05-09 2002-04-09 International Business Machines Corporation Selective plating process
TW504756B (en) * 2000-07-21 2002-10-01 Motorola Inc Post deposition sputtering
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382279C (zh) * 2004-03-04 2008-04-16 恩益禧电子股份有限公司 半导体器件及其制造方法
CN1328781C (zh) * 2004-09-08 2007-07-25 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN101553914B (zh) * 2006-12-12 2011-02-23 Nxp股份有限公司 在基片中制造开口、通孔的方法和含该通孔的半导体器件
CN101764084B (zh) * 2008-12-24 2011-12-07 北京北方微电子基地设备工艺研究中心有限责任公司 铜阻挡层-籽晶层薄膜制备的方法
CN101764083B (zh) * 2008-12-25 2011-10-05 中芯国际集成电路制造(上海)有限公司 阻挡层的形成方法
CN102361006A (zh) * 2011-10-25 2012-02-22 上海集成电路研发中心有限公司 一种低应力钽氮薄膜的制备方法
CN102361006B (zh) * 2011-10-25 2016-08-24 上海集成电路研发中心有限公司 一种低应力钽氮薄膜的制备方法
CN106935568A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 互连结构及其形成方法
CN106084411A (zh) * 2016-07-08 2016-11-09 浙江太湖远大新材料股份有限公司 一步法制备银灰色电线电缆用硅烷交联聚乙烯绝缘材料的方法

Also Published As

Publication number Publication date
EP1385202A3 (en) 2006-03-22
EP1385202A2 (en) 2004-01-28
TW200403732A (en) 2004-03-01
US20040018722A1 (en) 2004-01-29
TWI305009B (en) 2009-01-01
US6951809B2 (en) 2005-10-04
JP2004063556A (ja) 2004-02-26

Similar Documents

Publication Publication Date Title
CN1477695A (zh) 半导体器件的制造方法
CN1081390C (zh) 难熔金属覆盖的低阻金属导体线与通路
CN1156903C (zh) 半导体器件的制作方法
US6136707A (en) Seed layers for interconnects and methods for fabricating such seed layers
US6903016B2 (en) Combined conformal/non-conformal seed layers for metallic interconnects
CN1124647C (zh) 半导体器件中的互连结构及其制作方法
CN101075578A (zh) 集成电路的制造方法
CN1286497A (zh) 带有冗余衬垫的铜导电线
CN1516895A (zh) 用于铜互连的阻挡层增强工艺
CN1139987C (zh) 半导体器件的互连结构及其制造方法
CN101069280A (zh) 一种在集成电路管芯上形成互连结构的方法
CN101064295A (zh) 半导体器件及其制造方法
CN1324677C (zh) 改善蚀刻中止层与金属导线间的粘着性的工艺与结构
CN102437104A (zh) 具有部分冗余通孔的集成电路制作方法及集成电路
CN101023514A (zh) 用于beol的同质铜互连
CN1360346A (zh) 电子结构及其形成方法
CN102437105B (zh) 具有部分冗余通孔的集成电路制作方法及集成电路
CN2793918Y (zh) 半导体装置
US20090001579A1 (en) Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same
CN1258217C (zh) 互连结构及其形成方法
CN101471283A (zh) 半导体器件及形成其金属互联层的方法
CN1236485C (zh) 铜导线在下层之内连线的双镶嵌的制造方法
KR100633685B1 (ko) 반도체 소자의 금속배선 형성방법
CN2692839Y (zh) 改善阻障层的覆盖均匀性的内连线
CN1521827A (zh) 在镶嵌结构中形成阻障层的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication