CN101553914B - 在基片中制造开口、通孔的方法和含该通孔的半导体器件 - Google Patents

在基片中制造开口、通孔的方法和含该通孔的半导体器件 Download PDF

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Abstract

本发明涉及一种在基片(5)中制造开口的方法，所述方法包括步骤：在基片(5)的表面上提供掩模层(40)；在掩模层(40)中形成第一开口(10)、第二开口(30)和在第一开口(10)与第二开口(30)之间的沟道(20)，所述沟道(20)连接第一开口(10)和第二开口(30)，所述第二开口(30)的面积(A2)大于第一开口(10)的面积(A1)；通过各向异性的干法蚀刻，在掩模层(40)的掩模下，在基片(5)的第一开口(10)、第二开口(30)和沟道(20)处提供沟槽(11、21、31)；以及密封位于沟道(20)处的沟槽(21)，以便在所述基片(5)中形成开口。本发明的方法能够形成比使用已知方法可能形成的更深的第一开口(10)。本发明还涉及一种在基片(5)中制造通孔的方法，其可以有利地用于三维集成电路中。

Description

在基片中制造开口、通孔的方法和含该通孔的半导体器件
技术领域
本发明涉及一种在基片中制造开口的方法，该方法包括以下步骤：在基片表面上提供掩模层；在掩模层中形成开口；以及通过各向异性干法蚀刻，在掩模层的掩模下，在基片上的开口处形成沟槽。
本发明还涉及一种在基片中制造通孔的方法。
本发明还涉及一种包括这种通孔的半导体器件，以及一种包括这种半导体器件层叠的三维集成电路。
背景技术
这样的方法是已知的。随着CMOS按比例缩小即将走向末路，集成电路(IC)制造商正在寻找一种替代方法来提高器件密度(每占用面积)和性能。一种替代方式是建立三维IC，其中在彼此的顶部层叠多个传统IC。为了实现这样的3D-IC，一个重要的问题是在IC之间进行垂直互连结构。一般认同的是，3D IC的器件层之间的垂直互连结构的尺寸和密度对IC的性能来说是重要的。小直径和高密度的垂直互连结构是优选的，这是因为它们在3D-IC中提供更大的布线自由度，同时占用较少的有效硅面积。垂直互连结构通常采取通过硅基片的通孔的形式。
如今，通常采取干法蚀刻形成通过基片(如，硅(Si)基片)的通孔。这种技术的基本限制在于通孔尺寸(直径)与通孔深度之间的比例关系。通孔直径越小(为工艺按比例缩小所需要)，则通孔深度越小。因而，当在3D-IC的制造中使用时，通孔深度规定了基片深度，并且，因此在层叠工艺过程中规定了IC层的机械和处理特性。厚基片是最优选的，这是因为它提供了更好的机械完整性并且较容易处理。如果基片厚度显著地比通孔直径厚几倍，那么可以认为基片是“厚的”。例如，如果通孔直径为200nm，一般认为具有大于10μm厚度的基片是厚的。然而，从晶片处理角度来看，通常厚表示大于100μm厚度的基片，这允许进行传统处理。
已知方法的缺点在于，当开口很小时，已知方法不能在基片中制造高纵横比的开口。而且已经的方法也不能制造高纵横比的通过基片的通孔。例如，使用已知方法不可能在基片中制造仅有几百纳米的直径和大于50μm的深度的开口。
发明内容
本发明的一个目的是提供一种能在基片中制造具有比使用已知方法制造的纵横比要大的开口的方法。
本发明的另一目的是能制造具有比使用已知方法制造的纵横比要大的通过基片的通孔。
本发明由独立权利要求所限定。从属权利要求限定了有利的实施例。
根据本发明的第一方面，实现了这些目的，因为该方法包括步骤：
在基片表面上提供掩模层；
在掩模层中形成第一开口、第二开口和在第一开口与第二开口之间的沟道，该沟道连接第一开口和第二开口，第二开口的面积大于第一开口的面积；
通过各向异性干法蚀刻，在掩模层的掩模下，在基片的第一开口、第二开口和沟道处提供沟槽；以及
密封位于沟道处的沟槽，以便在基片中形成开口。
本发明的方法特征的效果在于位于第一开口处的沟槽可以蚀刻得比使用公知的方法蚀刻的沟槽要深得多。由于其较大尺寸，位于第二开口处的沟槽可以更深地蚀刻到基片中。因为第二开口通过沟道链接到第一开口的事实，形成在位于第二开口处的沟槽(在形成沟槽的步骤)将作为某种蚀刻核素储藏区，有助于将蚀刻核素提供到位于第一开口和沟道处的沟槽。结果是，这使得有可能把位于第一开口(以及沟道)处的沟槽蚀刻成与位于第二开口(储藏区)处的沟槽可比拟的深度。如果第一开口和第二开口没有链接，那么这个深度是不可能的，因为在那种情况下一旦厚度超过临界值(取决于沟槽的纵横比，该纵横比被定义为深度除以沟槽的最小宽度)，在位于第一开口处的沟槽中将缺少蚀刻核素。位于沟道处的沟槽的密封最终形成第一开口，其后可以进行本领域技术人员公知的其他处理步骤。根据本发明的方法能够使用干法蚀刻实现小型(宽度＜～1μm)、高密度且较深(深度＞～50μm)的通过(硅)基片的开口。
在本发明的实施例中，在形成沟槽之后密封位于第二开口处的沟槽，留下位于第一开口处的沟槽作为可用于进一步处理步骤的唯一沟槽。
在根据本发明的方法的有利实施例中，所形成的沟道被选择具有小于第一开口的最小宽度的最小沟道宽度，最小沟道宽度被定义为平行于表面并且垂直于沟道所测量到的最小尺寸，第一开口的最小宽度被定义为沿平行于表面的任意方向上所测量到的第一开口的最小尺寸。该特征的优势在于，通过在沟槽的所有侧壁上保形沉积材料层，就可以容易地密封沟道。在沉积层的厚度为最小沟道宽度的一半时，它恰好密封了位于沟道处的沟槽，但是同时没有密封位于第一开口处的沟槽，因为该沟槽较宽。
优选地，通过在基片上以及沟槽的所有侧壁上以保形方式沉积密封层，完成了对位于沟道处的沟槽的密封。在根据本发明的方法的一个实施例中，密封层是电介质。使用电介质作为密封层的优势在于，使得第一开口与基片的其他部分电绝缘，在基片中制造通孔的情况下，这可能是需要的。
在根据本发明的方法的优选实施例中，形成在第一开口处的沟槽的纵横比大于50。这样的纵横比对于传统的干法蚀刻技术是不可能的。优选地，第一开口的宽度小于2μm。更优选地是，第一开口的宽度小于1μm，然而最优选地是，第一开口的宽度小于0.5μm。这样的宽度使得在基片中具有高密度的宽度，这在具有高封装密度的工艺处理技术的情况下非常有利。而且，当这样的宽度用于第一开口时，开口的深度可以达到大于第一开口的宽度的50倍。
在根据本发明的方法的非常有利的实施例中，在掩模层中形成开口的步骤中，在掩模层中形成另一开口以及在另一开口与第二开口之间的另一沟道，另一沟道把另一开口与第二开口相连接，第二开口的面积大于另一开口的面积，其中优选地，在基片中形成沟槽的步骤中，在另一开口和另一沟道处形成另外的沟槽。该实施例的优势在于两个开口受益于相同的第二开口，该第二开口随后作为第一开口和另一开口两者的蚀刻核素储藏区。在本发明的另一实施例中，在掩模层中提供了多个另外的开口，这使得多个开口受益于相同的第二开口。
在根据本发明的方法的实施例中，在提供基片的步骤中，掩模层可以是硬掩模，随后使用传统的平版印刷技术形成图案。可替代地，掩模层可以是光致抗蚀剂层。
在根据本发明的方法的实施例中，基片是半导体基片。优选地，基片包括硅。
本发明还涉及一种在基片中制造通孔的方法，包括制造开口的方法的步骤，其中在密封位于沟道处的沟槽的步骤之后，用导电材料填充位于第一开口处的沟槽，以便形成通孔。通过如此操作，形成适合用作通过基片的通孔的通孔，因为它们的高纵横比可以很高。这在厚基片的情况下尤其有利，因为处理问题，所以可能是优选地。
在另一改进中，用于填充位于第一开口处的沟槽的导电材料包括金属。金属通常具有低电阻率，其对于半导体器件的操作是有利的。
优选地，金属包括钨。钨是在填充高纵横比的开口时具有极好的填充特性的金属。
在基片中制造通孔的方法的优选实施例中，在形成沟槽之后，密封位于第二开口处的沟槽。优选地，密封位于第二开口处的沟槽的步骤包括填充位于第二开口处的沟槽。
在该方法的最后提到的实施例的一个变型中，通过在基片上采用非保形方式沉积电介质材料来完成对位于第二开口处的沟槽的填充，使得电介质材料填充位于第二开口处的沟槽并且覆盖基片。当第一开口的面积小于第二开口的面积时，该步骤可能会封闭位于基片表面上第一开口处的沟槽。在此情况下，该方法还包括通过化学机械抛光去除基片上多余的电介质材料(其在基片表面上延伸)。这样，该步骤将重新打开第一开口。优选地，通过CMP没有完全去除多余的电介质材料，因为残渣会落入第一开口。优选地是，在重新打开第一开口之前停止CMP，其后可以使用干法蚀刻步骤来完成多余材料的去除。
在另一变型中，用导电材料填充位于第二开口处的沟槽。该特征使得第二开口能形成特大通孔，其可以服务于各种不同的应用。首先，特大通孔可以用作导热沟道。其次，特大通孔可以用于承载大电流，例如用作通过基片的电源线。第三个应用是使用特大通孔作为用于RF应用的低阻通孔。另一应用是使用特大通孔作为用于通过基片中其他通孔的信号的屏蔽。在提供导电材料从而填充第二开口处的沟槽并且覆盖基片的情况下，根据本发明的方法优选地包括化学机械抛光步骤来去除多余的导电材料。
如果通过填充位于第一开口处的沟槽同时完成对位于第二开口处的沟槽的填充，则获得了最后提到的实施例的非常有利的变型。这节省了一个处理步骤。
本发明还涉及一种在其基片中包括通孔的半导体器件，该半导体器件还包括集成在其中的电路，该通孔为通过基片的通孔。根据本发明的方法所获得的半导体器件非常适合用于具有厚基片的三维集成电路中，因为本发明能制造高纵横比的通过基片的通孔，其可以用作垂直互连结构。
本发明所获得的半导体器件还非常适合用于需要与背面相接触(例如，因为针对集成电路所选择的封装而可能需要)的半导体器件。
本发明还涉及包括这种半导体器件的层叠的三维集成电路，其中通过至少一个通过基片的通孔将半导体器件上的电路互连。这样的三维集成电路非常受益于根据本发明的方法，因为本发明能在层叠的半导体器件之间实现高密度高纵横比的垂直互连结构。
附图说明
任何附加特征可以结合在一起并且可以与其他方面结合。其他优势对于本领域技术人员来说是明显的。在不脱离本发明的权利要求的范围的情况下，可以进行各种变型和修改。因此，应该清楚理解的是，本说明书仅是示例性的而并非意在限定本发明的范围。
现在将参考附图以示例方式描述如何可以实现本发明，其中：
图1示例地示出了根据本发明的制造开口的方法的操作；
图2示例地示出了在根据本发明的方法中的掩模层中所使用的沟道的有利形状；
图3示例地示出了该方法的实施例，其中采用特殊方法密封位于沟道处的沟槽；
图4示出了在根据本发明的方法中所制造的第一开口和第二开口的不同形状的组合；
图5示出了在根据本发明的方法中所制造的第一开口和第二开口的形状的替代组合；
图6示例地示出了根据本发明的方法的非常有利的实施例；以及
图7-图12示出了根据本发明在基片中制造通孔的方法的不同阶段。
具体实施方式
参考图1，本图示例地示出了根据本发明的制造开口的方法的操作。该图示出了形成了图案的掩模层40，包括第一开口10、第二开口30以及在第一开口10与第二开口30之间的沟道20。在根据本发明的方法中，该掩模层40在各向异性的干法蚀刻步骤中被用在基片(未示出)上。第二开口30的面积A2大于第一开口10的面积A1。该特征的效果在于，在基片的各向异性的干法蚀刻期间，由于其较大的尺寸，相对于第一开口单独存在(孤立)的情况下的第一开口10处的沟槽，位于第二开口30处的沟槽可以更深地蚀刻到基片中。因为第二开口30通过沟道20链接到第一开口10的事实，形成在基片上位于第二开口30处的沟槽将作为某种蚀刻核素储藏区，其有助于将蚀刻核素99提供到位于第一开口10和沟道20处的沟槽。结果是，这使得有可能把位于第一开口10(和沟道20)处的沟槽蚀刻至与位于第二开口30(储藏区)处的沟槽可比拟的深度。如果第一开口10和第二开口30没有链接，那么这个深度是不可能的，这是因为在那种情况下一旦厚度超过临界值，位于第一开口10处的沟槽中将缺少蚀刻核素99。该临界值取决于沟槽的纵横比，该纵横比被定义为深度除以沟槽的最小宽度。在传统方法中，最大纵横比处于20到30的量级。这还取决于开口的形状。圆形开口通常产生比方形开口更深的沟槽。
参考图2，该图2示例地示出了在根据本发明的方法中的掩模层中所使用的沟道的有利形状。沟道20具有最小宽度WC，而第一开口10具有最小宽度W1。根据本发明的制造开口的方法的步骤之一是将基片中位于沟道20处的沟槽进行密封。如果最小沟道宽度WC小于第一开口10的最小宽度W1，这样做是有利的。最小沟道宽度WC被定义为平行于表面并且垂直于沟道20所测量到的最小尺寸。第一开口10的最小宽度W1被定义为沿平行于表面的任意方向上所测量到的第一开口10的最小尺寸。
在图2的示例中，沟道20较长，没有弯曲并且具有均匀的宽度。所有这些特征对于本发明来说并不是必不可少的。沟道20可以更短或更长，它可以有弯曲(或多个弯曲)，宽度可以沿其长度而变化。最基本的是它把第一开口10与第二开口30相连接，使得蚀刻核素99(图1)能从第二开口30流到第一开口10。理论上认为沟道20属于第二开口30，这是有关第二开口30的定义的问题。然而，在本发明中，重要的是，第一开口10与第二开口30之间存在可识别的区域，可被密封用于完成第一开口10的形成。该区域被定义为沟道20。在该方法的有些实施例中，如稍后所述，沟道宽度WC的最小值是重要的参数。
参考图3，图3示例地示出了该方法的实施例，其中采用特殊方法密封位于沟道20处的沟槽。在把基片中的沟槽蚀刻到所需要的深度之后，通过在位于开口和沟道处的沟槽的所有侧壁上进行密封层50的保形沉积，来隔离位于第一开口10处的沟槽与位于第二开口30处的沟槽。该密封层50可以是电介质，在此情况下它还提供开口10、30的电绝缘。一旦沉积的密封层50的厚度大于沟道宽度WC(图2)的一半，将密封位于沟道20处的沟槽。如果第一开口10的最小宽度W1大于沟道20的最小宽度WC，该实施例才是最有利的，这是因为不这样的话第一开口10也会被密封。
参考图4和图5，这些附图示意地示出了第一开口10和第二开口30的形状的变型。开口10、30可以是方形、矩形、圆形(图5)或其他任意形状。同样，可以将不同的形状组合用于第一开口和第二开口，例如用于第一开口10的方形(图4)。开口10、30的形状并不重要，而最基本的是第二开口30的面积大于第一开口10的面积，使得第二开口30在各向异性的蚀刻步骤期间作为蚀刻核素99(图1)的储藏区。
参考图6，该图示意地示出了根据本发明的方法的非常有利的实施例。在该实施例中，在掩模层40上形成图案，从而具有另一开口110，其通过另一沟道120连接到第二开口30。在该实施例中，在各向异性的蚀刻步骤期间，在沟槽的形成期间多个开口10、110得益于相同的蚀刻核素储藏区。在该特定示例中，第二开口为矩形，但是实际上它可以具有任意形状。
图7-图12示出了根据本发明在基片中制造通孔的方法的不同阶段。在这些附图中所示出的方法包括根据本发明制造开口的全部步骤，因为在可以制造通孔之前，需要制造开口。为了正确地解释该方法，图7-图12中的每一个都包括一个三维图和根据每个附图所展示的底视图的三个截面图。
参考图7，在该方法的这一阶段，基片5的表面上提供有掩模层40。在该特定示例中，掩模层40是硬掩模并且掩模层40的顶部上提供有光致抗蚀剂层45。硬掩模可以包括像氮化硅(Si3N4)、碳化硅(SiC)、二氧化硅(SiO2)的材料或者蚀刻率(相同条件下)低于硅的蚀刻率的任何其他材料。在该示例中，光致抗蚀剂层45首先提供有图案，包括通过一组沟道20连接到第二(中心)开口30的第一开口10。该组中的第一开口10(在本说明书的其他地方也被称为“另外的开口”)的数量取决于设计者的愿望，可以是任意数字(包括单个开口10)。重要的是第二开口30的面积分别大于第一开口10中的每一个的面积，从而使它在各向异性的干法蚀刻的步骤中作为蚀刻核素储藏区。
在本发明中，基片5可以包括任意底层材料或者可以使用或者其上可以形成器件、电路或外延层的材料。在其他替代实施例中，基片5可以包括半导体基片，诸如像掺杂硅、砷化镓(GaAs)、磷砷化镓(GaAsP)、磷化铟(InP)、锗(Ge)或硅锗(SiGe)基片。除了半导体基片部分之外，基片5还可以包括例如绝缘层，诸如SiO2或Si3N4。因而，术语基片还包括玻璃、塑料、陶瓷、玻璃上硅和蓝宝石上硅基片。术语基片因此通常被用来定义用于位于感兴趣的层或部分之下的层的元件。而且，基片5可以是其上形成层的任何其他基底，例如玻璃或金属层。因此，基片5可以是适合制造包括氧化物层(例如像氧化硅或TEOS)的深开口的任何材料。它可以形成在其他底层(包括基片和半导体以及导电层)的顶部。
参考图8，在该方法的这个阶段，使用本领域技术人员已知的平版印刷术把光致抗蚀剂层45的图案转印到硬掩模层40。
参考图7和图8，必须注意的是，硬掩模40的功能由光致抗蚀剂层45取代。在该情况下，光致抗蚀剂层45由此作为掩模层40用于稍后工艺步骤中的各向异性蚀刻。
然而，为了具有明确的微小结构，最好是使用硬掩模。而且，光致抗蚀剂可能会干扰蚀刻处理，这使得形状控制稍微有些困难，因为光致抗蚀剂是聚合物的来源。各向异性的干法蚀刻是本领域技术人员公知的技术。
参考图9，在该方法的这个阶段，通过各向异性的干法蚀刻，在掩模层40的掩模之下的开口10、30和沟道20的位置处形成沟槽11、21和31。
参考图10，在该方法的这个阶段，沟道20位置处的沟槽21被密封，这对于位于第一开口10处的沟槽11与位于第二开口30处的沟槽31的隔离是必不可少的。在该示例中，通过在位于第一开口10、第二开口30和沟道20处的沟槽11、21和31的所有侧壁上保形沉积密封层50，完成密封。该密封层50可以是电介质，在此情况下它还提供了位于开口10、30处的沟槽11、31的电绝缘。一旦沉积的密封层50的厚度大于沟道宽度WC(图2)的一半，将密封位于沟道20处的沟槽21。保形沉积是本领域技术人员公知的技术。关于该技术的更多信息例如可以在下面的教科书中找到：S.Wolf与R.N.Tauber所著的“Silicon processing for the VLSI era，process technology”，Volume 1，page 185。
参考图11，在该方法的这一阶段，通过在基片5上对电介质材料60执行非保形沉积来密封第二开口30，从而填充位于第二开口30处的沟槽31。将第一开口10的面积选择成足够小到使得非保形沉积步骤将封闭了位于基片5表面处的第一开口10。另一方面，选择足够大的第二开口30的面积，从而填充位于第二开口30处的沟槽31，不考虑由于非保形沉积所引起的电介质材料60的任何可能的突出(在面积很小时这会阻碍对第二开口30的填充)。非保形沉积是本领域技术人员公知的技术。关于该技术的更多信息例如可以在下面的教科书中找到：S.Wolf与R.N.Tauber所著的“Silicon processing forthe VLSI era，process technology”，Volume 1，page 185。
参考图12，在该方法的这一阶段，通过化学机械抛光去除在基片5上沿其表面延伸的任何多余的电介质材料60。该步骤随后将重新打开第一开口10。优选地，通过CMP并没有完全去除多余的电介质材料60，因为残渣会落入第一开口10。优选地是，在重新打开第一开口10之前停止CMP，其后可以使用干法蚀刻步骤来完成对在基片5表面上延伸的多余材料60的去除。
在图12中提到的阶段之后，用导电材料填充位于第一开口10处的沟槽11，用于形成通孔(未示出)。用于这些通孔的可能的导电材料的示例是掺杂的多晶硅(Si)、钨(W)和铜(Cu)。在本专利申请中，术语通孔假定解释为“通道”以及“触点”。
图11和图12中所示方法的一个替代方法是，不使用非保形沉积以电介质材料60填充位于第二开口30处的沟槽31，而使用导电材料(例如金属或金属合成物)同时填充位于第一开口10处的沟槽11和位于第二开口30处的沟槽31，其后执行金属CMP。该方法的替代实施例节省了一个处理步骤。在该发明中，词语“金属”被定义为是一特定金属或者多个金属层组合，其中例如一个层或几层可以作为粘合促进剂和/或扩散抑制剂。具有极好的填充特性的有利金属是钨(W)。填充位于第一开口10处的沟槽11和位于第二开口30处的沟槽31两者的益处在于具有邻近精细尺寸的通孔(位于第一开口10处的沟槽11中)的特大通孔(位于第二开口处的沟槽31中)。这种特大通孔可以服务于各种不同的应用。
首先，特大通孔可以用作导热沟道。其次，特大通孔可以用于承载大电流，例如作为通过基片的电源线。第三个应用是使用特大通孔作为用于RF应用的低阻通孔。在此情况下，在使用两步阻挡沉积制造特大通孔的方法中可能是有吸引力的，首先在位于开口10、20、30(密封位于沟道20处的沟槽)处的沟槽中沉积(同前)薄的阻挡层，其次在位于第二开口30处的沟槽中沉积较厚的阻挡层，从而为稍后将形成的位于第二开口处的沟槽中的特大通孔提供减小的寄生电容。另一应用是使用特大通孔作为用于通过基片中的其他通孔的信号的电屏蔽。在提供导电材料从而填充第二开口30处的沟槽31并且覆盖基片的情况下，根据本发明的方法优选地包括化学机械抛光步骤来去除多余的导电材料。
在基片5中已经制造出基本上通过基片5延伸的通孔之后，本领域技术人员可以采用传统技术来制造通过基片的通孔。这样的方法可以例如像：
使用粘合层在包括通孔的基片表面上提供临时支撑基片；
从使得通孔底部暴露的背面使得基片变薄，例如使用研磨或者蚀刻步骤或者两者的结合进行变薄操作；以及
在基片的背面提供到通孔的互连结构，该步骤例如包括子步骤：沉积阻挡层，在阻挡层上沉积种子层，并且随后在背面上执行镀铜用于电连接到通孔。
可以在另一后端处理的最后执行该方法，其中在基片表面上制造互连层(包括导线的层叠电介质层)。在该情况下，临时支撑基片提供在层叠层的顶部，例如该方法的最后步骤可以包括更多的步骤从而在基片的背面上制造更复杂的互连结构。
本发明因此提供了一种在基片中制造开口的方法，该方法包括步骤：
在基片的表面上提供掩模层；
在掩模层中形成第一开口、第二开口以及在第一开口与第二开口之间的沟道，该沟道将第一开口与第二开口相连接，第二开口的面积大于第一开口的面积；
通过各向异性干法蚀刻，在掩模层的掩模下，在基片上的第一开口、第二开口和沟道处提供沟槽；以及
密封位于沟道处的沟槽。
根据本发明的方法能够使用干法蚀刻实现小的(宽度＜～1μm)、高密度且较深(深度＞～50μm)的通过(硅)基片的开口。本发明还能够使用中等密度但是非常深(未变薄的晶片的深度可以是700μm的量级)的沟槽以及实现使得外围和/或表面背面连接的通孔。
本发明还提供一种在基片中制造通孔的方法，其包括上述步骤，其中在密封位于沟道处的沟槽的步骤之后，用导电材料填充位于第一开口处的沟槽，以便形成通孔。
通过如此操作，形成适合用作通过基片的通孔的通孔，因为它们的高纵横比可以很高。在厚基片的情况下尤其有利，因为处理问题，所以可能是优选地。
本发明还提供一种在其基片中包括通孔的半导体器件，该通孔是由根据本发明的方法制造的，该半导体器件还包括集成在其中的电路，该通孔为通过基片的通孔。根据本发明的方法所获得的半导体器件非常适合用于具有厚基片的三维集成电路中，因为本发明能制造高纵横比的通过基片的通孔，其可以用作垂直互连结构。
本发明所获得的半导体器件还非常适合用于需要与背面相接触(因为针对集成电路所选择的封装而可能需要)的半导体器件。
本发明还涉及包括半导体器件层叠的三维集成电路，其中通过至少一个通过基片的通孔将半导体器件上的电路互连。这样的三维集成电路非常受益于根据本发明的方法，因为本发明能在层叠的半导体器件之间实现高密度高纵横比的垂直互连结构。
针对特定实施例并参考某些附图描述了本发明，但是本发明并非限制于此，而仅由权利要求所限定。权利要求中的任何参考符号不应当解释为对保护范围的限制。所述的附图仅是示意性的而非限制性的。在附图中，出于描述的目的，有些元件的尺寸可能被放大并且可能没有按比例绘制。在本说明书和权利要求中使用的术语“包括”，它并不排除其他的元件或步骤。在指代单个名词时使用的不定冠词或定冠词，例如“一”或“一个”以及“该”，除非其他特别声明，包括该名词的复数的情况。
而且，在说明书和权利要求书中的术语第一、第二、第三等用于区别相同的元件，而并非必须用于描述连续或按时间顺序。应该理解的是，所使用的术语在适当的情况下是可互换的，并且在此所述的本发明的实施例能够按照在此描述或示例示出的顺序之外的其他顺序来操作。

Claims (17)

1.一种在基片(5)中制造开口的方法，所述方法包括步骤：
在基片(5)的表面上提供掩模层(40)；
在掩模层(40)中形成第一开口(10)、第二开口(30)和在第一开口(10)与第二开口(30)之间的沟道(20)，所述沟道(20)连接第一开口(10)和第二开口(30)，所述第二开口(30)的面积(A2)大于第一开口(10)的面积(A1)；
通过各向异性干法蚀刻，在掩模层(40)的掩模下，在基片(5)上的第一开口(10)、第二开口(30)和沟道(20)处提供沟槽(11、21、31)；以及
通过在位于沟道处的沟槽中沉积材料来密封位于沟道(20)处的沟槽(21)，以便将第一开口与第二开口隔离。
2.如权利要求1所述的方法，其中形成具有最小沟道宽度(WC)的沟道(20)，所述最小沟道宽度(WC)被选择为小于第一开口(10)的最小宽度(W1)，所述最小沟道宽度(WC)被定义为平行于表面并且垂直于沟道(20)所测量到的最小尺寸，所述第一开口(10)的最小宽度(W1)被定义为在平行于表面的任意方向上所测量到的第一开口(10)的最小尺寸。
3.如权利要求2所述的方法，其中沉积材料的步骤包括在基片(5)上和沟槽(11、21、31)的所有侧壁上采用保形方式沉积密封层(50)。
4.如权利要求3所述的方法，其中密封层(50)是电介质。
5.如权利要求1所述的方法，其中形成在第一开口(10)处的沟槽(11)的纵横比大于50。
6.如权利要求1所述的方法，其中在掩模层(40)中形成开口(10、20、30)的步骤中，在掩模层(40)中形成另一开口(110)以及在所述另一开口(110)与第二开口(30)之间的另一沟道(120)，所述另一沟道(120)连接所述另一开口(110)和所述第二开口(30)，所述第二开口(30)的面积(A2)大于所述另一开口(110)的面积。
7.如权利要求6所述的方法，其中在所述基片(5)上中形成沟槽(11、21、31)的步骤中，在所述另一开口(110)和所述另一沟道(120)处形成另外的沟槽。
8.一种在基片(5)中制造通孔的方法，包括如权利要求1到7之一所述的方法，其中在密封位于沟道(20)处的沟槽(21)的步骤之后，用导电材料填充位于第一开口(10)处的沟槽(11)，以便形成所述通孔。
9.如权利要求8所述的方法，其中用于填充位于第一开口(10)处的沟槽的导电材料包括金属。
10.如权利要求9所述的方法，其中所述金属包括钨。
11.如权利要求8所述的方法，其中在形成沟槽之后密封位于第二开口(30)处的沟槽(31)。
12.如权利要求11所述的方法，其中密封位于第二开口(30)处的沟槽(31)的步骤包括填充位于第二开口(30)处的沟槽(31)。
13.如权利要求12所述的方法，其中通过在基片(5)上采用非保形方式沉积电介质材料(60)来完成对位于第二开口(30)处的沟槽(31)的填充，使得电介质材料填充位于第二开口(30)处的沟槽(31)并且覆盖基片(5)。
14.如权利要求12所述的方法，其中用导电材料填充位于第二开口(30)处的沟槽(31)。
15.如权利要求14所述的方法，其中在填充位于第一开口(10)处的沟槽(11)的同时填充位于第二开口(30)处的沟槽(31)。
16.一种在其基片(5)中包括通孔的半导体器件，通过权利要求8到15之一所述的方法制造所述通孔，所述半导体器件还包括集成在其中的电路，所述通孔是通过基片(5)的通孔。
17.一种包括如权利要求16所述的半导体器件的层叠的三维集成电路，其中通过至少一个通过基片(5)的通孔来互连半导体器件上的电路。
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