CN111261574A - 一种半导体结构及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制作方法，该制作方法包括以下步骤：提供一基底；形成粘附层于基底上；引入远程等离子体对粘附层表面进行预处理以去除粘附层表面的氧化层，远程等离子体中包含N自由基和H自由基；形成钨层于粘附层表面。本发明的半导体结构及其制作方法在钨层沉积工艺中引入包含N自由基和H自由基的远程等离子体，在钨沉积前预处理粘附层的表面，以在H自由基和N自由基的作用下除去粘附层表面的氧化层，这样可有效促进W成核，减少成核孵化时间；另外，可有效减少钨层剥离问题和空隙出现的机率；第三，可有效减少接触电阻，改善器件的良率。

Description

一种半导体结构及其制作方法
技术领域
本发明属于集成电路技术领域，涉及一种半导体结构及其制作方法。
背景技术
钨(W)具有低的电阻率、抗电子迁移能力强、熔点高等优点，且使用钨化学气相沉积(简称W CVD)工艺沉积的薄膜填洞能力优异，故在集成电路中广泛用作接触孔(Contact)或通孔(Via)，用于金属互连。
目前W CVD主要由WF6与H2或SiH4反应形成W薄膜，但WF6易与硅基底或Ti反应，且WCVD沉积的W薄膜很难在绝缘层上生长，故通常在沉积W前，先沉积一层阻挡层/粘附层一方面可阻挡WF6的侵蚀，另一方面可防止W剥离(peeling)问题。W常见的阻挡层/粘附层为TiN。
传统的接触孔和通孔的填充分为两步：1.阻挡层/粘附层TiN沉积；2.在阻挡层/粘附层TiN表面直接沉积W薄膜。其中，阻挡层/粘附层TiN和W的沉积是在两个机台完成的，而在机台间传送过程中，阻挡层/粘附层TiN由于接触大气会被氧化，在其表面形成氧化层。氧化层的出现：第一，抑制W成核，造成成核速率不一致，易形成间隙(void)；第二，造成W薄膜粘附性下降，形成W剥离问题(W peeling issue)，造成良率的下降；第三，增加接触电阻，造成信号的RC延迟。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有的半导体结构中钨层中的易形成间隙，容易导致剥离，造成良率的下降，并增加接触电阻，造成信号的RC延迟。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：
提供一基底；
形成粘附层于所述基底上；
引入远程等离子体对所述粘附层表面进行预处理以去除所述粘附层表面的氧化层，所述远程等离子体中包含N自由基和H自由基；
形成钨层于所述粘附层表面。
可选地，所述基底包括导电层及形成于所述导电层上的绝缘层，所述绝缘层中具有通孔以暴露出所述导电层，所述粘附层被覆于所述绝缘层的上表面、所述通孔的侧壁及所述导电层的暴露表面。
可选地，所述粘附层的材质包括TiN，或者包括TiN与Ti的组合物，所述氧化层的材质包括氧化钛，所述粘附层的厚度范围是2～20nm。
可选地，所述预处理的时间范围是10～60s，压力范围是2～100Torr，温度范围是200～500℃，NH3的流量范围是500～5000sccm。
可选地，所述预处理使用的气体包含NH3、肼及肼的衍生物中的至少一种，或者包含NH3与H2的混合物。
可选地，形成所述钨层包括以下步骤：
形成浸润层于所述粘附层表面；
形成成核层于所述浸润层表面；
形成钨主体层于所述成核层表面。
可选地，所述浸润层的厚度范围是0.1～5nm，所述成核层的厚度范围是2～10nm，所述钨主体层的厚度范围是20～100nm。
可选地，形成所述浸润层所采用的工艺气体包含SiH4及B2H6中的至少一种，并包含WF6，形成所述成核层所采用的工艺气体包含SiH4及B2H6中的至少一种，并包含WF6，形成所述钨主体层所采用的工艺气体包含H2及WF6。
本发明还提供一种半导体结构，包括：
基底；
远程等离子体预处理粘附层，形成于所述基底上，所述远程等离子体中包含N自由基和H自由基；
钨层，形成于所述粘附层表面。
可选地，所述粘附层在预处理过程中使用的气体包含NH3、肼及肼的衍生物中的至少一种，或者包含NH3与H2的混合物。
如上所述，本发明的半导体结构及其制作方法在钨层沉积工艺中引入包含N自由基和H自由基的远程等离子体(RPS)，在钨沉积前预处理粘附层的表面，以在H自由基和N自由基的作用下除去粘附层表面的氧化层，这样可有效促进W成核，减少成核孵化时间；另外，可有效减少钨层剥离问题和空隙出现的机率；第三，可有效减少接触电阻，改善器件的良率。
附图说明
图1显示为在基底上形成粘附层的示意图。
图2显示为在粘附层上形成浸润层的示意图。
图3显示为在浸润层上形成成核层的示意图。
图4显示为在成核层上形成钨主体层的示意图。
图5显示为本发明的半导体结构的制作方法的工艺流程图。
图6显示为本发明的半导体结构的制作方法提供一基底的示意图。
图7显示为本发明的半导体结构的制作方法形成粘附层于所述基底上的示意图。
图8显示为本发明的半导体结构的制作方法引入远程等离子体对所述粘附层表面进行预处理以去除所述粘附层表面的氧化层的示意图。
图9显示为本发明的半导体结构的制作方法形成浸润层于所述粘附层表面的示意图。
图10显示为本发明的半导体结构的制作方法形成成核层于所述浸润层表面的示意图。
图11显示为本发明的半导体结构的制作方法形成钨主体层于所述成核层表面的示意图。
元件标号说明
101 导电层
102 绝缘层
103 粘附层
104 氧化层
105 浸润层
106 成核层
107 钨主体层
201 导电层
202 绝缘层
203 通孔
204 粘附层
205 氧化层
206 浸润层
207 成核层
208 钨主体层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的半导体结构的制作方法适用于任何需要形成钨层的器件，所述钨层可形成于平面，或填充于接触孔或通孔中。所述半导体结构可以是但不限于半导体储存器组件，所述半导体的制作方法可涉及内存组件装置构造流程，利用晶体管控制数位信号储存，可应用于动态随机存取内存(英文：Dynamic Random Access Memory，简称DRAM)。
如图1至图4所示，显示为一种半导体结构的形成方法各步骤所呈现的剖面结构示意图其中，图1显示为在基底上形成粘附层103的示意图，所述粘附层103一方面用于加强后续形成的钨层与所述基底之间的结合力，另一方面可作为扩散阻挡层。作为示例，所述基底包括导电层101及形成于导电层101上的绝缘层102，所述粘附层103形成于所述基底上之后由于接触大气，表面被氧化得到氧化层104。
图2至图4显示为采用W CVD工艺在所述粘附层103上沉积W层的示意图，该W CVD工艺主要分为三步：第一步使用SiH4或B2H6，并使用WF6对晶圆进行较长时间浸润(soak)，促进W成核；第二步使用SiH4或B2H6还原WF6沉积W成核(nucleation)层；第三步利用H2还原WF6沉积W主体(bulk)层。其中，图2显示为在所述粘附层103上形成浸润层105的示意图，图3显示为在所述浸润层上105形成成核层106的示意图，图4显示为在成核层上形成钨主体层的示意图。由于所述粘附层103表面具有氧化层，直接在粘附层表面沉积钨层会抑制W成核，造成成核速率不一致，易形成间隙，造成W薄膜粘附性下降，容易形成W剥离问题，造成良率的下降，并增加接触电阻，造成信号的RC延迟。作为示例，图2、图3及图4中均采用爆炸图形示出了缺陷的位置。
实施例一
本实施例中提供一种半导体结构的制作方法，请参阅图5，显示为该制作方法的工艺流程图。
如图6所示，提供一基底。作为示例，所述基底包括导电层201及形成于所述导电层201上的绝缘层202，所述绝缘层202中具有通孔203以暴露出所述导电层201。所述导电层201的材质包括但不限于硅化钴(CoSix)、钨(W)、铜(Cu)中的至少一种。所述绝缘层的材质包括但不限于二氧化硅。所述通孔203的宽度范围是20～200nm，高度范围是40～400nm。本实施例中，所述基底为晶圆级。
如图7所示，形成粘附层204于所述基底上。本实施例中，所述粘附层204被覆于所述绝缘层202的上表面、所述通孔203的侧壁及所述导电层201的暴露表面。
作为示例，所述粘附层204的厚度范围是2～20nm，所述粘附层204的材质包括TiN，或者包括TiN与Ti的组合物，例如，所述粘附层204包含Ti层与TiN层，或者所述粘附层204仅包含TiN层。所述粘附层204一方面用于加强后续形成的钨层与所述基底之间的结合力，另一方面可作为扩散阻挡层。
需要指出的是，所述粘附层204形成之后，当所述基底在机台间传送过程中，所述粘附层103由于接触大气，表面被氧化得到氧化层205。本实施例中，所述氧化层的材质包括氧化钛(TiOx)。
如图8所示，引入远程等离子体对所述粘附层204表面进行预处理以去除所述粘附层表面的氧化层，所述远程等离子体中包含N自由基和H自由基。远程等离子体(remoteplasma，简称RPS)，意指等离子体电离区与等离子体加工区(产生沉积、刻蚀、表面改性等过程的固体表面)之间的距离远。这种选择是为了获得更好的空间均匀性或者更适宜的离子、中性成分比例，不同自由基比例，以期获得更好的等离子体处理效果。远程等离子是相对于直接法来说的，简单说起来就是，利用等离子源在反应区之外合成等离子体，然后利用气流、电场、磁场等将等离子体引入反应区。
本实施例中，所述预处理使用的气体包含NH3。具体的，使用远程NH3等离子体对晶圆的表面预处理10～60s，之后吹扫(purge)1～5s，其中NH3流量范围为500～5000sccm，压力为2～100torr，温度为200～500℃。在预处理过程中，所述粘附层204表面的所述氧化层205在氢自由基(H*)和氮自由基(N*)的作用下被去除。反应化学式如下：
TiOx+N*→TiN+x/2O2
TiOx+2x H*→x H2O+Ti
Ti+N*→TiN
需要指出的是，W沉积前预处理气体并不限于NH3，所述预处理使用的气体可包含NH3、肼及肼的衍生物中的至少一种，或者包含NH3与H2的混合物。其中，肼或肼的衍生物去除氧化层的原理是因为肼及其衍生物的远程等离子体中也具有H自由基和N自由基。
如图9至图11所示，形成钨层于所述粘附层204表面，钨层的形成工艺可采用化学气相沉积法。作为示例，形成所述钨层包括以下步骤：
如图9所示，形成浸润层206于所述粘附层204表面。所述浸润层206是小晶核且不连续的钨膜，所述浸润层206的厚度范围是0.1～5nm。具体的，通入SiH4或者B2H6时间为5～20s，之后吹扫1～5s；通入WF6时间为0.2～5s，之后吹扫1～10s，所用载气为氩气(Ar)。
如图10所示，形成成核层207于所述浸润层206表面。所述成核层207是晶粒细小且连续且含有较多杂质的钨膜，所述成核层207的厚度范围是2～10nm。具体的，使用SiH4或B2H6和WF6以脉冲的方式流进腔体沉积W成核层，每个循环(cycle)中通入SiH4或B2H6时间1～5s，吹扫SiH4或B2H6时间1～10s，通入WF6时间0.2～5s，吹扫WF6时间1～10s，循环个数为2～16。其中，工艺中B2H6流量范围是100～600sccm，SiH4流量范围是100～500sccm，WF6流量范围为100～500sccm，压力范围是20～60Torr，温度范围是200～500℃，载气包含Ar。
如图11所示，形成钨主体层208于所述成核层207表面。所述钨主体层208是纯度较高的钨金属，所述钨主体层的厚度范围是20～100nm。具体的，在腔体中持续通入H2和WF6，使用H2还原WF6进行W主体层的沉积，其中WF6流量范围是100～500sccm，H2流量范围是1000～6000sccm，压力范围是20～60torr，温度为200～500℃，载气包含Ar。
至此，形成包含钨层的半导体结构，后续可根据需要采用平坦化工艺去除所述通孔外多余的钨层。本实施例的半导体结构的制作方法在钨层沉积工艺中引入包含H自由基和N自由基的远程等离子体(RPS)，在钨沉积前预处理粘附层的表面，以在H自由基和N自由基的作用下除去粘附层表面的氧化层，这样可有效促进W成核，减少成核孵化时间；另外，可有效减少钨层剥离问题和空隙出现的机率；第三，可有效减少接触电阻，改善器件的良率。
实施例二
本实施例中提供一种半导体结构，请参阅图11，显示为该半导体结构的剖面结构示意图，包括基底，远程等离子体预处理粘附层及钨层，其中，所述粘附层204形成于所述基底上，所述钨层形成于所述粘附层204表面，所述远程等离子体中包含N自由基和H自由基。
作为示例，所述基底包括导电层201及形成于所述导电层201上的绝缘层202，所述绝缘层202中具有通孔以暴露出所述导电层201。所述导电层201的材质包括但不限于硅化钴(CoSix)、钨(W)、铜(Cu)中的至少一种。所述绝缘层的材质包括但不限于二氧化硅。所述通孔203的宽度范围是20～200nm，高度范围是40～400nm。
作为示例，所述粘附层204的厚度范围是2～20nm，所述粘附层204的材质包括TiN，或者包括TiN与Ti的组合物，例如，所述粘附层204包含Ti层与TiN层，或者所述粘附层204仅包含TiN层。所述粘附层204一方面用于加强后续形成的钨层与所述基底之间的结合力，另一方面可作为扩散阻挡层。
作为示例，所述钨层自下而上依次包括浸润层206、成核层207及钨主体层208。
具体的，所述粘附层在预处理过程中使用的气体包含NH3、肼及肼的衍生物中的至少一种，或者包含NH3与H2的混合物。使得所述粘附层204与所述钨层的界面之间无氧化层，可有效促进W成核，减少成核孵化时间，可有效减少钨层剥离问题和空隙出现的机率，并可有效减少接触电阻，改善器件的良率。
综上所述，本发明的半导体结构及其制作方法在钨层沉积工艺中引入包含N自由基和H自由基的远程等离子体(RPS)，在钨沉积前预处理粘附层的表面，以在H自由基和N自由基的作用下除去粘附层表面的氧化层，这样可有效促进W成核，减少成核孵化时间；另外，可有效减少钨层剥离问题和空隙出现的机率；第三，可有效减少接触电阻，改善器件的良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一基底；
形成粘附层于所述基底上；
引入远程等离子体对所述粘附层表面进行预处理以去除所述粘附层表面的氧化层，所述远程等离子体中包含N自由基和H自由基；
形成钨层于所述粘附层表面。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述基底包括导电层及形成于所述导电层上的绝缘层，所述绝缘层中具有通孔以暴露出所述导电层，所述粘附层被覆于所述绝缘层的上表面、所述通孔的侧壁及所述导电层的暴露表面。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述粘附层的材质包括TiN，或者包括TiN与Ti的组合物，所述氧化层的材质包括氧化钛，所述粘附层的厚度范围是2～20nm。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述预处理的时间范围是10～60s，压力范围是2～100Torr，温度范围是200～500℃，NH3的流量范围是500～5000sccm。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述预处理使用的气体包含NH3、肼及肼的衍生物中的至少一种，或者包含NH3与H2的混合物。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述钨层包括以下步骤：
形成浸润层于所述粘附层表面；
形成成核层于所述浸润层表面；
形成钨主体层于所述成核层表面。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于：所述浸润层的厚度范围是0.1～5nm，所述成核层的厚度范围是2～10nm，所述钨主体层的厚度范围是20～100nm。
8.根据权利要求6所述的半导体结构的制作方法，其特征在于：形成所述浸润层所采用的工艺气体包含SiH4及B2H6中的至少一种，并包含WF6，形成所述成核层所采用的工艺气体包含SiH4及B2H6中的至少一种，并包含WF6，形成所述钨主体层所采用的工艺气体包含H2及WF6。
9.一种半导体结构，其特征在于，包括：
基底；
远程等离子体预处理粘附层，形成于所述基底上，所述远程等离子体中包含N自由基和H自由基；
钨层，形成于所述粘附层表面。
10.根据权利要求9所述的半导体结构，其特征在于：所述粘附层在预处理过程中使用的气体包含NH3、肼及肼的衍生物中的至少一种，或者包含NH3与H2的混合物。
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