JPH10189734A - 半導体素子の金属配線形成方法 - Google Patents
半導体素子の金属配線形成方法Info
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- JPH10189734A JPH10189734A JP9347616A JP34761697A JPH10189734A JP H10189734 A JPH10189734 A JP H10189734A JP 9347616 A JP9347616 A JP 9347616A JP 34761697 A JP34761697 A JP 34761697A JP H10189734 A JPH10189734 A JP H10189734A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- C—CHEMISTRY; METALLURGY
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
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- C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/56—After-treatment
Abstract
(57)【要約】
【課題】 工程を単純化し、かつ配線の信頼性を向上さ
せることができる半導体素子の金属配線形成方法を提供
する。 【解決手段】 下層配線層の上に形成させた絶縁層に接
続ホールを形成させ、その接続ホールに直接第１導電性
物質層からなるプラグを形成させ、そのプラグに低抵抗
処理を施し、その上に第２導電層からなる上層配線を形
成させたことを特徴とする。
せることができる半導体素子の金属配線形成方法を提供
する。 【解決手段】 下層配線層の上に形成させた絶縁層に接
続ホールを形成させ、その接続ホールに直接第１導電性
物質層からなるプラグを形成させ、そのプラグに低抵抗
処理を施し、その上に第２導電層からなる上層配線を形
成させたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の多層
配線に係り、特に、工程を単純化し、接続ホール内に形
成されるプラグを低抵抗として、配線の信頼性を向上さ
せるようにした半導体素子の金属配線形成方法に関す
る。
配線に係り、特に、工程を単純化し、接続ホール内に形
成されるプラグを低抵抗として、配線の信頼性を向上さ
せるようにした半導体素子の金属配線形成方法に関す
る。
【０００２】
【従来の技術】一般に、アルミニウムとその合金薄膜
は、電気伝導度が高く、乾式エッチングによるパターン
形成が容易で、シリコン酸化膜との接着性に優れるとと
もに、比較的に低コストであるため、半導体回路の配線
材料として広く使われてきた。しかし、集積回路の集積
度が増加するに伴い、素子のサイズが減少し、配線が微
細化・多層化されると、段差を有する部分や、コンタク
トホール、バイアなどの接続ホール内部のステップカバ
レージに問題が生じる。金属配線形成方法としてスパッ
タリングを用いると、前記のように段差を有する部分で
はシャドウ効果により部分的に配線膜の厚さが薄くな
り、特に縦横比が１以上である接続ホールでより一層ひ
どくなる。従って、このような物理的堆積方法の代わり
に、均一な厚さに配線膜を堆積できるＣＶＤ法が導入さ
れ、低圧ＣＶＤ法でタングステン膜を形成することによ
りステップカバレージを改善する研究が進んできた。し
かし、タングステン配線膜はアルミニウム配線膜に比べ
て比抵抗が２倍以上であるため、低抵抗とする必要があ
る配線膜として使用するには問題がある。
は、電気伝導度が高く、乾式エッチングによるパターン
形成が容易で、シリコン酸化膜との接着性に優れるとと
もに、比較的に低コストであるため、半導体回路の配線
材料として広く使われてきた。しかし、集積回路の集積
度が増加するに伴い、素子のサイズが減少し、配線が微
細化・多層化されると、段差を有する部分や、コンタク
トホール、バイアなどの接続ホール内部のステップカバ
レージに問題が生じる。金属配線形成方法としてスパッ
タリングを用いると、前記のように段差を有する部分で
はシャドウ効果により部分的に配線膜の厚さが薄くな
り、特に縦横比が１以上である接続ホールでより一層ひ
どくなる。従って、このような物理的堆積方法の代わり
に、均一な厚さに配線膜を堆積できるＣＶＤ法が導入さ
れ、低圧ＣＶＤ法でタングステン膜を形成することによ
りステップカバレージを改善する研究が進んできた。し
かし、タングステン配線膜はアルミニウム配線膜に比べ
て比抵抗が２倍以上であるため、低抵抗とする必要があ
る配線膜として使用するには問題がある。
【０００３】多層配線層とするためには、接続ホールに
プラグを形成しなければならない。そのプラグは、選択
ＣＶＤ法を用いて接続ホール内に露出された基板を介し
て選択的にタングステン膜を成長させることにより形成
する。また、ホール内にプラグを形成するための他の方
法としては、ホールを形成させた後、ホールを含む全面
にバリヤ金属膜や接着層を形成した後、タングステン膜
を堆積し、その堆積した厚さ以上にエッチバックするこ
とにより形成する方法もある。
プラグを形成しなければならない。そのプラグは、選択
ＣＶＤ法を用いて接続ホール内に露出された基板を介し
て選択的にタングステン膜を成長させることにより形成
する。また、ホール内にプラグを形成するための他の方
法としては、ホールを形成させた後、ホールを含む全面
にバリヤ金属膜や接着層を形成した後、タングステン膜
を堆積し、その堆積した厚さ以上にエッチバックするこ
とにより形成する方法もある。
【０００４】しかし、選択成長法においては絶縁膜上に
成長せず、ホールだけに成長させることは困難であり、
さらに、全面に堆積した後にエッチバックする方法にお
いては、高い縦横比を有する接続ホールに信頼性あるバ
リヤ層や接着層を形成しなければならない。そのために
は、コリメータやＣＶＤ法を利用して、接続ホールの底
面や側壁にタングステンの核生成が生じ得る最小の厚以
上にバリヤ層や接着をを形成することが大切である。一
方、接続ホールの深さは絶縁膜の平坦化の程度に従って
変わるため、接続ホールの表面とプラグの表面とは同じ
にならない。実質的にはプラグの表面がもっと低くな
る。
成長せず、ホールだけに成長させることは困難であり、
さらに、全面に堆積した後にエッチバックする方法にお
いては、高い縦横比を有する接続ホールに信頼性あるバ
リヤ層や接着層を形成しなければならない。そのために
は、コリメータやＣＶＤ法を利用して、接続ホールの底
面や側壁にタングステンの核生成が生じ得る最小の厚以
上にバリヤ層や接着をを形成することが大切である。一
方、接続ホールの深さは絶縁膜の平坦化の程度に従って
変わるため、接続ホールの表面とプラグの表面とは同じ
にならない。実質的にはプラグの表面がもっと低くな
る。
【０００５】さらにプラグを形成させる他の方法とし
て、アルミニウムリフロー技術がある。このアルミニウ
ムリフロー技術は、アルミニウムをスパッタリングで堆
積した後、基板の温度を５００℃程度に上昇させること
によりアルミニウム粒子の流動性を増加させて接続ホー
ルに流れ込むようにする技術である。そのため、熱処理
したり、高温でスパッタリングする必要がある。しか
し、この場合には、アルミニウムを堆積する前に、アル
ミニウムの接着性を高めるための下部層としてＴｉ、又
はＴｉＮ、又はこれらの積層膜を形成させる必要がある
が、これらの下部層はステップカバレージが悪く、その
表面状態が不良となることがある。これが原因になっ
て、接続ホール内にボイドが発生したり、接続ホールの
側面で断線が発生したりする。
て、アルミニウムリフロー技術がある。このアルミニウ
ムリフロー技術は、アルミニウムをスパッタリングで堆
積した後、基板の温度を５００℃程度に上昇させること
によりアルミニウム粒子の流動性を増加させて接続ホー
ルに流れ込むようにする技術である。そのため、熱処理
したり、高温でスパッタリングする必要がある。しか
し、この場合には、アルミニウムを堆積する前に、アル
ミニウムの接着性を高めるための下部層としてＴｉ、又
はＴｉＮ、又はこれらの積層膜を形成させる必要がある
が、これらの下部層はステップカバレージが悪く、その
表面状態が不良となることがある。これが原因になっ
て、接続ホール内にボイドが発生したり、接続ホールの
側面で断線が発生したりする。
【０００６】金属配線を形成する他の方法として、低抵
抗の導電性膜をＣＶＤ工程を用いて堆積する方法があ
る。それによって、接続ホールにおけるステップカバレ
ージを改善できる。即ち、Ａｌ、Ｃｕ、Ａｇなどの低抵
抗物質を使用する。アルミニウムの場合にはＤＭＡＨ
（Dimethylalumiumhydride）やＤＭＥＡＡ（Dimethylet
hylaminalane）のソースを用い、Ｃｕの場合には（ｈａ
ｆｃ）Ｃｕ（ＴＭＶＳ）などのソースを用いる。しか
し、上記の金属配線形成方法においては、ＣＶＤ薄膜の
表面の粗さが一般的に大きいため、０．５μｍ以下の細
い線幅に加工する場合には電導線の反射率が低いので非
常に不利であり、エレクトロ・マイグレーションなどの
信頼性が低下する。
抗の導電性膜をＣＶＤ工程を用いて堆積する方法があ
る。それによって、接続ホールにおけるステップカバレ
ージを改善できる。即ち、Ａｌ、Ｃｕ、Ａｇなどの低抵
抗物質を使用する。アルミニウムの場合にはＤＭＡＨ
（Dimethylalumiumhydride）やＤＭＥＡＡ（Dimethylet
hylaminalane）のソースを用い、Ｃｕの場合には（ｈａ
ｆｃ）Ｃｕ（ＴＭＶＳ）などのソースを用いる。しか
し、上記の金属配線形成方法においては、ＣＶＤ薄膜の
表面の粗さが一般的に大きいため、０．５μｍ以下の細
い線幅に加工する場合には電導線の反射率が低いので非
常に不利であり、エレクトロ・マイグレーションなどの
信頼性が低下する。
【０００７】以下、添付図面に基づいて従来の技術の半
導体素子の金属配線について説明する。図１は従来の半
導体素子の金属配線の工程断面図であり、図２は従来の
他の金属配線の工程断面図である。図１は、下層配線の
上に絶縁層を形成させ、その絶縁層の上に設ける上層配
線を下層配線と連結した構造をうるための工程である。
まず、図１（ａ）に示すように、半導体基板１上に下部
絶縁膜２を形成してその上に下層配線３を形成する。次
いで、下層配線３を含む全面に上部絶縁膜４を形成し、
その上部絶縁膜４を下層配線３が露出するように選択的
にエッチングして接続ホール５を形成する。
導体素子の金属配線について説明する。図１は従来の半
導体素子の金属配線の工程断面図であり、図２は従来の
他の金属配線の工程断面図である。図１は、下層配線の
上に絶縁層を形成させ、その絶縁層の上に設ける上層配
線を下層配線と連結した構造をうるための工程である。
まず、図１（ａ）に示すように、半導体基板１上に下部
絶縁膜２を形成してその上に下層配線３を形成する。次
いで、下層配線３を含む全面に上部絶縁膜４を形成し、
その上部絶縁膜４を下層配線３が露出するように選択的
にエッチングして接続ホール５を形成する。
【０００８】さらに、図１（ｂ）に示すように、上記露
出した下層配線３の表面及び接続ホール５の側面を含む
全面にバリヤ層６を形成する。次いで、バリヤ層６上に
第１導電性物質層７を形成し、その第１導電性物質層７
及びバリヤ層６をエッチバックして前記接続ホール５内
にプラグ８を形成する（図１ｃ）。上記したプラグ８を
形成するための第１導電性物質層７のエッチバック工程
は、段差が発生する領域で残留する物質を完全に除去す
るために、図示のようにオーバーエッチングをする。
出した下層配線３の表面及び接続ホール５の側面を含む
全面にバリヤ層６を形成する。次いで、バリヤ層６上に
第１導電性物質層７を形成し、その第１導電性物質層７
及びバリヤ層６をエッチバックして前記接続ホール５内
にプラグ８を形成する（図１ｃ）。上記したプラグ８を
形成するための第１導電性物質層７のエッチバック工程
は、段差が発生する領域で残留する物質を完全に除去す
るために、図示のようにオーバーエッチングをする。
【０００９】最後に、図１（ｄ）に示すように、プラグ
８の形成された接続ホール５を含む全面に第２導電性物
質層９を形成し、パターニングして上層配線を形成す
る。かくして、下層配線３と上層配線９とがプラグ８を
介して連結される。
８の形成された接続ホール５を含む全面に第２導電性物
質層９を形成し、パターニングして上層配線を形成す
る。かくして、下層配線３と上層配線９とがプラグ８を
介して連結される。
【００１０】そして、図２は、プラグの比抵抗を低くす
るために、プラグを形成しないで、上層配線を形成する
ときに同時に接続ホール内部を埋めるようにしたもので
ある。図２（ａ）に示すように、半導体基板１上に下部
絶縁膜２を形成し、その上に下層配線３を形成する。次
いで、下層配線３を含む全面に上部絶縁膜４を形成して
その上部絶縁膜４を下層配線３が露出するように選択的
にエッチングして接続ホール５を形成する。
るために、プラグを形成しないで、上層配線を形成する
ときに同時に接続ホール内部を埋めるようにしたもので
ある。図２（ａ）に示すように、半導体基板１上に下部
絶縁膜２を形成し、その上に下層配線３を形成する。次
いで、下層配線３を含む全面に上部絶縁膜４を形成して
その上部絶縁膜４を下層配線３が露出するように選択的
にエッチングして接続ホール５を形成する。
【００１１】そして、図２（ｂ）に示すように、露出し
た下層配線３の表面及び接続ホール５の側面を含む全面
にバリヤ層６を形成する。次いで、バリヤ層６上に接続
ホール５を埋るように導電性物質層７をＣＶＤ法で堆積
し、パターニングして上層配線を形成する。したがっ
て、プラグを形成しないで、ＣＶＤ工程で接続ホールを
埋めると同時に上層配線を形成するので、工程を単純化
できる。
た下層配線３の表面及び接続ホール５の側面を含む全面
にバリヤ層６を形成する。次いで、バリヤ層６上に接続
ホール５を埋るように導電性物質層７をＣＶＤ法で堆積
し、パターニングして上層配線を形成する。したがっ
て、プラグを形成しないで、ＣＶＤ工程で接続ホールを
埋めると同時に上層配線を形成するので、工程を単純化
できる。
【００１２】
【発明が解決しようとする課題】このような従来の技術
の半導体素子の金属配線の形成工程においては、次のよ
うな問題点があった。接続ホール部分での導電性物質層
のステップカバレージを改善するために、タングステン
の選択堆積又は全面堆積に続いてエッチバックしてプラ
グを形成する従来の技術の金属配線形成工程においては
次のような問題点があった。第１に、プラグの比抵抗が
５μΩ／cm以上と高いので、全面に核生成のためにＴ
ｉ、ＴｉＮ、ＴｉＷなどのようなバリヤ層または接着層
を形成しなければならない。第２に、そのバリヤ層を形
成するためには、接続ホールの底面や側面にタングステ
ンの核生成が生じ得る最小の厚さにすべきであるため、
コリメータやＣＶＤ工程を必要とする。
の半導体素子の金属配線の形成工程においては、次のよ
うな問題点があった。接続ホール部分での導電性物質層
のステップカバレージを改善するために、タングステン
の選択堆積又は全面堆積に続いてエッチバックしてプラ
グを形成する従来の技術の金属配線形成工程においては
次のような問題点があった。第１に、プラグの比抵抗が
５μΩ／cm以上と高いので、全面に核生成のためにＴ
ｉ、ＴｉＮ、ＴｉＷなどのようなバリヤ層または接着層
を形成しなければならない。第２に、そのバリヤ層を形
成するためには、接続ホールの底面や側面にタングステ
ンの核生成が生じ得る最小の厚さにすべきであるため、
コリメータやＣＶＤ工程を必要とする。
【００１３】そして、図２に示すように、接続ホール内
における比抵抗を低くするためにプラグを用いずに上層
配線を形成するとき同時に接続ホールを埋める場合にお
いては、ＣＶＤ工程で接続ホールの埋込と電導線の形成
とを同時にするが、この場合においては電導線の表面が
粗くなり、配線の信頼線を低下させる。本発明は、上記
のような従来の技術の金属配線の問題点を解決するため
に案出したもので、工程を単純化し、接続ホール内に形
成されるプラグを低抵抗とし、配線の信頼性を向上させ
ることができる半導体素子の金属配線形成方法を提供す
ることを目的とする。
における比抵抗を低くするためにプラグを用いずに上層
配線を形成するとき同時に接続ホールを埋める場合にお
いては、ＣＶＤ工程で接続ホールの埋込と電導線の形成
とを同時にするが、この場合においては電導線の表面が
粗くなり、配線の信頼線を低下させる。本発明は、上記
のような従来の技術の金属配線の問題点を解決するため
に案出したもので、工程を単純化し、接続ホール内に形
成されるプラグを低抵抗とし、配線の信頼性を向上させ
ることができる半導体素子の金属配線形成方法を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明は、下層配線層の
上に形成させた絶縁層に接続ホールを形成させ、その接
続ホールに直接第１導電性物質層からなるプラグを形成
させ、そのプラグに低抵抗処理を施し、その上に第２導
電層からなる上層配線を形成させたことを特徴とするも
のである。プラグは、プラズマを利用して第１導電性物
質を堆積し、その後異方性乾式エッチング工程でエッチ
バックしてプラグを形成するか、プラズマを利用して第
１導電性物質を堆積した後シリカなどの研磨剤とＨＮＯ
3 、ＨＯＣｌなどの添加剤とを含むスラリを利用してＣ
ＭＰ工程で形成する。プラグの低抵抗処理工程は、水
素、酸素、又はこれらの混合ガスを利用して３００〜５
００℃の温度での熱処理又はプラズマ処理工程で行う
か、Ｈ4Ｏ2をソースガスとして水素キャリヤガスを利用
してＭＯＣＶＤ装置内に導入させ、圧力を０．５〜５Ｔ
ｏｒｒ、流量を１００〜１０００ｓｃｃｍ、温度を１３
０〜１７０℃として実施する。第２導電性物質層は、ス
パッタリングなどの物理的堆積法で形成する。さらに、
プラグと第２導電性物質層との間に２つの物質層の反応
を押さえるためにバリヤ層を形成することが望ましい。
上に形成させた絶縁層に接続ホールを形成させ、その接
続ホールに直接第１導電性物質層からなるプラグを形成
させ、そのプラグに低抵抗処理を施し、その上に第２導
電層からなる上層配線を形成させたことを特徴とするも
のである。プラグは、プラズマを利用して第１導電性物
質を堆積し、その後異方性乾式エッチング工程でエッチ
バックしてプラグを形成するか、プラズマを利用して第
１導電性物質を堆積した後シリカなどの研磨剤とＨＮＯ
3 、ＨＯＣｌなどの添加剤とを含むスラリを利用してＣ
ＭＰ工程で形成する。プラグの低抵抗処理工程は、水
素、酸素、又はこれらの混合ガスを利用して３００〜５
００℃の温度での熱処理又はプラズマ処理工程で行う
か、Ｈ4Ｏ2をソースガスとして水素キャリヤガスを利用
してＭＯＣＶＤ装置内に導入させ、圧力を０．５〜５Ｔ
ｏｒｒ、流量を１００〜１０００ｓｃｃｍ、温度を１３
０〜１７０℃として実施する。第２導電性物質層は、ス
パッタリングなどの物理的堆積法で形成する。さらに、
プラグと第２導電性物質層との間に２つの物質層の反応
を押さえるためにバリヤ層を形成することが望ましい。
【００１５】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体素子の金属配線形成方法について詳細に
説明する。図３、４は、本実施形態の半導体素子の金属
配線の工程断面図である。本実施形態は、高い縦横比を
有する接続ホールに導電性物質のプラグを形成する工程
において、ステップカバレージを改善し、工程を単純化
し、プラグの比抵抗を低くしたものである。まず、図３
（ａ）に示すように、素子領域等を形成した半導体基板
３０上に下部絶縁膜３１を形成し、その上に下層配線３
２を形成する。次いで、下層配線３２を含む全面に上部
絶縁膜３３を形成し、下層配線３２の一部が露出するよ
うに選択的にエッチングして接続ホール３４を形成す
る。
施形態の半導体素子の金属配線形成方法について詳細に
説明する。図３、４は、本実施形態の半導体素子の金属
配線の工程断面図である。本実施形態は、高い縦横比を
有する接続ホールに導電性物質のプラグを形成する工程
において、ステップカバレージを改善し、工程を単純化
し、プラグの比抵抗を低くしたものである。まず、図３
（ａ）に示すように、素子領域等を形成した半導体基板
３０上に下部絶縁膜３１を形成し、その上に下層配線３
２を形成する。次いで、下層配線３２を含む全面に上部
絶縁膜３３を形成し、下層配線３２の一部が露出するよ
うに選択的にエッチングして接続ホール３４を形成す
る。
【００１６】そして、図３（ｂ）に示すように、接続ホ
ール３４で露出した下層配線３２を含む全面にプラズマ
を用いて第１導電性物質層３５ａを形成する。この際、
プラズマ電圧は５〜１５Ｗになるようにし、プラズマは
キャリヤガスのプラズマまたはソースガスのプラズマを
利用する。この第１導電性物質層３５ａとしてＡｌを使
用する場合には、ＭＯＣＶＤ装置を利用してＣＶＤ工程
で接続ホール３４内および上部絶縁膜３３の上にＡｌ膜
を形成する。その際、ＤＭＡＨまたはＤＭＥＡＡなどの
有機金属化合物ソースを使用する。好ましくは、ＤＭＥ
ＡＡ(Dimethylethylamine alane)、即ち［（ＣＨ3）
2（ＣＨ3ＣＨ2）Ｎ］ＡｌＨ3をバブラ(bubbler)による
水素キャリヤガスを利用してＭＯＣＶＤ装置内に導入さ
せ、圧力を０．５〜５Ｔｏｒｒ、流量を１００〜１００
０ｓｃｃｍ、温度を１３０〜１７０℃として形成する。
一方、第１導電性物質層３５ａを形成するための物質層
としてＣｕを使用する場合には、ソースガスに（ｈｆａ
ｃ）Ｃｕ（ＴＭＶＳ）(hexafluroacetylacetonate Cu t
rimethylvinylsilane)のような液体ソースやＣｕ（ｈｆ
ａｃ）２などのような固体ソースを利用して、ＭＯＣＶ
Ｄで形成する。この際、堆積する温度は１００〜２００
℃とし、その厚さは１０００〜２０００Åとする。
ール３４で露出した下層配線３２を含む全面にプラズマ
を用いて第１導電性物質層３５ａを形成する。この際、
プラズマ電圧は５〜１５Ｗになるようにし、プラズマは
キャリヤガスのプラズマまたはソースガスのプラズマを
利用する。この第１導電性物質層３５ａとしてＡｌを使
用する場合には、ＭＯＣＶＤ装置を利用してＣＶＤ工程
で接続ホール３４内および上部絶縁膜３３の上にＡｌ膜
を形成する。その際、ＤＭＡＨまたはＤＭＥＡＡなどの
有機金属化合物ソースを使用する。好ましくは、ＤＭＥ
ＡＡ(Dimethylethylamine alane)、即ち［（ＣＨ3）
2（ＣＨ3ＣＨ2）Ｎ］ＡｌＨ3をバブラ(bubbler)による
水素キャリヤガスを利用してＭＯＣＶＤ装置内に導入さ
せ、圧力を０．５〜５Ｔｏｒｒ、流量を１００〜１００
０ｓｃｃｍ、温度を１３０〜１７０℃として形成する。
一方、第１導電性物質層３５ａを形成するための物質層
としてＣｕを使用する場合には、ソースガスに（ｈｆａ
ｃ）Ｃｕ（ＴＭＶＳ）(hexafluroacetylacetonate Cu t
rimethylvinylsilane)のような液体ソースやＣｕ（ｈｆ
ａｃ）２などのような固体ソースを利用して、ＭＯＣＶ
Ｄで形成する。この際、堆積する温度は１００〜２００
℃とし、その厚さは１０００〜２０００Åとする。
【００１７】次いで、図４（ｃ）に示すように、上記第
１導電性物質層３５ａをエッチバックして接続ホール３
４を実質的に埋めるプラグ３５ｂを形成する。このと
き、第１導電性物質層３５ａの主成分がアルミニウムの
場合には、Ｃｌ2 などを含んだガスのプラズマを用いて
異方性乾式エッチング工程でエッチバックする。プラグ
３５ｂで発生するリセスを防止するために化学機械的研
磨（ＣＭＰ）工程を利用してもよい。ＣＭＰ工程を利用
する場合は、シリカなどの研磨剤や、ＨＮＯ3 、ＨＯＣ
ｌなどの添加剤を含むスラリを使用する。
１導電性物質層３５ａをエッチバックして接続ホール３
４を実質的に埋めるプラグ３５ｂを形成する。このと
き、第１導電性物質層３５ａの主成分がアルミニウムの
場合には、Ｃｌ2 などを含んだガスのプラズマを用いて
異方性乾式エッチング工程でエッチバックする。プラグ
３５ｂで発生するリセスを防止するために化学機械的研
磨（ＣＭＰ）工程を利用してもよい。ＣＭＰ工程を利用
する場合は、シリカなどの研磨剤や、ＨＮＯ3 、ＨＯＣ
ｌなどの添加剤を含むスラリを使用する。
【００１８】次いで、プラグ３５ｂの比抵抗をより低く
するために、主要不純物の炭素を除去する。そのために
反応性雰囲気、即ち水素、酸素、またはこれらの混合ガ
スを利用して３００〜５００℃の温度で熱処理またはプ
ラズマ処理をする。プラズマ処理する際には、Ｈ4Ｏ2を
ソースガスとし、水素キャリアガスを利用してＭＯＣＶ
Ｄ装置内に導入して、圧力を０．５〜５Ｔｏｒｒ、流量
を１００〜１０００ｓｃｃｍ、温度を１３０〜１７０℃
として、図４（ｄ）に矢印で示すように実施する。上記
のような低抵抗処理を施して比抵抗を減少させたプラグ
を図４（ｄ）では３５ｃとして示してある。その比抵抗
は４μΩ／cm以下となる。このようなプラグ３５ｃの低
抵抗処理工程は、プラグ３５ｂを形成するに前に、第１
導電性物質層３５ａの形成が終わった後に実施してもよ
い。
するために、主要不純物の炭素を除去する。そのために
反応性雰囲気、即ち水素、酸素、またはこれらの混合ガ
スを利用して３００〜５００℃の温度で熱処理またはプ
ラズマ処理をする。プラズマ処理する際には、Ｈ4Ｏ2を
ソースガスとし、水素キャリアガスを利用してＭＯＣＶ
Ｄ装置内に導入して、圧力を０．５〜５Ｔｏｒｒ、流量
を１００〜１０００ｓｃｃｍ、温度を１３０〜１７０℃
として、図４（ｄ）に矢印で示すように実施する。上記
のような低抵抗処理を施して比抵抗を減少させたプラグ
を図４（ｄ）では３５ｃとして示してある。その比抵抗
は４μΩ／cm以下となる。このようなプラグ３５ｃの低
抵抗処理工程は、プラグ３５ｂを形成するに前に、第１
導電性物質層３５ａの形成が終わった後に実施してもよ
い。
【００１９】次いで、図４（ｅ）に示すように、上記の
ように低抵抗処理工程が終わったプラグ３５ｃを含む全
面にスパッタリングなどのように得られる膜の表面の平
坦性が優れている物理的堆積法で第２導電性物質層３６
を形成する。この第２導電性物質層３６はＡｌ又はＣ
ｕ、Ａｇを主成分とする金属物質を利用して３０００〜
５０００Åの厚さに形成する。そして、この第２導電性
物質層３６をパターニングして上層配線を形成する。上
記本実施形態の半導体素子の金属配線の形成工程におい
ては、第１導電性物質層３５ａと第２導電性物質層３６
の主成分が互いに異なり、２つの物質間の反応性が高い
場合には、その反応を抑制するために、それらの層間に
相互の反応を押さえるためのバリヤ層を更に形成する。
そのバリヤ層の構成物質としては、Ｔｉ、又はＴｉＮ、
Ｔｉ／ＴｉＮ積層膜、ＷＮ、Ｔａなどの高融点を有する
電導性物質を使用し、これをスパッタリングなどの物理
的堆積法で３００〜５００Åの厚さに形成する。
ように低抵抗処理工程が終わったプラグ３５ｃを含む全
面にスパッタリングなどのように得られる膜の表面の平
坦性が優れている物理的堆積法で第２導電性物質層３６
を形成する。この第２導電性物質層３６はＡｌ又はＣ
ｕ、Ａｇを主成分とする金属物質を利用して３０００〜
５０００Åの厚さに形成する。そして、この第２導電性
物質層３６をパターニングして上層配線を形成する。上
記本実施形態の半導体素子の金属配線の形成工程におい
ては、第１導電性物質層３５ａと第２導電性物質層３６
の主成分が互いに異なり、２つの物質間の反応性が高い
場合には、その反応を抑制するために、それらの層間に
相互の反応を押さえるためのバリヤ層を更に形成する。
そのバリヤ層の構成物質としては、Ｔｉ、又はＴｉＮ、
Ｔｉ／ＴｉＮ積層膜、ＷＮ、Ｔａなどの高融点を有する
電導性物質を使用し、これをスパッタリングなどの物理
的堆積法で３００〜５００Åの厚さに形成する。
【００２０】配線の抵抗を低くするために、第１導電性
物質層３５ａをアルミニウムで形成し、第２導電性物質
層３６をＣｕなどのようにアルミニウムとの反応性が高
い物質を使用して形成する場合には、上記のようなバリ
ヤ層を構成することにより２つの物質層の反応を効果的
に防止できる。また、２００Å以下の厚さにバリヤ層を
薄く形成すると、第２導電性物質層３６ｂのＣｕの原子
が、後続の熱処理工程により第１導電性物質層３５ａと
して使用されたアルミニウム内に適度の濃度で拡散す
る。したがって、アルミニウムをＣｕイオンの含有され
た合金に変化させ得るので、プラグのアルミニウムのＥ
Ｍ特性を改善でき、半導体基板との反応量も減少させ得
る。
物質層３５ａをアルミニウムで形成し、第２導電性物質
層３６をＣｕなどのようにアルミニウムとの反応性が高
い物質を使用して形成する場合には、上記のようなバリ
ヤ層を構成することにより２つの物質層の反応を効果的
に防止できる。また、２００Å以下の厚さにバリヤ層を
薄く形成すると、第２導電性物質層３６ｂのＣｕの原子
が、後続の熱処理工程により第１導電性物質層３５ａと
して使用されたアルミニウム内に適度の濃度で拡散す
る。したがって、アルミニウムをＣｕイオンの含有され
た合金に変化させ得るので、プラグのアルミニウムのＥ
Ｍ特性を改善でき、半導体基板との反応量も減少させ得
る。
【００２１】
【発明の効果】上記のような本発明の半導体素子の金属
配線形成方法は、下層配線層と電気的に接続される上層
配線層を形成させる際に、第１導電性物質層からなるプ
ラグを直接形成させ、そのプラグに低抵抗処理を施し
て、その低抵抗とされたプラグの上に第２導電性物質層
からなる上層配線層を形成させたので、プラグの形成に
従来のような接着層を形成させる必要がなくなり、工程
を単純化させることができる。また、プラグに低抵抗処
理を施しているので、配線の特性を向上させることがで
きる。さらに、プラグの上に第２導電性物質層からなる
上層配線を形成させているのでステップカバレージを改
善することができ、しかも上層配線層の表面を改善する
ことができる。特に、主配線として使用される上層配線
層を物理的堆積法を使用して形成すると、配線層の表面
の粗さが改善され、金属配線層の平坦性を改善すること
ができる。さらに、プラグと第２導電層との間にバリヤ
層を形成させると、第１、第２導電性物質層を反応性の
高い物質で構成しても、２つの物質層の反応を効果的に
抑制することができる。
配線形成方法は、下層配線層と電気的に接続される上層
配線層を形成させる際に、第１導電性物質層からなるプ
ラグを直接形成させ、そのプラグに低抵抗処理を施し
て、その低抵抗とされたプラグの上に第２導電性物質層
からなる上層配線層を形成させたので、プラグの形成に
従来のような接着層を形成させる必要がなくなり、工程
を単純化させることができる。また、プラグに低抵抗処
理を施しているので、配線の特性を向上させることがで
きる。さらに、プラグの上に第２導電性物質層からなる
上層配線を形成させているのでステップカバレージを改
善することができ、しかも上層配線層の表面を改善する
ことができる。特に、主配線として使用される上層配線
層を物理的堆積法を使用して形成すると、配線層の表面
の粗さが改善され、金属配線層の平坦性を改善すること
ができる。さらに、プラグと第２導電層との間にバリヤ
層を形成させると、第１、第２導電性物質層を反応性の
高い物質で構成しても、２つの物質層の反応を効果的に
抑制することができる。
【図１】 従来の技術の半導体素子の金属配線の工程断
面図。
面図。
【図２】 従来の技術の半導体素子の他の金属配線の工
程断面図。
程断面図。
【図３】 本発明実施形態の半導体素子の金属配線の工
程断面図。
程断面図。
【図４】 本発明実施形態の半導体素子の金属配線の工
程断面図。
程断面図。
３０ 半導体基板 ３１ 下部絶縁膜 ３２ 下層配線 ３３ 上部絶縁膜 ３４ 接続ホール ３５ａ 第１導電性物質層 ３５ｂ プラグ ３５ｃ 低抵抗プラグ ３６ 第２導電性物質層
Claims (7)
- 【請求項１】 下層配線を形成させた半導体基板上に絶
縁膜層を形成する工程と、 下層配線が部分的に露出されるように前記絶縁膜を選択
的に除去して接続ホールを形成する工程と、 前記接続ホールを含む絶縁膜上に第１導電性物質層を形
成する工程と、 前記第１導電性物質層を接続ホール内にのみ残るように
除去してプラグを形成する工程と、 前記プラグに含まれている不純物を除去して低抵抗処理
を施す工程と、 前記プラグを含む絶縁膜層上に第２導電性物質層を形成
して上層配線を形成する工程と、を備えることを特徴と
する半導体素子の金属配線形成方法。 - 【請求項２】 プラグを接続ホールと絶縁層上に第１導
電性物質を堆積し、その後異方性乾式エッチング工程で
エッチバックして形成することを特徴とする請求項１に
記載の半導体素子の金属配線形成方法、 - 【請求項３】 プラグを接続ホールと絶縁層上に第１導
電性物質を堆積し、その後シリカなどの研磨剤とＨＮＯ
3 、ＨＯＣｌなどの添加剤とを含むスラリを利用してＣ
ＭＰ工程で形成することを特徴とする請求項１に記載の
半導体素子の金属配線形成方法。 - 【請求項４】 プラグの低抵抗処理工程は、水素、酸
素、又はこれらの混合ガスを利用して３００〜５００℃
の温度での熱処理又はプラズマ処理工程で行うことを特
徴とする請求項１に記載の半導体素子の金属配線形成方
法。 - 【請求項５】 プラズマ処理は、Ｈ4Ｏ2をソースガスと
して水素キャリヤガスを利用してＭＯＣＶＤ装置内に導
入させ、圧力を０．５〜５Ｔｏｒｒ、流量を１００〜１
０００ｓｃｃｍ、温度を１３０〜１７０℃として実施す
ることを特徴とする請求項４に記載の半導体素子の金属
配線形成方法。 - 【請求項６】 第２導電性物質層は、スパッタリングな
どの物理的堆積法で形成することを特徴とする請求項１
に記載の半導体素子の金属配線形成方法。 - 【請求項７】 プラグと第２導電性物質層との間に２つ
の物質層の反応を押さえるためにバリヤ層を形成する工
程を更に含むことを特徴とする請求項１に記載の半導体
素子の金属配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR71464/1996 | 1996-12-24 | ||
| KR1019960071464A KR100226742B1 (ko) | 1996-12-24 | 1996-12-24 | 반도체 소자의 금속배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189734A true JPH10189734A (ja) | 1998-07-21 |
| JP3957380B2 JP3957380B2 (ja) | 2007-08-15 |
Family
ID=19490701
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34761697A Expired - Fee Related JP3957380B2 (ja) | 1996-12-24 | 1997-12-17 | 半導体素子の金属配線形成方法 |
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|---|---|
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| DE (1) | DE19752637B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298028A (ja) * | 2000-04-17 | 2001-10-26 | Tokyo Electron Ltd | 半導体デバイス製造方法 |
| JP2012033962A (ja) * | 2011-10-28 | 2012-02-16 | Tokyo Electron Ltd | 半導体デバイス製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202497B2 (en) * | 1997-11-27 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4014710B2 (ja) * | 1997-11-28 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP3631392B2 (ja) | 1998-11-02 | 2005-03-23 | 株式会社神戸製鋼所 | 配線膜の形成方法 |
| US6294836B1 (en) * | 1998-12-22 | 2001-09-25 | Cvc Products Inc. | Semiconductor chip interconnect barrier material and fabrication method |
| US6146517A (en) * | 1999-05-19 | 2000-11-14 | Infineon Technologies North America Corp. | Integrated circuits with copper metallization for interconnections |
| EP1087432A1 (en) * | 1999-09-24 | 2001-03-28 | Interuniversitair Micro-Elektronica Centrum Vzw | A method for improving the quality of a metal layer deposited from a plating bath |
| JP2002117670A (ja) | 2000-10-04 | 2002-04-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6509266B1 (en) | 2001-04-02 | 2003-01-21 | Air Products And Chemicals, Inc. | Halogen addition for improved adhesion of CVD copper to barrier |
| US6611039B2 (en) * | 2001-09-28 | 2003-08-26 | Hewlett-Packard Development Company, L.P. | Vertically oriented nano-fuse and nano-resistor circuit elements |
| JP4202091B2 (ja) * | 2002-11-05 | 2008-12-24 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型液晶表示装置の作製方法 |
| US6706630B1 (en) * | 2003-02-28 | 2004-03-16 | Advanced Micro Devices, Inc. | Method for forming an alloyed metal conductive element of an integrated circuit |
| US7384862B2 (en) | 2003-06-30 | 2008-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating semiconductor device and display device |
| KR100630737B1 (ko) * | 2005-02-04 | 2006-10-02 | 삼성전자주식회사 | 금속 ｃｍｐ 후 세정액 및 이를 이용한 반도체 소자의금속 배선 형성 방법 |
| US10515896B2 (en) * | 2017-08-31 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure for semiconductor device and methods of fabrication thereof |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581666B2 (ja) * | 1985-09-06 | 1997-02-12 | 株式会社日立製作所 | 配線構造体の製造方法 |
| EP0234407A1 (en) * | 1986-02-28 | 1987-09-02 | General Electric Company | Method filling interlevel dielectric via or contact holes in multilevel VLSI metallization structures |
| US5143867A (en) * | 1991-02-13 | 1992-09-01 | International Business Machines Corporation | Method for depositing interconnection metallurgy using low temperature alloy processes |
| JPH04293233A (ja) * | 1991-03-22 | 1992-10-16 | Sony Corp | メタルプラグの形成方法 |
| US5191099A (en) * | 1991-09-05 | 1993-03-02 | Regents Of The University Of Minnesota | Chemical vapor deposition of aluminum films using dimethylethylamine alane |
| JPH05205989A (ja) * | 1992-01-28 | 1993-08-13 | Hitachi Ltd | リソグラフィ法及び半導体装置の製造方法 |
| US5225034A (en) * | 1992-06-04 | 1993-07-06 | Micron Technology, Inc. | Method of chemical mechanical polishing predominantly copper containing metal layers in semiconductor processing |
| GB9219267D0 (en) * | 1992-09-11 | 1992-10-28 | Inmos Ltd | Manufacture of semiconductor devices |
| JP3208608B2 (ja) * | 1992-09-30 | 2001-09-17 | ソニー株式会社 | 配線形成方法 |
| JPH06204191A (ja) * | 1992-11-10 | 1994-07-22 | Sony Corp | 金属プラグ形成後の表面処理方法 |
| US5565707A (en) * | 1994-10-31 | 1996-10-15 | International Business Machines Corporation | Interconnect structure using a Al2 Cu for an integrated circuit chip |
| US5576071A (en) * | 1994-11-08 | 1996-11-19 | Micron Technology, Inc. | Method of reducing carbon incorporation into films produced by chemical vapor deposition involving organic precursor compounds |
| US5773363A (en) * | 1994-11-08 | 1998-06-30 | Micron Technology, Inc. | Semiconductor processing method of making electrical contact to a node |
| US5534462A (en) * | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
| JP3266492B2 (ja) * | 1995-03-02 | 2002-03-18 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100413890B1 (ko) * | 1995-03-02 | 2004-03-19 | 동경 엘렉트론 주식회사 | 반도체장치의제조방법및제조장치 |
| US5739049A (en) * | 1995-08-21 | 1998-04-14 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate |
| KR100218728B1 (ko) * | 1995-11-01 | 1999-09-01 | 김영환 | 반도체 소자의 금속 배선 제조방법 |
| US5744192A (en) * | 1996-11-08 | 1998-04-28 | Sharp Microelectronics Technology, Inc. | Method of using water vapor to increase the conductivity of cooper desposited with cu(hfac)TMVS |
-
1996
- 1996-12-24 KR KR1019960071464A patent/KR100226742B1/ko not_active IP Right Cessation
-
1997
- 1997-07-23 US US08/899,210 patent/US6043149A/en not_active Expired - Lifetime
- 1997-11-27 DE DE19752637A patent/DE19752637B4/de not_active Expired - Fee Related
- 1997-12-17 JP JP34761697A patent/JP3957380B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298028A (ja) * | 2000-04-17 | 2001-10-26 | Tokyo Electron Ltd | 半導体デバイス製造方法 |
| JP2012033962A (ja) * | 2011-10-28 | 2012-02-16 | Tokyo Electron Ltd | 半導体デバイス製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE19752637B4 (de) | 2005-12-29 |
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