KR100413890B1 - 반도체장치의제조방법및제조장치 - Google Patents

반도체장치의제조방법및제조장치 Download PDF

Info

Publication number
KR100413890B1
KR100413890B1 KR1019960005460A KR19960005460A KR100413890B1 KR 100413890 B1 KR100413890 B1 KR 100413890B1 KR 1019960005460 A KR1019960005460 A KR 1019960005460A KR 19960005460 A KR19960005460 A KR 19960005460A KR 100413890 B1 KR100413890 B1 KR 100413890B1
Authority
KR
South Korea
Prior art keywords
film
wiring
aluminum
base metal
insulating film
Prior art date
Application number
KR1019960005460A
Other languages
English (en)
Inventor
에이이치 곤도
노부유키 다케야스
도모히로 오타
유미코 가와노
다케시 가이즈카
신페이 진노우치
Original Assignee
동경 엘렉트론 주식회사
가와사키 마이크로 엘렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사, 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 filed Critical 동경 엘렉트론 주식회사
Application granted granted Critical
Publication of KR100413890B1 publication Critical patent/KR100413890B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

미세한 콘택트구멍 내에 알루미늄을 양호하게 매입할 수 있는 반도체장치의 제조방법을 제공한다.
반도체 기판(1)위의 절연막(3)에 콘택트구멍(3a)을 형성하고, 전면에 바탕 금속막(4)을 형성한다. 다음에, 바탕 금속막 표면을 수소를 함유하는 플라즈마로 처리하고, 그 상태를 조정한다. 이 수소 플라즈마 처리에 의해, 바탕 금속막(4)의 표면이 수소화됨과 동시에 스퍼터 에칭되고, 표면에 형성된 변질층이나 표면에 부착한 오염물이 제거되어, 바탕 금속막의 표면을 청정하게 할 수가 있다. 다음에 DMAH와 같은 유기알루미늄 화합물을 이용하여 화학기상 퇴적법에 의해 바탕 금속막 위에 알루미늄을 퇴적시킨다. 이와 같이 구성하므로써, 화학기상 퇴적법을 유효하게 이용할 수 있어, 미세한 콘택트구멍 내에 알루미늄을 양호하게 퇴적시킬 수가 있다.

Description

반도체 장치의 제조방법 및 제조장치
본 발명은, 배선층간이나, 배선층과 확산층을 접속하기 위한 미세한 콘택트구멍, 또는 금속배선을 형성하기 위한 좁은 홈을 포함하는 오목부내에, 배선요소층을 형성하는 반도체 장치의 제조방법 및 제조장치에 관한 것으로, 특히, 오목부내및 이들 오목부가 구획 (획성(畵成))이 되어 있는 평면상에 형성한 바탕금속막상에, 배선용 금속을 화학기상 성장법을 이용하여 퇴적할 때, 오목부와 평면과의 퇴적특성을 제어함으로써, 양호한 매입을 실현하는, 반도체 장치의 제조방법에 관한 것이다. 또한, 그 방법에 양호하게 사용할 수 있는 제조장치에 관한 것이다.
(관련된 기술)
반도체장치의 미세화에 따라서, 반도체 기판표면에 형성된 불순물 확산층과 금속배선층과의 사이나, 다른 금속배선측 사이를 접속하기 위한 콘택트구멍도 미세하게 되고, 어스펙트비(깊이와 개구치수와의 비)가 증대하고 있다. 콘택트구멍내에 배선요소를 형성하고, 전기적 접속을 형성하기 위해서, 종래는, 스퍼터법으로 알루미늄합금 등의 배선용 금속을 퇴적하는 방법이 사용되고 있었다. 그러나, 미세한 콘택트구멍내에 스퍼터법으로 배선용 금속을 양호하게 퇴적하는 것은 곤란하므로, 미세한 구멍내로의 퇴적특성이 뛰어난 화학기상 성장법(CVD법)을 사용하는 것이 검토되고 있다.
CVD법에는, 기판표면에 비도전영역(예를 들면, 하층 금속배선상에 형성된 절연막 표면)과 도전성영역(예를 들면, 그 절연막으로 개구된 콘택트구멍 바닥에 노출한 하층 금속배선표면)을 형성하고, 도전영역에만 배선용 금속을 퇴적하는 선택퇴적 CVD법과, 콘택트구멍내 및 그 주위의 절연막 표면상을 포함한 기판표면전체에 질화 티탄 등의 바탕금속막을 형성하고, 그 표면상에 배선용 금속의 퇴적을 하는 전면퇴적 CVD법이 있다. 이 중 전면퇴적 CVD법에는, 기판표면상태에 대한 민감성이 낮고, 양산기술로서 안정되게 사용할 수 있다는 이점이 있다. 또한, 전면퇴적 CVD법에는, 콘택트구멍밖의 절연막 표면상에 퇴적한 배선용 금속막을 패터닝하여 금속배선으로서 사용할 수 있다는 이점도 있다.
CVD법을 이용하여 퇴적할 수 있는 도전금속으로서는, 6불화 텅스텐을 원료로 하는 텅스텐, 및, 유기 알루미늄 화합물을 원료로 하는 알루미늄이 대표적이다. 전기저항이 약 3 배 낮고, 낮은 저항의 배선요소의 형성이 가능하다는 점에서, 알루미늄이 뛰어나다. 또한, 알루미늄보다도 한층 더 저항이 낮은, 구리와 금도 CVD법을 이용하여 퇴적하는 것이 가능하다.
알루미늄의 전면퇴적 CVD법을 이용하여 콘택트구멍을 매입하는 방법으로서는, 이하의 기술이 알려져 있다.
(1) CVD 반응실과 스퍼터실이 반송실을 통해서 접속된 퇴적장치를 사용하고, 콘택트구멍을 형성한 기판표면전면에 스퍼터실에서 질화 티탄막을 퇴적한 후, 반송실을 통하여 대기에 노출시키지 않고 CVD실로 이송하여, 트리이소부틸 알루미늄을 원료로 하는 CVD에서 알루미늄을 퇴적한다(Case외, 미국특허 5008217호).
그러나 현실적으로는, 스퍼터실과 CVD실에서는, 사용하는 가스도 동작압력도 크게 다르기 때문에, 그 양자를 일체화한 장치는, 구성하는 것에도, 운용하는 것에도 기술적인 곤란이 따른다.
(2) 표면전면에 스퍼터법으로 질화 티탄막을 퇴적한 기판을 CVD장치에 도입하고, 디메틸 알루미늄 하이드라이드를 원료로 하는 CVD에서 알루미늄을 퇴적한다(Sugai 외, 1993년 VLSI MUltilevel Interconnection Conference논문집 p.463)
이 경우, CVD시의 기판온도를, 높은 퇴적속도를 얻을 수 있는 값으로 설정하면, 미세한 콘택트구멍내가 매입되기 이전에, 콘택트구멍밖의 절연막 표면상에 퇴적한 알루미늄으로 콘택트구멍 상부의 개구부가 막히게 되어서, 양호한 매입을 실현할 수 없다. 이 때문에, 기판온도를 내리는 것이, 양호한 매입을 실현하기 위해서 필요하다. 그러나 그에 의해서 동시에, 퇴적속도가 저하하고, 양산성이 저하한다.
또한, 접속의 저항을 저감하기 위해서, CVD전에 질화 티탄막 표면을 스퍼터링하고, 대기중에서 부착한 오염물을 제거하는 것이 개시되어 있다.
(3) 전면에 스퍼터법으로 질화 티탄막을 퇴적한 기판을, 먼저 에칭실에 장착하고, 염소를 함유하는 플라즈마로 표면을 청정화하고, 다음으로, 대기에 노출하지 않고 CVD실로 이송하여, 디메틸 알루미늄 하이드라이드를 원료로 하는 CVD에서 알루미늄을 퇴적한다.(일본국 특개평 7- 226387 호 공보)
염소를 함유하는 플라즈마에 의한 청정화에 의해서, 매입성이 향상함과 동시에, 콘택트구멍 주위의 평면상에 퇴적한 알루미늄막 표면의 평활성이 향상하는 것이 개시되어 있다.
한편, 선택퇴적 CVD법을 이용하여 텅스텐을 콘택트구멍내에 매입하는 경우에 관하여 이하의 기술이 알려져 있다.
(4) 크리닝실과 CVD실이 대기를 차단한 반송실을 통해서 접속된 장치를 사용하고, 먼저 크리닝실에서, 수소와 할로겐가스를 함유하는 플라즈마로, 콘택트구멍 바닥에 노출한 금속 등의 표면을 청정하게 하고, 반송실을 통해서 대기에 노출하지않고 CVD실로 이송한 후, 6불화 텅스텐을 원료로 하는 CVD에서 콘택트구멍에만 텅스텐을 퇴적한다.(Chang 외, 미국특허 5043299 호)
플라즈마에 의해서, 콘택트구멍 바닥에 노출한 금속 등의 표면에 대기중에서 부착한, 텅스텐의 퇴적을 저해하는 수증기나 산화물 등의 오염물을 플라즈마로 제거할 수 있는 것이 개시되어 있다.
또한, 금속배선의 형성에 있어서도, 종래는, 바탕금속막상 전면에 알루미늄 합금 등의 배선용 금속막을 스퍼터법을 이용하여 퇴적하고, 포토리소그래피 및 드라이 에칭기술을 이용하여 불필요한 부분을 제거하고, 소요되는 배선패턴을 가지는 금속배선을 형성하는 방법이 사용되고 있었다. 그러나, 금속배선이 가늘어지고, 배선용 금속막의 드라이 에칭의 곤란성이 높아짐에 따라서, 반대로, 사전에 절연막표면에 금속배선패턴에 대응하는 가는 홈을 형성하고, 그 안에 배선요소를 형성하는 방법이 제안되어 있다(미국특허 4789648 호). 이 경우에도, 배선요소를 형성하기 위한 배선용금속을, 가는 홈을 매입하는 능력이 뛰어난 CVD법으로 퇴적하는 것이 바람직하다.
(발명의 개요)
본 발명은, 오목부 안둘레면상 및 오목부 바깥의 절연막 표면상에 형성한 바탕금속막 표면의 상태를 조정함으로써, 적어도 오목부내에, 전면 퇴적 CVD법에 의해서, 양호하게 배선용 금속을 퇴적하고, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
여기에서 [오목부]란, 배선층 사이나, 배선층과 확산층을 접속하기 위해서절연막에 형성된 콘택트구멍 및 금속배선을 형성하기 위해서 절연막에 형성된 홈을 포함한다. 또한 [배선요소]는 콘택트구멍내에 형성된 플러그, 및, 홈내에 형성한 금속배선을 포함하는 것으로 이해되어야 한다.
또한, 본 발명은, 오목부 안둘레면상 및 절연막 표면상의 바탕금속막의 표면상태가 실질적을 동일하게 되도록 조정하고, 그 후, 배선용 금속을 퇴적하는 방법을 제공하는 것을 목적으로 한다. 특히, 오목부의 측벽면상 및 절연막 표면상의 배선용 금속의 퇴적을 실질적으로 동시에 개시시켜서, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 오목부 안둘레면상 및 절연막 표면상의 바탕금속막의 표면상태가 다르도록 조정하고, 그 후, 배선용 금속을 퇴적하는 방법을 제공하는 것을 목적으로 한다. 특히, 절연막 표면상의 바탕금속막 표면의 상태를, 전면퇴적 CVD법에 의한 배선용 금속의 퇴적특성이 변화하도록 제어하고, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다. 또한 특히 오목부 안둘레상에서의 퇴적이 절연막 표면상에서의 퇴적에 비교하여 우선적으로 행하여지도록, 바탕금속막 표면의 상태를 제어하고, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 오목부 측벽상에서의 퇴적이 절연막 표면상에서의 퇴적보다도 먼저 개시되도록, 평탄면상의 바탕절연막 표면의 상태를 제어하고, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 절연막 표면상의 바탕금속막표면의 상태를, 전면 퇴적 CVD법에 의한 배선용 금속의 평균 퇴적속도가 저하하도록 조정하고, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 절연막 표면상에 퇴적한 배선용 금속에 의해서 오목부의 개구부가 막히기 전에, 적어도 오목부 측벽상에서의 퇴적에 의해서 오목부가 실질적으로 매입되도록, 바탕금속막 표면의 상태를 조정하여, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 절연막 표면상의 바탕금속막 표면의 상태를 그 표면의 고융점 금속질화물, 산화물, 탄화물, 붕화물 중 적어도 일부가, 고융점 금속으로 환원되도록 제어하고, 배선요소를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 바탕금속막 표면의 상태를 조정하는 기구와, 배선용 금속을 CVD법에 의해서 퇴적시키는 기구를 구비함으로써, 바탕금속막의 이력에 의존하지 않고, 양호하게, 배선요소를 형성할 수 있는, 제조장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 의한 반도체 장치의 제조방법은, 반도체 기판상에서 절연막내의 구멍내에 형성된 배선요소를 가지며, 그 구멍은 절연막의 상부표면에 개구부를 가지는 반도체장치의 제조방법으로서: 반도체기판, 절연막, 구멍 및 바탕 금속막을 포함하는 기판을 절연막의 상부표면 및 구멍의 측벽에 수납하고, 그 바탕 금속막의 표면은 내화금속을 포함하는 공정과; 수소를 포함하는 플라즈마를 사용하여 바탕 금속막의 표면을 조정하는 공정; 및 구멍의 측벽상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 1 부분상에 배선금속을 퇴적하기 위하여 바탕 금속막의 조정된 표면상에 알루미늄, 동 및 금중의 적어도 하나를 포함하는 배선금속의 화학기상 퇴적을 행하는 공정을 포함하여 구성되며; 상기 조정공정은, 절연막의 상부표면상에 위치하는 일부를 포함하는 바탕 금속막의 표면의 제 1 부분 및 제 2 부분의 상태를 상호간에 상이하게 하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제조장치는, 상기의 제조방법을 양호하게 실시하기 위해서, 반도체 기판상에서 절연막내의 구멍내에 형성된 배선요소를 가지며, 그 구멍은 절연막의 상부표면에 개구부를 가지는 반도체장치의 제조장치로서: 반도체기판, 절연막, 구멍 및 바탕 금속막을 포함하는 기판을 절연막의 상부표면 및 구멍의 측벽에 수납하고, 그 바탕 금속막의 표면은 내화금속을 포함하는 수단과; 수소를 포함하는 플라즈마를 사용하여 바탕 금속막의 표면을 조정하는 수단; 및 구멍의 측벽상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 1 부분상에 배선금속을 퇴적하기 위하여 바탕 금속막의 조정된 표면상에 알루미늄, 동 및 금중의 적어도 하나를 포함하는 배선금속의 화학기상 퇴적을 행하는 수단을 포함하여 구성되며; 상기 조정수단은, 절연막의 상부표면상에 위치하는 일부를 포함하는 바탕 금속막의 표면의 제 1 부분 및 제 2 부분의 상태를 상호간에 상이하게 하는 것을 특징으로 한다.
디메틸 알루미늄 하이드라이드 등의 유기 알루미늄 화합물 중 알루미늄 원자의 최외각궤도(最外殼軌道)는 텅비기 때문에 극히 흡전자적으로 금속으로부터의 전자공급에 의해서 분해가 촉진되는 특성이 있다. 이 인식에 의거하여, 본 발명에서는, 알루미늄을 퇴적시키는 바탕금속막으로서 고융점 금속막 또는 고융점 금속화합물막을 이용하여, 이 바탕금속막 위에 알루미늄을 퇴적시킨다. 또한, 고융점 금속및 고융점 금속화합물은 안정되고, 또한 알루미늄과의 반응성이 낮기 때문에, 배선공정후에 행하여지는 각종 알로이공정(통상, 250℃∼450℃에서 행하여진다)에 있어서도 알루미늄과 반응하지 않아서 매우 안정적이다. 따라서, 고융점 금속막을 확산방지막과 반사방지막으로서 이용할 수도 있다.
바탕금속막은 스퍼터법이나 CVD법으로 퇴적되는데, 퇴적후의 표면은 각종 이유로부터 오염되고 있다. 예를 들면, 대기중에 방치한 것만으로, 매우 얇게 산화하거나 유기물이 흡착해 버린다. CVD막의 경우는, 이와 더불어 원료가스에 기인하는 각종 화학종이 흡착해 있다. 이와 같은 오염층은, 바탕금속막 표면의 포텐셜(potential)을 저하시키어 표면저하를 높게 하고, 때로 절연성으로 한다. 이 결과, 바탕금속막으로부터의 전자공급이 저해되므로 알루미늄성장도 저해되어, 질좋은 알루미늄으로 성장되지 않는다. 알루미늄이 퇴적하는 경우에도 알루미늄 플러그와 바탕금속막과의 사이의 저항이 높아지고, 콘택트저항이 증대해 버린다. 따라서, 단순히 바탕금속막을 이용한 것만으로는 콘택트구멍 등의 오목부에 알루미늄을 양호하게 매입하는 것은 불가능하다.
이 때문에, 본 발명에서는, 바탕금속막표면의 상태를 수소 플라즈마에 의해서 조정한다. 수소 플라즈마 중에서 발생하는 수소원자와 표면의 각종 유기물을 분해하는 작용을 한다. 즉 표면을 청정화할 수 있다. 또한 수소이온(수소분자 또는 수소원자의 이온)의 충격에 의해서 표면이 스퍼터에칭된다. 또한, 바탕금속과 수소가 직접 반응하여 바탕금속막의 표면이 수소화된다. 수소의 전기음성도는 크지 않기 때문에, 표면 포텐셜은 저하하지 않고, 또한 표면은 안정되게 유지된다. 표면을안정되게 유지하는 것은 수소 플라즈마 처리후, 계속해서 CVD에 의해서 알루미늄을 퇴적할 때까지의 사이의 재오염을 막기 위해서 중요하다. 이와 같이, 바탕금속막을 이용하여, 알루미늄의 CVD에 앞서 수소 플라즈마 처리를 행함으로써, 뛰어난 매입성능을 가지며, 그 이전에 행하여진 처리이력의 영향을 받지 않는 반도체 장치의 제조방법을 실현할 수 있다.
또한, 스퍼터 에칭에 의해서 표면오염이 제거될 뿐만 아니라, 표면에 원자레벨에서의 요철을 형성하거나 입자계 등의 구조적으로 약한 부분을 에칭하고, 표면적을 증대시켜서 수소화를 촉진한다. 스퍼터 에칭작용은, 바탕금속막이 2이상의 원소으로 이루어진 화합물일 때에는 특히 유효하다. 질화 티탄과 같은 고융점 금속화합물은, 벌크(Bulk)에서는 화학량론적 조성에 가까운 조성으로 되어 있고, 표면에서도 그 상태가 유지되어 있다. 이 때, 화합물 구성원자의 가전자(價電子)는, 마침 브리유앙대역(Brillouin Zone)를 충족하고 있어 부족하지는 않다. 한편, 이온충격에 의해서 표면이 스퍼터 에칭되면, 화합물을 구성하는 원자 중 스퍼터되기 쉬운 원자가 우선적으로 스퍼터된다. 어느 원자가 우선적으로 에칭되기 쉬운가는 조건과 화합물의 종류에 의해서 다르므로 일괄적으로 말할 수 없으나, 통상을 가벼운 원자 쪽이 우선적으로 에칭된다.
따라서, 스퍼터 에칭효과에 의해서, 바탕금속막 표면의 화학조성은 화학량론적 조성으로부터 어긋나고, 표면에서는 가전자가 남은 상태가 되어, 수소가 결합하기 쉬워진다. 따라서, 상기의 표면적증대가 되는 수소화작용에 더불어 또한 수소화효과를 기대할 수 있다. 수소 플라즈마 처리에 계속해서 알루미늄의 CVD를 실시하나, 재오염을 막기 위해서, 대기에 노출하지 않고 계속해서 알루미늄퇴적으로 옮겨가는 것이 바람직하다.
본 발명에 의한 반도체 장치의 제조방법은, 절연막 표면상 및, 오목부 안둘레면에 바탕금속막을 형성하고, 전면 퇴적 CVD법으로 배선용 금속재료의 퇴적을 행한다. 이 때, 바탕금속막 표면의 상태가 적절하게 조정되어 있지 않으면, 1993년 VLSI Multilevel Interconnection Conference논문집 p.463에 기재된 바와 같이, 높은 퇴적속도를 얻을 수 있는 기판온도로 설정하면, 미세한 오목부가 매입되기 이전에, 절연막 표면상에 퇴적한 배선용 금속에 의해서 개구부가 막혀 버려서, 양호한 매입을 실현할 수 없다.
상술한 인식에 의거하여, 본 발명에서는, 수소 플라즈마 처리에 의해서 바탕금속막 표면의 상태를 적절하게 조정한 후에, CVD법에 의해서 배선용 금속을 퇴적한다. 이 결과, 오목부의 개구가 막히기 전에 그 내부에 배선용 금속을 양호하게 매입할 수 있다.
본 발명에 의한 반도체 장치의 제조방법의 실시예는, 화학기상 퇴적법에 의해서 형성한 알루미늄층상에, 또한 스퍼터법에 의해서 알루미늄을 퇴적시킬 수도 있다. 바탕금속막상에 CVD법에 의해서 비교적 얇은 알루미늄층을 형성하고, 이 알루미늄층상에 스퍼터법에 의해서 알루미늄을 퇴적시킴으로써, CVD법에만 의해서 알루미늄을 퇴적시키는 경우에 비교하여 매입성이 높다는 CVD법의 이점과 막질이 뛰어나다는 스퍼터법의 이점을 동시에 활용할 수 있다. 또한, 배선용의 금속재료로서는, 알루미늄에 더불어 금, 구리 등의 저저항 금속재료를 이용할 수 있다.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 상기 수소를 함유하는 플라즈마로 처리하는 공정을, 상기 절연막 표면상에 형성한 바탕금속막의 표면상태와 오목부의 안둘레면상에 형성한 바탕금속막의 표면상태가 서로 동일해지도록 조정한 것을 특징으로 한다.
본 발명자가, 수소 플라즈마 처리, 및 그 후에 행해지는 CVD공정에 대하여 각종 실험 및 분석을 한 결과, 플라즈마 처리조건에 의해서 CVD공정에서의 배선용 금속의 체적에 강한 영향을 주는 것이 판명되었다. 후술하는 바와 같이, 바탕금속막으로서 질화 티탄막을 사용하는 경우, 수소 플라즈마 생성을 위한 전력밀도가 비교적 작은 경우, 절연막 표면상의 질화 티탄막 표면상의 배선용 금속의 퇴적속도는 비교적 높게 유지된다. 이 때, 오목부 안둘레면상의 질화 티탄막 표면에 대한 수소 플라즈마의 청정화효과를 이용하면, 절연막표면상의 바탕금속막 표면의 상태와, 오목부 안둘레면상의 바탕금속막 표면의 상태를 동등하게 하고, 양 영역상의 배선용 금속의 퇴적속도를 서로 같게 할 수 있다. 이 결과, 절연막 표면상으로의 배선용 금속막의 형성, 및 콘택트구멍내로의 플러그형성을 동시에 할 수 있다.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 수소를 함유하는 플라즈마로 바탕금속막 표면의 상태를 조정하는 공정을, 절연막 표면상의 바탕금속막 표면의 상태가 오목부 안둘레면의 바탕금속막 표면의 상태와 다르도록 실시하고, 계속해서 행하여지는 배선용 금속의 CVD공정에 있어서, 상기 오목부의 안둘레면에 배선용 금속재료를 우선적으로 퇴적시킬 수 있는 것을 특징으로 한다.
본 발명자가 더 상세한 검토를 한 결과, 수소 플라즈마 중 수소이온의 방향성을 이용함으로써, 절연막 표면상의 바탕금속막 표면과 오목부 안둘레면의 바탕금속막 표면을, 서로 다른 상태로 조정하는 것이 가능하다는 것을 알았다. 즉, 절연막표면상의 바탕금속막 표면은, 이온의 조사방향에 대하여 개략적으로 수직이기 때문에 보다 강한 처리를 받는데 반하여, 안둘레면, 특히 오목부 측벽상의 바탕금속막 표면은 이온에 대해서 개략적으로 평행하기 때문에, 약한 처리밖에 받지 않는다.
이와 같은 조건설정에서 비교적 높은 전력밀도의 플라즈마에 의한 처리를 하면, 절연막 표면상의 바탕금속막 표면은, 간단히 청정화될 뿐만 아니라 구조적인 변화을 일으킨다. 예를 들면 질화 티탄을 바탕금속막으로서 사용한 경우에는, 표면의 TiN의 일부가 금속 Ti로 변화한다. 이와 같이 구조적이 변화를 일으킨 바탕금속막 표면에 계속해서 배선용 금속의 CVD를 행하면, 그 퇴적특성에도 현저한 변화가 발생한다. 구체적으로는, 절연막 표면상의 퇴적속도가 저하한다. 한편 오목부 안둘레면의, 적어도 측벽상의 바탕금속막 표면은 이와 같은 구조적인 변화를 일으키지 않으므로, 퇴적속도의 저하는 발생하지 않는다. 따라서, 상대적으로 오목부내의 퇴적속도가 빨라지고, 우선적으로 퇴적이 행하여진다.
그 결과, 절연막 표면상에 퇴적한 배선용 금속재료에 의해서 오목부의 개구부가 막히기 전에 그 내부에 배선용 금속을 양호하게 매입할 수 있다.
여기에서 퇴적속도는, 일정한 CVD시간내의 평균퇴적속도, 구체적으로는 예를 들면, 오목부를 배선용 금속에 의해서 매입하기 때문에 필요한 CVD시간내의 평균 퇴적속도를 의미한다. 실제로는, 절연막 표면상에서의 퇴적속도의 저하가 발생한경우에는, 후술하는 바와 같이, CVD를 개시하고 나서, 즉 원료가스의 공급을 개시하고 나서 퇴적이 개시될 때까지의 사이에 지체시간이 존재하는 것이 관찰되었다. 반대로, 비교적 낮은 전력밀도의 플라즈마에 의해서 절연막 표면상의 퇴적속도와 오목부내로의 퇴적속도를 서로 동일하게 한 경우에는, 퇴적개시후의 퇴적속도가 동일함과 동시에, 현저한 지체시간이 관찰되지 않는다.
이와 같은, 바탕금속막 표면상태에 의한 퇴적특성의 변화는, 기판표면의 상태에 강한 영향을 받는 CVD법의 경우에 비로소 발생한다. 즉, 본 발명과 같이, 적절한 조건의 수소 플라즈마에 의한 바탕금속막 표면상태의 조정과, 배선용 금속의 CVD를 유기적으로 일체화함으로써 비로소 미세한 오목부로의 매입특성이 뛰어난 배선요소형성기술을 확립할 수 있다.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 반도체 기판상에서 절연막내의 구멍내에 형성된 배선요소를 가지며, 그 구멍은 절연막의 상부표면에 개구부를 가지는 반도체장치의 제조방법으로서: 반도체기판, 절연막, 구멍 및 바탕 금속막을 포함하는 기판을 절연막의 상부표면 및 구멍의 측벽에 수납하고, 그 바탕 금속막의 표면은 내화금속을 포함하는 공정과; 수소를 포함하는 플라즈마를 사용하여 바탕 금속막의 표면을 조정하는 공정; 및 구멍의 측벽상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 1 부분상에 배선금속을 퇴적하기 위하여 바탕 금속막의 조정된 표면상에 알루미늄, 동 및 금중의 적어도 하나를 포함하는 배선금속의 화학기상 퇴적을 행하는 공정을 포함하여 구성되며; 화학기상 퇴적공정은 구멍이 제 1 부분상에 퇴적된 배선금속으로 채워지기 전에 절연막의 상부표면상에 위치한 부분을 포함하는 바탕 금속막의 표면의 제 2 부분상에 퇴적된 배선금속에 의하여 구멍의 개구가 막히는 상태로 조정공정없이 수행되며; 조정공정은 구멍의 개구부가 제 2 부분상에 퇴적된 배선금속에 의하여 막히기 전에 제 1 부분상에 퇴적된 배선금속으로 구멍이 채워지도록 화학기상 퇴적을 수행하는 공정시에 수행되는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 장치의 제조방법은, 반도체 기판상에서 절연막내의 구멍내에 형성된 배선요소를 가지며, 그 구멍은 절연막의 상부표면에 개구부를 가지는 반도체장치의 제조방법으로서: 반도체기판, 절연막, 구멍 및 바탕 금속막을 포함하는 기판을 절연막의 상부표면 및 구멍의 측벽에 수납하고, 그 바탕 금속막의 표면은 내화금속을 포함하는 공정과; 수소를 포함하는 플라즈마를 사용하여 바탕 금속막의 표면을 조정하는 공정; 및 구멍의 측벽상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 1 부분상에 배선금속을 퇴적하기 위하여 바탕 금속막의 조정된 표면상에 알루미늄, 동 및 금중의 적어도 하나를 포함하는 배선금속의 화학기상 퇴적을 행하는 공정을 포함하여 구성되며; 상기 플라즈마는 절연층의 상부표면상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 2 부분의 상태를 변경하도록 소정치보다 높은 에너지를 가지는 수소이온을 포함하며, 그 수소이온은 제 2 부분에 수직인 방향으로 정렬되는 것을 특징으로 한다.
CVD공정에서의 퇴적에 지체시간이 발생하는 상태의 바탕금속막 표면에는, 배선용 금속이 입자형상으로밖에 퇴적하지 않기 때문에, 그 제거를 용이하게, 또한 단시간에 행할 수 있다. 또한, 제 2 배선용 금속 퇴적을 스퍼터법으로 행함으로써,CVD법의 높은 매입성을 살린 양호한 플러그형성과, 스패터법의 높은 막질을 살린 양호한 금속배선형성을 양립할 수 있다.
(실시예 1)
도 1은 본 발명에 의한 반도체 장치의 제조방법의 일련공정을 설명하기 위한 선도적 단면도이다. 본 예에서는, 반도체 기판에 형성한 확산층을 상층 알루미배선층에 접속하는 콘택트홀에 알루미늄을 매입하여 플러그를 형성함과 동시에, 상층 알루미늄 배선용의 알루미늄막을 형성하는 경우에 대하여 설명한다. 반도체 기판(1)에 MOSFET 등의 각종 디바이스를 구성하는 확산층(2)을 형성한다. 확산층(2) 위에 절연막으로서 두께 1μm의 산화 실리콘층(3)을 형성한다. 다음으로, 포토리소그래피를 이용하여 레지스트 패턴을 형성하고 불소계의 혼합가스를 이용한 드라이 에칭에 의해서 직경 0.5μm의 콘택트홀(3a)을 형성하여, 레지스트 패턴을 제거한다.
마지막으로 전면에 걸쳐 스퍼터에 의해서 질화 티탄막(4)에 퇴적한다. 질화 티탄막(4)의 평면상에서의 막두께는 약 30nm이다. 질화 티탄막(7)(4)의 표면에는, 각종 원인에 의해서 변질층(4q)이 형성되어 있고, 또한 그 위에는 오염물(5)이 부착되어 있다. 이 상태를 도 1(a)에 나타낸다.
또한, 도 1(a)에서는, 이 게이트영역이나 소자분리막 등의 다른 영역은 생략한다.
앞공정으로부터 수취한 도 1(a)상태의 기판을 평행판형 RIE장치의 에칭실내에 진입하고, 수소를 도입하고, 전압 25mTorr에서 수소 플라즈마 처리를 2분간 행하였다. 이 때의 플라즈마 전력은 0.05W/cm3정도, 셀프 바이어스는 100V로, 전극간의 거리는 7cm였다. 이에 의해서, 질화 티탄막상의 변질층(4a)이나 오염물(5)은 제거된다. 이 상태를 도 1(b)에 나타낸다. 이 시점에서의 질화 티탄막(4)의 표면을 X선 광전자분광법(XPS)으로 분석한 결과, 벌트와 동일한 화학량론 조성이었다.
다음으로, 기판을 대기에 노출하지 않고 CVD실내에 도입하고, 디메틸 알루미늄 하이드라이드(DMAH)와 수소를 이용한 CVD법에 의해서, 알루미늄층(6)을 형성한다(도 1(c)). 이 경우, DMAH는 수소에 의해서 버블링시켜서 공급하고 있다. 성막조건은, 기판온도가 210℃이고, 전압이 2.0Torr이고, DMAH분압이 3×10-2Torr이며, 수소유량이 500SCCM이었다. 성막시간은, 3분간이고, 평탄부에 형성된 알루미늄막 두께는 500nm이었다.
성막후, 수속(收束)이온비임을 이용하여 콘택트홀의 절단면을 얻고, 전자현미경 관찰을 하였으나, 알루미늄이 양호하게 매입되어 있었다.(도 1(c)).
(실시예 2)
본 예에서는, 실시예 1과 마찬가지로 반도체 기판(1)에 형성한 확산층(2)을 윗층 알루미배선에 접속하는 콘택트홀에 알루미늄을 매입하여 플러그를 형성함과 동시에 상층 금속배선용 알루미늄막을 형성하는 예에 대하여 설명한다. 본 예에서는, 수소 플라즈마 처리까지는 실시예 2와 동일한 공정으로 처리한다. 도 2(a)∼(c)에 본 예의 일련의 처리공정을 나타낸다. 도 2(a)는 수소 플라즈마 처리가 행하여진 전면에 걸쳐 청정화된 질화 티탄막(4)이 형성된 상태를 나타낸다. 다음으로, 기판을 대기에 노출하지 않고 CVD실내에 도입하고, 디메틸 알루미늄 하이드라이드(DMAH)와 수소를 이용한 CVD법에 의해서, 알루미늄(10)을 형성한다(도 2(b)). 이 경우 DMAH는 수소에 의해서 버블링시켜서 공급하고 있다. 성막조건은 기판온도가 210℃이고, 전압이 2.0Torr이고, DMAH분압이 3×10-2Torr이며, H2유량이 100SCCM이었다.
성막시간은, 45초간이고, 알루미늄막 두께는 50nm이었다. 매우 얇은 알루미늄막(10)이 피복성이 좋게 형성하였다.
알루미늄 성막후, 대기에 노출하지 않고 스퍼터실에 기판을 도입하고, 압력 30mTorr의 아르곤가스를 이용하여 스테이지온도 250℃이고 평면상의 막두께가 약 500nm이 되도록 알루미늄의 스퍼터를 행한 후, 초고진공의 어닐실로 반송하여, 450℃로 10분간 플로우 어닐하였다. 그 결과 도 2(c)에 나타낸 바와 같은 양호한 매입특성이 얻어졌다. 또한, 평탄부에 있어서도 양호한 막질의 알루미늄막이 형성되었다. 이와 같이, 수소 플라즈마 처리를 행한 후, 유기 알루미늄 화합물을 이용하여 CVD에 의해서 얇은 알루미늄막을 형성하고, 그 후 스퍼터법에 의해서 알루미늄막 위에 한층 더 알루미늄막을 퇴적시켜 리플로우 어닐을 행함으로써 매입성이 뛰어난 플러그구조를 형성할 수 있음과 동시에 양호한 상측 배선용 알루미늄막을 형성할 수 있다.
이하에 비교예에 대하여 설명하는 또한, 제조조건은 실시예 1을 기준으로 하여 상이한 조건만을 설명한다.
(비교예 1)
수소 플라즈마 처리를 행하지 않고, 고질화 티탄막 위에 직접 CVD를 하였다.
형성된 시료의 상태를 도 3(a)에 나타낸다.
콘택트홀로 알루미늄을 매입할 수 없고, 또한 평탄부에 형성된 알루미늄 층의 막두께는 100nm으로 매우 얇았다. 수소 플라즈마 처리를 하지 않으면, 질화 티탄의 표면에 변질막이 형성되거나 유기물이 부착하거나, 또는 원료가스에 의한 각종의 화학종이 흡수함으로써 질화 티탄막의 표면이 오염되므로 바탕금속으로부터의 전자공급이 저해된다. 이 때문에 알루미늄의 성장도 저해된다. 이 실험결과로부터 명확히 알 수 있듯이, CVD에 의해서 알루미늄을 퇴적하는 경우, 수소 플라즈마 처리가 필수요건이다.
(비교예 2)
본 예에서는, 수소 플라즈마 처리후 유기 알루미늄 화합물을 이용하여 CVD를 행하지 않고, 수소 플라즈마 처리후 바로 스퍼터법에 의한 알루미늄퇴적을 실시하였다. 이 결과를 도 3(b)에 나타낸다. 도 3(b)에 나타낸 바와 같이, 평면부에는 양호한 알루미늄층이 퇴적되었으나, 매입불량이 발생하였다. 이 실험결과로부터, 수소 플라즈마 처리후 스퍼터법에 의해서 알루미늄을 퇴적시키는 것에서는 양호한 매입성능을 얻을 수 없고, 유기 알루미늄 화합물을 이용한 CVD를 한 경우만 양호한 매입성능을 얻을 수 있다는 것이 명백하다. 즉, 본 발명과 같이, 콘택트홀의 안둘레면을 포함하여 절연막의 거의 전면에 걸쳐서 바탕금속막을 형성하고, 이 위에 알루미늄을 퇴적시키는 경우, 스퍼터법과 같이 매입성이 낮은 퇴적기술을 이용한 것에서는, 콘택트구멍내부의 퇴적속도에 비교하여 콘택트구멍외의 평면상의 퇴적속도가 상대적으로 빠르기 때문에, 콘택트홀 내부에 알루미늄이 완전하게 퇴적하기 전에 콘택트홀의 개구부가, 주위의 평면상에 퇴적한 알루미늄에 의해서 막혀 버린다. 따라서, 배선용 금속을 퇴적시킬 때의 앞처리로서 단순히 수소 플라즈마 처리를 이용한 것만으로는 양호한 매입 플러그를 형성할 수 없고, 수소 플라즈마 처리와 CVD프로세스가 유기적으로 일체화되어야 비로소 양호한 매입플러그를 형성할 수 있다.
(실시예 3)
본 실시예에서는 기판의 도입, 취출을 위한 로드 록실과, 각각 1매의 6인치 웨이퍼를 처리할 수 있는 플라즈마실과 CVD실을 진공 반송실에서 연결한 장치를 사용하였다. 이 처리장치의 구성을 개념도로서 도 13에 나타낸다. 도 13에 나타낸 바와 같이, 로드록실(30)을 진공반송실(31)에 연결한다. 진공반송실(31)에 플라즈마실(32) 및 CVD실(33)을 연결하고, 플라즈마실에서 수소 플라즈마 처리된 반도체 기판을 진공상태로 유지하면서 CVD실(33)로 반송한다. 그리고, CVD처리가 종료된 후 진공반송실(31) 및 로드록실(30)을 거쳐서 외부로 꺼낼 수 있다. 하층 금속막으로서는 티탄막 위에 질화 티탄막을 적층한 막을 사용하였다. 매입성 평가용에는, Si웨이퍼상에 형성한 막두께 약 1μm의 절연막에, 직경 약 0.4μm의 절연막에, 직경 약 0.4μm의 콘택트구멍을 형성하고, 콘택트구멍의 안둘레면을 포함하여 전면에 스퍼터법으로 티탄막을 퇴적하고, 이어서 반응성 스퍼터법에 의해서 질화 티탄막을 퇴적한 기판을 사용하였다. 티탄막 및 질화 티탄막의 대표적인 막두께는 절연막 표면상에서 각각 30nm 및 50nm이다. 콘택트구멍내에서는 그보다 얇아진다. 다른 시료로서는, Si웨이퍼 표면상에 알루미늄 합금막을 형성하고, 그 위에 형성한 두께 약 1μm의 절연막에, 마찬가지로 콘택트구멍을 형성하고, 질화 티탄막을 퇴적하였다. 한편, 절연막의 평면상에서의 퇴적속도를 평가하기 위해서, 절연막상에 전면에 티탄막 및 질화 티탄막을 퇴적한 기판을 사용하였다. 어느 기판에서나, 질화 티탄막중에는, 대기중으로부터 흡착한 산소가 존재해 있다는 것을 생각할 수 있다. 콘택트구멍 측벽은 거의 수직으로 형성되었다. 예를 들면 85˚정도이상의 각도를 가지고 있었다.
어느 경우에나, 티탄막의 퇴적을 생략한 경우도 있다. 티탄막은, 절연막 아래에 소오스/드레인 확산층, 게이트전극이나, 하층 금속배선을 형성한 경우에, 그들과 콘택트구멍내에 형성하는 도전성 플러그와의 사이의 콘택트저항을 저감하기 위해서 유효하다. 그러나, 알루미늄 퇴적에 대하여는, 본질적인 영향을 주지 않는다.
플라즈마실에서는, 수소가스를 공급하고, 13.56MHz 고주파 방전을 이용한 평행평판 RIE방식으로 플라즈마를 발생하고, 기판표면의 처리를 하였다. 전극의 직경은 약 8인치, 전극간격은 5 내지 6cm이다. CVD실에는 수소가스를 캐리어로한 버블링으로 DMAH를 공급하고, 감압 CVD에 의해서 알루미늄의 퇴적을 행하였다. 버블링 조건은, 버블러온도는 실온으로 하고, 버블러내 압력 100torr, 캐리어 가스유량 1000SCCM으로 하였다. CVD조건은, 기판온도 210℃, 압력 2torr로 하였다.
(실험 1)
처리를 하지 않는 기판, 및 에칭실내에서 각종 조건으로 수소 플라즈마 처리를 행하고, 진공반송실을 통하여 CVD실로 반송한 기판에, 90초간의 CVD를 행한 기판을 제작하고, 단면관찰에 의해서 매입성을 평가하였다. 플라즈마 조건은, 수소가스유량 100SCCM, 압력 약 70mtorr을 일정하게 하고, 약 0.015에서 0.12W/cm3의 사이에서 전력밀도를 변화시켰다. 처리시간은 120초로 일정하게 했다.
전력밀도 0.12W/ cm3에서 처리를 한 경우에는, 제 4 도(a)에 모식적으로 나타내는 바와 같이, 콘택트 구멍 내에 알루미늄이 완전히 매입되어, 플러그가 형성되어 있다. 실제로 직경 0.4μm의 콘택트 구멍의 매입을 완료하기 위해 필요한 CVD시간은 정확히 측정되고 있지 않으나, 60초로는 완전하게는 매입할 수 없는 경우가 있었다. 따라서 공정의 차이를 고려하면, 확실하게 매입을 완료하기 위해 필요한 CVD시간으로서는 90초가 적절하다고 생각된다.
한편, 처리를 하지않은 경우, 및 0.06W/cm3이하의 전력밀도로 처리를 한 경우에는, 도 4(b)에 모식적으로 나타낸 바와 같이, 콘택트구멍 내는 입자형상의 퇴적이 보이는 것뿐으로 매입되어 있지 않으며, 게다가 콘택트구멍 상부의 개구부는, 콘택트구멍 외의 절연 표면 위의 바탕 금속막 표면에 퇴적한 알루미늄막에 의해 막혀져 있었다.
다음에, 수소 플라즈마 처리에 있어서의 전력밀도의 영향을 해명하기 위해, 평탄 기판 위의 퇴적속도와 수소 플라즈마처리의 전력밀도와의 관계를 조사했다. CVD시간을 90초 및 300초로 하고, 퇴적량을 기판중량의 변화로 측정했다. CVD시간 내에서의 평균 퇴적속도를 수소 플라즈마 처리가 없는 경우의 값으로 규격화하여,도 5에 나타냈다.
도 5에서 알 수 있는 바와 같이, 0.06W/cm3이하의 전력밀도로 수소 플라즈마 처리를 한 경우는, 퇴적시간에 의하지 않고, 처리를 하지않은 경우와 거의 동일한 퇴적속도였다. 이에 대해서, 0.12W/cm3의 비교적 높은 전력밀도로 처리를 한 경우, CVD시간 90초에서 약간의 입자형상의 퇴적이 보인 것 뿐이며, 중량 변화로 부터 측정한 퇴적속도는 0이었다. CVD시간을 300초로 증가시켜도 연속적인 막으로는 되지않고, 중량변화로 부터 측정한 퇴적속도는, 처리가 없는 경우의 약 40%로 저하했다.
또한, 0.03W/cm3, 0.06W/cm3및 0.12W/cm3의 전력밀도로 300초의 처리를 한 경우에 관하여, CVD시간에 의한 평탄 기판위의 퇴적막두께의 변화를 도 6에 나타낸다. 그 결과, 전력밀도가 낮은 0.03W/cm3, 0.06W/cm3의 처리의 경우에는 거의 CVD개시와 동시에 알루미늄막의 퇴적이 개시되고, 그 후, 약 97nm/분의 속도로 퇴적이 계속하는 것이 관찰되었다. 그에 대해서, 전력밀도 0.12W/cm3의 경우에는, CVD개시 후 적어도 104초까지는, 중량변화에 따라서는 퇴적이 관찰되지 않았다. 데이터가 측정되어 있지 않기 때문에, 이 후 어느 시점에서 퇴적이 개시되었는가는 불명확하다. 그러나, 90초의 퇴적시간에 콘택트구멍 매입이 종료하고 있는 것을 고려하면, 퇴적 개시까지의 지체시간이 콘택트구멍을 매입하기 위해 필요한 CVD시간보다도 긴 것을 알 수 있다.
한편, 퇴적 개시 후의 퇴적속도가 정확한 값도, 데이터가 부족해 있기 때문에 구할 수가 없다. 그러나, 가령 지체시간이 104초였다고 가정해도 퇴적속도는 67nm/min이며, 전력밀도 0.03W/cm3, 0.06W/cm3의 처리의 경우의 약 70%의 속도를 가지고 있다. 따라서, 전력밀도 0.12W/cm3의 처리가 평탄 기판 위의 알루미늄 퇴적에 대하여 부여하는 영향으로서는, 퇴적 개시까지의 지체시간의 발생에 의해 외관상 퇴적속도가 저하하고 있다고 고려된다.
또한, 반대로, 전력밀도 0.12W/cm3의 경우의 지체시간 후의 퇴적속도가 처리가 없는 경우와 동일하다고 가정하면, 지체시간은 약 165초, 즉 콘택트구멍을 매입하기 위해 필요한 CVD시간인 90초의 약 1.8배이다. 반대로, 콘택트구멍을 매입하기 위해 필요한 CVD시간인 90초는, 이 지체시간의 약 0.5배이다.
또, 콘택트구멍 내에서의 CVD개시 직후의 퇴적상황을 평가하기 위해, 콘택트구멍을 형성하고, 티탄막 및 질화티탄막을 퇴적한 기판에 전력밀도 0.03W/cm3및 0.12W/cm3로 120초의 처리를 하고, 30초의 CVD를 하여, 단면관찰을 하였다. 전력밀도 0.12W/cm3의 경우, 도 4(c)에 나타내는 바와 같이, 콘택트구멍 내 및 콘택트 구멍 개구부의 질화티탄막 위에 입자형상 혹은 불연속인 막형상의 알루미늄의 퇴적을 볼 수 있었다. 이에 대해서 전력밀도 0.03W/cm3의 경우, 도 4(d)에 나타내는 콘택트구멍 내 및 콘택트구멍 개구부의 질화티탄 막 위에는, 전력밀도 0.12W/cm3의 경우에비교하면 입자형상에 가깝지만, 역시 알루미늄 퇴적이 관찰되었다. 따라서, 어느 처리조건에 있어서도, 콘택트구멍 바닥면 및 측벽의 질화티탄막 위에서는, 현저한 지체시간을 발생하지 않고, 알루미늄 퇴적이 발생하는 것이 판명되었다.
이상의 결과에 의해, 수소 플라즈마 처리를 하지않았던 경우, 및 0.06W/cm3이하의 전력밀도에서의 처리를 한 경우에 양호한 매입을 실현할 수가 없고, 한편, 전력밀도 0.12W/cm3의 경우에 양호한 매입이 가능한 현상을 이하와 같이 이해할 수가 있다.
우선, 전력밀도 0.12W/cm3로 높은 전력밀도로 수소 플라즈마 처리를 행한 경우, 콘택트구멍 내부의 질화티탄막 위에서, CVD개시와 거의 동시에 알루미늄 퇴적이 개시된다. 한편, 콘택트구멍 외의 절연막 표면 위의 질화티탄 막 위에서의 퇴적은, 지체시간 후에 밖에 개시되지 않는다. 따라서, 콘택트 구멍 상부의 개구부가 막히기 이전에, 콘택트구멍 내에서 퇴적한 입자형상 혹은 불연속인 막형상의 알루미늄이 성장, 합체하고, 콘택트구멍 내 전체를 매입하는 플러그가 형성된다. 이에 대해서, 0.06W/cm3이하의 낮은 전력밀도로 처리를 한 경우에도, 콘택트구멍 내부의 질화티탄 막 위에서는 CVD개시와 거의 동시에 알루미늄 퇴적이 개시된다. 그러나 동시에, 콘택트구멍 외의 질화티탄막 위에서도, CVD개시와 거의 동시에 퇴적이 개시된다. 이 퇴적은 같은 방향으로 진행하므로 콘택트구멍 내에서 퇴적한 입자가 성장하고, 합체하여 콘택트구멍 내 전체를 매입하는 플러그가 형성되기 이전에, 개구부가 막혀버린다. 이 시점에서 콘택트구멍내로의 원료가스의 공급이 정지되므로, 플러그가 형성되는데는 이르지 못한다.
즉 전력밀도 0.12W/cm3의 처리를 한 경우, 주로 콘택트구멍 외의 절연막 표면상의 질화티탄막 위의 알루미늄 퇴적에 지체가 발생하므로써, 매입성이 향상하고, 미세한 콘택트구멍을 매입하는 플러그를 형성할 수가 있다.
또한 상술한 바와 같이, CVD시간 30초에 있어서, 전력밀도 0.12W/cm3의 처리를 한 경우에, 콘택트구멍 내에, 보다 막형상에 가까운 알루미늄 퇴적을 볼 수 있다.
이 결과는, 수소 플라즈마 처리에 의해서, 콘택트구멍 내의 질화티탄막위에서의 알루미늄 퇴적의 핵발생밀도가 증대한 것을 시사한다. 콘택트구멍 외의 알루미늄 퇴적에 지체가 발생하는 효과에 더불어, 이, 콘택트구멍 내에서의 핵발생 밀도의 증대도, 매입성의 향상에 기여하고 있는 것으로 고려된다.
본 실험에서는 Si웨이퍼상에 직접 퇴적한 절연막에 콘택트 구멍을 형성한 기판을 사용했다. 현실적인 반도체소자 제조를 위해서는, 분리절연막, 소오스 / 드레인 확산층, 게이트 전극 등의 구조를 형성할 필요가 있는 것은 말할 필요도 없다. 이 경우, 본 발명의 방법으로 형성한 플러그는, 배선요소로서 소오스 / 드레인 확산층, 게이트전극을, 절연막 표면 위에 형성하는 상층 금속배선에 접속하기 위해 사용된다. 또, 절연막의 아래에 형성된 하층 금속배선과, 절연막 위에 형성되는 상층 금속배선과의 사이를 접속하기 위해 사용하는 것도 가능하다.
(실험 2)
수소플라즈마 처리의 시간을 120초로 일정하게 하고, 압력 및 전력을 변화시킨 경우의 콘택트구멍의 매입성의 변화를 평가했다. 이 결과를 도 7에 나타낸다. 도 7에 나타내는 바와 같이, 압력-전력밀도 평면상의 특정한 영역에서만 양호한 매입성이 얻어지는 것을 알았다. 도면에 표시된 경계선 A는
전력밀도[W/cm3] = 0.04 + 0.00001 X (압력 [mtorr])2
이며, 이것의 왼쪽 위, 즉 전력밀도가 크고, 압력이 낮은 부분에서 양호한 매입성이 얻어진다. 전력밀도를 높게 하는 것, 및 압력을 낮게 하는 것은, 어느 것이나, 정성적으로는, 플라즈마 중의 이온에너지를 크게 하는 것에 연결된다. 따라서, 특정한 값 이상의 에너지의 수소 이온을 질화티탄막 표면에 조사하고, 표면상태로 어느 변화를 부여하는 것이, 콘택트구멍 외의 퇴적에 지체시간을 발생시키므로써 양호한 매입성을 얻기 위해 필요하다고 이해할 수 있다.
단 물론, 동일한 전력밀도, 압력에 있어서도, 다른 조건에 의해 효과는 다르다. 예를 들면, 처리시간을 600초까지 연장한 경우에는, 전력밀도 0.03W/cm3, 압력 73mtorr의 경우에서도 양호한 매입성이 얻어진다.
이상과 같이, 절연막 표면 위 및, 그 절연막에 형성된 콘택트구멍 내에 질화티탄막을 퇴적한 기판의 표면을, 적절한 조건의 수소 플라즈마로 처리하므로써, CVD에 의한 알루미늄 퇴적시에, 콘택트구멍 외의 질화티탄막 위에서의 퇴적개시에 지체시간을 발생시키고, 매입성을 향상시켜서, 미세한 콘택트구멍 내에 플러그를형성할 수 있는 것을 알 수 있었다.
종래, 예를 들면 Chang 등과 같은 선택 텅스텐 CVD를 위한 수소 플라즈마 처리의 문헌에 있어서는, 질화티탄막 표면을 청정화하므로써 퇴적을 용이하게 하는 효과가 교시되어 있었다. 본 발명에 있어서는, 이 교시와는 완전히 반대로, 콘택트구멍 외의 바탕 금속막 위의 퇴적에 지체시간이 발생하고, 콘택트 구멍의 상부의 개구부가 막힐 때까지의 시간이 연장할 수 있기 때문에, 매입성이 향상했다. 게다가 그 효과는, 특정한 조건에서의 처리를 행한 경우에만 얻을 수 있었다.
구체적으로는, 콘택트구멍을 매입하기 위해 필요한 CVD시간(본 실시예의 경우에는 90초)에 대해서 약 30%이상, 바람직하게는 약 60%이상, 더 바람직하게는 같은 정도이상의 지체시간이 발생하는 조건에서 처리를 하는 것이 바람직하다. 이 지체시간은, 콘택트구멍을 매입하기 위해 필요한 CVD시간 내에서의 평균 퇴적속도가, 각각, 처리를 하지 않은 경우의 약 70%, 약 40% 및 개략 0으로 저하하는 것에 상당한다. 반대로, 콘택트구멍을 매입하기 위해 필요한 CVD시간인 90초는, 이 지체시간에 대해서 각각 약 1.7배 및 1배 이하이다.
또한, 질화티탄막의 퇴적조건 및 이력에 의해서, 그 표면에 대량의 오염물이 존재하는 경우에는, 처리가 없는 경우에도 퇴적 개시까지의 지체시간이 관찰되는 경우도 있다. 이 경우, 처리시간의 증대에 따라서, 한번 지체시간이 감속하여, 0에 접근하고나서 다시 증대하는 것으로 예상된다. 따라서, 이와 같은 기판에 대한 적절한 처리조건을, 평균퇴적속도의 저하를 지표로 하여 구하는 경우에는, 우선, 단시간의 수소 플라즈마 처리도, 혹은 예를 들면 아르곤 플라즈마처리에 의해서, 오염물이 제거된 청정한 질화티탄막 표면을 형성하고, 그 위에서의 퇴적속도를 측정한 후에, 다시 수소 플라즈마 처리를 하여 평균퇴적속도의 저하를 측정하는 것이 바람직하다.
적절한 처리조건은, 당연히, 매입할 콘택트구멍의 치수, 혹은 애스펙트비에 따라서도 다르다. 애스펙트비가 커질수록 완전히 매입할 수 있는 조건범위는 좁아진다. 그러나 일렉트로마이그레이션(electromigration)에 대한 충분한 신뢰성을 얻을 수 있는 범위 내라면, 반드시 완전하게 콘택트구멍이 매입될 필요는 없다. 즉, 미소한 보이드(void)가 콘택트구멍 내에 형성되었다고 해도, 실질적으로 완전히 매입되면 된다.
또, CVD시에 콘택트구멍 내에 보이드가 형성된 경우에는, 그 후, 알루미늄이 연화하는 온도, 예를 들면 450℃이상의 온도로 가열하므로써, 매입성을 개선하는 것도 가능하다.
(실험 3)
바탕 금속막으로서 사용하는 질화티탄막에, 베리어(barrier)성을 향상시키기 위한 처리, 구체적으로는, 산소분위기 중에서의 열처리를 행한 경우의 매입성을 평가했다. 이 경우도, 같은 수소 플라즈마 처리에 의해서 양호한 매입성을 얻는 것이 가능하다.
(실험 4)
질화티탄막의 형성방법의 영향을 평가하기 위해, CVD법에서 퇴적한 질화티탄막을 바탕 금속막으로서, 매입을 시험해 보았다.
질화티탄막 퇴적은, 4염화티탄과 암모니아와 모노메틸히드라진을 원료로 하고, 기판온도는 500℃로 하였다. 이 경우에도, 마찬가지의 조건으로 수소 플라즈마처리를 하므로써 양호한 매입성을 얻을 수가 있었다. 그 매입성은, 반응성 스퍼터법으로 퇴적한 질화티탄막을 바탕 금속막으로 한 경우 이상으로 양호하였다. 이와 같이 CVD법으로 퇴적한 질화티탄막을 바탕 금속막으로 하므로써 더욱 매입성이 향상하는 원인은 명확하지 않다. 그러나, 퇴적방법에 기인하는 막질의 차이에 의해, CVD시의 콘택트구멍 측벽에서의 핵발생 밀도가 증대했기 때문이라고 고려하고 있다.
(실험 5)
매입성이 향상하는 조건, 즉, 평탄상의 평균 퇴적속도를 저하시키는 조건에서의 수소 플라즈마 처리에 의해서, 질화티탄막 표면에 어떠한 변화가 일어나고 있는지를 해명하기 위해, 매입성이 향상하는 조건 및 향상하지 않는 조건에서 처리를 한 경우의 질화티탄막 표면의 상태를 XPS를 이용하여 평가했다. 도 8, 도 9 및 도 10은 각각, 미처리의 경우, 전력밀도 0.03W/cm3, 압력 74mtorr, 시간 120초의 처리를 한 경우, 전력밀도 0.12W/cm3, 압력 49mtorr, 시간 120초의 처리를 한 경우의 스펙트럼를 나타낸다. 양호한 매입성을 얻을 수 있었던 것은 전력밀도 0.12W/cm3의 경우 뿐이다.
460eV 부근의 피크는 TiO2에 대응하고, 456eV부근의 피크는 TiN에 대응한다.표면으로 부터 깊이 대략 3nm까지의 영역이 측정되고 있다고 고려하고 있다. 피크 강도는, 460eV 부근의 피크의 강도를 100으로서 정규화하여 표시되어 있다. 단 XPS측정은 플라즈마 처리를 한 장치와는 별개의 측정장치를 이용하여 행하였으므로, 측정장치로의 이송의 사이에 시료표면이 대기에 노출되어, 산화된다. 이 때문에, 처리직후의 상태를 그대로 표현하는 것이 아니다.
도 8과 도 10을 비교하므로써, 456eV 부근의 TiN 피크가, 전력밀도 0.12W/cm3의 수소 플라즈마 처리에 의해서 현저하게 저하하고 있는 것을 알 수 있다. 도 8 ∼ 도 10에 있어서 각각의 경우의 456eV 부근의 피크강도는, 61, 58, 25이다. 즉, 전력밀도 0.12W/cm3, 압력 49mtorr, 시간 120초의 처리를 행한 경우의 TiN의 피크치는 미처리의 경우의 41%(25/61)에 까지 저하한 것에 대해서, 전력밀도 0.03W/cm3, 압력 74mtorr의 처리를 행한 경우에는 미처리된 경우의 95%(58/61)로서, 거의 변화하지 않는다. 이 결과는, 매입성을 향상할 수 있는 조건의 플라즈마 처리에 따라서, 질화티탄막 표면부근의 질화티탄이 현저하게 환원되고, 금속형상의 티탄이 생성된 것을 시사하고 있다. 한편, 전력밀도 0.03W/cm3에 있어서, 처리시간을 600초까지 연장하여, 양호한 매입성을 얻은 경우에는, 456eV 부근의 TiN피크강도는 42로 저하했다. 즉 미처리된 경우의 69%(42/61)로 저하했다.
이와 같이, 절연막 표면 위의 알루미늄 퇴적에 지체시간을 발생시키고, 콘택트구멍의 매입성을 향상할 수 있는 조건의 수소 플라즈마 처리에 의해서, 질화티탄막 표면의 티탄이 현저하게 환원되고, 금속티탄이 생성되는 것이 분명해졌다. 이 금속티탄 생성과 지체시간 발생과의 인과관계는 명확하지 않다. 그러나, 단순히 표면에 부착한 오염물이 제거된 것만이 아니라, 바탕 금속막 표면의 구조에 변화가 발생하고, 그 구조변화에 따라서 지체시간이 발생하고 있다는 것이 발명자의 이해이다.
또, 종래는, 청정한 금속티탄 표면 위에는, 유기 알루미늄 화합물을 원료로 하는 CVD에 의해 양호하게 알루미늄이 퇴적한다고 고려되고 있었기 때문에, 단순히 금속티탄이 생성된 것만이 아니라, 특정한 상태로 되어 있는 것이 지체시간 발생의 원인으로 되어 있는 것도 추정된다. 구체적으로는, 예를 들면, 과잉수소가 바탕 금속막 표면에 존재하는 상태가 고려된다.
수소 플라즈마 처리에 의해서 이와 같은 상태가 형성될 수 있는 바탕 금속막의 재료는, 질화티탄막으로는 한정되지 않는다고 발명자는 생각하고 있다. 예를 들면, 티탄 이외의 고융점금속, 가령 지르코늄, 하프늄, 버나듐, 니오브, 텅스텐, 탄탈, 몰리브덴 등의 질화물이 사용될 수 있는 것으로 고려된다. 이 중에서는 특히, 티탄과 마찬가지로 비교적 저온에서 질화물을 형성할 수 있는 지르코늄, 하프늄의 질화물이 양호하게 사용될 수가 있다. 또 질화물 이외에, 붕화물(硼化物), 탄화물 혹은 그들의 혼합물이 사용될 수 있다. 또 실리사이드도 사용하는 것이 가능하다. 게다가, 고융점 금속화합물에 한정하지 않고, 티탄, 지르코늄, 하프늄, 버나듐, 니오브, 텅스텐, 탄탈, 몰리브덴 등의 고융점 금속막도, 바탕 금속막으로서 사용가능하다. 이들의 고융점 금속막의 표면은, 통상, 대기중에서의 산화에 의해 산화물로되어 있으며, 적절한 조건에서의 수소 플라즈마 처리에 의해서, 산화물을 환원하여 금속을 생성함과 동시에, 가령 수소가 과잉으로 존재하는 상태를 형성하고, 알루미늄 퇴적의 지체시간을 발생하는 것이라고 고려된다. 또, 당연히, 이들의 혼합물도 사용가능하다.
동일한 플라즈마에 기판표면 전면이 노출되는 것에도 불구하고, 콘택트구멍 내와 콘택트구멍 외에서의 바탕 금속막 표면의 상태에 차이가 발생하여, 퇴적특성이 다른 현상은, 다음과 같은 이유에 의한 것으로 고려하고 있다. 즉, 콘택트구멍 외의 절연막 표면 위의 바탕 금속막 표면에는, 플라즈마 중의 전계에 의해 가속된 이온이 수직에 가까운 각도로 조사된다. 이 때문에, 본 실시예의 조건에 있어서, 바탕 금속막 표면에 구조적인 변화가 발생한다. 이 변화에 의해서, CVD의 특성이 변화하고, 퇴적의 지체시간이 발생하는 것으로 고려된다. 한편, 콘택트구멍 측벽 위의 바탕 금속막 표면은, 콘택트구멍 측벽이 거의 수직으로 형성되어 있으므로, 평행에 가까운 각도로 조사를 받는다. 또, 단위면적당의 이온 조사량도 낮다. 이 때문에, 본 실시예의 조건에 있어서는 구조적인 변화가 발생하는데는 미치지 못한다. 그러므로, 현저한 CVD특성의 변화는 일어나지 않으며, 현저한 지체시간을 갖지않고 퇴적이 발생한 것으로 고려된다. 오히려, 평행에 가까운 각도의 이온 조사에 의해서, 표면에 부착한 오염물이 제거되고, 처리가 없는 경우에 비교하여 핵발생 밀도가 증대해서, 막형상에 가까운 알루미늄의 퇴적이 실현된 것으로 고려된다.
따라서, 콘택트구멍 내와 콘택트구멍 외의 바탕 금속막 표면의 상태가 다르도록 처리를 하기 위해서는, 적절한 방향성을 가지는 이온을 포함하는 플라즈마를사용하는 것이 바람직하다. 또, 콘택트구멍 측벽은 수직에 가까운 각도로 형성되어 있는 편이, 절연막 표면 위와 콘택트구멍 내벽 위와의 플라즈마 처리효과의 차이를 현저하게 할 수가 있어 바람직하다.
한편, 콘택트구멍 바닥면 위의 바탕 금속막 표면에는, 절연막 표면 위의 바탕절연막과 마찬가지로, 수직에 가까운 각도에서의 이온조사가 이루어진다. 플라즈마 내의 이온의 방향성이 완전하지 않기 때문에, 실시예에서는, 미소한 콘택트구멍 바닥면에까지 도달하는 이온량이 적고, 따라서, 콘택트구멍 바닥면 위의 바탕 금속막 표면에서는, 퇴적지체시간이 발생할 만큼의 구조변화는 일어나지 않은 것으로 고려된다. 이에 대해서, 이온의 방향성이 높은 플라즈마를 사용하여 처리를 한 경우에는, 콘택트구멍의 치수에 따라서는, 콘택트구멍 바닥면에서도 지체시간이 발생하는 경우도 있다고 생각된다. 그러나 이러한 경우에서도, 측벽의 바탕 금속막 표면 위에서의 지체시간이 없이 퇴적하는 알루미늄에 의해서, 콘택트구멍을 거의 매입하는 플러그가 형성되면, 전기특성상의 문제는 없다.
본 실시예에서는, 평행평판 RIE방식으로 발생한 플라즈마로 처리를 한 예를 나타냈는데, 본 발명은 이에 한정되는 것은 아니다. 예를 들면 평행평판 RIE방식 이외에, 적절한 에너지와 방향성을 가지는 수소이온을 바탕 금속막 표면에 조사할 수 있으면 어떠한 방식의 플라즈마라도 사용할 수가 있다. 예를 들면, ECR(electron cyclotron resonance), ICP(inductive coupled plasma), TCP(transformer coupled plasma), helicon plasma 등의 방식을 사용할 수 있다. 이들의 방식의 플라즈마를 사용하는 경우에는, 이온의 에너지 및 방향성을 높이고,절연막 표면 위와 콘택트구멍 내벽 위와의 플라즈마 처리효과의 차이를 현저하게 하기 위해, 기판유지대에 고주파 바이어스를 인가하는 것도 효과적이다.
한편, 실시예 1, 2와 같이, 절연막 표면 위와 콘택트구멍 안둘레면 위와의 바탕 금속막의 표면상태를 동일하게 하고, 동일한 특성에서의 알루미늄 퇴적을 실현하기 위해서는, 반대로, 방향성을 가지는 이온의 밀도와 비교하여 래디컬의 밀도가 상대적으로 높은 플라즈마를 사용하는 것이 바람직하다. 예를 들면, 마이크로파 방전을 이용한 리모트 플라즈마가 적절하게 사용될 수 있다.
공급하는 가스는 수소 이외에, 예를 들면 암모니아 등의 수소를 포함하는 가스를 사용할 수가 있다. 또 수소를 함유하는 가스에 더하여, 예를 들면 아르곤 등의 불활성가스를 혼합하는 것도 가능하다. 수소에 50체적% 정도 이하의 아르곤을 첨가한 가스를 이용하여 생성된 플라즈마를 사용한 경우에도, 수소 단독의 경우와 동일한 플라즈마 조건에 있어서, 마찬가지의 매입성 향상효과를 얻을 수 있는 것을 확인했다. 단, 50체적%를 넘는 양의 아르곤을 첨가한 경우, 및 아르곤 단독의 경우에는, 적어도 동일한 플라즈마 조건에 있어서는, 매입성 향상효과를 볼 수 없었다. 때때로, 바탕 금속막의 형성방법 및 이력에 의해, 표면에 강고한 오염층이 존재하는 경우에는, 예를 들면 BCl3등의 에칭성 가스를 첨가하는 것도 유효하다. 단, 과잉으로 에칭이 이루어져서, 예를 들면 콘택트구멍 바닥면의 바탕 금속막이 제거되는 일이 없도록, 첨가량을 제한함과 동시에, 플라즈마조건 및 처리시간을 적절하게 조정하는 것이 바람직하다.
알루미늄의 CVD를 위한 원료는 DMAH에 한정되지 않고, 그 외의 유기알루미늄 화합물을 사용할 수가 있다. 단, 탄소 등의 불순물 함유량이 작고, 고순도의 알루미늄을 퇴적하기 위해서는, DMAH의 사용이 바람직하다. 또, 알루미늄에 한정되지 않고, 구리, 금 등의 저저항 배선금속을, 각각의 유기화합물을 원료로하여 CVD법으로 퇴적하는 것도 가능하다.
본 실시예에서는, 플라즈마실과 CVD실이 진공반송실로 결합된 장치를 사용했다. 그러나, 플라즈마 처리에 의해서 형성된 바탕절연막의 표면상태를 상실하지 않고 CVD실에 이송할 수 있는 것이라면, 다른 형식의 장치를 사용하는 것도 가능하다. 단, 대기성분을 차단한 분위기, 예를 들면, 진공 외에 질소 등의 분위기의 반송실을 구비한 장치를 사용하는 것이 바람직하다. 또, 수소 플라즈마에 의해서 수소화된 표면상태를 유리하기 위해서는, 수소를 함유하는 분위기 내의 반송실을 구비하는 것이 바람직하다.
도 11은 본 발명에 의한 반도체장치의 제조방법의 변형예의 순차의 공정을 나타낸다. 본 예에서는, 높은 전력밀도에서 수소 플라즈마 처리를 하여 콘택트홀 내로 알루미늄을 우선적으로 매입하는 예에 관하여 설명한다. 표면에 확산층(2)이 형성되어 있는 반도체 기판(1)에 절연막(3)을 형성하고, 이 절연막(3)에 콘택트홀(3a)을 형성하고, 절연막의 표면(3b) 위 및 콘택트홀(3a)의 안둘레면에 티탄막(도시생략)을 형성하고, 이 티탄막 위에 질화티탄막(4)을 형성한다. 다음에, 전력밀도 0.12W/cm3의 높은 전력밀도로 수소 플라즈마 처리를 하고, 이어서 CVD에의해 알루미늄을 퇴적한다. 이 상태를 도 11(a)에 나타낸다. 콘택트홀(3a)의 내부에는 알루미늄(5)이 양호하게 매입되고, 표면 위에는 입자 형상의 알루미늄이 퇴적하고 있을 뿐이다.
다음에, 화학기계적 연마(CMP)를 행하여, 절연막(3b) 위에 퇴적한 알루미늄을 제거한다. 이 상태를 도 11(b)에 나타낸다. CMP는, 알루미나 혹은 콜로이드상 실리카를 함유한 슬러리를 사용하여, 예를 들면 웨이퍼 회전속도 30 내지 60rpm, 압력 2 내지 8psi의 조건에서 실시한다. 콘택트구멍 외의 질화티탄막 위에 퇴적한 알루미늄은 입자형상이므로, 이 조건에 있어서 매우 단시간으로 제거하는 것이 가능하다. 구체적으로는 1분의 CMP시간으로 충분하게 제거할 수가 있다. 이 조건에서는 질화티탄막도 약간 에칭되는데, 알루미늄 제거를 위한 CMP시간이 짧고, 따라서 오버에칭 시간도 짧게 할 수 있으므로, 절연막 표면 위의 질화티탄막을 확실하게 남길 수가 있다. 또, 오버 에칭시간이 짧으므로, 콘택트구멍 내의 플러그도 확실하게 남겨진다. 이 상태의 기판을 스퍼터장치에 삽입하고, 대기중에서 표면에 형성된 산화물을, 아르곤가스를 이용한 역 스퍼터로 제거한 후, 알루미늄 합금막(7)을 스퍼터법으로 퇴적한다. 이 상태를 도11(c)에 나타낸다. 최후로, 알루미늄 합금막 및 질화티탄막을 소요의 패턴으로 가공하고, 상층금속배선을 형성한다. 이와 같이, 수소 플라즈마 처리와 CVD에 의한 콘택트홀로의 우선적인 알루미늄 퇴적과 스퍼터법에 의한 알루미늄 합금막퇴적을 조합시키므로써, 양호한 매입플러그 및 양호한 금속배선을 형성할 수가 있다.
콘택트구멍 매입시에 콘택트구멍 외에 퇴적한 알루미늄을 남긴 채, 필요하다면 스퍼터법으로 알루미늄 합금막을 추가하여 퇴적하고, 가공하여 상층 금속배선을 형성하는 것도 가능하다. 그러나, 종래의 실적이 풍부한, 스퍼터법으로 퇴적한 알루미늄 합금막을 상층금속배선의 재료로서 사용하기 위해서는, 본 실시예와 같이, 한번 콘택트구멍 외에 퇴적한 알루미늄을 제거한 후에, 다시 스퍼터법으로 알루미늄 합금막을 퇴적시키는 것이 바람직하다.
(실시예 4)
도 12에 본 발명에 의한 반도체 장치의 제조방법의 다른 실시예의 순서공정을 나타낸다. 본 예에서는, 수소 플라즈마 처리와 CVD와의 조합에 의한 우선적인 매입을 이용하여 절연막에 형성한 홈 및 콘택트홀 내에 알루미늄을 퇴적시킨다. 반도체기판(10)위에 바탕 절연막(11)을 형성하고, 바탕 절연막(11) 위에 하층배선층(12)을 형성한다. 이 하층배선층(12) 위에 두께 1.8μm의 절연막(13)을 형성하고, 포토리소그래피법에 의해 콘택트홀(13a) 및 배선홈(13b)을 형성한다. 콘택트홀(13a)는, 예를 들면 직경 0.4μm, 깊이 1μm으로 한다. 또, 배선홈(13b)는, 가령 폭 0.3μm, 깊이 0.8μm 으로 한다. 다음에, 절연막(13)의 표면(13c) 위, 콘택트홀(13a)의 안둘레면 및 홈(13b)의 안둘레면에 티탄막(도시생략) 및 질화티탄막(14)을 형성한다. 이 상태를 도 12(a)에 나타낸다.
다음에, 실시예 3과 동일한 조건하에서 수소 플라즈마 처리를 하고, 이어서 CVD처리를 하여, 콘택트 홀(13a) 및 배선홈(13b) 내에 우선적으로 알루미늄을 퇴적시킨다. 이 때, 절연막(13)의 표면(13c) 위에는 입자형상의 알루미늄이 퇴적될 뿐이다. 이 상태를 도 12(b)에 나타낸다.
이어서, 홈 외에 퇴적한 입자형상의 알루미늄, 및 홈 외의 절연막 표면위의 질화티탄막 및 티탄막을 CMP법으로 제거한다. 이 상태를 도 12(c)에 나타낸다. 이것에 의하여, 콘택트구멍에 매입된 플러그, 및 절연막에 형성된 홈에 매입된 소요의 패턴을 가지는 상층 금속배선(15)을 형성할 수가 있다.
이상의 공정에 의하여, 배선요소로서 절연막 내의 콘택트구멍 내에 매입되고, 하층 금속배선에 접속하는 플러그, 및 절연막 내의 홈 내에 매입되고, 플러그에 의해 하층 금속배선에 접속되는 상층 금속배선을, 한번의 CVD공정에 의해 형성할 수가 있다.
본 실시예의 경우 특히, 상층 금속배선의 일렉트로 마이그레이션에 대한 신뢰성을 향상시키기 위해, 유기 알루미늄 화합물 가스에 유기구리 화합물가스를 첨가한 CVD분위기를 사용하여, 구리를 포함하는 알루미늄 합금을 퇴적시키는 것이 유효하다. 예를 들면, 시크로펜타디에닐 트리에틸 포스핀 구리가, 유기 구리화합물로서 사용될 수 있다.
도 1은, 본 발명에 의한 반도체 장치의 제 1 실시예의 순차적인 공정을 나타낸 선도적 단면도,
도 2는, 본 발명에 의한 반도체 장치의 제 2 실시예의 순차적인 공정을 나타낸 선도적 단면도,
도 3은, 비교예에 의해서 제조된 반도체 장치의 구조를 나타낸 선도적 단면도,
도 4는, 각종 플라즈마 처리에 의한 알루미늄의 퇴적상태를 나타낸 선도적 단면도,
도 5는, 수소 플라즈마 처리에서의 전력밀도와 평탄부에서의 퇴적속도와 의 관계를 나타낸 그래프,
도 6은, CVD시간과 퇴적막 두께와의 관계를 나타낸 그래프,
도 7은, 수소 플라즈마 처리와 매입성(埋笠性)과의 관계를 나타낸 그래프,
도 8은, 수소 플라즈마 처리를 행하지 않을 경우의 질화 티탄막의 XPS 측정결과를 나타낸 그래프,
도 9는, 전력밀도 0.03W/cm3, 압력 74mTorr, 처리시간 120초로 수소플라즈마처리를 행한 질화 티탄막의 XPS 측정결과를 나타낸 그래프,
도 10은, 전력밀도 0.12W/cm3, 압력 49mTorr, 처리시간 120초로 수소플라즈마 처리를 행한 질화 티탄막의 XPS 측정결과를 나타낸 그래프,
도 11은, 본 발명에 의한 반도체 장치의 제조방법 변형예의 순차적인 공정을 나타낸 선도적 단면도,
도 12는, 본 발명에 의한 반도체 장치의 제조방법의 다른 변형예의 순차적인 공정을 나타낸 선도적 단면도,
도 13은, 본 발명을 실시하기 위한 장치의 구성을 나타낸 개념도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 확산층
3 : 산화 실리콘층 3a : 콘택트 홀
4 : 질화 티탄막 5 : 오염물
6 : 알루미늄층 10 : 알루미늄막

Claims (7)

  1. 반도체 기판상에서 절연막내의 구멍내에 형성된 배선요소를 가지며, 그 구멍은 절연막의 상부표면에 개구부를 가지는 반도체장치의 제조방법으로서:
    반도체기판, 절연막, 구멍 및 바탕 금속막을 포함하는 기판을 절연막의 상부표면 및 구멍의 측벽에 수납하고, 그 바탕 금속막의 표면은 내화금속을 포함하는 공정과;
    수소를 포함하는 플라즈마를 사용하여 바탕 금속막의 표면을 조정하는 공정; 및
    구멍의 측벽상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 1 부분상에 배선금속을 퇴적하기 위하여 바탕 금속막의 조정된 표면상에 알루미늄, 동 및 금중의 적어도 하나를 포함하는 배선금속의 화학기상 퇴적을 행하는 공정을 포함하여 구성되며;
    상기 조정공정은 화학기상 퇴적공정내에서 배선금속이 제 2 부분에 대하여 제 1 부분상에 우선적으로 퇴적되도록 수행되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 구멍은 절연막에 뚫린 콘택트홀이며 배선요소는 그 콘택트홀내에 매립된 플러그인 반도체장치의 제조방법.
  3. 제 1 항에 있어서, 상기 구멍은 절연막의 상부표면내의 오목부이며, 배선요소는 그 홈내에 매립된 금속배선인 반도체장치의 제조방법.
  4. 제 1 항에 있어서, 상기 플라즈마는 바탕 금속막의 표면의 제 2 부분의 상태를 변경하도록 소정치보다 높은 에너지를 가지는 수소이온을 포함하며, 그 수소이온은 제 2 부분에 수직인 방향으로 정렬되는 반도체장치의 제조방법.
  5. 반도체 기판상에서 절연막내의 구멍내에 형성된 배선요소를 가지며, 그 구멍은 절연막의 상부표면에 개구부를 가지는 반도체장치의 제조장치로서:
    반도체기판, 절연막, 구멍 및 바탕 금속막을 포함하는 기판을 절연막의 상부표면 및 구멍의 측벽에 수납하고, 그 바탕 금속막의 표면은 내화금속을 포함하는 수단과;
    수소를 포함하는 플라즈마를 사용하여 바탕 금속막의 표면을 조정하는 수단; 및
    구멍의 측벽상에 위치된 일부를 포함하는 바탕 금속막의 표면의 제 1 부분상에 배선금속을 퇴적하기 위하여 바탕 금속막의 조정된 표면상에 알루미늄, 동 및 금중의 적어도 하나를 포함하는 배선금속의 화학기상 퇴적을 행하는 수단을 포함하여 구성되며;
    상기 조정수단은 화학기상 퇴적수단내에서 배선금속이 제 2 부분에 대하여 제 1 부분상에 우선적으로 퇴적되도록 수행되는 것을 특징으로 하는 반도체장치의제조장치.
  6. 제 5 항에 있어서, 상기 화학기상 퇴적을 수행하는 수단은 유기 알루미늄 화합물을 포함하는 분위기를 제공하는 것을 포함하는 반도체장치의 제조장치.
  7. 제 5 항에 있어서, 상기 플라즈마는 바탕 금속막의 표면의 제 2 부분의 상태를 변경하도록 소정치보다 높은 에너지를 가지는 수소이온을 포함하며, 그 수소이온은 제 2 부분에 수직인 방향으로 정렬되는 반도체장치의 제조장치.
KR1019960005460A 1995-03-02 1996-03-02 반도체장치의제조방법및제조장치 KR100413890B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4275895 1995-03-02
JP95-42758 1995-03-02

Publications (1)

Publication Number Publication Date
KR100413890B1 true KR100413890B1 (ko) 2004-03-19

Family

ID=12644900

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960005460A KR100413890B1 (ko) 1995-03-02 1996-03-02 반도체장치의제조방법및제조장치

Country Status (3)

Country Link
US (1) US6001736A (ko)
KR (1) KR100413890B1 (ko)
TW (1) TW367602B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869853B1 (ko) * 2007-06-29 2008-11-21 주식회사 하이닉스반도체 반도체소자의 트랜치 소자분리막 형성방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
GB2319532B (en) * 1996-11-22 2001-01-31 Trikon Equip Ltd Method and apparatus for treating a semiconductor wafer
KR100226742B1 (ko) * 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US5989623A (en) * 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
US6281121B1 (en) * 1998-03-06 2001-08-28 Advanced Micro Devices, Inc. Damascene metal interconnects using highly directional deposition of barrier and/or seed layers including (III) filling metal
US6303505B1 (en) * 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
GB2349392B (en) * 1999-04-20 2003-10-22 Trikon Holdings Ltd A method of depositing a layer
US6335282B1 (en) * 1999-08-26 2002-01-01 Micron Technology, Inc. Method of forming a titanium comprising layer and method of forming a conductive silicide contact
US6351516B1 (en) * 1999-12-14 2002-02-26 Jordan Valley Applied Radiation Ltd. Detection of voids in semiconductor wafer processing
US6444567B1 (en) 2000-01-05 2002-09-03 Advanced Micro Devices, Inc. Process for alloying damascene-type Cu interconnect lines
US6689689B1 (en) * 2000-01-05 2004-02-10 Advanced Micro Devices, Inc. Selective deposition process for allowing damascene-type Cu interconnect lines
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6455425B1 (en) 2000-01-18 2002-09-24 Advanced Micro Devices, Inc. Selective deposition process for passivating top interface of damascene-type Cu interconnect lines
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US7253124B2 (en) * 2000-10-20 2007-08-07 Texas Instruments Incorporated Process for defect reduction in electrochemical plating
KR100421036B1 (ko) 2001-03-13 2004-03-03 삼성전자주식회사 웨이퍼 처리 장치 및 이를 이용한 웨이퍼 처리 방법
US6858085B1 (en) * 2002-08-06 2005-02-22 Tegal Corporation Two-compartment chamber for sequential processing
US6673718B1 (en) * 2002-11-27 2004-01-06 Samsung Electronics Co., Ltd. Methods for forming aluminum metal wirings
US7220665B2 (en) 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
KR100799133B1 (ko) * 2006-08-21 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
US9390984B2 (en) 2011-10-11 2016-07-12 Bruker Jv Israel Ltd. X-ray inspection of bumps on a semiconductor substrate
US9389192B2 (en) 2013-03-24 2016-07-12 Bruker Jv Israel Ltd. Estimation of XRF intensity from an array of micro-bumps
US9632043B2 (en) 2014-05-13 2017-04-25 Bruker Jv Israel Ltd. Method for accurately determining the thickness and/or elemental composition of small features on thin-substrates using micro-XRF
US9829448B2 (en) 2014-10-30 2017-11-28 Bruker Jv Israel Ltd. Measurement of small features using XRF
KR102467848B1 (ko) 2015-10-12 2022-11-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10170300B1 (en) * 2017-11-30 2019-01-01 Tokyo Electron Limited Protective film forming method
JP7178826B2 (ja) * 2018-08-22 2022-11-28 東京エレクトロン株式会社 処理方法
CN113972126A (zh) * 2020-07-22 2022-01-25 北京屹唐半导体科技股份有限公司 使用氧加工工件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112150A (ja) * 1992-09-30 1994-04-22 Sony Corp 接続孔への配線形成方法
JPH06216263A (ja) * 1992-09-07 1994-08-05 Samsung Electron Co Ltd 半導体装置の配線層形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPH0279446A (ja) * 1988-09-16 1990-03-20 Hitachi Ltd スルーホールへの金属穴埋め方法
US4853347A (en) * 1988-10-03 1989-08-01 Motorola, Inc. Selective metal deposition process
JP2721023B2 (ja) * 1989-09-26 1998-03-04 キヤノン株式会社 堆積膜形成法
US5043299B1 (en) * 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
US5008217A (en) * 1990-06-08 1991-04-16 At&T Bell Laboratories Process for fabricating integrated circuits having shallow junctions
KR970001883B1 (ko) * 1992-12-30 1997-02-18 삼성전자 주식회사 반도체장치 및 그 제조방법
JPH07226387A (ja) * 1993-03-26 1995-08-22 Kawasaki Steel Corp 金属配線およびその形成方法
JPH07225387A (ja) * 1994-02-14 1995-08-22 Toshiba Corp 液晶表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216263A (ja) * 1992-09-07 1994-08-05 Samsung Electron Co Ltd 半導体装置の配線層形成方法
JPH06112150A (ja) * 1992-09-30 1994-04-22 Sony Corp 接続孔への配線形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869853B1 (ko) * 2007-06-29 2008-11-21 주식회사 하이닉스반도체 반도체소자의 트랜치 소자분리막 형성방법

Also Published As

Publication number Publication date
US6001736A (en) 1999-12-14
TW367602B (en) 1999-08-21

Similar Documents

Publication Publication Date Title
KR100413890B1 (ko) 반도체장치의제조방법및제조장치
US6949450B2 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US5747384A (en) Process of forming a refractory metal thin film
US6946401B2 (en) Plasma treatment for copper oxide reduction
US6734102B2 (en) Plasma treatment for copper oxide reduction
US5637534A (en) Method of manufacturing semiconductor device having multilevel interconnection structure
KR960000375B1 (ko) 반도체장치의 제조방법
US6821884B2 (en) Method of fabricating a semiconductor device
EP0599730B1 (en) Semiconductor device and method of producing the same
TW473869B (en) Plasma preclean with argon, helium, and hydrogen gases
EP0370775B1 (en) Method of manufacturing semiconductor device
EP1145297B1 (en) Plasma treatment for polymer removal after via etch
EP1035568B1 (en) Method of plasma processing
JP3266492B2 (ja) 半導体装置の製造方法
JPH10214896A (ja) 半導体装置の製造方法及び製造装置
JP2003273212A (ja) 積層構造体およびその製造方法
KR100379308B1 (ko) 불소 첨가 탄소막으로 이루어지는 절연막을 구비하는반도체 디바이스 및 그 제조 방법
US7745335B2 (en) Semiconductor device manufactured by reducing hillock formation in metal interconnects
US20070128553A1 (en) Method for forming feature definitions
WO2002046489A1 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US7338903B2 (en) Sequential reducing plasma and inert plasma pre-treatment method for oxidizable conductor layer
US20130074769A1 (en) Apparatus for the deposition of a conformal film on a substrate and methods therefor
KR20020026568A (ko) 반도체장치의 제조방법 및 그 제조장치
JP4032487B2 (ja) 金属窒化物膜の化学的気相成長方法およびこれを用いた電子装置の製造方法
WO2004053978A1 (en) Method for cleaning a metal surface by a dry-etching step

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111202

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee