KR100379308B1 - 불소 첨가 탄소막으로 이루어지는 절연막을 구비하는반도체 디바이스 및 그 제조 방법 - Google Patents

불소 첨가 탄소막으로 이루어지는 절연막을 구비하는반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

기판에 형성된 불소 첨가 탄소막으로 이루어지는 절연막과, 상기 불소 첨가 탄소막 위에 형성된 금속층과, 상기 절연막과 금속층 사이에 형성된 강한 밀착층을 구비한 반도체 디바이스이다. 상기 강한 밀착층은, 탄소와 상기 금속(상기 금속층에 포함된 금속과 동일한 금속)을 구비하는 화합물로 이루어지고, 상기 금속층이 상기 불소 첨가 탄소막에서 박리되는 것을 방지한다.

Description

불소 첨가 탄소막으로 이루어지는 절연막을 구비하는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING INSULATING FILM OF FLUORINE-ADDED CARBON FILM AND METHOD OF PRODUCING THE SAME}
반도체 디바이스의 고집적화를 위해서, 패턴을 미세화하고, 회로를 다층화하려는 노력이 진행되어 왔다. 그 중의 하나로서 배선을 다층화하는 기술이 있는데, 이 기술에 따른 다층 배선 구조에서는, n 번째 배선층과 (n+1) 번째 배선층이 도전층을 통해서 접속되고, 층간 절연막이 형성된다.
이 층간 절연막의 대표적인 것으로서 비유전율이 대략 4인 SiO2막이 있다. 그러나, 더 빠른 반도체 디바이스의 동작을 위해서, 비유전율이 더 작은 재료를 발견하기 위한 노력이 진행되어 왔다. 비유전율이 3.5인 SiOF 막이 하나의 선택이 될 수 있다.
본원의 발명자들은 비유전율이 더욱 작은 불소 첨가 탄소막에 주목해 왔다. 이 불소 첨가 탄소막을 이하 CF막이라고 지칭한다.
CF 절연막을 구비하는 반도체 디바이스 구조에 있어서는, CF막 위에, 예컨대 Al(알루미늄) 등의 배선층을 형성하고, n단 번째 Al층과 (n+1)단 번째 Al층을 접속하기 위한 W(텅스텐)의 배선을 형성하는 것이 필요해진다. 그런데 이 Al층은 일렉트로마이그레이션(electromigration)이 발생할 가능성, 즉 전류를 흐르게 하면 절단되어 버릴 가능성이 있다. 따라서, Al층을 보강하기 위해서 TiN(질화 티탄)층을 배선의 일부로서 이용하고, 또한 TiN층과 CF막 사이에 Ti(티탄)층을 형성하는 것이 검토되고 있다.
그러나 CF막은 폴리테트라플루오로에틸렌(polytetrafluoroethylene)에 가까운 성질을 나타내고, 원래 밀착성이 낮다. 또한, W의 배선을 형성할 때에, 예컨대 400℃ 부근에까지 CF막이 가열되어, 이 때의 열에 의해 CF막과 Ti층과의 계면의 층이 승화하여 버리기 때문에, CF막으로부터 Ti층이 박리된다.
이 때문에, CF막을 층간 절연막으로서 이용한 반도체 디바이스의 실용화는 매우 곤란했다.
본 발명은 불소 첨가 탄소막으로 이루어지는 절연막을 구비하는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 반도체 디바이스 제조 방법의 개요를 설명하기 위한 도면.
도 2는 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 3은 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 4는 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는도면.
도 5는 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 6은 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 7은 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 8은 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 9는 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 10은 본 발명의 방법에 따라 반도체 디바이스를 제조하는 공정을 나타내는 도면.
도 11a 및 도 11b는 본 발명의 반도체 디바이스의 실시예의 구조의 일부를 각각 나타내는 단면도.
도 12는 H2의 플라즈마 조사 처리를 행하기 위한 평행 평판형 플라즈마 처리장치의 단면도.
도 13은 Ti층 및 TiN층의 성막 처리를 행하기 위한 스퍼터링 장치의 단면도.
도 14는 H2의 플라즈마 조사 처리와 Ti층 및 TiN층의 성막 처리를 연속적으로 행하기 위한 클러스터 툴의 평면도.
도 15는 CF막의 성막 처리를 행하기 위한 ECR 플라즈마 장치의 단면도.
도 16은 세바스찬법에 의해 CF막과 Ti층과의 밀착성을 확인하기 위한 몇 지점을 나타내는 도면.
도 17은 CF막과 Ti층과의 밀착성의 실험 결과를 나타내는 표.
도 18은 TEM에 의해 관찰한 CF막과 Ti층과의 계면의 단면의 모습(40만배)을 나타내는 단면도.
도 19는 TEM에 의해 관찰한 CF막과 Ti층과의 계면의 단면의 모습(200만배)을 나타내는 단면도.
도 20a, 도 20b 및 도 20c는 에너지 분산형 X선 분광에 의해 CF막과 Ti층 사이의 계면층에 대한 해석 결과를 각각 나타내는 특성도.
도 21a 및 도 21b는 CF막과 Ti층 사이의 계면층의 XPS에 의한 해석 결과를 각각 나타내는 특성도.
도 22는 Ti층의 성막 처리를 행하기 위한 평행 평판벽 플라즈마 장치의 단면도.
도 23은 CF막과 Ti층, CF막과 Ta층, 그리고 CF막과 W층과의 밀착성의 실험 결과를 나타내는 표.
도 24는 CF막과 W층과의 밀착성의 실험 결과를 나타내는 표.
도 25는 TEM에 의해 관찰한 CF막과 W층과의 계면의 단면도(40만배).
도 26은 TEM에 의해 관찰한 CF막과 W층과의 계면의 단면도(200만배).
도 27a, 도 27b 및 도 27c는 CF막과 W층 사이의 계면층의 에너지 분산형 X선 분광에 의한 해석 결과를 각각 나타내는 특성도.
본 발명은, 절연막인 불소 첨가 탄소막 위에 금속층이 형성된 반도체 디바이스에 있어서, 불소 첨가 탄소막과 금속층과의 박리를 억제한 반도체 디바이스 및 그와 같은 반도체 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 기판에 형성된 불소 첨가 탄소막으로 이루어지는 절연막과, 불소 첨가 탄소막 위에 형성된 금속층과, 그리고 불소 첨가 탄소막과 금속층 사이에 형성된 밀착층을 구비한 반도체 디바이스를 제공한다. 밀착층은 탄소와 금속(또는 금속층에 포함되는 금속과 같은 금속)을 포함하는 화합물로 이루어져, 금속층이 상기 불소 첨가 탄소막으로부터 박리되는 것을 방지한다.
또한, 본 발명은 반도체 디바이스의 제조 방법을 제공한다. 기판에 불소 첨가 탄소막으로 이루어지는 절연막을 형성하고, 그리고 이 불소 첨가 탄소막의 표면의 불소를 저감시킨다. 이 불소 첨가 탄소막의 표면에 금속층을 형성한다. 그리고, 불소 첨가 탄소막과 금속층 사이에, 탄소와 상기 금속층에 포함되는 금속과 같은 금속을 포함하는 화합물로 이루어지는 밀착층을 형성한다. 또한, 불소를 저감시킨 후, 상기 불소 첨가 탄소막의 표면에 금속층을 형성하면서, 또는 금속층을 형성한 후에 기판을 가열하여, 상기 불소 첨가 탄소막과 상기 금속층 사이에 탄소와 금속을 포함하는 화합물로 이루어지는 밀착층을 형성할 수 있다. 또한, 불소를 저감시킨 후에, 상기 불소 첨가 탄소막의 표면에, 금속을 포함하는 성막 가스의 화학적 기상 증착에 의해 금속층을 형성하여, 불소 첨가 탄소막과 금속층 사이에 탄소와 금속을 포함하는 화합물로 이루어지는 밀착층을 형성할 수 있다.
본 발명의 반도체 디바이스의 제조 방법의 개요에 관해서 도 1을 참조하여 설명한다.
우선 도 1의 (a)에 도시된 바와 같이, 기판(1)에 불소 첨가 탄소막으로 이루어지는 절연막(2)을 형성한다. 계속해서 도 1의 (b)에 도시된 바와 같이, CF막(2)의 표면에 수소(H2) 가스의 플라즈마를 조사한다.
이와 같이 H2의 플라즈마를 조사하면, CF막(2)에서는 표층부의 불소(F)가 수소(H)와 반응하여 불화수소(HF)가 되어 CF막(2)으로부터 비산해 나간다. 이 때문에 도 1의 (c)에 도시된 바와 같이, 표층부에서는 F가 저감하지만 탄소(C)는 잔존하게 된다. 따라서, CF막의 표층부에서는 탄소의 농도가 높은 상태가 된다(불소 저감 공정).
계속해서 도 1의 (d)에 도시된 바와 같이, 기판을 가열하면서 CF막(2)에, 예컨대 티탄(Ti)의 금속층(3)을 형성한다. 이 때 CF막(2)과 Ti층(3)과의 계면에서는 CF막(2)의 표층부의 탄소와 티탄이 반응하여 탄화티탄(TiC)(30)이 형성된다. 이어서 Ti층(3)의 표면에, 알루미늄 또는 텅스텐으로 이루어지는 배선층을 형성함으로써 반도체 디바이스를 제조한다.
이러한 방법에서는, CF막(2)과 Ti층(3)과의 계면에 밀착층으로서 TiC층(30)이 형성되고, 이 층에 의해 CF막(2)과 Ti층(3) 사이의 박리가 억제된다.
이하에서 본 발명의 반도체 디바이스의 제조 방법을, CF막을 층간 절연막으로서 이용하고, 예컨대 Al 배선층을 W층으로 접속하는 다층 배선 구조의 반도체 디바이스의 제조에 적용한 경우에 대해서, 도 2 내지 도 10을 참조하여 상세히 설명한다.
우선, 도 2에 도시된 바와 같이 기판(1)의 표면에 대략 20,000 Å 두께의 CF막(2)을 형성한다. 이 CF막(2)은 전자 사이클로트론 공명(electron cyclotron resonance, ECR)을 이용한 플라즈마 장치에 의해 형성된다. 이 ECR 플라즈마 장치는, 예를 들면 플라즈마 가스로서 아르곤(Ar) 가스를 사용하고, 성막 가스로서 C4F8및 C2H4가스를 사용한다. 성막 가스는 CF막의 성막을 위한 플라즈마 가스에 의해 플라즈마화된다.
계속해서 CF막(2)에 W 배선을 형성하기 위한 처리를 행한다. 이 처리에서는 도 3에 도시된 바와 같이, CF막(2) 표면에서 W 배선을 형성하고자 하는 부분에 W를 매입(埋入)하기 위한 구멍(21)을 형성한다. 상세히 말하면, CF막(2)의 표면에 레지스트 패턴을 형성하고, 도시하지 않는 에칭 장치로 에칭 처리함으로써 상기 구멍(21)이 형성된다.
그리고, 도 4에 도시된 바와 같이, CF막(2)의 표면에 수소(H2) 플라즈마를 조사한다. 즉, 플라즈마 장치(도 12 참조)에 Ar 가스와 H2가스를 도입하여 H2가스를 플라즈마화하고, 이 H2의 플라즈마를 대략 1O초 정도 조사한다. 여기서 Ar 가스를 도입하는 것은 H2플라즈마의 생성을 쉽게 하기 위한 것이다. 이와 같이 H2플라즈마를 조사하면, CF막(2)의 표층부에서 F가 저감하는 반면, C의 농도가 높은 상태가 된다.
여기서 이 불소 저감화 공정은, H2O 중에 CF막(2)이 형성된 기판(1)을 침지한 후, 이 기판(1)에 대하여, 예컨대 425℃의 온도로 어닐링 처리를 행하는 것에 의해 실시할 수 있다. 이와 같이 하면, 기판(1)을 H20 중에 침지함으로써, CF막(2) 표면에 부착된 H2O 중의 H가, 그 후의 어닐링 처리시에 CF막(2) 표층부의 F와 반응하여 HF가 되어 비산해 나가게 된다. 따라서 CF막(2)의 표층부에 고농도의 탄소가 모이게 된다.
이렇게 해서 H2의 플라즈마를 조사한 후, 도 5에 도시된 바와 같이, CF막(2)의 표면 전체에 Ti층(3) 및 TiN층(31)을 형성한다. 보다 상세히 말하면, 웨이퍼 적재대를 대략 300℃ 정도로 가열한 상태에서, 스퍼터링 장치(도 13 참조)에 Ar 가스를 도입해서 타겟인 Ti를 스퍼터링하고, CF막(2)의 표면에, 예컨대 1OO 내지 300 Å 두께의 Ti층(3)을 형성한다.
계속해서 상기 스퍼터링 장치에 Ar 가스와 질소(N2) 가스의 혼합 가스를 도입해서 타겟인 Ti를 스퍼터링함으로써, 상기 Ti층(3)의 표면에, 예컨대 100 Å 두께의 TiN층(31)을 형성한다. 이에 따라 CF막(2)의 표면 전체와 구멍(21)의 내벽에 Ti층(3) 및 TiN층(31)이 형성된다.
이와 같이 CF막(2)의 표면에 Ti층(3)이 형성되면, CF막(2)과 Ti층(3)의 계면에는 100 내지 120 Å 두께의 TiC층(30)이 형성된다. 이 방법 대신에, 상기 Ti층(3)이 형성된 기판(1)에 대하여 400℃ 이상의 온도로 어닐링 처리를 행할 수 있다.
계속해서, 도 6에 도시된 바와 같이, Ti층(3)의 표면에 W층(4)을 형성하여, 구멍(21)에 텅스텐을 매입한다. 그리고, 도 7에 도시된 바와 같이, 상기 W층(4)을 화학·기계적 폴리싱(Chemical Mechanical Po1ishing, CMP) 장치로 폴리싱하고, 불필요한 W층(4)을 제거한다.
다음 공정은 W 접속선이 형성된 CF막(2)의 표면에 Al 배선층을 형성하는 것이다.
먼저, 도 8에 도시된 바와 같이, Al 배선층을 형성하고자 하는 CF막(2)의 표면에 H2의 플라즈마를 조사한다. 이 처리는 도 4에 도시된 공정과 같이 행하며, H2의 플라즈마를 예컨대 대략 10초 정도 조사한다.
다음으로, 도 9에 도시된 바와 같이, CF막(2)의 표면 전체에 Ti층(32) 및 TiN층(33)을 형성한다. 이 처리는 도 5에 도시된 공정과 같이 행해지고, 1OO 내지 300 Å 두께의 Ti층(32)이 형성된 후, 상기 Ti층(32)의 표면에, 예컨대 대략 1OO Å 두께의 TiN층(33)이 형성된다. 이 공정은, CMP 정지 위치를 정밀하게 제어하여 CF막의 표면 위에 Ti층(3) 및 TiN층(31)을 남기는 경우에는 생략될 수 있다.
도 10에 도시된 바와 같이, TiN층(33)의 표면에 대략 8000 Å 두께의 Al(배선)층(5)을 형성함으로써, 다층 배선 구조의 반도체 디바이스가 제조된다.
전술한 방법으로 제조된 반도체 디바이스(실시예 1)의 일부가 도 11a와 도 11b에 도시되어 있다.
도 11a는 상기 반도체 디바이스의 정면측 단면도이고, 도 11b는 측면측 단면도이다.
도시된 바와 같이, 이 반도체 디바이스는 CF막으로 이루어지는 층간 절연막(22 내지 25), W층으로 이루어지는 접속선(41, 42), 그리고 Al층으로 이루어지는 배선층(51, 52)으로 이루어진다. 또한, CF막(22)과 W층(41) 사이나, CF막(22)과 Al 배선층(51) 사이에는, Ti층 및 TiN층(32, 33)이 형성되어 있다. 이들 Ti층 및 TiN층(32, 33)은 도면에서 굵은 선으로 표시되어 있다.
이하에서는, H2플라즈마의 조사를 위한 플라즈마 장치와, Ti층 및 TiN층의 형성을 위한 스퍼터링 장치를 도 12 및 도 13을 참조로 각각 설명한다.
도 12에 도시된 장치는 평행 평판형의 플라즈마 처리 장치이며, 처리실(61), 하부 전극을 이루는 적재대(62), 이 적재대(62)에 접속된 고주파 전원부(63), 그리고 상기 적재대(62)와 마주하는 접지된 상부 전극(64)으로 구성된다.
이러한 장치에 의해 도 4 및 도 8에 도시된 공정을 행한다.
상세히 말하면, 적재대(62)에 반도체 웨이퍼(10)를 배치한다. 그리고, 적재대(62)와 상부 전극(64) 사이에 고주파 전력을 인가하여 플라즈마를 발생시킨다.
한편으로 배기관(65)을 통해 배기하면서, 가스 도입관(66)을 통해 H2가스와 Ar 가스를 각각 소정의 유량으로 공급해서 H2가스를 플라즈마화한다. 이 플라즈마를 웨이퍼(10)에 형성된 CF막의 표면에, 예컨대 10초 정도 조사한다.
도 13에 도시된 장치는 평행 평판형의 스퍼터링 장치로서, 처리실(71), 접지된 하부 전극을 이루는 적재대(72), 이 하부 전극(72)과 마주하는 상부 전극(73), 그리고 이 상부 전극(73)에 접속된 고주파 전원부(74)로 구성된다.
이러한 장치에 의해 도 5 및 도 9에 도시된 공정이 행하여진다.
상세히 말하면, 적재대(72)를, 예컨대 300℃로 가열한 상태에서, 적재대(72)와 상부 전극(73) 사이에 고주파 전력을 인가하여 플라즈마를 발생시킨다. 한편으로 배기관(76)을 통해 배기하면서, 가스 도입관(77)을 통해 Ar 가스를 각각 소정의 유량으로 공급하여 그 Ar 가스를 플라즈마화한다. 이 플라즈마에 의해 상부 전극(73)에 부착된 타겟인 Ti(75)를 스퍼터링함으로써, 적재대(72)에 위치된 웨이퍼(10)의 CF막에 Ti막이 성막된다. 계속해서 Ar 가스와 N2가스를 각각 소정의 유량으로 공급하여 이들 가스를 플라즈마화한다. 이 플라즈마에 의해 타겟(75)을 스퍼터링하고, 이에 따라 성막된 Ti층에 TiN막이 성막된다.
다음으로, 본 발명의 반도체 디바이스의 제조에 적절한 제조 장치에 관해서 도 14를 참조하여 설명한다.
도 14에 도시된 장치는 클러스터 툴(cluster tool)로 불리는 것으로, 진공실(81)을 구비한다. 이 진공실(81)의 주위에는, 2개의 예비 진공 카세트(82, 83)와, 도 12에 도시된 플라즈마 처리 장치를 포함하는 처리실(84)과, 도 13에 도시된 스퍼터링 장치를 포함하는 처리실(85)이 설치되어 있다.
진공실(81)의 내부에 설치된 이송 암(86)에 의해, 웨이퍼(10)가 카세트(82, 83)과 처리실(84, 85) 사이에서 이송된다.
이러한 장치로 H2의 플라즈마 조사와 Ti층 및 TiN층의 성막을 행하면, 이들의 처리를 연속적으로 행할 수 있어 작업 처리량이 향상된다.
전술한 본 발명의 반도체 디바이스 제조 방법에 따르면, 기판(1)에 형성된 CF막(2)에 H2플라즈마를 조사하고, 기판(1)을 가열하면서 Ti층(3)을 형성한다.
하기의 실험예에서도 알 수 있겠지만, CF막(2)과 Ti층(3)의 계면에 TiC층(30)을 형성할 수 있고, 이 층(30)에 의해 CF막(2)과 Ti층(3) 사이의 박리가 억제된다.
또한, Ti층(3), Al 배선층(5) 및 W층(4)은 금속층이기 때문에, 서로에 대해 박리되기가 어렵다. 이 때문에 결과적으로 CF막(2)에서 Al 배선층(5) 및 W층(4)이 박리되는 것이 억제된다.
이미 논의한 바와 같이, 반도체 디바이스의 미세화 및 고속화가 요청되고 있는 가운데, CF막은 비유전률이 작으므로 반도체 디바이스의 층간 절연막으로서 이용하는 것이 효과적이다.
이하에서는, CF막(2)과 Al 배선층(5) 또는 W층(4) 사이에 Ti층(3) 및 TiN층(31)을 형성하는 이유에 대해서 설명한다.
Al 배선층(5)은 강도가 낮고, 전류를 흘리면 절단되기 쉽다. 이를 극복하기 위해서, 강도가 큰 TiN층(31)을 배선의 일부로서 사용해서 Al 배선층(5)을 보강한다. Ti층(3)은 강도가 낮기 때문에, TiN층(31)의 대신에 배선의 일부로서 이용하는 것은 적당하지 않다.
또한, CF막(2)과 TiN층(31) 사이에 Ti층(3)을 형성하는 이유는 다음과 같다.
TiN층(31)의 형성은 전술한 바와 같이 타겟인 Ti를 Ar 가스와 N2가스로 스퍼터링함으로써 행한다. Ti층(3)이 형성되어 있지 않은 경우에는, 구멍(21)에 매입된 텅스텐이 질소와 반응하여 질화 텅스텐이 생성되고, 텅스텐의 표면에 이 질화 텅스텐으로 이루어지는 절연막이 형성된다.
계속해서, CF막(2)과 Ti층(3)의 계면에 TiC층(30)이 형성됨으로써 CF막(2)과 Ti층(3)의 박리가 억제되는 이유에 대해 설명한다.
TiC층이 없는 CF막에 금속층을 직접 형성하면, CF막 중의 F와 금속이 반응하여 CF막과 금속층의 계면에 금속의 불화물이 형성되기 때문에, 금속층이 쉽게 박리된다. 예컨대, CF막의 표면에 Ti층을 직접 형성하면, CF막과 Ti층의 계면에 TiF4층이 형성된다.
여기서, 금속의 불화물은 일반적으로 승화점 및 융점이 낮고, 예를 들면 TiF4는 승화점이 284℃이다. 그런데, Ti층을 형성한 후, 기판을 예컨대 400℃ 이상의 온도로 가열하는 일이 있다. 실제로, 본 발명의 실시예에서 W층은 대략 400℃의 온도에서 형성된다. 본 실시예에서, CF막(2)과 Ti층(3) 사이에 TiC층이 형성되지 않은 경우에는, 기판은 TiF4의 승화점 이상의 온도로 가열된다. 따라서, CF막의 TiF4는 승화되고, 이에 따라 CF막에서 Ti층이 박리된다.
한편, 본 발명의 방법에서는, CF막(2)과 Ti층(3)의 계면에 TiC층(30)이 형성되어 있다. 이 TiC층(30)은 융점이 3257℃이고, 이 융점은 기판(1)을 가열하는 온도보다 훨씬 높기 때문에, W층의 형성을 위해 기판(1)을 가열할 때에도 TiC층(30)은 승화하지 않고 안정적이다. 그러므로, CF막(2)으로부터 TiC층(30)이 박리되는 일이 없다. 따라서, TiC층(30)은 CF막(2)과 Ti층(3) 사이에서 밀착층으로서 기능하고, 이 층에 의해 양자의 계면에 있어서의 박리가 방지된다. 또한, TiC층(30)의 도전율이 61μΩ·cm이기 때문에, CF막(2)과 Al 배선층(5)과, W층(4) 사이에 TiC층(30)이 존재하여도 Al 배선층(5)과 W층(4) 사이에는 안정적인 전기적 접촉이 형성된다. 따라서, Al 배선층(5)과 W층(4)을 형성할 때 TiC층(30)을 박리시킬 필요가 없다. 이에 반하여, TiC층(30)이 절연층이면 Al 배선층(5)과 W층(4)을 형성할 때 TiC층(30)을 박리시켜야 한다.
본 발명에 따른 반도체 제조 방법은, Ti(티탄) 이외에 텅스텐(W), Mo(몰리브덴), Cr(크롬), Co(코발트), Ta(탄탈), Nb(니오븀), Zr(질코늄) 등의 금속층을 CF막의 표면에 형성하는 경우에도 적용할 수 있다. W-불화물 및 Mo-불화물의 융점은 20℃ 이하이고, Cr-불화물 및 Co-불화물의 융점은 100℃ 이하이다. 이에 반해, 이들 금속의 탄소 화합물의 융점은 대략 2000 내지 4000℃이다. 또한 Ta, Nb, Zr의 탄소 화합물의 융점도 꽤 높다. 이 때문에, W층의 형성 공정에 있어서 400℃ 정도의 고온으로 처리를 행하여도 상기 금속의 탄소 화합물은 안정적이고 밀착층으로서 기능하기 때문에 CF막과 금속층과의 박리가 억제된다.
계속해서, 본 발명의 방법의 효과를 확인하기 위해서 행한 실험예 I에 대해서 설명한다.
이 실험에 사용된 반도체 디바이스는, 실리콘 기판에 0.5 ㎛ 두께의 CF막을 형성하고, 이 CF막에 100Å 두께의 Ti층과 500Å의 두께의 TiN층을 순서대로 성막해서 얻은 것이다.
이 디바이스는 다음과 같은 조건으로 제조하였다. 즉, 후술하는 ECR 플라즈마 장치에, Ar 가스, C4F8가스 및 C2H4가스를 각각 150 sccm, 40 sccm 및 30 sccm의 유량으로 도입하여 실리콘 기판에 CF막을 형성했다. 그리고, 상기 실리콘 기판에 질소 가스 분위기하에서 425℃로 2시간 동안 어닐링 처리를 행했다. 이 어닐링 처리후에, H2가스 및 Ar 가스를 각각 306 sccm 및 30 sccm의 유량으로 도입하여, CF막의 표면에 H2의 플라즈마를 13초간 조사했다. 이 때, 마이크로파 전력[고주파 전원부(93)]은 2700 W로, 바이어스 전력[후술의 고주파 전원부(98)]은 0 W로 했다. 고주파 전원부(93, 98)에 대해서는 후술한다.
다음으로, CF막이 형성된 기판을 도 13에 도시된 스퍼터링 장치 내에 배치하였다. 이 기판에 대해, Ar 가스를 700 sccm의 유량으로 도입하여 CF막의 표면에 Ti층을 성막했다. 그리고 나서, Ar 가스 및 N2가스를 각각 40 sccm 및 120 sccm의 유량으로 도입해서 Ti층에 TiN층을 성막하였다. 이 때, 고주파 전원부(74)의 전력은 1200 W로 했다.
다음으로, CF막의 성막과 H2의 플라즈마 조사가 행하여지는 ECR 플라즈마 장치에 대해 도 15를 참조하여 설명한다.
이 ECR 플라즈마 장치는 플라즈마실(91)과 성막실(92)로 이루어지는 진공실(9)을 구비한다. 이 진공실(9)의 내부에, 고주파 전원부(93)로부터 도파관(導波管)(94) 및 투과창(95)을 통해 예컨대 2.45 GHz의 마이크로파(M)가 공급된다. 또한, 플라즈마실(91)의 주위에 마련된 주 전자 코일(96a)과, 성막실(92)의 하부에 마련된 보조 전자 코일(96b)에 의해, 플라즈마실(91)로부터 성막실(92)로 향하여 ECR 지점(P) 부근에서 자장 강도가 875 가우스인 자장(B)이 형성된다. 이렇게 해서, 자장(B)과 마이크로파(M)의 상호 작용에 의해 ECR 지점(P)에서 전자 사이클로트론 공명이 발생한다.
이 장치에서 CF막을 형성할 때에는, 성막실(92)에 설치된 적재대(97)에 웨이퍼(10)를 배치하였다. 그리고, 적재대(97)에 고주파 전원부(98)으로부터 바이어스 전압을 인가했다. 진공실을 배기관(99)을 통해 배기하면서, 플라즈마실(91)에 Ar 가스를 도입함과 동시에, 성막실(92)에 성막 가스를 도입하여, 성막 가스를 상기 전자 사이클로트론 공명에 의해 플라즈마화했다.
이와 같이 하여 제조된 반도체 디바이스에 대해서, CF막과 Ti층 사이의 박리의 유무를 다음과 같이 확인했다.
우선 Ti층에 접착 테이프를 붙여 그 테이프를 박리시키고, 테이프가 박리될 때에 CF막과 Ti층 사이에서 박리가 발생하는지 여부를 시각적으로 확인했다. 또한 비교예로서, H2의 플라즈마를 조사하는 공정을 행하지 않는 것을 제외하고는 본 실시예와 동일한 방법으로 제조한 반도체 디바이스에 대해서도 같은 실험을 행했다. 그 결과, 비교예에서는 박리가 발생했지만, 본 실시예에서는 박리가 발생하지 않았다.
다음으로, 실시예와 비교예 각각의 디바이스에 대해, CF막과 Ti층 사이의 밀착성을 도 16에 도시된 A 내지 D의 4개의 지점에서 세바스찬법에 의해 측정했다.
상세히 설명하면, 베어(bare) 실리콘 표면에 CF막을 형성하고, 그 위에 본 발명의 방법에 의해 Ti층 및 TiN층을 형성했다. 그리고, 이 Ti층 표면에 테스터 리드(tester lead)를 접착제로 고정했다. 그리고 나서 테스터 리드를 들어올려 테스터 리드의 단위 면적당 인상력 크기(kPsi)를 측정했다. 인상력이 클수록 밀착성이 큰 것이다.
실시예와 비교예의 세바스찬법에 의한 결과를 도 17에 나타내었다.
실험 결과 데이터로부터 명확하듯이, 지점 A 내지 D에서의 인상력이 비교예에서는 1 kPsi 이하인데 반하여 실시예에서는 5.26 내지 7.75 kPsi이었다. 이것은, 실시예에서의 CF막과 Ti층 사이의 밀착성이 비교예에서보다 훨씬 크다는 것을 의미한다.
이러한 실험에 의해서, CF막에 H2의 플라즈마를 조사하고 나서 Ti층을 형성함으로써 CF막과 Ti층의 계면에 TiC층(밀착층)이 형성되어 CF막과 Ti층 사이의 밀착성이 증가되는 것이 확인되었다.
실시예의 디바이스에 대해, CF막과 Ti층의 계면 부근의 단면을 투과형 전자 현미경(Transmission Electron Microscope, TEM)으로 관찰한 바, 도 18 및 도 19와 같은 결과를 얻을 수 있었다. 배율은 도 18은 40만배, 도 19는 200만배였다.
이 결과에 의해, CF막과 Ti층의 계면에는 CF막과 Ti층과는 다른 층이 형성되어 있는 것이 확인되었다.
본원의 발명자들은 CF막과 Ti층의 계면에 형성되어 있는 층의 조성을 조사하기 위해 다음과 같은 분석을 행하였다.
우선, CF막과 Ti층 및 이들 사이의 계면층에 대해서 각각 에너지 분산형 X선 분광을 행한 바, 도 20a, 도 20b 및 도 20c에 도시된 X선 스펙트럼을 얻을 수 있었다.
여기서, 도 20a는 Ti층, 도 20b는 계면층, 도 20c는 CF막의 X선 스펙트럼을 각각 나타낸다. 또한, 각각의 도면에서 종축은 X선 분광기에 입사하는 X선의 개수를, 횡축은 입사하는 X선의 에너지를 나타낸다.
도 20a 및 도 20c는 각각 Ti-피크와 K(칼륨)-피크를 나타낸다. 이 칼륨은 폴리싱 시에 CF막과 혼합되었다. 도 20b에서 계면이 Ti-C 화합물로 이루어진 것이 확인되었다. 이 그래프에서, 스펙트럼의 좌측에 낮은 감도로 인한 작은 C-피크가 나타난다. 탄소의 실제량은 피크치보다 많았다. 계면층 내의 티탄, 탄소 및 불소의 비율은 대략 Ti : C : F = 1OO : 30-50 : 15-30 이었다.
다음으로, CF막과 Ti층의 계면층의 표면에서부터 360 Å 깊이까지, 30 Å 깊이마다 X선 광전자 분광(X-ray Phoelectron Spectroscopy, XPS)을 행하였다. 도 21a에는, 계면층 표면에서 360 Å 깊이까지 30 Å 깊이마다의 X선 스펙트럼이 도시되어 있다. 그리고 도 21b에는, 계면층의 표면에서 120Å 깊이까지 30 Å 깊이마다의 X선 스펙트럼이 확대되어 있다.
이 결과에 의하면, 계면층의 표면에서 120 Å 깊이까지의 스펙트럼에는 Ti-C (결합) 피크가 보이는 데 반하여, 더 깊은 곳에서는 보이지 않았다. 이에 반하여, 120Å부터 360Å 깊이에서는 C-C (결합) 피크가 보였다. 이에 따라, 계면층은 대략 120 Å의 두께이고, 이 층은 TiC로 이루어지는 것이 확인되었다. 도 21a에는 하부의 두 스펙트럼에 각각 Ti-C 피크가 나타난다. 이것은 CF막의 존재로 인하여 각 Ti-C 피크가 우측으로 이동하였기 때문이다.
본 발명에 따르면, Ti층(3)은 티탄을 포함하는 성막 가스를 이용하는 화학적 기상 증착(CVD)법에 의해 성막할 수 있다. 이 Ti층의 성막은 도 22에 도시된 평행 평판형 플라즈마 CVD 장치에 의해 행한다.
이 플라즈마 CVD 장치는, 접지된 하부 전극으로서 적재대(102)를 구비하는 처리실(101)을 구비한다. 이 처리실(101)의 상부측에는 적재대(102)와 마주하는 가스실(103)이 마련되어 있다. 이 가스실(103)은 고주파 전원부(104)에 접속되어 있어 상부 전극을 겸용하도록 구성되어 있다. 또한, 이 가스실(103)에는 그 상부에 마련되어 있는 너트형의 접속부(105)를 통해 가스 도입관(106)이 접속되어 있다. 그리고, 상기 가스실(103)에는 처리실(101) 내에 성막 가스를 도입하기 위한 가스 공급 구멍(l07)이 다수 형성되어 있다. 또한, 처리실(101)의 바닥부에는 배기관(108)이, 측벽에는 웨이퍼(10)를 반입 및 반출하기 위한 반입/반출구(109)가 형성되어 있다.
전술한 바와 같이 H2플라즈마가 이미 조사된 실리콘 웨이퍼(1O)를 적재대(102)에 배치한다. 이 적재대(102)와 가스실(103) 사이에, 예컨대 1.0 kW의 고주파 전력을 인가하여 플라즈마를 발생시킨다. 처리실(101)을 배기관(108)을 통해 배기해서 소정의 압력으로 유지하면서, 적재대(102)에 내장된 도시하지 않은 히터에 의해 웨이퍼(10)를 예컨대 350℃로 가열한다. 가스 도입관(106) 및 가스실(103)을 통해서, 성막 가스, 예를 들면 TiCl4가스 및 H2가스를 각각 1O sccm 및 50 sccm으로 도입한다. 이들 가스를 플라즈마화함으로써 TiCl4+ H2→Ti + HCl의 화학 반응에 의해 CF막(2)에 Ti층(3)을 성막한다.
이와 같이 Ti층(3)을 CVD법에 의해 형성하는 경우에서도, 하기의 실험예에 의해 명확해지는 바와 같이 CF막(2)과 Ti층(3)과의 밀착성을 높일 수 있고 양자간의 박리를 억제할 수 있다. 이것은, 웨이퍼(10)를 300℃ 이상의 온도로 가열한 상태에서 Ti층(3)을 CVD법에 의해 형성하므로, CF막(2) 표면의 탄소와 티탄이 서로 반응하여 양자의 계면에 TiC(30)가 형성되기 때문이다. 이 CVD-Ti 성막에 의해, 미세 패턴의 반도체 디바이스의 단차 피복성(step coverage)이 향상된다.
또한, CF막 표면에 대한 Ar 스퍼터링은, H2플라즈마의 조사 후에, 그러나 Ti층의 성막 전에 행할 수도 있다. 이 Ar 스퍼터링은 도 12에 도시된 평행 평판형의 플라즈마 장치, 도 13에 도시된 평행 평판형 스퍼터링 장치 또는 도 15에 도시된 ECR 플라즈마 장치 등에 의해 행할 수 있다.
그러한 장치에서는, Ar 가스가 플라즈마화해서 CF막의 표면에 H2플라즈마가 30초 동안 조사됨으로써 스퍼터링이 이루어진다. 이 공정에 의하여 CF막(2)과 Ti층(3) 사이의 밀착성이 보다 향상되는데, 왜냐하면 웨이퍼 표면에 CF막을 성막한 후, 그 웨이퍼를 다음 공정으로 반송할 때에 웨이퍼가 대기중에 노출되면, CF막의 표면에 흡착된 02및 H2O가 Ar 스퍼터링에 의해 제거되기 때문이다.
Ti층의 성막을 위해서는, TiCl4, SiH4및H2의 혼합 가스, TiI4및 H2의 혼합 가스 또는 TiI4, SiH4및 H2의 혼합 가스를 이용할 수 있다.
또한, 금속층으로 티탄 대신에 탄탈(Ta)을 이용할 수 있다. 이 Ta 성막을 위해서는, TaBr5및 H2의 혼합 가스, TaF5및 H2의 혼합 가스, TaCl5및 H2의 혼합 가스, 또는 TaI5및 H2의 혼합 가스 등을 이용할 수 있다.
다음으로, 본 발명에 따른 반도체 제조 방법의 유리한 점을 확인하기 위해 행한 실험예 몇 가지에 대해 설명한다.
도 15에 도시된 ECR 플라즈마 장치 내로, 플라즈마를 생성하기 위한 Ar 가스와, CF막을 성막하기 위한 C4F8가스 및 C2H4가스를 각각 150 sccm, 40 sccm 및 30 sccm의 유량으로 도입하여 실리콘 기판에 7000 Å 두께의 CF막을 형성했다. 그리고, 질소 가스 분위기하에서 425℃로 30분 동안 어닐링 처리를 행했다. 어닐링 후에, 상기 ECR 장치 내로 H2가스와 Ar 가스를 각각 50 sccm과 150 sccm의 유량으로 도입하여 CF막의 표면에 H2의 플라즈마를 15초간 조사했다. 이 때 마이크로파 전력은 2.0 kW, 바이어스 전력은 O.5 kW로 했다.
계속해서 실리콘 기판을 도 22에 도시된 장치 내에 세팅했다. 이 장치 내로, Ti층의 성막 가스인 TiCl4가스 및 H2가스를 각각 1O sccm 및 50 sccm의 유량으로 도입하고, 상기 기판을 1 kW의 고주파 전력으로 350℃까지 가열하면서, 상기 성막 가스를 플라즈마화하여 CF막의 표면에 300 Å 두께의 Ti층을 형성했다. 상기 ECR 장치 내로 Ar 가스를 150 sccm의 유량으로 도입하고, 이 Ar 가스를 플라즈마화하여, 이 플라즈마에 의해 CF막의 표면을 30초간 스퍼터링했다. 그리고 전술한 방법과 같은 방법으로 CF막에 Ti층을 성막했다. 이와 같이 제조된 반도체 디바이스에 관해서 CF막과 Ti층 사이의 밀착성을 또한 세바스찬법으로 확인했다.
실시예 2
Ti층 성막 가스로서 TiC14,SiH4및 H2가스를 각각 10 sccm, 2 sccm 및 50 sccm의 유량으로 도입하였다. 다른 조건은 실시예 1과 같았다. CF막과 Ti층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ti층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ti층 사이의 밀착성을 확인했다. 여기서, 도입된 SiH4가 H2보다 Cl과 더욱 반응하여 HCl을 형성함으로써, TiCl4로부터 Cl 원자를 제거하여 Ti층의 성막을 촉진했다. 막 중에 약간의 Si 원자가 남아서 TiSi을 형성했지만, TiC(TiSiC)의 존재가 관찰되었다.
실시예 3
Ti층 성막 가스로서 TiI4및 H2가스를 각각 10 sccm 및 50 sccm의 유량으로 도입했다. 다른 조건은 실시예 1과 같았다. 이 디바이스의 CF막과 Ti층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ti층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ti층 사이의 밀착성을 확인했다.
실시예 4
Ti층의 성막 가스로서 TiI4, SiH4및 H2가스를 각각 1O sccm, 2 sccm 및 50 sccm의 유량으로 도입했다. 다른 조건은 실시예 1과 같았다. CF막과 Ti층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ti층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ti층 사이의 밀착성을 확인했다.
실시예 5
Ti층 대신에 Ta층을 금속층으로 해서, Ta층 성막 가스로서 TaBr5가스와 H2가스를 각각 1O sccm 및 7 sccm의 유량으로 도입하였고, 다른 조건은 실시예 1과 같았다. CF막과 Ta층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ta층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ta층 사이의 밀착성을 확인했다.
실시예 6
Ta층 성막 가스로서 TaF5가스와 H2가스를 각각 10 sccm과 7 sccm의 유량으로 도입했고, 다른 조건은 실시예 1과 같았다. CF막과 Ta층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ta층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ta층 사이의 밀착성을 확인했다.
실시예 7
Ta층 성막 가스로서 TaCl5가스와 H2가스를 각각 10 sccm과 7 sccm의 유량으로 도입했고, 다른 조건은 실시예 1과 같았다. CF막과 Ta층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ta층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ta층 사이의 밀착성을 확인했다.
실시예 8
Ta층 성막 가스로서 TaI5가스와 H2가스를 각각 10 sccm과 7 sccm의 유량으로 도입했고, 다른 조건은 실시예 1과 같았다. CF막과 Ta층 사이의 밀착성을 마찬가지로 확인했다. 이 때, Ta층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 Ta층 사이의 밀착성을 확인했다.
전술한 실시예 1 내지 실시예 8의 실험 결과를 도 23에 나타내었다. 모든 실시예에서 양호한 밀착성을 얻었다. 제9 실시예(W층)에 대해서는 후술한다. Ti층, Ta층 및 W층을 CVD법에 의해 성막함으로써 CF막과 금속층과의 사이의 밀착성이 증가하여, 양자간의 박리가 억제되는 것이 확인되었다. 또한, 금속층 성막 이전에 Ar 가스 스퍼터링에 의한 전처리를 행하면, CF막과 금속층과의 밀착성이 더욱 커지는 것이 확인되었다.
다음으로, 본 발명에 따른 반도체 디바이스 제조 방법의 유리한 점을 확인하기 위해서 행한 실험예 Ⅱ에 대해 설명한다.
이 실험에서 사용한 반도체 디바이스는, 실리콘 기판에 0.5 ㎛ 두께의 CF막을 형성하고, 이 CF막에 100 Å 두께의 W층과 500 Å 두께의 WN층을 순서대로 성막해서 얻은 것이다.
ECR 플라즈마 장치에 의한 이 디바이스의 제조 조건은 실험예 I에서의 제조 조건과 동일하다.
CF막으로 형성된 기판을 도 13에 도시된 스퍼터링 장치에 배치하였다. 이 기판의 CF막의 표면에, Ar 가스를 70 sccm의 유량으로 도입함으로써 W층을 성막했다. 그리고 나서, Ar 가스와 N2가스를 각각 40 sccm과 120 sccm의 유량으로 도입하여 WN층을 성막하였다. 이 때, 고주파 전원부(74)의 전력은 1200 W로 했다.
이 반도체 디바이스와, 비교를 위해 제작된 비교예 디바이스에 대해, 세바스찬법에 의하여 CF막과 W층 사이의 밀착성을 실험한 결과를 도 24에 나타내었다.
비교예에서는 지점 A 내지 D 에서 1.0 kPsi 이하의 값을 얻었다. 반면, 본 발명의 디바이스는 동일 지점에서 5.2 내지 6.8 kPsi의 값을 얻었는데, 이 값은 비교예의 경우보다 훨씬 큰 것이다.
또한, 실험예 Ⅱ에 의해, CF막에 H2플라즈마를 조사하고 나서 W층을 형성함으로써, CF막과 W층의 계면에 WC층(밀착층)이 형성되어 CF막과 W층 사이의 밀착성이 커지는 것이 확인되었다.
도 25 및 도 26에는, 본 발명의 디바이스(실험예 Ⅱ)의 CF막과 W층 사이 계면의 단면도를 도시하였는데, 이들 단면도는 TEM을 이용하여 각각 40만배와 200만배의 배율로 관찰한 것이다. 이들 결과에 의해, CF막과 W층의 계면에는 CF막과 W층과는 다른 층이 형성되어 있는 것이 확인되었다.
이 새로운 층의 조성을 조사하기 위해서, 본원의 발명자들은 다음과 같은 분석을 행하였다.
CF막과 W층 및 이들 사이의 계면층에 대해 에너지 분산형 X선 분광을 행하여, 도 27a, 도 27b 및 도 27c에 나타낸 스펙트럼을 얻었다.
여기서 도 27a는 W층, 도 27b는 계면층, 도 27c는 CF막의 X선 스펙트럼을 각각 나타낸다. 각 도면에 있어서 종축은 X선 분광기에 입사하는 X선의 갯수, 횡축은 입사하는 X선의 에너지를 나타낸다. 이들 도면에서, 부호 CKα는 탄소에 전자빔을 조사할 때 탄소 원자로부터 발생하는 Kα선(X선)을 의미한다. 기타 부호 FKα, WMz 및 WMα도 동일한 의미이다.
도 27a에 W 피크를 나타내었다. 도 27b에서 상기 계면층은 W와 C의 화합물로 이루어진다는 것이 것이 확인되었다. 탄소의 실제량은 피크 값보다 크다. 계면층 내의 W, C 및 F의 비율은 대략 W : C : F = 100 : 40 : 15 이다.
실시예 9
W층의 성막 가스로서 WF6가스와 H2가스를 각각 16.7 sccm과 83.3 sccm의 유량으로 도입했고, 다른 조건은 실시예 1과 같았다. 이와 같이 제조된 반도체 디바이스에 대해서, 마찬가지로 CF막과 W층 사이의 밀착성을 확인했다. 이 때, W층 성막의 전처리로서 Ar 가스 스퍼터링을 실시예 1과 같은 조건으로 행한 경우에 대해서도, 마찬가지로 CF막과 W층 사이의 밀착성을 확인했다.
이 실시예 9의 밀착성 실험 결과를 도 23에 나타내었다. 실시예 9에서도 양호한 밀착성을 얻었다. W층을 CVD법으로 성막함으로써, CF막과 W 금속층 사이의 밀착성이 커져서 양자간의 박리가 억제되는 것이 확인되었다. 또한, 금속층의 성막 전에 Ar 가스 스퍼터링에 의한 전처리를 행하면, CF막과 금속층의 밀착성이 더욱 커지는 것이 확인되었다.
반도체 디바이스의 각 실시예에 대하여, CF막과 금속층의 계면의 XPS 분석을 행하였다. 그 결과, CF막과 Ti층 사이, CF막과 Ta층 사이 및 CF막과 W층 사이의 계면에 각각 TiC층, TaC층 및 WC층이 형성되어 있는 것이 확인되었다. 또한, CVD법으로 금속층을 성막한 결과, CF막과 각각의 금속층 사이에 밀착층으로서 TiC층, TaC층 및 WC층이 각각 형성된 것이 확인되었다.
본 발명에 있어서, H2플라즈마 조사는 도 15에 도시된 ECR 플라즈마 장치에 의해 행할 수 있다. Ti층, Ta층 및 W층의 성막은 플라즈마 CVD법 이외에 열CVD법 또는 스퍼터링에 의해 행할 수 있다.
본 발명에 따르면, 전술한 바와 같이, 불소 첨가 탄소막 위에 금속층이 형성된 반도체 디바이스에 있어서, 불소 첨가 탄소막과 금속층 사이에 탄소와 상기 금속을 포함하는 화합물층(밀착층)을 형성함으로써, 불소 첨가 탄소막과 금속층의 박리를 억제할 수 있다.
따라서, 본 발명에 의하면, 반도체 디바이스의 미세화 및 고속화에 대한 요구를 충족시키는, 비유전율이 낮은 절연막으로서 부상하고 있는 불소 첨가 탄소막의 실용화가 달성된다.

Claims (23)

  1. 기판에 형성된 불소 첨가 탄소막으로 이루어지는 절연막과, 상기 불소 첨가 탄소막 위에 형성된 금속층과, 이 금속층이 상기 불소 첨가 탄소막으로부터 박리되는 것을 방지하기 위해서, 상기 불소 첨가 탄소막과 금속층 사이에 형성되고, 탄소와, 상기 금속층에 포함되는 금속과 동일한 금속을 포함하는 화합물로 이루어지는 화합물층을 구비한 반도체 디바이스.
  2. 제1항에 있어서, 상기 불소 첨가 탄소막은 불소와 탄소를 포함하는 화합물의 가스를 포함하는 성막 가스를 분해하여 생성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 금속층은 상기 금속을 포함하는 성막 가스를 이용하는 화학적 기상 증착법에 의해 생성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 금속층은 티탄을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 금속층의 표면에는 질화티탄층이 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 금속층은 텅스텐, 몰리브덴, 크롬, 코발트, 탄탈, 니오븀 또는 지르코늄을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 기판에 불소 첨가 탄소막으로 이루어지는 절연막을 형성하는 절연막 형성 공정과,
    상기 불소 첨가 탄소막의 적어도 표층부의 불소 농도를 저감하는 불소 저감 공정과,
    상기 불소 저감 공정 후에, 상기 불소 첨가 탄소막의 표면에 금속층을 형성하는 금속층 형성 공정을 포함하고,
    상기 금속층 형성 공정 중에, 상기 불소 첨가 탄소막과 상기 금속층 사이에 탄소와 상기 금속을 포함하는 화합물층을 형성하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 절연막 형성 공정은 불소와 탄소를 포함하는 화합물의 가스를 포함하는 성막 가스를 분해하여 상기 불소 첨가 탄소막을 생성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 성막 가스는 C4F8및 C2H4으로 이루어지는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 제7항에 있어서, 상기 불소 저감 공정은 상기 불소 첨가 탄소막의 표면에 수소 가스의 플라즈마를 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  11. 제7항에 있어서, 상기 불소 저감 공정은 상기 불소 첨가 탄소막의 표면에 수소 가스와 아르곤 가스의 플라즈마를 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제10항에 있어서, 상기 플라즈마를 조사하는 공정 후에, 상기 불소 첨가 탄소막의 표면에 아르곤 가스의 플라즈마를 조사하는 공정을 추가로 포함하며, 이들 양 공정 후에 상기 금속층을 형성하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  13. 제7항에 있어서, 상기 불소 저감 공정은, 상기 불소 첨가 탄소막이 형성된 기판을 물에 침지하고, 그리고 상기 물에 침지된 기판을 가열하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  14. 제7항에 있어서, 상기 금속층 형성 공정은, 상기 기판을 가열한 상태에서 상기 금속을 스퍼터링함으로써 상기 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  15. 제7항에 있어서, 상기 금속층 형성 공정은, 상기 기판을 가열한 상태에서 상기 금속을 포함하는 성막 가스를 이용하는 화학적 기상 증착법에 의해 상기 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  16. 제15항에 있어서, 상기 금속은 티탄이며, 상기 성막 가스는 TiCl4와 H2의 혼합물, TiCl4와 SiH4와 H2의 혼합물, TiI4와 H2의 혼합물 또는 TiI4와 SiH4와 H2의 혼합물을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  17. 제15항에 있어서, 상기 금속은 탄탈이며, 상기 성막 가스는 TaBr5와 H2의 혼합물, TaF5와 H2의 혼합물, TaCl5와 H2의 혼합물 또는 TaI5와 H2의 혼합물을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  18. 삭제
  19. 기판에 불소 첨가 탄소막으로 이루어지는 절연막을 형성하는 절연막 형성 공정과,
    상기 불소 첨가 탄소막의 적어도 표층부의 불소 농도를 저감하는 불소 저감 공정과,
    상기 불소 첨가 탄소막의 표면에 금속층을 형성하는 금속층 형성 공정과,
    소정 기간 동안 상기 기판을 가열하면서, 상기 불소 첨가 탄소막과 상기 금속층 사이에 탄소와 상기 금속을 포함하는 화합물층을 형성하는 화합물층 형성 공정
    을 포함하는 반도체 디바이스 제조 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제14항에 있어서, 상기 금속층 형성 공정은, 상기 금속층이 형성된 후에 질소 가스 분위기 중에서 상기 금속을 스퍼터링함으로써 상기 금속의 질화물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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