CN111199912A - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

Info

Publication number
CN111199912A
CN111199912A CN201811376467.0A CN201811376467A CN111199912A CN 111199912 A CN111199912 A CN 111199912A CN 201811376467 A CN201811376467 A CN 201811376467A CN 111199912 A CN111199912 A CN 111199912A
Authority
CN
China
Prior art keywords
layer
tungsten nitride
substrate
hole
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811376467.0A
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201811376467.0A priority Critical patent/CN111199912A/zh
Publication of CN111199912A publication Critical patent/CN111199912A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体结构的制造方法，其特征在于，包括：提供衬底；在所述衬底上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；在所述氮化钨层上沉积金属层并填满所述孔洞或沟槽。本发明的阻挡层阶梯覆盖性优异，使得金属能够充分填满孔洞或沟槽从而避免产生孔洞，同时沉积的阻挡层厚度适当且致密，具有良好的附着力和优异的阻挡性能，且具有低接触电阻，能够提高产品良率，降低生产成本。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
当前，随着半导体广泛地适用于计算机、移动电话等数字产品，半导体产品的制造工艺也受到了广泛地关注。
在现有的半导体的制造工艺中，可以采用化学气相沉积(Chemical VaporDeposition：CVD)工艺或者使用物理气相沉积(Physical Vapor Deposition：PVD)工艺来制造半导体。由于物理气相沉积工艺具有例如可选薄膜材料广泛、沉积进行温度相对较低、结合能力优异等优点，因此物理气相沉积工艺在多数半导体的制造工艺中成为必不可少的工艺。
随着近来半导体器件越来越朝向小型方向发展，半导体的尺寸也随之变小，而且对半导体性能的要求也越来越严格，尤其在半导体产品的重要部位的尺寸缩小至30nm以下的情况下，很难在接触孔、通孔等填充钨。深宽比的增大可能导致在器件特征中产生钨空隙或接缝，导致芯片的产量降低和性能下降。
在使用常规的沉积钨互连结构中，需要钛/氮化钛作为阻挡层，但是物理气相沉积形成的氮化钛阶梯覆盖性差，在接触孔、通孔的侧壁上部沉积的阻挡层厚度比侧壁下部厚，导致后续钨填充不良，形成空洞或缝隙，降低产品良率和可靠性。
需要说明的是，在上述背景技术部分公开的信息仅是为了便于对本发明的背景技术的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
鉴于上述现有技术中存在的问题，本发明的一个目的在于，提供一种具有良好的阶梯覆盖性的阻挡层、防止钨填充不良、提高产品良率和可靠性的半导体结构及其制造方法。
为了实现上述目的，本发明提供一种半导体结构的制造方法，所述半导体结构的制造方法包括：
提供衬底；
在所述衬底上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；
在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；
在所述氮化钨层上沉积金属层并填满所述孔洞或沟槽。
可选地，所述半导体结构的制造方法在所述衬底上形成孔洞或沟槽之前，在所述衬底中形成金属连线层，所述孔洞或沟槽位于所述金属连线层上部并使所述金属连线层至少部分露出。
可选地，还包括等离子处理步骤，在所述衬底上沉积氮化钨层之前使用气体去除与所述孔洞或沟槽相连部分的金属连线层表面的金属氧化膜。
可选地，所述衬底中形成的金属连线层为铜连线层，等离子处理步骤中去除的所述金属氧化膜为氧化铜，所述氮化钨层上沉积的金属层为钨层。
可选地，所述等离子处理步骤中使用的气体为Ar或H2。
可选地，采用脉冲成核层氮化钨沉积工艺来沉积所述氮化钨层。
可选地，所述脉冲成核层氮化钨沉积工艺包括层积循环，在所述层积循环中使所述衬底依次暴露于B2H6、WF6、NH3气体。
可选地，所述脉冲成核层氮化钨沉积工艺中注入载气。
可选地，所述脉冲成核层氮化钨沉积工艺中采用的温度为200至400℃，沉积的氮化钨层的厚度为110埃以下。
为了实现上述目的，本发明还提供一种半导体结构，其特征在于，包括：
衬底；
孔洞或沟槽，位于所述衬底上，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；
脉冲成核层氮化钨沉积工艺形成的氮化钨层，覆盖在所述孔洞或沟槽的侧壁上部、侧壁下部和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；
金属层，覆盖所述氮化钨层并填满所述孔洞或沟槽。
可选地，所述孔洞或沟槽的深宽比为2以上，所述氮化钨层的厚度为110埃以下。
可选地，金属连线层，位于所述衬底中及所述孔洞或沟槽下部并使所述金属连线层至少部分露出。
可选地，所述金属连线层为铜连线层，所述金属层为钨层。
本发明提供的半导体结构及其制造方法带来如下有益效果：
采用脉冲成核层氮化钨沉积工艺制备的阻挡层阶梯覆盖性优异，使得钨能够充分填满孔洞或沟槽，从而避免了产生空洞或缝隙；并且沉积的阻挡层具有良好的附着力和优异的阻隔性能，且具有低接触电阻；提高了产品的良率和可靠性，降低了生产成本。
附图说明
图1是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的剖视图。
图2是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的另一剖视图。
图3是用于说明根据本实施方式的半导体结构的孔洞或沟槽的填充结构的剖视图。
图4是用于说明根据本实施方式的半导体结构的互连接触电阻特性的图。
图5是用于说明根据本实施方式的脉冲成核层氮化钨沉积工艺的示意图。
1：金属连线层
2：衬底
3：钛层
4：氮化钛层
5：钨层
6：间隙
7：空洞
13：氮化钨层
14：金属层
将此处的附图并入说明书来构成本说明书的一部分，附图中表示了与本发明相符的实施例，而且同说明书一并用来解释本发明。明显地，本发明在以下进行说明的附图仅仅是本发明的一部分实施例，对于本技术领域的普通技术人员而言，可以根据这些附图在并不需要付出创造性劳动的情况下还能够获得其他的附图。
具体实施方式
下面将根据附图更具体地说明本发明的实施方式。显然，本发明的实施方式能够通过各式各样的实施方式来实施，因此本发明不应被解释为限定于以下说明的实施方式；另外，通过以下这些实施方式的说明能够使本发明更加全面和完整，而且能够使本技术领域的普通技术人员更加充分且清楚地理解本发明的实施方式的构思。能够在一个或多个实施方式中任意组合所说明的特征、结构或特性。在以下的说明中，提供多个具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、元件、装置、步骤等。
此外，本发明所附附图仅为示意性图解，而并非一定是严格按照比例绘制的附图。对图中相同的部分标注相同或类似的附图标记，并将对这些附图标记不会进行重复说明。
图1是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的剖视图。另外，图2是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的另一剖视图。
现有技术的半导体结构包括金属连线层1和衬底层2。所述衬底层2中形成孔洞或沟槽，采用物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)在所述孔洞或沟槽的底部及侧壁形成有钛层3和氮化钛层4的阻挡层，并采用采用物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)填充钨层5于所述孔洞或沟槽中。但是，由于氮化钛阶梯覆盖性差，导致氮化钛在侧壁上部的厚度大于侧壁下部的厚度，如图1、图2所示，进而导致之后的钨层5不能完全填充所述孔洞或沟槽，因此在所述孔洞或沟槽中形成空隙6或空洞7。
图3是用于说明根据本实施方式的半导体结构中的孔洞或沟槽的填充结构的剖视图。以下，根据图3说明本发明的一实施方式的半导体结构的制造方法。
本发明提供一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法包括：
提供衬底2；在所述衬底2上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层13，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；在所述氮化钨层13上沉积金属层14并填满所述孔洞或沟槽。
所述衬底2可以是氧化硅、氮化硅、Low-k介电层、硼磷硅玻璃等中的任一种或组合，但并不局限于此。
在一示例中，所述衬底2还包括晶圆，所述晶圆上的半导体器件，所述晶圆可以是硅晶圆，但并不局限于此。所述半导体器件可以CMOS，DRAM，NAND，Nor flash等中的一种或组合，但并不局限于此。
在所述衬底2上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部。具体的，可以利用光刻和刻蚀工艺在所述衬底2上形成孔洞或沟槽，所述孔洞或沟槽的深宽比大于2，在一示例中，深宽比为10，在另一示例中深宽比是80，优选为50。所述孔洞或沟槽深度1/2以上的部分为侧壁上部，小于1/2的部分为侧壁下部。对所述孔洞或沟槽的形状、大小、数量、间隔不做特别地限定，例如可以根据实际需要将所述孔洞或沟槽的形状设置为长方形、正方形，半圆形、梯形等形状等。相同地，所述孔洞或沟槽的大小、数量、间隔可根据实际需要适当地设定。
可选地，在所述衬底上形成孔洞或沟槽之前，在所述衬底中形成金属连线层，所述孔洞或沟槽位于所述金属连线层上部并使所述金属连线层至少部分露出。
在所述孔洞或沟槽的底部及侧壁形成氮化钨层13，并在所述孔洞或沟槽中完全填充金属层14。在一示例中，在所述孔洞或沟槽的底部设置有金属线层，所述金属连线层1是金属线条或者金属插塞连线层，所述金属连线层1的材质可以是铜、钨、铝、钴、锰、铁、镍、铬等中的任一种或其组合。优选为铜金属连线层。此处，以金属线是铜线为例进行说明。
在本实施方式中，通过在所述孔洞或沟槽的底部和侧壁上沉积所述氮化钨层13来代替以往普遍使用的钛/氮化钛(Ti/TiN)的双层结构。
图5是用于说明根据本实施方式的脉冲成核层氮化钨沉积工艺的示意图。以下，参照附图5，说明脉冲成核层氮化钨沉积工艺。
可选地，所述氮化钨层沉积步骤中采用脉冲成核层(Pulse Nucleation Layer)氮化钨沉积工艺来沉积所述氮化钨层13。
由于在所述氮化钨层沉积步骤中采用脉冲成核层氮化钨沉积工艺在所述衬底2中的所述孔洞或沟槽的底部及侧壁形成有非常薄的厚度均匀的氮化钨层13，所述脉冲成核层氮化钨沉积工艺是热原子层沉积工艺(thermal ALD process)，因此相对于物理气相沉积工艺具有更加优异的阶梯覆盖性，而且氮化钨层13的厚度更加适当且非常均匀，如图3所示，所述孔洞或沟槽的侧壁上部和侧壁下部以及底部的氮化钨厚度均相同，另外，氮化钨层13的保型性非常好。
可选地，所述脉冲成核层氮化钨沉积工艺包括层积循环，在所述层积循环中使具有所述孔洞或沟槽的所述衬底2依次暴露于B2H6、WF6、NH3气体。
作为示例，单个循环中所述B2H6的气体流量和时间分别为16sccm～26scmm和0.2S～3S，优选为20sccm和1.5S；所述WF6的气体流量和时间分别为26sccm～36scmm和0.2S～3S，优选为30sccm和1.5S；所述NH3的气体流量和时间分别为30sccm～40scmm和0.2S～5S，优选为35sccm和4S。
脉冲成核层氮化钨沉积工艺是在规定温度下进行的热原子层沉积工艺，其包括依次暴露于规定气体的循环，并通过重复该循环沉积所需的厚度。
可选的，所述脉冲成核层氮化钨沉积工艺中还可以注入载气。可选地，具有所述孔洞或沟槽的所述衬底2暴露于B2H6、WF6、NH3气体之间还包括吹扫(purge)步骤，所述吹扫(purge)气体为所述载气。。
作为所述载气，例如可以使用氩(Ar)、氦(He)或其他惰性气体。
可选地，所述脉冲成核层氮化钨沉积工艺中设定的温度为200至400℃，沉积的厚度为50至110埃。在一示例中，所述温度为280℃，在另一示例中，所述温度为350℃。
具体的，如图5所示，在脉冲成核层氮化钨沉积工艺中，首先向反应室注入B2H6使衬底2被暴露于B2H6，在一定温度下B2H6作为前驱气体起吸附作用，吸附到所述孔洞或沟槽的底部和侧壁的表面。之后，进行吹扫(purge)气体而从反应室清除B2H6气体。接着，向反应室注入WF6使衬底2被暴露于WF6，在一定温度下WF6取代B2H6附着到所述孔洞或沟槽的底部和侧壁的表面。之后，进行吹扫(purge)气体而从反应室清除WF6气体。接着，向反应室注入NH3使衬底2被暴露于NH3，在一定温度下氮替换附着于所述孔洞或沟槽的底部和侧壁的氟，从而形成氮化钨层13。之后，进行吹扫(purge)气体而从反应室清除NH3气体。在脉冲成核层氮化钨沉积工艺中，重复上述循环沉积至所需厚度。
脉冲成核层氮化钨沉积工艺相对于物理气体沉积工艺在较低的温度范围内进行沉积，因此能够降低对设备的耐高温要求，而且能够降低设备老化的问题。
另外，在物理气体沉积中沉积的钛/氮化钛的厚度为100至300埃，但是根据本实施方式的脉冲成核层氮化钨沉积工艺所沉积的厚度为110埃以下，更优选为50至110埃，由于能够大幅降低沉积工艺中沉积的厚度，因此不仅能够节省氮化钨的使用量，而且也有助于实现产品的小型化。
可选地，所述金属层沉积步骤中沉积的所述金属层14可以为钨层5、铝层等，优选为钨层5。
作为示例，可在所述氮化钨层13上沉积来作为所述金属层14，也可以将铝层在所述氮化钨层13上沉积来作为所述金属层14，但并不局限于此，也可以沉积其他金属层。
可选的，所述衬底2还包括金属连线层1，所述孔洞或沟槽位于所述金属连线层1上方，并于所述金属连线层1连接。
可选地，所述半导体结构的制造方法还包括：等离子处理步骤，在所述氮化钨层沉积步骤之前使用气体来去除所述金属连线层1上的氧化膜。
作为示例，在半导体结构的制造过程中，由于衬底2中金属连线层1在孔洞或沟槽的位置暴露于空气或其他气体而会被氧化。在本实施方式中，通过所述等离子处理步骤在所述氮化钨层沉积步骤之前使用气体来去除氧化膜后沉积氮化钨层13。因此，由于去除氧化膜后沉积氮化钨层13，因此能够避免因氮化钨层13与氧化物层的结合力低，以使氮化钨层13容易脱落的问题，从而保证了产品质量。同时，由于去除了氧化膜，因此能够使铜互连结构中的电阻显著地降低。
作为示例，所述金属连线层1为铜连线层，所述氧化膜为氧化铜。
可选地，所述等离子处理步骤中使用的气体为Ar或H2。
在本实施方式中，通过以化学反应为主的等离子处理步骤去除所述氧化膜。以H2的反应为例，在等离子处理步骤中氢与金属氧化物反应而生成金属和水，由此可以去除覆盖表面的氧化物。由于去除氧化物后沉积氮化钨层13，因此能够避免因氮化钨层13与氧化物层的结合力低，而使氮化钨层13容易脱落的问题，从而保证了产品质量。同时，由于去除了氧化物，因此能够使铜互连结构中的电阻显著地降低。也可以通过以物理反应为主的等离子处理步骤去除所述氧化膜。以Ar的反应为例，在等离子处理步骤中产生Ar离子，并使产生的Ar离子轰击覆盖表面来去除氧化物。由于去除氧化铜后沉积氮化钨层13，因此能够避免因氮化钨层13与氧化物层的结合力低，而使氮化钨层13容易脱落的问题，从而保证了产品质量。同时，由于去除了氧化物，因此能够使铜互连结构中的电阻显著地降低。
在本实施方式中，去除的形成于孔洞或沟槽底部的所述氧化膜为氧化铜，但并不局限于此，去除的所述氧化膜也可以为氧化铝等。由于去除氧化铜后沉积氮化钨层13，因此能够避免因氮化钨层13与氧化铜层的结合力低，而使氮化钨层13容易脱落的问题，从而保证了产品质量。同时，由于去除了氧化铜，因此能够使铜互连结构中的电阻显著地降低。
本发明的另一实施方式提供一种半导体结构，包括：
衬底2，具有孔洞或沟槽；
氮化钨层13，所述氮化钨层13覆盖所述孔洞或沟槽侧壁和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；
金属层14，所述金属层14覆盖所述氮化钨层13并填满所述孔洞或沟槽。
如图3所示，本发明的半导体结构具有衬底2和孔洞或沟槽，孔洞或沟槽具有侧壁和底部。在所述所述孔洞或沟槽的底部及侧壁形成有氮化钨层13，并在所述孔洞或沟槽完全填充有金属层14。
由于本实施方式中使用脉冲成核层氮化钨沉积工艺形成的氮化钨层13，因此能够带来如下优点：
氮化钨阶梯覆盖性优异，使得金属层14能够将孔洞或沟槽充分填满，因此避免了产生孔洞；同时氮化钨层13沉积均匀且致密而具有优异的阻隔性能以及良好的附着力，使得氮化钨能够有效地与衬底2结合，降低接触电阻；相对于双层结构工艺简单，因此提高了生产效率，从而降低投资成本。
作为示例，所述脉冲成核层氮化钨沉积工艺为热原子层沉积工艺，所述脉冲成核层氮化钨沉积工艺包括层积循环，在温度为200至400℃时，所述层积循环中使具有所述孔洞或沟槽的所述衬底2依次暴露于B2H6、WF6、NH3气体，并通过重复该循环沉积所需的厚度。
作为示例，单个循环中所述B2H6的气体流量和时间分别为16sccm～26scmm和0.2S～3S，优选为20sccm和1.5S；所述WF6的气体流量和时间分别为26sccm～36scmm和0.2S～3S，优选为30sccm和1.5S；所述NH3的气体流量和时间分别为30sccm～40scmm和0.2S～5S，优选为35sccm和4S。
可选地，所述衬底2暴露于B2H6、WF6、NH3气体之间还包括吹扫(purge)步骤，所述吹扫(purge)气体为所述载气。
可选的，所述脉冲成核层氮化钨沉积工艺中还可以注入载气。
所述载气可以使用氩(Ar)、氦(He)或其他惰性气体。可选地，所述孔洞或沟槽的深宽比为2以上，在一示例中，深宽比为10，在另一示例中深宽比是70，优选为50。
可选地，所述氮化钨层13的厚度为110埃以下，在一示例中，氮化钨的厚度为50埃，在另一示例中氮化钨的厚度为110埃。
可选地，所述金属层14为钨层5。
由于钨具有比较低的电阻、比较好的保形性和比较好的填充孔洞或沟槽的特性，因此金属层14优选使用钨层5。
可选地，所述衬底2可以形成有多个孔洞或沟槽。
可选的，所述衬底2还包括金属连线层1，所述孔洞或沟槽位于所述金属连线层1上方，并使所述金属连线层1至少部分露出。在一示例中，所述金属连线层1为铜连线层。
在考虑说明书及附图所公开的发明后，本领域技术人员将很容易想到本发明未公开的其它实施方案。本申请的宗旨在于，在不脱离本发明的宗旨的情况下，涵盖本发明公开的任何变更、用途或者适应性变化，这些变更、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。应该理解，本说明书和实施方式仅是示例性的，而不是用来限定本发明的。本发明的真正的保护范围和精神仅由所附的权利要求书限定。

Claims (13)

1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；
在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；
在所述氮化钨层上沉积金属层并填满所述孔洞或沟槽。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，
在所述衬底上形成孔洞或沟槽之前，在所述衬底中形成金属连线层，所述孔洞或沟槽位于所述金属连线层上部并使所述金属连线层至少部分露出。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，还包括：
等离子处理步骤，在所述衬底上沉积氮化钨层之前使用气体去除与所述孔洞或沟槽相连部分的金属连线层表面的金属氧化膜。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，
所述衬底中形成的金属连线层为铜连线层，等离子处理步骤中去除的所述金属氧化膜为氧化铜，所述氮化钨层上沉积的金属层为钨层。
5.根据权利要求3所述的半导体结构的制造方法，其特征在于，
所述等离子处理步骤中使用的气体为Ar或H2。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，
采用脉冲成核层氮化钨沉积工艺来沉积所述氮化钨层。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，
所述脉冲成核层氮化钨沉积工艺包括层积循环，在所述层积循环中使所述衬底依次暴露于B2H6、WF6、NH3气体。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，
所述脉冲成核层氮化钨沉积工艺中注入载气。
9.根据权利要求6所述的半导体结构的制造方法，其特征在于，
所述脉冲成核层氮化钨沉积工艺中采用的温度为200至400℃，沉积的氮化钨层的厚度为110埃以下。
10.一种半导体结构，其特征在于，包括：
衬底；
孔洞或沟槽，位于所述衬底上，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；
氮化钨层，覆盖在所述孔洞或沟槽的侧壁上部、侧壁下部和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；
金属层，覆盖所述氮化钨层并填满所述孔洞或沟槽。
11.根据权利要求10所述的半导体结构，其特征在于，
所述孔洞或沟槽的深宽比为2以上，所述氮化钨层的厚度为110埃以下。
12.根据权利要求10所述的半导体结构，其特征在于，包括：
金属连线层，位于所述衬底中及所述孔洞或沟槽下部并使所述金属连线层至少部分露出。
13.根据权利要求10所述的半导体结构，其特征在于，
所述金属连线层为铜连线层，所述金属层为钨层。
CN201811376467.0A 2018-11-19 2018-11-19 一种半导体结构及其制造方法 Pending CN111199912A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811376467.0A CN111199912A (zh) 2018-11-19 2018-11-19 一种半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811376467.0A CN111199912A (zh) 2018-11-19 2018-11-19 一种半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
CN111199912A true CN111199912A (zh) 2020-05-26

Family

ID=70745919

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811376467.0A Pending CN111199912A (zh) 2018-11-19 2018-11-19 一种半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111199912A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611662A (zh) * 2021-08-02 2021-11-05 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN116969412A (zh) * 2023-08-18 2023-10-31 无锡邑文微电子科技股份有限公司 半导体mems器件的制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611662A (zh) * 2021-08-02 2021-11-05 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN113611662B (zh) * 2021-08-02 2023-06-30 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN116969412A (zh) * 2023-08-18 2023-10-31 无锡邑文微电子科技股份有限公司 半导体mems器件的制备方法

Similar Documents

Publication Publication Date Title
TWI643292B (zh) 形成金屬內連線的方法以及使用該方法製造半導體裝置的方法
US7851360B2 (en) Organometallic precursors for seed/barrier processes and methods thereof
US6727169B1 (en) Method of making conformal lining layers for damascene metallization
KR20230026514A (ko) 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡
US20060177601A1 (en) Method of forming a ruthenium thin film using a plasma enhanced atomic layer deposition apparatus and the method thereof
JP2003531474A (ja) ダマシン・メタライゼーションのための正角ライニング層
US10008448B2 (en) Dielectric/metal barrier integration to prevent copper diffusion
KR100602087B1 (ko) 반도체 소자 및 그 제조방법
KR20020010821A (ko) 선택적 원자층 증착법을 이용한 텅스텐막 형성 방법
US6849298B2 (en) Method for forming diffusion barrier film of semiconductor device
CN111199912A (zh) 一种半导体结构及其制造方法
US11069568B2 (en) Ultra-thin diffusion barriers
CN110911347A (zh) 半导体结构及其形成方法
TWI833823B (zh) 無襯墊連續非晶形金屬膜
TWI803510B (zh) 用於銅互連件之晶種層
JP2004363583A (ja) 半導体装置の導電性構造体の形成方法
CN209216958U (zh) 一种半导体结构
KR100551073B1 (ko) 펄스식 화학기상증착 방식을 이용한 박막 형성 방법
CN112397442A (zh) 半导体器件及其形成方法
JP4457884B2 (ja) 半導体装置
CN115831867B (zh) 半导体器件中的钨填充方法
TWI817900B (zh) 具有複合接觸結構的半導體元件
CN110265354B (zh) 钨塞的制备方法
US20230399738A1 (en) Method for fabricating semiconductor device with composite contact structure
WO2012049823A1 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination