JPH0467655A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0467655A JPH0467655A JP17946690A JP17946690A JPH0467655A JP H0467655 A JPH0467655 A JP H0467655A JP 17946690 A JP17946690 A JP 17946690A JP 17946690 A JP17946690 A JP 17946690A JP H0467655 A JPH0467655 A JP H0467655A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、スルーホール配線の抵抗を低減させた半導体
装置およびその製造方法に関するものである。
装置およびその製造方法に関するものである。
[従来の技術]
周知のシリコン半導体集積回路において、アルミニウム
に代わる配線材料として、電気抵抗が低く、マイグレー
ション耐性を有する銅が注目されている。
に代わる配線材料として、電気抵抗が低く、マイグレー
ション耐性を有する銅が注目されている。
本発明者らは、すでに、シリコン酸化膜等をマスクにし
て、タングステン、ジルコニウム、クロム、銅等の金属
上に選択的に銅を化学気相成長させ、多層配線のコンタ
クトホールおよびスルーポールを充填する技術を出願し
ている(特願平1−124445、特願昭63−124
006、特願昭63−325063)。
て、タングステン、ジルコニウム、クロム、銅等の金属
上に選択的に銅を化学気相成長させ、多層配線のコンタ
クトホールおよびスルーポールを充填する技術を出願し
ている(特願平1−124445、特願昭63−124
006、特願昭63−325063)。
これら特許出願の特徴は、要すれば、銅の有機錯体また
は有機金属からなる原料を加熱して蒸発させ、金属また
は金属シリサイドからなる第1の材料および酸化物もし
くは窒化物からなる第2の材料を表面に有する基板を原
料のガスの分解温度以上に加熱し、蒸発させた原料のガ
スを、その分解温度より低い温度に保ったまま、加熱さ
れた基板上に還元性ガスとともに供給し、銅を第1の材
料の表面上にのみ選択的に成長させることにある。この
銅の選択的化学気相成長(CVD)法によれば、半導体
装置における微細配線や多層配線の層間接続が容易、高
品質に行うことができる。
は有機金属からなる原料を加熱して蒸発させ、金属また
は金属シリサイドからなる第1の材料および酸化物もし
くは窒化物からなる第2の材料を表面に有する基板を原
料のガスの分解温度以上に加熱し、蒸発させた原料のガ
スを、その分解温度より低い温度に保ったまま、加熱さ
れた基板上に還元性ガスとともに供給し、銅を第1の材
料の表面上にのみ選択的に成長させることにある。この
銅の選択的化学気相成長(CVD)法によれば、半導体
装置における微細配線や多層配線の層間接続が容易、高
品質に行うことができる。
[発明が解決しようとする課題]
前記従来技術の中でもスルーホール開孔後の露出した銅
の上に選択的に銅を堆積する技術は、前記したように、
多層配線のスルーホール抵抗の低減を容易にする点で優
れている。しがし、従来の方法では、スルーホール開孔
後の銅表面の活性が充分でなく、堆積した銅の膜質の平
坦性に問題を残していた。
の上に選択的に銅を堆積する技術は、前記したように、
多層配線のスルーホール抵抗の低減を容易にする点で優
れている。しがし、従来の方法では、スルーホール開孔
後の銅表面の活性が充分でなく、堆積した銅の膜質の平
坦性に問題を残していた。
したがって、本発明の目的は、配線構造およびスルーホ
ール開孔後の銅の表面処理を最適化することにより、銅
表面に良好な形状を有する銅を化学気相成長により選択
的に堆積し、低いスルーホール抵抗を有する銅配線を実
現することである。
ール開孔後の銅の表面処理を最適化することにより、銅
表面に良好な形状を有する銅を化学気相成長により選択
的に堆積し、低いスルーホール抵抗を有する銅配線を実
現することである。
[課題を解決するための手段]
本発明で形成される多層配線は、下層および上層の配線
層と、シリコン酸化膜または窒化膜等の絶縁物による層
間絶縁膜とを有し、前記各配線層は層間絶縁膜との密着
性を高めるクロム等の金属による中間金属層により銅層
が挟み込まれた形に構成されている。スルーホール形成
は絶縁膜をリアクティブイオンエツチングで加工し、中
間金属層が露出したところでエツチングを停止すること
で、下層配線層の銅層表面が直接リアクティブイオンエ
ツチングによるラジカルやイオンに曝されることを防ぐ
。さらにフェリシアン化カリウムおよび水酸化カリウム
を含む溶液により、中間金属層を除去した後、露出した
表面の薄い銅酸化層をアンモニアにより除去し、清浄な
銅表面を得る。
層と、シリコン酸化膜または窒化膜等の絶縁物による層
間絶縁膜とを有し、前記各配線層は層間絶縁膜との密着
性を高めるクロム等の金属による中間金属層により銅層
が挟み込まれた形に構成されている。スルーホール形成
は絶縁膜をリアクティブイオンエツチングで加工し、中
間金属層が露出したところでエツチングを停止すること
で、下層配線層の銅層表面が直接リアクティブイオンエ
ツチングによるラジカルやイオンに曝されることを防ぐ
。さらにフェリシアン化カリウムおよび水酸化カリウム
を含む溶液により、中間金属層を除去した後、露出した
表面の薄い銅酸化層をアンモニアにより除去し、清浄な
銅表面を得る。
その後、前記の出願特許で提供した銅の選択CVD法、
すなわち、′銅の有機錯体または有機金属からなる原料
を加熱して蒸発させ、前記基板を前記原料のガスの分解
温度以上に加熱し、前記蒸発させた原料のガスをその分
解温度より低い温度に保ったまま、加熱された基板上に
還元性ガスとともに供給すること”により、露出した銅
表面に銅を選択的に成長させてスルーホールを充填し、
良好な形状を有する銅製のスルーホール配線を得る。
すなわち、′銅の有機錯体または有機金属からなる原料
を加熱して蒸発させ、前記基板を前記原料のガスの分解
温度以上に加熱し、前記蒸発させた原料のガスをその分
解温度より低い温度に保ったまま、加熱された基板上に
還元性ガスとともに供給すること”により、露出した銅
表面に銅を選択的に成長させてスルーホールを充填し、
良好な形状を有する銅製のスルーホール配線を得る。
[作用]
前記本発明によれば、半導体装置において、スルーホー
ル開孔により露出した下層銅配線表面に選択的に良好な
形状の銅を成長させることができ、それにより銅多層配
線の微細スルーホール導通を確保し、電気抵抗を低減す
ることができる。
ル開孔により露出した下層銅配線表面に選択的に良好な
形状の銅を成長させることができ、それにより銅多層配
線の微細スルーホール導通を確保し、電気抵抗を低減す
ることができる。
[実施例]
以下に、本発明の実施例を図面を参照して説明する。
第1図(A)ないしくF)に本発明を用いて形成した銅
二層配線の製造工程の例を示す。
二層配線の製造工程の例を示す。
まず、第1図(A)に示すように、半導体基板1上に絶
縁膜2を形成し、この絶縁膜2上に窒化チタン、クロム
、タングステンおよびモリブデンのいずれかからなる第
1金属層(中間金属層)3を形成する。続いて、この第
1金属層3上に第2金属層4として銅膜をスパッタリン
グまたはCVD法で堆積し、さらにクロム、タングステ
ンおよびモリブデンのいずれかからなる第3金属層(中
間金属層)5を堆積する。これら第1金属層3、第2金
属層4、第3金属層5が下層配線層を構成する。
縁膜2を形成し、この絶縁膜2上に窒化チタン、クロム
、タングステンおよびモリブデンのいずれかからなる第
1金属層(中間金属層)3を形成する。続いて、この第
1金属層3上に第2金属層4として銅膜をスパッタリン
グまたはCVD法で堆積し、さらにクロム、タングステ
ンおよびモリブデンのいずれかからなる第3金属層(中
間金属層)5を堆積する。これら第1金属層3、第2金
属層4、第3金属層5が下層配線層を構成する。
次に、第1図(B)に示すように、レジスト6をマスク
に前記絶縁膜2上の第1金属層3、第2金属層4、第3
金属層5をリアクティブイオンエツチングで加工し、下
層の配線層を形成する。
に前記絶縁膜2上の第1金属層3、第2金属層4、第3
金属層5をリアクティブイオンエツチングで加工し、下
層の配線層を形成する。
続いて、第1図(C)に示すように、プラズマCVD法
で窒化シリコン等の層間絶縁膜7を形成する。そして、
レジスト8をマスクにして層間絶縁膜7をリアクティブ
イオンエツチングで加工し、スルーホールを開孔し、第
3金属層5を露出させる。
で窒化シリコン等の層間絶縁膜7を形成する。そして、
レジスト8をマスクにして層間絶縁膜7をリアクティブ
イオンエツチングで加工し、スルーホールを開孔し、第
3金属層5を露出させる。
第1図(D)に示すように、レジスト8を除去後、フェ
リシアン化カリウム、水酸化カリウムの混合溶液(フェ
リシアン化カリウム 0.1モル、水酸化カリウム 0
.24モル)、またはフェリシアン化カリウム、リン酸
二水素カリウム、水酸化カリウムの混合液(フェリシア
ン化カリウム 0.1モル、水酸化カリウム 0.24
モル、リン酸二水素カリウム 0.25モル)で、第3
金属層5を除去して第2金属層4である銅を露出させる
。さらにアンモニア水により第2金属層4である銅表面
の酸化物を除去する。なお、第3金属層5の上記エツチ
ング液は上記濃度の百分の一程度まで効力を有し、濃度
によりエツチング速度をコントロールできる。
リシアン化カリウム、水酸化カリウムの混合溶液(フェ
リシアン化カリウム 0.1モル、水酸化カリウム 0
.24モル)、またはフェリシアン化カリウム、リン酸
二水素カリウム、水酸化カリウムの混合液(フェリシア
ン化カリウム 0.1モル、水酸化カリウム 0.24
モル、リン酸二水素カリウム 0.25モル)で、第3
金属層5を除去して第2金属層4である銅を露出させる
。さらにアンモニア水により第2金属層4である銅表面
の酸化物を除去する。なお、第3金属層5の上記エツチ
ング液は上記濃度の百分の一程度まで効力を有し、濃度
によりエツチング速度をコントロールできる。
さらに、第1図(E)に示すように、銅の選択CVD法
により、露出した第2金属層(@)4の表面上に銅を選
択的に成長させ、スルーホールを充填して銅スルーホー
ル堆積層(スルーホール配線)9を形成する。前記鋼の
選択CVD法とは、前記したように、“銅の有機錯体ま
たは有機金属からなる原料を加熱して蒸発させ、前記基
板を前記原料のガスの分解温度以上に加熱し、前記蒸発
させた原料のガスをその分解温度より低い温度に保った
まま、加熱された基板上に還元性ガスとともに供給する
”方法である。前記蒸発ガスの出発原料としては、ビス
アセチルアセトナト銅、ビスヘキサフロロアセチルアセ
トナト銅、ビスジピバロイルメタナト銅などの銅のβ−
ジケトナト化合物またはシクロペンタジェニルトリエチ
ルホスフィン銅等の銅のシクロペンタジェニル化合物ま
たはそれらの混合物を用いることができる。これら出発
原料から生じた蒸発ガスは、酸化シリコン、窒化シリコ
ン、窒化チタン等の金属酸化膜および窒化膜の上には堆
積反応が起きないのに対し、アルミニウム、チタン、タ
ングステン、クロム、モリブデン、ジルコニウム、タン
タル、バナジウム等の金属およびそれらの金属シリサイ
ド上には銅が良好に成長する。このような銅の選択CV
D法により、前記露出した銅表面に銅を選択的に成長さ
せてスルーホールを充填し、良好な形状を有する銅製の
スルーホール配線を得ることができる。
により、露出した第2金属層(@)4の表面上に銅を選
択的に成長させ、スルーホールを充填して銅スルーホー
ル堆積層(スルーホール配線)9を形成する。前記鋼の
選択CVD法とは、前記したように、“銅の有機錯体ま
たは有機金属からなる原料を加熱して蒸発させ、前記基
板を前記原料のガスの分解温度以上に加熱し、前記蒸発
させた原料のガスをその分解温度より低い温度に保った
まま、加熱された基板上に還元性ガスとともに供給する
”方法である。前記蒸発ガスの出発原料としては、ビス
アセチルアセトナト銅、ビスヘキサフロロアセチルアセ
トナト銅、ビスジピバロイルメタナト銅などの銅のβ−
ジケトナト化合物またはシクロペンタジェニルトリエチ
ルホスフィン銅等の銅のシクロペンタジェニル化合物ま
たはそれらの混合物を用いることができる。これら出発
原料から生じた蒸発ガスは、酸化シリコン、窒化シリコ
ン、窒化チタン等の金属酸化膜および窒化膜の上には堆
積反応が起きないのに対し、アルミニウム、チタン、タ
ングステン、クロム、モリブデン、ジルコニウム、タン
タル、バナジウム等の金属およびそれらの金属シリサイ
ド上には銅が良好に成長する。このような銅の選択CV
D法により、前記露出した銅表面に銅を選択的に成長さ
せてスルーホールを充填し、良好な形状を有する銅製の
スルーホール配線を得ることができる。
続いて、第1図(F)に示すように、前記第1図(A)
と同様に前記絶縁膜上に第1金属層10、第2金属層1
1、第3金属層を加工し、第2層目(上層)の配線層を
形成する。
と同様に前記絶縁膜上に第1金属層10、第2金属層1
1、第3金属層を加工し、第2層目(上層)の配線層を
形成する。
[発明の効果コ
以上説明したように、本発明は、スルーホール形成は絶
縁膜をリアクティブイオンエツチングで加工し、中間金
属層が露出したところでエツチングを停止することで、
下層配線層の銅層表面が直接リアクティブイオンエツチ
ングによるラジカルやイオンに曝されることを防ぎ、さ
らにフェリシアン化カリウムおよび水酸化カリウムを含
む溶液により、中間金属層を除去した後、露出した表面
の薄い銅酸化層をアンモニアにより除去し、清浄な銅表
面を得る。その後、銅の有機錯体または有機金属からな
る原料を加熱して蒸発させ、前記基板を前記原料のガス
の分解温度以上に加熱し、前記蒸発させた原料のガスを
その分解温度より低い温度に保ったまま、加熱された基
板上に還元性ガスとともに供給することにより、露出し
た銅表面に銅を選択的に成長させてスルーホールを充填
することを特徴とする。
縁膜をリアクティブイオンエツチングで加工し、中間金
属層が露出したところでエツチングを停止することで、
下層配線層の銅層表面が直接リアクティブイオンエツチ
ングによるラジカルやイオンに曝されることを防ぎ、さ
らにフェリシアン化カリウムおよび水酸化カリウムを含
む溶液により、中間金属層を除去した後、露出した表面
の薄い銅酸化層をアンモニアにより除去し、清浄な銅表
面を得る。その後、銅の有機錯体または有機金属からな
る原料を加熱して蒸発させ、前記基板を前記原料のガス
の分解温度以上に加熱し、前記蒸発させた原料のガスを
その分解温度より低い温度に保ったまま、加熱された基
板上に還元性ガスとともに供給することにより、露出し
た銅表面に銅を選択的に成長させてスルーホールを充填
することを特徴とする。
したがって、本発明によれば、半導体装置において、ス
ルーホール開孔により露出した下層配線層の銅層の表面
に選択的に良好な形状の銅を成長させることができ、そ
れにより銅多層配線の微細スルーホール導通を確保し、
電気抵抗を低減することができる。
ルーホール開孔により露出した下層配線層の銅層の表面
に選択的に良好な形状の銅を成長させることができ、そ
れにより銅多層配線の微細スルーホール導通を確保し、
電気抵抗を低減することができる。
第1図(A)ないしくF)は、本発明の一実施例を説明
するためのもので、本発明を用いて形成した銅二層配線
の製造工程図である。 l・・・半導体基板、 2・・・絶縁膜、 3 ・ 4 ・ 5 ・ 6 ・ 7 ・ 8 ・ ・第1金属層(中間金属層)、 ・第2金属層(銅)、 ・第3金属層(中間金属層)、 ・レジスト、 ・層間絶縁膜(Sin2、SiN、) ・レジスト、 ・銅スルーホール堆積層、 ・・第1金属層(中間金属層)、 ・・第2金属層(銅)、 ・・第3金属層(中間金属層)。
するためのもので、本発明を用いて形成した銅二層配線
の製造工程図である。 l・・・半導体基板、 2・・・絶縁膜、 3 ・ 4 ・ 5 ・ 6 ・ 7 ・ 8 ・ ・第1金属層(中間金属層)、 ・第2金属層(銅)、 ・第3金属層(中間金属層)、 ・レジスト、 ・層間絶縁膜(Sin2、SiN、) ・レジスト、 ・銅スルーホール堆積層、 ・・第1金属層(中間金属層)、 ・・第2金属層(銅)、 ・・第3金属層(中間金属層)。
Claims (2)
- (1)下層および上層の配線層と、シリコン酸化膜また
は窒化膜等の絶縁物による層間絶縁膜とを有し、 前記配線層は前記層間絶縁膜との密着性を高める金属に
よる中間金属層により銅層が挟みこまれた形に構成され
、 前記下層配線層と上層配線層とを電気的に接続するスル
ーホールにおいては前記下層の配線と前記層間絶縁膜の
間の中間層が局部的に除去され、前記下層の銅層と直接
接続された銅で充填されている多層配線を有することを
特徴とする半導体装置。 - (2)基板上に形成する配線主材料として銅を用い、層
間絶縁膜と銅と密着性向上のための中間金属層を有する
半導体装置の配線形成工程において、 第一層配線層および層間絶縁膜を形成した後、リアクテ
ィブイオンエッチングにより層間絶縁膜を開孔してスル
ーホールを形成し、 前記中間金属層を露出した後、フェリシアン化カリウム
、水酸化カリウムを含む混合溶液で前記中間金属層を除
去して第1層配線層の銅層を露出させ、さらにこの銅層
の表面の酸化膜をアンモニア水で除去し、 その後、銅の有機錯体または有機金属からなる原料を加
熱して蒸発させ、前記基板を前記原料のガスの分解温度
以上に加熱し、前記蒸発させた原料のガスをその分解温
度より低い温度に保ったまま、加熱された基板上に還元
性ガスとともに供給することにより前記スルーホールの
みを銅によつて選択的に充填することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17946690A JPH0467655A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17946690A JPH0467655A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0467655A true JPH0467655A (ja) | 1992-03-03 |
Family
ID=16066346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17946690A Pending JPH0467655A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0467655A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990027836A (ko) * | 1997-09-30 | 1999-04-15 | 윤종용 | 반도체 장치의 비아홀 형성방법 |
WO2008096752A1 (ja) * | 2007-02-09 | 2008-08-14 | Tokyo Electron Limited | エッチング方法および記憶媒体 |
JP2008218959A (ja) * | 2007-02-09 | 2008-09-18 | Tokyo Electron Ltd | エッチング方法および記憶媒体 |
US7642652B2 (en) | 2000-05-08 | 2010-01-05 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
CN111261574A (zh) * | 2018-12-03 | 2020-06-09 | 长鑫存储技术有限公司 | 一种半导体结构及其制作方法 |
-
1990
- 1990-07-09 JP JP17946690A patent/JPH0467655A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990027836A (ko) * | 1997-09-30 | 1999-04-15 | 윤종용 | 반도체 장치의 비아홀 형성방법 |
US7642652B2 (en) | 2000-05-08 | 2010-01-05 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
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JP2008218959A (ja) * | 2007-02-09 | 2008-09-18 | Tokyo Electron Ltd | エッチング方法および記憶媒体 |
US8383519B2 (en) | 2007-02-09 | 2013-02-26 | Tokyo Electron Limited | Etching method and recording medium |
CN111261574A (zh) * | 2018-12-03 | 2020-06-09 | 长鑫存储技术有限公司 | 一种半导体结构及其制作方法 |
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