CN106449672A - 感测晶片封装体及其制造方法 - Google Patents

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Abstract

一种感测晶片封装体及其制造方法，该封装体包括：第一基板，其上表面形成有包括第一、二导电垫的第一介电层；第二基板，其下表面形成有包括第三导电垫的第二介电层，第二基板通过第二介电层与第一介电层接合；第一贯通孔，贯穿第二基板、第二介电层及部分第一介电层，并裸露第一导电垫的上表面；第二贯通孔，贯穿第二基板及部分第二介电层，并裸露第三导电垫的上表面；绝缘层，位于第二基板的上表面及贯通孔的侧壁，且贯通孔底部的绝缘层具有孔洞，以裸露第一、三导电垫的上表面；重布线层，形成于第一绝缘层上，并沟填于贯通孔内，且经由孔洞分别与第一、三导电垫电性连接；及钝化保护层，形成于第二基板的上表面，并覆盖重布线层和绝缘层。

Description

感测晶片封装体及其制造方法
技术领域
本发明关于一种感测晶片封装体，且特别是有关于一种背照式影像感测晶片封装体及其制造方法。
背景技术
随着消费市场对于电子产品外观轻薄短小的要求愈来愈高，使得各项电子元件例如CMOS影像感测器(Image Sensor，CIS)等在其封装结构的研发亦朝向此方向演进。其中，特别是背照式(Backside Illumination，BSI)与硅穿孔(through-silicon via，TSV)等技术逐渐在市场上崭露头角，并成为业界的技术重点。传统上CIS是由前端感光的前照式(FSI)技术，此技术的光电二极管属于制程中的前端，因此光电二极管元件会位于晶圆的下层，后端则是制作金属导线制作的部分。由于元件上层会有好几层的金属绕线。因此，光线会由晶圆的上方穿过金属狭缝和金属层间的介电层到达感光二极管，光电二极管再根据不同的光强度，产生不同的电荷信号，当光线穿过金属狭缝到达光电二极管时，因为光线的绕射造成干涉的关系，此时的光线并不是干净的信号，从而限制了前照式技术的影像解析度。对此，背照式技术以翻面封装的概念，使光电二极管元件翻至上层而直接接收光线，再由翻至下层的金属导线传递电荷信号，从而避免了光线的绕射等问题。不单只是CIS元件封装，翻面封装亦可应用于各类用途的电子元件封装上。据此，一种更可靠、更适于量产的电子元件封装及其制造方法，是当今电子业界重要的研发方向之一。
发明内容
有鉴于此，本发明提供一种感测晶片封装体及其制造方法，使封装体内的导电路径能够更确实、成功率更高地被制作出来，同时具有更高的可靠度以及更大的制程容许度(process window)，更能降低电子元件封装体的制造成本。同时尚可针对不同电子元件设计需求，对应不同的线路布局，使线路布局设计更具弹性。
本发明的一目的是提供一种感测晶片封装体，包括：一第一基板，具有一第一上表面与一第一下表面，该第一上表面上形成有一第一中间介电层(ILD)，且该第一中间介电层内包括一第一导电垫及一第二导电垫；一第二基板，具有一第二上表面与一第二下表面，该第二下表面形成有一第二中间介电层(ILD)，且该第二中间介电层内包括一第三导电垫，其中该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；一第一贯通孔，贯穿该第二基板、该第二中间介电层及部分该第一中间介电层，并裸露出该第一导电垫的上表面；一第二贯通孔，贯穿该第二基板及部分该第二中间介电层，并裸露出该第三导电垫的上表面；一第一绝缘层，形成于该第二基板的该第二上表面及该第一贯通孔和该第二贯通孔的侧壁，且位在该第一贯通孔与该第二贯通孔底部的该第一绝缘层分别具有一第一、第二孔洞，第一、第二孔洞分别裸露出该第一、第三导电垫的上表面；一第一重布线层，形成于该第一绝缘层上，并沟填于该第一贯通孔和该第二贯通孔内，且经由该第一、第二孔洞分别与该第一导电垫和该第三导电垫电性连接；以及一第一钝化保护层，形成于该第二基板的该第二上表面，并覆盖该第一重布线层和该第一绝缘层。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一导电垫与该第三导电垫彼此不互相重叠。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一重布线层的材料包括铝。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一重布线层的材料还包括一粘着层，且该粘着层的材料包括铬、钛或钛钨。
本发明的另一目的是提供一种如上所述的感测晶片封装体，且还包括：一第三贯通孔，贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；一第二绝缘层，形成于该第一基板的该第一下表面及该第三贯通孔的内壁，且位在该第三贯通孔底部的该绝缘层具有一裸露出该第二导电垫下表面的第三孔洞；一第二重布线层，形成于该第二绝缘层上，并经由该第三孔洞与该第一导电垫和该第二导电垫电性连接；一第二钝化保护层，形成于该第二重布线层上，且该第二钝化保护层上具有一分别裸露出该第二重布线层第四、第五孔洞；以及一第一、第二导电结构，分别形成于该第四、第五孔洞内，并分别与该第二重布线层电性连接。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第二绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一、第二导电结构包括焊球、焊接凸块或导电柱。
本发明的另一目的是提供另一种感测晶片封装体，包括：一第一基板，具有一第一上表面与一第一下表面，该第一上表面上形成有一第一中间介电层(ILD)，且该第一中间介电层内包括一第一导电垫及一第二导电垫；一第二基板，具有一第二上表面与一第二下表面，该第二下表面形成有一第二中间介电层(ILD)，且该第二中间介电层内包括一第三导电垫，其中该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；一第一绝缘层，形成于该第二基板的该第二上表面；一第四贯通孔，贯穿该第一绝缘层、该第二基板及部分该第二中间介电层，该第四贯通孔包括一对应于该第一导电垫的第一区域和一对应于该第二导电垫的第二区域；一第二绝缘层，形成于该第一绝缘层上以及该第四贯通孔的内壁和底部；一第五贯通孔，贯穿位在该第四贯通孔的该第一区域下的该第二中间介电层和部分该第一中间介电层，并裸露出该第一导电垫，且该第五贯通孔与该第四贯通孔相通；一第六贯通孔，贯穿位在该第四贯通孔的该第二区域下的部分该第二中间介电层，并裸露出该第三导电垫，且该第六贯通孔与该第四贯通孔相通；一第一重布线层，形成于该第二绝缘层上，沟填于该第四、第五、第六贯通孔内，且分别与该第一导电垫和该第三导电垫电性连接；以及一第一钝化保护层，形成于该第二基板的该第二上表面，并覆盖该第二绝缘层和该第一重布线层。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一导电垫与该第二导电垫彼此互相重叠。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第二绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一重布线层的材料包括铝。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第一重布线层的材料还包括一粘着层，且该粘着层的材料包括铬、钛或钛钨。
本发明的另一目的是提供一种如上所述的感测晶片封装体，且还包括：一第七贯通孔，贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；一第三绝缘层，形成于该第一基板的该第一下表面及该第七贯通孔的内壁，且位在该第七贯通孔底部的该绝缘层具有一裸露出该第二导电垫的第七孔洞；一第二重布线层，形成于该第三绝缘层上，并经由该第七孔洞与该第二导电垫电性连接；一第二钝化保护层，形成于该第二重布线层上，且该第二钝化保护层上具有一第八、第九孔洞，第八、第九孔洞分别裸露出该第二重布线层；以及一第三、第四导电结构，分别形成于该第八、第九孔洞内，并分别与该第二重布线层电性连接。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第三绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体，该第三、第四导电结构包括焊球、焊接凸块或导电柱。
本发明的另一目的是提供一种感测晶片封装体的制造方法，其步骤包括：提供一第一基板，该第一基板具有一第一上表面与一第一下表面，且该第一上表面上形成有一第一中间介电层(ILD)，且该第一中间介电层内包括一第一导电垫及一第二导电垫；提供一第二基板，该第二基板具有一第二上表面与一第二下表面，该第二下表面形成有一第二中间介电层(ILD)，且该第二中间介电层内包括一第三导电垫；加压使该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；形成一第一贯通孔和一第二贯通孔，其中该第一贯通孔贯穿该第二基板、该第二中间介电层及部分该第一中间介电层，并裸露出该第一导电垫的上表面，而该第二贯通孔则贯穿该第二基板及部分该第二中间介电层，并裸露出该第三导电垫的上表面；形成一第一绝缘层于该第二基板的该第二上表面及该第一贯通孔和该第二贯通孔的侧壁和底部；去除位在该第一贯通孔和该第二贯通孔底部的部分或全部该第一绝缘层，并分别在该第一贯通孔和该第二贯通孔底部形成一裸露出该第一导电垫上表面的第一孔洞和一裸露出该第三导电垫上表面的第二孔洞；形成一第一重布线层，该第一重布线层形成于该第一绝缘层上，并沟填于该第一贯通孔和该第二贯通孔内，且经由该第一、第二孔洞分别与该第一导电垫和该第三导电垫电性连接；以及形成一第一钝化保护层，该第一钝化保护层形成于该第二基板的该第二上表面，并覆盖该第一重布线层和该第一绝缘层。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一导电垫与该第三导电垫彼此不互相重叠。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一重布线层的材料包括铝。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一重布线层的材料还包括一粘着层，且该粘着层的材料包括铬、钛或钛钨。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，还包括下列步骤：薄化该第一基板的该第一下表面；形成一第三贯通孔，该第三贯通孔贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；形成一第二绝缘层于该第一基板的该第一下表面及该第三贯通孔的内壁和底部；去除全部或部分位在该第三贯通孔底部的该第二绝缘层，以形成一裸露出该第二导电垫下表面的第三孔洞；形成一第二重布线层，该第二重布线层形成于该第二绝缘层上，并经由该第三孔洞与该第二导电垫电性连接；形成一第二钝化保护层，该第二钝化保护层形成于该第二重布线层上，且该第二钝化保护层上具有一裸露出该第二重布线层的第五孔洞和第六孔洞；以及分别形成一第一、第二导电结构于该第五、第六孔洞内，该第一、第二导电结构分别与该第二重布线层电性连接。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第二绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一、第二导电结构包括焊球、焊接凸块或导电柱。
本发明的另一目的是提供另一种感测晶片封装体的制造方法，其步骤包括：提供一第一基板，该第一基板具有一第一上表面与一第一下表面，且该第一上表面上形成有一第一中间介电层(ILD)，且该第一中间介电层内包括一第一导电垫及一第二导电垫；提供一第二基板，该第二基板具有一第二上表面与一第二下表面，该第二下表面形成有一第二中间介电层(ILD)，且该第二中间介电层内包括一第三导电垫；加压使该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；形成一第一绝缘层于该第二基板的该第二上表面；形成一贯穿该第一绝缘层、该第二基板及部分该第二中间介电层的开口；形成一第二绝缘层于该第一绝缘层上及该开口的侧壁和底部；去除位在该开口底部的该第二绝缘层，形成一第四贯通孔，该第四贯通孔包括一对应于该第一导电垫的第一区域和一对应于该第二导电垫的第二区域；去除对应于该第四贯通孔的该第一区域下的该第二中间介电层和部分该第一中间介电层，以形成一裸露出该第一导电垫上表面的第五贯通孔，并且去除对应于该第四贯通的该第二区域下的部分该第二中间介电层，以形成一裸露出该第三导电垫上表面的第六贯通孔，且该第四贯通孔与该第五、第六贯通孔相通；形成一第一重布线层，该第一重布线层形成于该第二绝缘层上，并沟填于该第四、第五、第六贯通孔内，且分别与该第一导电垫和该第三导电垫电性连接；以及形成一第一钝化保护层，该第一钝化保护层形成于该第二基板的该第二上表面，并覆盖该第一重布线层和该第二绝缘层。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一导电垫与该第三导电垫彼此互相重叠。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第二绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一重布线层的材料包括铝。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第一重布线层的材料还包括一粘着层，且该粘着层的材料包括铬、钛或钛钨。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，还包括下列步骤：薄化该第一基板的该第一下表面；形成一第七贯通孔，该第七贯通孔贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；形成一第三绝缘层于该第一基板的该第一下表面及该第七贯通孔的内壁和底部；去除全部或部分位在该第七贯通孔底部的该第三绝缘层，以形成一裸露出该第二导电垫下表面的第七孔洞；形成一第二重布线层，该第二重布线层形成于该第三绝缘层上，并经由该第七孔洞与该第二导电垫电性连接；形成一第二钝化保护层，该第二钝化保护层形成于该第二重布线层上，且该第二钝化保护层上具有一裸露出该第二重布线层的第八孔洞和第九孔洞；以及分别形成一第三、第四导电结构于该第八、第九孔洞内，该第三、第四导电结构分别与该第二重布线层电性连接。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第三绝缘层的材料包括氧化硅。
本发明的另一目的是提供一种如上所述的感测晶片封装体的制造方法，该第三、第四导电结构包括焊球、焊接凸块或导电柱。
附图说明
图1A～1I显示根据本发明实施例一的感测晶片封装体的剖面制程。
图2A～2I显示根据本发明实施例二的感测晶片封装体的剖面制程。
其中，附图中符号的简单说明如下：
100、200 第一基板
100a、200a 第一上表面
100b、200b 第一下表面
110、210 第一中间介电层
115、215 第一导电垫
118、218 第二导电垫
120、220 第二中间介电层
125、225 第三导电垫
130、230 第二基板
130a、230a 第二上表面
130b、230b 第二下表面
135A、135B、235 开口
140A 第一贯通孔
140B 第二贯通孔
150、232 第一绝缘层
155A 第一孔洞
155B 第二孔洞
160、260 第一重布线层
170、270 第一钝化保护层
180 第三贯通孔
185、250 第二绝缘层
190、290 第二重布线层
195、295 第二钝化保护层
199A、199B 第一、第二导电结构
240 第四贯通孔
240A 第五贯通孔
240B 第六贯通孔
250 第三绝缘层
280 第七贯通孔
299A、299B 第三、第四导电结构
1000、2000 感测晶片封装体。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。
[实施例一]
以下将配合图1A～1I，说明根据本发明的实施例一的感测晶片封装体及其制造方法。
请先参照图1A，提供一第一基板100，该第一基板100具有一第一上表100a面与一第一下表面100b，且该第一上表面100a上形成有一第一中间介电层(ILD)110，且该第一中间介电层内110包括一第一导电垫115及一第二导电垫118。其次，提供一第二基板130，该第二基板130具有一第二上表面130a与一第二下表面130b，该第二下表面130b形成有一第二中间介电层(ILD)120，且该第二中间介电层120内包括一第三导电垫125。然后，加压使该第二基板130通过该第二中间介电层120与该第一基板100的该第一中间介电层110接合。然后，利用微影技术在第二基板130的第二上表面130a上形成一具有开口134的光阻图案133。在本实施例中，第一基板100及第二基板130为含有影像感测元件的硅晶圆。此外，第一导电垫115与第三导电垫125彼此不互相重叠。
接着，请参照图1B，蚀刻去除位在开口134内裸露的第二基板130，并分别在第二基板130形成分别对应于第一导电垫115及第二导电垫125的开口135A和135B。
接着，请参照图1C，先蚀刻去除开口135A和开口135B下的第二中间介电层120及第一中间介电层110，形成一第一贯通孔140A和一第二贯通孔140B。其中，第一贯通孔140A贯穿该第二基板130、第二中间介电层120及部分第一中间介电层110。然后，再沉积形成一第一绝缘层150于第二基板130的第二上表面130a及第一贯通孔140A和第二贯通孔140B的侧壁和底部。
接着，请参照图1D，蚀刻去除位在第一贯通孔140A和第二贯通孔140B底部的部分或全部第一绝缘层150，并分别在第一贯通孔140A和第二贯通孔140B底部形成一裸露出第一导电垫115上表面的第一孔洞155A和一裸露出第三导电垫上表面的第二孔洞155B。
接着，请参照图1E，先溅镀形成一第一重布线层160于该第一绝缘层150上，并沟填于第一贯通孔140A和第二贯通孔140B内，且经由第一孔洞155A及第二孔洞155B分别与第一导电垫115和第三导电垫125电性连接。在本实施例中，第一重布线层160的材料包括铝，且还可在第一绝缘层150与第一重布线层间160先形成一可增加铝与第一导电垫115和第三导电垫125之间附着力的粘着材料，例如铬、钛或钛钨等。
接着，请参照图1F，形成一第一钝化保护层170于第二基板130的第二上表面130a上，并覆盖第一重布线层160和第一绝缘层150。接着，先薄化第一基板100的第一下表面100b，然后再利用钻孔、蚀刻或刻痕(notch)等技术，形成一第三贯通孔180，贯穿第一基板100及部分第一中间介电层110，并裸露出第二导电垫118的下表面。
然后，请参照图1G，形成一第二绝缘层185于第一基板100的第一下表面100b及第三贯通孔180的内壁和底部。
接着，请参照图1H，先去除全部或部分位在第三贯通孔180底部的第二绝缘层185，形成一裸露出第二导电垫118下表面的第三孔洞(未标示)，然后形成一第二重布线层190于第二绝缘层185上，并经由第三孔洞(未标示)与第二导电垫118电性连接。
最后，请参照图1I，先形成一第二钝化保护层195于第二重布线层190上，且第二钝化保护层195上具有一裸露出第二重布线层185的第四孔洞(未标示)和第五孔洞(未标示)，然后，利用电镀等技术，分别形成一第一导电结构199A、第二导电结构199B于该第四(未标示)孔洞、第五孔洞(未标示)内，并分别与该第二重布线层190电性连接，完成根据本发明实施例一所述的感侧晶片封装体1000。
[实施例二]
以下将配合图式图2A～2I，说明根据本发明的实施例二的感测晶片封装体及其制造方法。
请先参照图2A，提供一第一基板200，该第一基板200具有一第一上表面200a面与一第一下表面200b，且该第一上表面200a上形成有一第一中间介电层(ILD)210，且该第一中间介电层内210包括一第一导电垫215及一第二导电垫218。其次，提供一第二基板230，该第二基板230具有一第二上表面230a与一第二下表面230b，该第二下表面230b形成有一第二中间介电层(ILD)220，且该第二中间介电层220内包括一第三导电垫225。然后，加压使该第二基板230通过该第二中间介电层220与该第一基板200的该第一中间介电层210接合。然后，先沉积一第一絕緣层232于第二基板230的第二上表面230b上，然后在第一絕緣层232上形成一具有开口234的光阻图案233。在本实施例中，第一基板200及第二基板230为含有影像感测元件的硅晶圆，而第一绝缘层232为氧化物，例如氧化硅。此外，第一导电垫215与第三导电垫225彼此互相重叠。
接着，请参照图2B，蚀刻去除位在开口234内裸露的第一絕緣层232、第二基板230及部分第二中间介电层225，形成一同时对应于第一导电垫215和第二导电垫225的开口235。
接着，请参照图2C，沉积形成一第二绝缘层250于第二基板230的第一絕緣層232上及开口235的侧壁和底部。其中，第二绝缘层250为氧化物，例如氧化硅。
接着，请参照图2D，蚀刻去除开口235底部的第二绝缘层250形成一第四贯通孔240，且第四贯通孔240包括一对应于第一导电垫215的第一区域(未标示)和一对应于第二导电垫225的第二区域(未标示)。然后，去除对应于该第四贯通孔240的第一区域下的第二中间介电层225和部分该第一中间介电层210，形成一裸露出该第一导电垫215上表面的第五贯通孔240A，并且去除对应于该第四贯通孔240的第二区域下的部分第二中间介电层220，形成一裸露出该第三导电垫225上表面的第六贯通孔240B，且该第四贯通孔240与该第五贯通孔240A及该第六贯通孔240B相通。
接着，请参照图2E，先溅镀形成一第一重布线层260于该第一绝缘层250上，并沟填于第四贯通孔240内，且经由第五孔洞240A及第六孔洞240B分别与第一导电垫215和第三导电垫225电性连接。在本实施例中，第一重布线层260的材料包括铝，且还可在第一绝缘层250与第一重布线层间260先形成一可增加铝与第一导电垫215和第三导电垫225之间附着力的粘着材料，例如铬、钛或钛钨等。
接着，请参照图2F，形成一第一钝化保护层270于第二基板230的第二上表面230a上，并覆盖第一重布线层260和第二绝缘层250。然后，先薄化第一基板200的第一下表面200b，然后再利用钻孔、蚀刻或刻痕(notch)等技术，形成一第七贯通孔280，贯穿第一基板200及部分第一中间介电层210，并裸露出第二导电垫218的下表面。
接着，请参照图2G，形成一第二绝缘层285于第一基板200的第一下表面200b及第七贯通孔280的内壁和底部。
接着，请参照图2H，先去除全部或部分位在第七贯通孔280底部的第二绝缘层285，形成一裸露出第二导电垫218下表面的第七孔洞(未标示)，然后形成一第二重布线层290于第二绝缘层285上，并经由第七孔洞(未标示)与第二导电垫218电性连接。
最后，请参照图2I，先形成一第二钝化保护层295于第二重布线层290上，且第二钝化保护层295上具有一裸露出第二重布线层285的第八孔洞(未标示)和第九孔洞(未标示)，然后，利用电镀等技术，分别形成一第三导电结构299A、第四导电结构299B于该第八(未标示)孔洞、第九孔洞(未标示)内，并分别与该第二重布线层电性连接，完成根据本发明实施例二所述的感侧晶片封装体2000。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种感测晶片封装体，其特征在于，包括：
第一基板，具有第一上表面与第一下表面，该第一上表面上形成有第一中间介电层，且该第一中间介电层内包括第一导电垫及第二导电垫；
第二基板，具有第二上表面与第二下表面，该第二下表面形成有第二中间介电层，且该第二中间介电层内包括第三导电垫，其中该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；
第一贯通孔，贯穿该第二基板、该第二中间介电层及部分该第一中间介电层，并裸露出该第一导电垫的上表面；
第二贯通孔，贯穿该第二基板及部分该第二中间介电层，并裸露出该第三导电垫的上表面；
第一绝缘层，形成于该第二基板的该第二上表面及该第一贯通孔和该第二贯通孔的侧壁，且位在该第一贯通孔与该第二贯通孔底部的该第一绝缘层分别具有第一孔洞与第二孔洞，该第一孔洞与该第二孔洞分别裸露出该第一导电垫与该第三导电垫的上表面；
第一重布线层，形成于该第一绝缘层上，并沟填于该第一贯通孔和该第二贯通孔内，且经由该第一孔洞及该第二孔洞分别与该第一导电垫和该第三导电垫电性连接；以及
第一钝化保护层，形成于该第二基板的该第二上表面，并覆盖该第一重布线层和该第一绝缘层。
2.根据权利要求1所述的感测晶片封装体，其特征在于，该第一导电垫与该第三导电垫彼此不互相重叠。
3.根据权利要求2所述的感测晶片封装体，其特征在于，该第一重布线层的材料还包括粘着层，且该粘着层的材料包括铬、钛或钛钨。
4.根据权利要求1至3所述的感测晶片封装体，其特征在于，还包括：
第三贯通孔，贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；
第二绝缘层，形成于该第一基板的该第一下表面及该第三贯通孔的内壁，且位在该第三贯通孔底部的该绝缘层具有裸露出该第二导电垫下表面的第三孔洞；
第二重布线层，形成于该第二绝缘层上，并经由该第三孔洞与该第一导电垫和该第二导电垫电性连接；
第二钝化保护层，形成于该第二重布线层上，且该第二钝化保护层上具有分别裸露出该第二重布线层的第四孔洞与第五孔洞；以及
第一导电结构及第二导电结构，分别形成于该第四孔洞与该第五孔洞内，并分别与该第二重布线层电性连接。
5.根据权利要求4所述的感测晶片封装体，其特征在于，该第一导电结构及该第二导电结构包括焊球、焊接凸块或导电柱。
6.一种感测晶片封装体，其特征在于，包括：
第一基板，具有第一上表面与第一下表面，该第一上表面上形成有第一中间介电层，且该第一中间介电层内包括第一导电垫及第二导电垫；
第二基板，具有第二上表面与第二下表面，该第二下表面形成有第二中间介电层，且该第二中间介电层内包括第三导电垫，其中该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；
第一绝缘层，形成于该第二基板的该第二上表面；
第四贯通孔，贯穿该第一绝缘层、该第二基板及部分该第二中间介电层，该第四贯通孔包括对应于该第一导电垫的第一区域和对应于该第二导电垫的第二区域；
第二绝缘层，形成于该第一绝缘层上以及该第四贯通孔的内壁和底部；
第五贯通孔，贯穿位在该第四贯通孔的该第一区域下的该第二中间介电层和部分该第一中间介电层，并裸露出该第一导电垫，且该第五贯通孔与该第四贯通孔相通；
第六贯通孔，贯穿位在该第四贯通孔的该第二区域下的部分该第二中间介电层并裸露出该第三导电垫，且该第六贯通孔与该第四贯通孔相通；
第一重布线层，形成于该第二绝缘层上，沟填于该第四贯通孔、该第五贯通孔及该第六贯通孔内，且分别与该第一导电垫和该第三导电垫电性连接；以及
第一钝化保护层，形成于该第二基板的该第二上表面，并覆盖该第二绝缘层和该第一重布线层。
7.根据权利要求6所述的感测晶片封装体，其特征在于，该第一导电垫与该第二导电垫彼此互相重叠。
8.根据权利要求7所述的感测晶片封装体，其特征在于，该第一重布线层的材料还包括粘着层，且该粘着层的材料包括铬、钛或钛钨。
9.根据权利要求6至8所述的感测晶片封装体，其特征在于，还包括：
第七贯通孔，贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；
第三绝缘层，形成于该第一基板的该第一下表面及该第七贯通孔的内壁，且位在该第七贯通孔底部的该绝缘层具有裸露出该第二导电垫的第七孔洞；
第二重布线层，形成于该第三绝缘层上，并经由该第七孔洞与该第二导电垫电性连接；
第二钝化保护层，形成于该第二重布线层上，且该第二钝化保护层上具有第八孔洞及第九孔洞，该第八孔洞及该第九孔洞分别裸露出该第二重布线层；以及
第三导电结构及第四导电结构，分别形成于该第八孔洞及该第九孔洞内，并分别与该第二重布线层电性连接。
10.根据权利要求9所述的感测晶片封装体，其特征在于，该第三导电结构及该第四导电结构包括焊球、焊接凸块或导电柱。
11.一种感测晶片封装体的制造方法，其特征在于，其步骤包括：
提供第一基板，该第一基板具有第一上表面与第一下表面，且该第一上表面上形成有第一中间介电层，且该第一中间介电层内包括第一导电垫及第二导电垫；
提供第二基板，该第二基板具有第二上表面与第二下表面，该第二下表面形成有第二中间介电层，且该第二中间介电层内包括第三导电垫；
加压使该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；
形成第一贯通孔和第二贯通孔，其中该第一贯通孔贯穿该第二基板、该第二中间介电层及部分该第一中间介电层，并裸露出该第一导电垫的上表面，而该第二贯通孔则贯穿该第二基板及部分该第二中间介电层，并裸露出该第三导电垫的上表面；
形成第一绝缘层于该第二基板的该第二上表面及该第一贯通孔和该第二贯通孔的侧壁和底部；
去除位在该第一贯通孔和该第二贯通孔底部的部分或全部该第一绝缘层，并分别在该第一贯通孔和该第二贯通孔底部形成裸露出该第一导电垫上表面的第一孔洞和裸露出该第三导电垫上表面的第二孔洞；
形成第一重布线层，该第一重布线层形成于该第一绝缘层上，并沟填于该第一贯通孔和该第二贯通孔内，且经由该第一孔洞及该第二孔洞分别与该第一导电垫和该第三导电垫电性连接；以及
形成第一钝化保护层，该第一钝化保护层形成于该第二基板的该第二上表面，并覆盖该第一重布线层和该第一绝缘层。
12.根据权利要求11所述的感测晶片封装体的制造方法，其特征在于，该第一导电垫与该第三导电垫彼此不互相重叠。
13.根据权利要求12所述的感测晶片封装体的制造方法，其特征在于，该第一重布线层的材料还包括粘着层，且该粘着层的材料包括铬、钛或钛钨。
14.根据权利要求11至13所述的感测晶片封装体的制造方法，其特征在于，还包括下列步骤：
薄化该第一基板的该第一下表面；
形成第三贯通孔，该第三贯通孔贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；
形成第二绝缘层于该第一基板的该第一下表面及该第三贯通孔的内壁和底部；
去除全部或部分位在该第三贯通孔底部的该第二绝缘层，以形成裸露出该第二导电垫下表面的第三孔洞；
形成第二重布线层，该第二重布线层形成于该第二绝缘层上，并经由该第三孔洞与该第二导电垫电性连接；
形成第二钝化保护层，该第二钝化保护层形成于该第二重布线层上，且该第二钝化保护层上具有裸露出该第二重布线层的第五孔洞和第六孔洞；以及
分别形成第一导电结构及第二导电结构于该第五孔洞及该第六孔洞内，该第一导电结构及该第二导电结构分别与该第二重布线层电性连接。
15.根据权利要求14所述的感测晶片封装体的制造方法，其特征在于，该第一导电结构及该第二导电结构包括焊球、焊接凸块或导电柱。
16.一种感测晶片封装体的制造方法，其特征在于，其步骤包括：
提供第一基板，该第一基板具有第一上表面与第一下表面，且该第一上表面上形成有第一中间介电层，且该第一中间介电层内包括第一导电垫及第二导电垫；
提供第二基板，该第二基板具有第二上表面与第二下表面，该第二下表面形成有第二中间介电层，且该第二中间介电层内包括第三导电垫；
加压使该第二基板通过该第二中间介电层与该第一基板的该第一中间介电层接合；
形成第一绝缘层于该第二基板的该第二上表面；
形成贯穿该第一绝缘层、该第二基板及部分该第二中间介电层的开口；
形成第二绝缘层于该第一绝缘层上及该开口的侧壁和底部；
去除位在该开口底部的该第二绝缘层，以形成第四贯通孔，该第四贯通孔包括对应于该第一导电垫的第一区域和对应于该第二导电垫的第二区域；
去除对应于该第四贯通孔的该第一区域下的该第二中间介电层和部分该第一中间介电层，以形成裸露出该第一导电垫上表面的第五贯通孔，并且去除对应于该第四贯通孔的该第二区域下的部分该第二中间介电层，以形成裸露出该第三导电垫上表面的第六贯通孔，且该第四贯通孔与该第五贯通孔及该第六贯通孔相通；
形成第一重布线层，该第一重布线层形成于该第二绝缘层上，并沟填于该第四贯通孔、该第五贯通孔及该第六贯通孔内，且分别与该第一导电垫和该第三导电垫电性连接；以及
形成第一钝化保护层，该第一钝化保护层形成于该第二基板的该第二上表面，并覆盖该第一重布线层和该第二绝缘层。
17.根据权利要求16所述的感测晶片封装体的制造方法，其特征在于，该第一导电垫与该第三导电垫彼此互相重叠。
18.根据权利要求17所述的感测晶片封装体的制造方法，其特征在于，该第一重布线层的材料还包括粘着层，且该粘着层的材料包括铬、钛或钛钨。
19.根据权利要求16至18所述的感测晶片封装体的制造方法，其特征在于，还包括下列步骤：
薄化该第一基板的该第一下表面；
形成第七贯通孔，该第七贯通孔贯穿该第一基板及部分该第一中间介电层，并裸露出该第二导电垫的下表面；
形成第三绝缘层于该第一基板的该第一下表面及该第七贯通孔的内壁和底部；
去除全部或部分位在该第七贯通孔底部的该第三绝缘层，以形成裸露出该第二导电垫下表面的第七孔洞；
形成第二重布线层，该第二重布线层形成于该第三绝缘层上，并经由第七孔洞与该第二导电垫电性连接；
形成第二钝化保护层，该第二钝化保护层形成于该第二重布线层上，且该第二钝化保护层上具有裸露出该第二重布线层的第八孔洞和第九孔洞；以及
分别形成第三导电结构及第四导电结构于该第八孔洞及该第九孔洞内，该第三导电结构及该第四导电结构分别与该第二重布线层电性连接。
20.根据权利要求19所述的感测晶片封装体的制造方法，其特征在于，该第三导电结构及该第四导电结构包括焊球、焊接凸块或导电柱。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346588A (zh) * 2017-09-30 2018-07-31 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构
CN108493151A (zh) * 2017-02-20 2018-09-04 格芯公司 跳通孔结构
CN110660766A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
CN113284841A (zh) * 2020-02-19 2021-08-20 南亚科技股份有限公司 形成三维半导体结构的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026687B1 (en) 2017-02-20 2018-07-17 Globalfoundries Inc. Metal interconnects for super (skip) via integration
JP2021158320A (ja) * 2020-03-30 2021-10-07 キヤノン株式会社 半導体装置及びその製造方法、機器
TWI769022B (zh) * 2021-07-22 2022-06-21 國立陽明交通大學 接合元件及其製備方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100079246A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 후면수광 이미지센서 및 그 제조방법
CN103426892A (zh) * 2012-05-18 2013-12-04 台湾积体电路制造股份有限公司 垂直集成的图像传感器芯片及其形成方法
CN103811506A (zh) * 2012-11-05 2014-05-21 全视科技有限公司 集成电路系统、图像传感器系统及其制作方法
CN104051414A (zh) * 2013-03-12 2014-09-17 台湾积体电路制造股份有限公司 互连结构和方法
CN104051423A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 互连装置和方法
CN104051422A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 互连结构及其形成方法
CN104285297A (zh) * 2012-04-30 2015-01-14 皇家飞利浦有限公司 在读出电子器件和/或光传感器中具有抗混叠滤波器的成像探测器
WO2015093017A1 (en) * 2013-12-19 2015-06-25 Sony Corporation Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415238B2 (en) * 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
CN106449676A (zh) * 2011-07-19 2017-02-22 索尼公司 半导体装置和电子设备
US8748232B2 (en) * 2012-01-03 2014-06-10 Maxim Integrated Products, Inc. Semiconductor device having a through-substrate via
US20130264688A1 (en) * 2012-04-06 2013-10-10 Omnivision Technologies, Inc. Method and apparatus providing integrated circuit system with interconnected stacked device wafers
US9076715B2 (en) * 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
US9142488B2 (en) * 2013-05-30 2015-09-22 International Business Machines Corporation Manganese oxide hard mask for etching dielectric materials

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100079246A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 후면수광 이미지센서 및 그 제조방법
CN104285297A (zh) * 2012-04-30 2015-01-14 皇家飞利浦有限公司 在读出电子器件和/或光传感器中具有抗混叠滤波器的成像探测器
CN103426892A (zh) * 2012-05-18 2013-12-04 台湾积体电路制造股份有限公司 垂直集成的图像传感器芯片及其形成方法
CN103811506A (zh) * 2012-11-05 2014-05-21 全视科技有限公司 集成电路系统、图像传感器系统及其制作方法
CN104051414A (zh) * 2013-03-12 2014-09-17 台湾积体电路制造股份有限公司 互连结构和方法
CN104051423A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 互连装置和方法
CN104051422A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 互连结构及其形成方法
WO2015093017A1 (en) * 2013-12-19 2015-06-25 Sony Corporation Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108493151A (zh) * 2017-02-20 2018-09-04 格芯公司 跳通孔结构
CN108346588A (zh) * 2017-09-30 2018-07-31 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构
CN108597998A (zh) * 2017-09-30 2018-09-28 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构
WO2019062241A1 (zh) * 2017-09-30 2019-04-04 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构
US10756056B2 (en) 2017-09-30 2020-08-25 Ningbo Semiconductor International Corporation Methods and structures for wafer-level system in package
CN110660766A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
US11424205B2 (en) 2018-06-29 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure and method
CN113284841A (zh) * 2020-02-19 2021-08-20 南亚科技股份有限公司 形成三维半导体结构的方法
CN113284841B (zh) * 2020-02-19 2024-04-05 南亚科技股份有限公司 形成三维半导体结构的方法

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