JP2021158320A - 半導体装置及びその製造方法、機器 - Google Patents

半導体装置及びその製造方法、機器 Download PDF

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Abstract

【課題】半導体装置における電気的経路を改善するための技術を提供する。【解決手段】半導体装置が、第１半導体層と、前記第１半導体層に積層された第２半導体層と、前記第１半導体層と前記第２半導体層の間に設けられた構造体と、を備える半導体装置であって、前記構造体に含まれる第１絶縁体層に支持された第１電極と、前記構造体に含まれる第２絶縁体層に支持された第２電極と、少なくとも前記第１半導体層に設けられた第１開口を通って、前記第１電極にボンディングされた第１ワイヤーと、少なくとも前記第１半導体層に設けられた第２開口を通って、前記第２電極にボンディングされた第２ワイヤーと、を備え、前記第２半導体層から前記第１電極と前記第１ワイヤーとの第１接合部までの距離は、前記第２半導体層から前記第２電極と前記第２ワイヤーとの第２接合部までの距離よりも大きい。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置の一種であるＣＭＯＳイメージセンサなどの光電変換装置では、光電変換部と信号処理部とを別々の半導体基板（チップ）に分けて形成し、これらの半導体基板を重ね合せ、半導体基板同士を導電部材で電気的に接続する構造が採られることがある。このようにすることで、光電変換装置が搭載される機器における光電変換装置の占有面積（フットプリント）を小さくすることができる。
特許文献１には、第１半導体層（３３）と第２半導体層（５５）を備える半導体装置が開示されている。電極パッド（７８）の上には、複数の絶縁体層、第１半導体層（３３）を貫通する開口（７７）が設けられており、開口（７７）には、電極パッド（７８）に接続するボンディングワイヤ（７９）が設けられている。
特開２０１４−７２２９５号公報
特許文献１の技術では、電極パッドが第２半導体層の近くに配置されており、電極パッドが第１半導体層から遠いため、電極パッドを介した電気的経路に課題がある。本発明はそのような実情に鑑みなされたものであって、半導体装置における電気的経路を改善するための技術を提供することを目的とする。
本開示は、第１半導体層と、前記第１半導体層に積層された第２半導体層と、前記第１半導体層と前記第２半導体層の間に設けられた構造体と、を備える半導体装置であって、前記構造体に含まれる第１絶縁体層に支持された第１電極と、前記構造体に含まれる第２絶縁体層に支持された第２電極と、少なくとも前記第１半導体層に設けられた第１開口を通って、前記第１電極にボンディングされた第１ワイヤーと、少なくとも前記第１半導体層に設けられた第２開口を通って、前記第２電極にボンディングされた第２ワイヤーと、を備え、前記第２半導体層から前記第１電極と前記第１ワイヤーとの第１接合部までの距離は、前記第２半導体層から前記第２電極と前記第２ワイヤーとの第２接合部までの距離よりも大きいことを特徴とする半導体装置を含む。
本開示は、異なる深さに第１電極と第２電極が形成されている構造と、前記構造を間に挟んで設けられた第１半導体層及び第２半導体層と、を有する積層体を形成する工程と、前記第１半導体層の表面から前記第１電極まで到達し、前記第１電極をワイヤーボンディング用のパッドとして露出させる第１開口と、前記第１半導体層の前記表面から前記第２電極まで到達し、前記第２電極をワイヤーボンディング用のパッドとして露出させる第２開口とを、エッチングにより形成する工程と、を有することを特徴とする半導体装置の製造方法を含む。
本開示は、前記半導体装置と、前記半導体装置に接続された周辺装置と、を有することを特徴とする機器を含む。
本発明によれば、半導体装置における電気的経路を改善することができる。
第１実施形態に係る半導体装置の要部の断面図である。 第１実施形態に係る半導体装置の要部の平面図である。 第１実施形態に係る半導体装置の製造方法の工程Ａの説明図である。 第１実施形態に係る半導体装置の製造方法の工程Ｂ１の説明図である。 第１実施形態に係る半導体装置の製造方法の工程Ｂ２の説明図である。 第１実施形態に係る半導体装置の製造方法の工程Ｂ３の説明図である。 第１実施形態に係る半導体装置の製造方法の工程Ｂ４の説明図である。 第１実施形態に係る半導体装置の製造方法の工程Ｃの説明図である。 第２実施形態に係る光電変換装置の概略図である。 第２実施形態に係る画素のブロック図である。 第３実施形態の概略構成を示すブロック図である。 第４実施形態の光電変換システムおよび移動体の概略図である。 第４実施形態の光電変換システムの動作を示すフロー図である。
本実施形態は、配線構造体を間に挟んで第１半導体層と第２半導体層が設けられた構造の半導体装置及びその製造方法に関する。例えば、ワイヤーボンディングにより第１半導体層と第２半導体層のそれぞれに電力供給や信号の入出力を行うための構造及びその製造方法に関する。以下に述べる実施形態では、第１半導体層が形成された第１部品（第１半導体基板）と第２半導体層が形成された第２部品（第２半導体基板）とを貼り合わせた構造の半導体装置に本発明を適用した例を説明する。本実施形態の構成は、第１部品と第２部品の間の供給電力の電圧差が大きい（＞約２０Ｖ）装置に特に好適である。
半導体基板に電力を供給する方法として、ワイヤーボンディングによる方法とＴＳＶ（Through Silicon Via）による方法が知られているが、本実施形態では製造コストを抑え
られるワイヤーボンディングによる電力供給構造を採用する。ワイヤーボンディング用の電極（パッド）はＴＳＶに比べてかなり大きいため、ワイヤーボンディングの場合は配線構造体に形成すべき開口の面積が大きくなる。それゆえ、ＴＳＶ用の構造や製造方法をそのまま転用することが難しい。
例えば、第１部品と第２部品を貼り合わせた構造の半導体装置において、片方の表面にワイヤーボンディング用の開口を形成する場合、第１部品のパッド用の開口と第２部品のパッド用の開口とでは深さが異なる。基板上に異なる深さの開口をドライエッチングで形成する場合、一般的には、マスクを分けて浅い開口と深い開口を別々に加工することが行われる。しかしながら、ワイヤーボンディング用の開口の場合は、この方法を用いることができない。ワイヤーボンディング用の開口は面積が広いため、例えば浅い開口を形成した後に深い開口をエッチングするためのレジスト塗布を行う際に、浅い開口の部分でストリエーションが発生してしまうからである。つまり、レジスト塗布後にウェハを回転して膜厚を制御すると、浅い開口が起点となって放射状の塗膜シワが発生するのである。これは、フォトリソグラフィに影響を与えるトラブルである。
このような理由からワイヤーボンディング用の深さの異なる２つ以上の開口を形成するためには、同時開口エッチングが必要となる。
深さの異なる２つ以上の開口の同時開口エッチングでは、特に浅い開口で電極が露出し
た後に、電極への過剰エッチングによる配線へのダメージや金属汚染が課題となる。そこで本実施形態では、浅い開口を形成する領域には、エッチング開始面と金属電極の途中にエッチングストッパ膜を設けることで、浅い開口の部分のエッチングの進行を深い開口の部分に比べて遅らせる。これによりエッチングする層の厚さの差を緩和させることが可能となり、電極への過剰エッチングを低減することができる。
エッチングストッパ膜の材料としては、配線構造体とは異なる材料が用いられる。具体的には、配線構造体のエッチングに用いられるエッチングガスに対する耐性を有する材料であればどのような材料が用いられてもよい。本実施形態では、以下の理由から、エッチングストッパ膜の材料に多結晶シリコンを用いる。
前提として、ワイヤーボンディング用開口形成において、シリコンデバイスの多層配線構造を構成するＳｉＯ、ＳｉＮ、ＳｉＣなどの層間絶縁層の多層膜をエッチングする必要がある。そのような多層膜エッチングの際には、フルオロカーボン系ガス（以下「ＣＦ系ガス」という）のドライエッチング条件を用いることが好適である。ＣＦ系ガスを用いたドライエッチング条件において、多結晶シリコン膜はエッチング対象の絶縁層に比較してエッチングレートが遅いためエッチングストッパ膜としての役割を果たす。
また、ＣＦ系ガスのドライエッチングでは多結晶シリコンからなるエッチングストッパ膜のエッチング中に発生する堆積物がＳｉＦになる。ＳｉＦは揮発性が高く、排気されやすいため、エッチング開口の側壁等に付着することが非常に少ない。この点でエッチングストッパ膜として金属系の材料を用いるよりも、多結晶シリコンを用いることが有効である。
さらに、エッチングストッパ膜のうちエッチングされずに残った部分は、開口による貫通孔が形成され、開口の内壁に環状に露出する部材として配線構造体内に残留する。すなわち、エッチング開始面と電極の間において、ワイヤーを囲み、開口の側面（内壁）の一部を構成し、非絶縁性の材料からなる環状部材が形成される。この環状部材は、多結晶シリコンのゲッタリング効果により、開口部からの金属汚染を低減できるという副次的な効果を奏する。この効果は、例えば、光電変換装置の特性向上に寄与する。
［第１実施形態］
以下、図面を参照して、本実施形態の半導体装置の構造及び製造方法の具体例を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、共通の符号を付した構成については適宜説明を省略する。
（半導体装置の構造）
図１は、半導体装置１の要部の断面図であり、深さの異なる２つ以上のワイヤーボンディング用開口構造を模式的に示している。図１において、１００は第１チップ、１１０は第１半導体層、１２０は第１配線構造部、１２１、１２２、１２３は絶縁体層、２００は第２チップ、２１０は第２半導体層、２２０は第２配線構造部、２２１、２２２、２２３は絶縁体層である。３０１は第１電極、３０２は第２電極、４０１は多結晶シリコンエッチングストッパ膜、５０１は第１開口、５０２は第２開口である。
第１チップ１０はシリコン半導体基板である。第１チップ（第１部品）１０は、第１半導体層１１０と第１配線構造部１２０を有する。図１には記載していないが、第１半導体層１１０には複数の半導体素子が形成されている。第１配線構造部１２０は複数の絶縁体層からなり、図１においては、層間絶縁層や配線間絶縁層として、絶縁体層１２１，１２２，１２３が形成されている。図１には記載していないが、第１配線構造部１２０には導
電体による配線パターンが形成されている。また、ワイヤーボンディング用のパッドとなる第１電極３０１と、多結晶シリコンエッチングストッパ膜４０１が第１配線構造部１２０内に形成されている。第１電極３０１は絶縁体層（第１絶縁体層）１２１に支持されている。第１電極３０１は、第１半導体層１１０に形成された半導体素子に供給する電圧が印加される電極である。
第２チップ２０はシリコン半導体基板である。第２チップ（第２部品）２０は、第２半導体層２１０と第２配線構造部２２０を有する。図１には記載していないが、第２半導体層２１０には半導体素子が形成されている。第２配線構造部２２０は複数の絶縁体層からなり、図１においては、層間絶縁層や配線間絶縁層として、絶縁体層２２１，２２２，２２３が形成されている。図１には記載していないが、第２配線構造部２２０には導電体による配線パターンが形成されている。また、ワイヤーボンディング用のパッドとなる第２電極３０２が第２配線構造部２２０内に形成されている。第２電極３０２は絶縁体層（第２絶縁体層）２２１に支持されている。第２電極３０２は、第２半導体層２１０に形成された半導体素子に供給する電圧が印加される電極である。
本実施形態の半導体装置１は、第１部品である第１チップ１０と第２の部品である第２チップ２０の２枚の半導体基板が、第１配線構造部１２０と第２配線構造部２２０を向かい合わせにして重ねられた構造を有する。第１配線構造部１２０の表面と第２配線構造部２２０の表面とが貼り合わされ、且つ、第１配線構造部１２０の配線パターンと第２配線構造部２２０の配線パターンとが電気的に接続されている。第１配線構造部１２０と第２配線構造部２２０によって配線構造体が形成される。
第１半導体層２１０には、第１電極３０１を露出させるための第１開口５０１と、第２電極３０２を露出させるための第２開口５０２とが設けられている。第１電極３０１の露出した部分がワイヤーボンディング用の第１パッド（第１接合部）３１１となり、第２電極３０２の露出した部分がワイヤーボンディング用の第２パッド（第２接合部）３１２となる。第１電極３０１に電圧を印加する第１ワイヤー６０１は、第１開口５０１を通って第１パッド３１１にボンディングされる。第２電極３０２に電圧を印加する第２ワイヤー６０２は、第２開口５０２を通って第２パッド３１２にボンディングされる。
第１半導体層１１０及び第２半導体層２１０に形成される半導体素子は、例えば、トランジスタ、ダイオード、フォトダイオード、アバランシェフォトダイオード、シングルフォトンアバランシェダイオード、インバータ、サイリスタなどである。光電変換装置の場合は、例えば、第１半導体層１１０にフォトダイオード、トランジスタ等により光電変換部が形成され、第２半導体層２１０に信号処理回路が形成される。本実施形態の半導体装置１は、光電変換部にアバランシェフォトダイオードを用いたシングルフォトンアバランシェダイオード（ＳＰＡＤと略）という光電変換装置でありうる。ＳＰＡＤでは、光電変換部に３０Ｖ程度の高電圧を印加し、信号処理部に５Ｖ程度の電圧を印加するため、それぞれの半導体基板に印加する電圧が大きく異なる。このため、光電変換部に供給する電圧を印加するための電極と信号処理部に供給する電圧を印加するための電極を分ける必要がある。信頼性向上の観点から、これらの電極はそれぞれの半導体基板に形成されるため、光電変換装置の表面から異なる深さに存在する電極にアプローチするための構造が必要となる。このような構造は、いわゆるシステムインパッケージを実現する種々の半導体装置に応用が可能である。
図２は、半導体装置１の平面図である。図２は、半導体装置１の一例としての光電変換装置（例えば、ＣＭＯＳイメージセンサなどの固体撮像装置）を示す。半導体装置１は、その中央に、複数の画素３３が２次元アレイ状に配置された画素領域３２を有する。各画素３３は、例えばフォトダイオード、トランジスタ等の複数の半導体素子により形成され
る。
半導体装置１の表面には、複数の開口３４が設けられている。この開口３４は、図１における第１開口５０１又は第２開口５０２に対応するものであり、配線構造体内に形成されている電極をワイヤーボンディング用のパッドとして露出させるための構造である。複数の開口３４の一部は、半導体装置１の１つのエッジ３１に沿って並んでいる。図２では、エッジ３１に沿って８個の開口３４が並んでいる。半導体装置１のエッジは、半導体装置１を個片化するために半導体ウエハをダイシングすることによって得られる。エッジ３１に沿って並んだ開口３４のそれぞれとエッジ３１との間の距離は、画素領域３２とエッジ３１との間の距離よりも短い。また、複数の開口３４の他の一部は、エッジ３１とは反対側にあるエッジ３６に沿って並んでいる。
第１開口（浅い開口）５０１と第２開口（深い開口）５０２の配置は自由に設計してよい。例えば、エッジ３１に沿って第１開口５０１を配置し、反対側のエッジ３６に沿って第２開口５０２を配置してもよい。あるいは、エッジ３１及びエッジ３６のそれぞれに、第１開口５０１と第２開口５０２の両方を配置してもよい。その場合に、第１開口５０１と第２開口５０２を交互に配置してもよいし、それぞれをまとめて配置してもよい。また、図２の例では、上下の２つのエッジに沿って開口が配置されているが、左右の２つのエッジに沿って配置してもよいし、１つのエッジもしくは３つ以上のエッジに沿って配置してもよい。また、エッジに沿って二列以上の開口を配置してもよい。
図１及び図２を参照して、半導体装置１の各構造のサイズの例について説明する。なお、本明細書に添付した図面はいずれも実際のサイズを正確に表すものではなく、図示の便宜から、各構造の相対的なサイズを実際とは異なるように描いている場合もあることに注意されたい。
図２において、Ｗｏは、半導体装置１のエッジに平行な方向における開口３４の幅である。本明細書において、２つの方向が平行であるとは、２つの方向のなす角が０度であることを意味するが、実施形態としては誤差を含んだ概念であってもよく、例えば２つの方向のなす角が５度以下であってもよい。開口３４が長方形の輪郭を有する場合に、Ｗｏはエッジ３１に平行な方向の辺の長さであってもよい。開口３４が正方形の輪郭を有する場合に、Ｗｏは、正方形の一辺の長さであってもよい。開口３４が円形の輪郭を有する場合に、Ｗｏは、円の直径であってもよい。
隣接する２つの開口３４、３４の間の距離をＤｏｏとする。Ｄｏｏは、エッジ３１に平行な方向における距離であってもよいし、隣接する２つの開口３４、３４の間の最短距離であってもよい。
開口３４とエッジ３１との間の距離をＤｏｅとする。Ｄｏｅは、エッジ３１に直交する方向における距離であってもよい。本明細書において、２つの方向が直交するとは、２つの方向のなす角が９０度であることを意味するが、実施形態としては誤差を含んだ概念であってもよく、例えば２つの方向のなす角が８５度以上９５度以下であってもよい。Ｄｏｅは、開口３４とエッジ３１との間の最短距離であってもよい。
開口３４の幅Ｗｏは、５０μｍ≦Ｗｏ≦２００μｍを満たしてもよく、５０μｍ≦Ｗｏ≦１５０μｍを満たしてもよく、例えば８０μｍであってもよい。隣接する２つの開口３４、３４の間の距離Ｄｏｏは、５０μｍ≦Ｄｏｏ≦２５０μｍを満たしてもよく、１２０μｍ≦Ｄｏｏ≦１６０μｍを満たしてもよく、例えば１４０μｍであってもよい。Ｗｏ＜Ｄｏｏを満たしてもよい。開口３４とエッジ３１との間の距離Ｄｏｅは、５０μｍ≦Ｄｏｅ≦２００μｍを満たしてもよく、７０μｍ≦Ｄｏｅ≦１５０μｍを満たしてもよく、Ｄ
ｏｅ≦Ｄｏｏを満たしてもよい。
図１は図２のＡ−Ａ断面に対応する。図１において、Ｄ１１０は第１半導体層１１０の厚さ、Ｄ１２０は第１配線構造部１２０の厚さ、Ｄ２１０は第２半導体層２１０の厚さ、Ｄ２２０は第２配線構造部２２０の厚さである。Ｄ５０１は第１開口５０１の開口深さ、又は、第１半導体層１１０の表面から第１電極３０１までの距離であり、Ｄ５０２は第２開口５０２の開口深さ、又は、第１半導体層１１０の表面から第２電極３０２までの距離である。Ｄｐｐは第１電極３０１と第２電極３０２の深さの差、すなわち、第１開口５０１と第２開口５０２の深さの差（Ｄｐｐ＝Ｄ５０２−Ｄ５０１）である。Ｄ３１１は、第２半導体層２１０から第１パッド（第１接合部）３１１までの距離であり、Ｄ３１２は、第２半導体層２１０から第２パッド（第２接合部）３１２までの距離である。
第１半導体層１１０の厚さＤ１１０は、１μｍ≦Ｄ１１０≦１００μｍを満たしてもよく、１μｍ≦Ｄ１１０≦５０μｍを満たしてもよく、１μｍ≦Ｄ１１０≦１０μｍを満たしてもよく、２μｍ≦Ｄ１１０≦５μｍを満たしてもよい。本実施形態では、例えば、Ｄ１１０＝３μｍとする。第１配線構造部１２０の厚さＤ１２０は、０．５μｍ≦Ｄ１２０≦５０μｍを満たしてもよく、１μｍ≦Ｄ１２０≦１０μｍを満たしてもよい。本実施形態では、例えば、Ｄ１２０＝５μｍとする。
第２半導体層２１０の厚さＤ２１０は、５０μｍ≦Ｄ２１０≦８００μｍを満たしてもよい。第２半導体層２１０の厚さＤ２１０と第１半導体層１１０の厚さＤ１１０は、Ｄ２１０＞Ｄ１１０を満たしてもよい。第２配線構造部２２０の厚さＤ２２０は、０．５μｍ≦Ｄ２２０≦５０μｍを満たしてもよく、１μｍ≦Ｄ２２０≦１０μｍを満たしてもよい。本実施形態では、例えば、Ｄ２２０＝５μｍとする。ただし、第１配線構造部１２０の厚さＤ１２０と第２配線構造部２２０の厚さＤ２２０は同じでなくてもよい。
第１開口５０１の開口深さＤ５０１は、１μｍ≦Ｄ５０１≦１００μｍを満たしてもよく、１μｍ≦Ｄ５０１≦２０μｍを満たしてもよく、１μｍ≦Ｄ５０１≦１０μｍを満たしてもよく、１μｍ≦Ｄ５０１≦５μｍを満たしてもよい。また、第２開口５０２の開口深さＤ５０２は、１μｍ≦Ｄ５０２≦１００μｍを満たしてもよく、１μｍ≦Ｄ５０２≦２０μｍを満たしてもよく、１μｍ≦Ｄ５０２≦１０μｍを満たしてもよく、５μｍ≦Ｄ５０２≦１０μｍを満たしてもよい。ただし、Ｄ５０１＜Ｄ５０２である。開口深さの差Ｄｐｐは、１μｍ≦Ｄｐｐ≦１００μｍを満たしてもよく、１μｍ≦Ｄｐｐ≦２０μｍを満たしてもよく、１μｍ≦Ｄｐｐ≦１０μｍを満たしてもよく、１μｍ≦Ｄｐｐ≦５μｍを満たしてもよい。第２半導体層２１０から第１パッド３１１までの距離Ｄ３１１は、第２半導体層２１０から第２パッド３１２までの距離Ｄ３１２よりも大きい（Ｄ３１１＞Ｄ３１２）。
図１では、第１開口５０１、第２開口５０２のいずれも、開口幅より開口深さの方が大きいように描かれているが、これはあくまで図示の便宜のためである。実際の構成では、第１開口５０１、第２開口５０２のいずれも開口深さＤ５０１、Ｄ５０２に比べて開口幅Ｗｏの方が大きい（Ｄ５０１＜Ｗｏ、Ｄ５０２＜Ｗｏ）形状を有する。開口の底に露出した電極（パッド）上へのワイヤーのボンディングを行うために、ある程度の開口幅が必要になるためである。本実施形態では、例えば、Ｗｏ＝８０μｍ、Ｄ５０１＝４μｍ、Ｄ５０２＝１０μｍに設定される。
（製造方法）
次に、半導体装置１の製造方法、特に、ワイヤーボンディング用開口の形成方法について説明する。本実施形態では、第１チップ１０と第２チップ２０を貼り合わせた積層体に対して、第１半導体層１１０の表面側から共通のフォトレジストを用いて開口エッチング
を行い、浅い第１開口５０１と深い第２開口５０２を同時に形成する。
図３〜図８は、半導体装置１の製造方法の工程の一部を示している。図３は積層体の形成工程Ａを示し、図４〜図７は深さの異なる２つ以上のワイヤーボンディング用開口のエッチング工程Ｂを示し、図８はワイヤーボンディング工程Ｃを示している。
（工程Ａ）
図３は工程Ａを経た状態を示している。工程Ａでは、まず第１半導体層１１０の上に第１配線構造部１２０を形成することで、第１チップ（第１半導体基板）１００を形成する。本例の第１半導体層１１０はシリコン基板を用いている。図３には記載していないが、第１半導体層１１０には複数の半導体素子が形成されている。第１配線構造部１２０には、層間絶縁層や配線間絶縁層として、絶縁体層１２１，１２２，１２３が設けられている。この絶縁体層は２層以上であれば何層積み重ねてもよい。絶縁体層１２１，１２３は例えば酸化シリコン、絶縁体層１２２は例えば窒化シリコンや炭化シリコンからなる絶縁体である。図３には記載していないが、第１配線構造部１２０には導電体による配線パターンが形成されている。また、ワイヤーボンディング用のパッドとなる第１電極３０１、多結晶シリコンエッチングストッパ膜４０１（以下では「エッチングストッパ膜４０１」又は「多結晶シリコン膜４０１」とも記す）が第１配線構造部１２０内に形成されている。第１電極３０１は例えばアルミニウムやアルミニウム合金からなる電極である。エッチングストッパ膜４０１は、第１半導体層１１０と第１電極３０１の間であって、かつ、第１開口５０１を形成する領域（第１開口５０１のエッチングで除去される部分よりやや広い領域）にのみ形成されている。言い換えると、エッチングストッパ膜４０１は、第２開口５０２を形成する領域には形成されていない。第１チップ１００が、エッチングストッパ膜４０１と同じ材料からなる他の部材を含む場合には、エッチングストッパ膜４０１は、同じ材料からなる他の部材と同じ工程で同時に形成してもよい。例えば、ＭＯＳ型トランジスタのゲート電極を多結晶シリコンにより形成するのであれば、エッチングストッパ膜４０１とゲート電極を同じプロセスで形成してもよい。この場合に、エッチングストッパ膜４０１と同じ材料からなる他の部材は、第２開口５０２を形成する領域を避けた位置に配置される。第２開口５０２のエッチングを阻害しないようにするためである。
同様に、第２半導体層２１０の上に第２配線構造部２２０を形成することで、第２チップ（第２半導体基板）２００を形成する。本例の第２半導体層２１０はシリコン基板を用いている。図３には記載していないが、第２半導体層２１０には複数の半導体素子が形成されている。第２配線構造部２２０には、層間絶縁層や配線間絶縁層として、絶縁体層２２１，２２２，２２３が設けられている。この絶縁体層は２層以上であれば何層積み重ねてもよい。絶縁体層２２１，２２３は例えば酸化シリコン、絶縁体層２２２は例えば窒化シリコンや炭化シリコンからなる絶縁体である。図３には記載していないが、第２配線構造部２２０には導電体による配線パターンが形成されている。また、ワイヤーボンディング用のパッドとなる第２電極３０２が第２配線構造部２２０内に形成されている。第２電極３０２は例えばアルミニウムやアルミニウム合金からなる電極である。
工程Ａでは、さらに、第１チップ１０と第２チップ２０とが、第１配線構造部１２０と第２配線構造部２２０が向い合せになるように貼り合わされる。これにより、異なる深さに第１電極３０１と第２電極３０２が形成されている配線構造部１２０，２２０と、この配線構造部１２０，２２０を間に挟んで設けられた第１半導体層１１０及び第２半導体層２１０と、を有する積層体が形成される。
続いて、図４〜図７を参照して、同時開口エッチングの工程Ｂ１−Ｂ４を説明する。
（工程Ｂ１）
図４は工程Ｂ１を経た状態を示している。工程Ｂ１では、第１開口５０１及び第２開口５０２のドライエッチングを進め第１半導体層１１０を開口し、第１配線構造部１２０まで到達させる。このドライエッチング工程について、以下に詳細に説明する。
使用するドライエッチング装置は、シリコン基板のエッチングでは、いわゆるボッシュプロセスのような深掘りエッチング技術が必要であり、その処理装置としてＩＣＰ型エッチング装置を例示することができる。
第１半導体層１１０はＳｉであることを想定しており、そのエッチングガスとして、ＳＦ６が考えられうる。なお、このエッチング工程では、適宜Ｏ２、Ｎ２、Ｈｅ、Ａｒなどの添加ガスを使用しても良い。
上記の装置と上記のガスを用いてプラズマエッチングを行うと、以下のような反応が起こり、反応生成物がエッチング処理室から排気されることでエッチングが進行する。
第１半導体層１１０： Ｓｉ＋ＳＦ６ → ＳｉＦ↑
このエッチングステップは、絶縁膜とシリコンとの選択比が高い（＞１０）ために、第１配線構造部１２０まで到達して、容易にエッチングをストップさせることができる。第１配線構造部１２０まで到達した時点で、工程Ｂ１のエッチングは終了する。
（工程Ｂ２）
図５は工程Ｂ２を経た状態を示している。工程Ｂ２では、第１開口５０１及び第２開口５０２のドライエッチングをさらに進める。この際、多結晶シリコン膜４０１はエッチングストッパとして機能する。このドライエッチング工程について、以下に詳細に説明する。
使用するドライエッチング装置は、工程Ｂ１においてＳｉの深掘りエッチングを行うため、同時開口エッチングを一括で行うためには、ボッシュプロセス行うことのできるエッチング装置が望ましい。そのようなドライエッチング装置として、ＩＣＰ型エッチング装置を例示することができる。
図中の第１配線構造部１２０及び第２配線構造部２２０は酸化シリコンや窒化シリコン、炭化シリコンの絶縁膜であることを想定しており、開口領域（エッチングされる領域）には金属配線は存在しない。これらの多層膜を一括にエッチングすることが望ましく、そのためのエッチングガスとして、ＣＦ４などのフルオロカーボンガスが考えられうる。なお、このエッチング工程では、適宜Ｏ２、Ｎ２、Ｈｅ、Ａｒなどの添加ガスを使用しても良い。
上記の装置と上記のガスを用いてプラズマエッチングを行うと、以下のような反応が起こり、反応生成物がエッチング処理室から排気されることでエッチングが進行する。
配線構造部１２０，２２０： ＳｉＯ＋ＣｘＦｙ → ＳｉＦ↑＋ＣＯ↑
配線構造部１２０，２２０： ＳｉＮ＋ＣｘＦｙ → ＳｉＦ↑＋ＣＮ↑
このエッチングにおいて、ＣＦ４などのフルオロカーボンガスを用いるため、カーボン系の保護膜が多結晶シリコン膜４０１上に堆積されるためエッチングされずに、多結晶シリコン膜４０１はエッチングストッパとして機能する。第１開口５０１のエッチングの進行が多結晶シリコン膜４０１で止まっている間に、第２開口５０２側では、第２電極３０２上の絶縁層の残りの厚さｔ２が、多結晶シリコン膜４０１と第１電極３０１の間の絶縁層の膜厚ｔ１と同等になるまでエッチングを進める。
エッチングストッパ膜４０１として、多結晶シリコン以外の膜も考えられうる。しかし、以下に述べる理由から、多結晶シリコン膜をエッチングストッパ膜４０１として用いることが好適である。
まず、エッチングストッパ膜として考えられうるのがＳｉＮ、ＳｉＣなどの絶縁膜である。しかし、この絶縁膜は第１配線構造部１２０、第２配線構造部２２０において既に多層膜の一部として使用している。第１配線構造部１２０及び第２配線構造部２２０と同じ材料は、今回の目的のエッチングストッパには適さない。次に、エッチングストッパ膜として考えられうるのがＴｉＮ、Ｔｉ、Ａｌなどの金属膜である。しかし、金属膜をエッチングストッパ膜として用いると、ＣＦ系のエッチングガスを用いた場合に、エッチングストッパ膜からＴｉＦ、ＡｌＦなどの不揮発性の金属堆積物が発生し、この金属堆積物が第１開口５０１の側壁に付着する可能性がある。この不揮発性の金属堆積物が第１開口５０１の側壁等に付着したままだと、ワイヤーボンディングの際、ボンディング不良などの問題が発生しうる。この開口内の金属堆積物は、金属で開口を埋め込むＴＳＶでは課題とはならない。また、ワイヤーボンディング用の開口のため開口面積が広く、その分発生する堆積物が多いこともワイヤーボンディング用の開口特有の問題といえる。
以上のことから、本実施形態ではエッチングストッパ膜４０１として多結晶シリコン膜を最適の材料として選択した。
（工程Ｂ３）
図６は工程Ｂ３を経た状態を示している。工程Ｂ３では、第１開口５０１のドライエッチングを進め、多結晶シリコン膜４０１の開口を行う。この際、第２開口５０２のエッチングは進まない。このドライエッチング工程について、以下に詳細に説明する。
使用するドライエッチング装置は、工程Ｂ１においてＳｉの深掘りエッチングを行うため、同時開口エッチングを一括で行うためには、ボッシュプロセス行うことのできるエッチング装置が望ましい。そのようなドライエッチング装置として、ＩＣＰ型エッチング装置を例示することができる。
多結晶シリコン膜４０１のエッチングガスとして、ＳＦ６が考えられうる。なお、このエッチング工程では、適宜Ｏ２、Ｎ２、Ｈｅ、Ａｒなどの添加ガスを使用しても良い。
上記の装置と上記のガスを用いてプラズマエッチングを行うと、以下のような反応が起こり、反応生成物がエッチング処理室から排気されることでエッチングが進行する。
多結晶シリコン膜４０１： Ｓｉ＋ＳＦ６ → ＳｉＦ↑
このエッチングステップは、絶縁膜とシリコンの選択比が高い（＞１０）ために、第２開口５０２のエッチングは進まない。第１開口５０１で多結晶シリコン膜４０１のエッチングが終了し絶縁体層１２１が露出した時点で、工程Ｂ３のエッチングは終了する。
（工程Ｂ４）
図７は工程Ｂ４を経た状態を示している。工程Ｂ４では、第１開口５０１及び第２開口５０２のドライエッチングを進め、第１電極３０１及び第２電極３０２まで到達させる。このドライエッチング工程について、以下に詳細に説明する。
使用するドライエッチング装置は、工程Ｂ１においてＳｉの深掘りエッチングを行うため、同時開口エッチングを一括で行うためには、ボッシュプロセス行うことのできるエッチング装置が望ましい。そのようなドライエッチング装置として、ＩＣＰ型エッチング装置を例示することができる。
第１配線構造部１２０及び第２配線構造部２２０は酸化シリコンや窒化シリコン、炭化シリコンであることを想定している。これらの多層膜を一括にエッチングすることが望ましく、そのためのエッチングガスとして、ＣＦ４などのフルオロカーボンガスが考えられうる。なお、このエッチング工程では、適宜Ｏ２、Ｎ２、Ｈｅ、Ａｒなどの添加ガスを使用しても良い。
上記の装置と上記のガスを用いてプラズマエッチングを行うと、以下のような反応が起こり、反応生成物がエッチング処理室から排気されることでエッチングが進行する。
配線構造部１２０，２２０： ＳｉＯ＋ＣｘＦｙ → ＳｉＦ↑＋ＣＯ↑
配線構造部１２０，２２０： ＳｉＮ＋ＣｘＦｙ → ＳｉＦ↑＋ＣＮ↑
工程Ｂ２において各電極３０１、３０２上に残る絶縁層の膜厚が同等になるよう調整したため、エッチングがほぼ同時に第１電極３０１と第２電極３０２へ到達する。これにより、電極へのダメージを最小限に抑えることが可能である。
第１電極３０１のうち第１開口５０１によって露出した部分がワイヤーボンディング用の第１パッド３１１となる。また、第２電極３０２のうち第２開口５０２によって露出した部分がワイヤーボンディング用の第２パッド３１２となる。
（工程Ｃ）
図８は工程Ｃを経た状態を示している。工程Ｃでは、第１開口５０１の底に露出した第１パッド３１１上に第１ワイヤー６０１がボンディングされるとともに、第２開口５０２の底に露出した第２パッド３１２上に第２ワイヤー６０２がボンディングされる。第１ワイヤー６０１、第２ワイヤー６０２は、例えば金又は金合金のワイヤーである。
以上述べた本実施形態の構成によれば、異なる深さに存在する第１電極３０１と第２電極３０２への電力供給構造をワイヤーボンディングにより実現したので、ＴＳＶを利用する構造に比べて製造コストを低減することができる。また、深さの異なる２つの開口を同時開口エッチング（すなわち、同じフォトレジストを用いたエッチング）により形成するので、製造工程の簡易化を図ることができるとともに、高信頼のワイヤーボンディング用開口を形成することができる。さらに、多結晶シリコン膜によるエッチングストッパを利用して開口の深さを調整する構成を採用したことで、開口側壁への金属堆積物の付着が生じないため、ワイヤーのボンディング不良を低減し、ワイヤーボンディングによる電力供給の信頼性を向上できる。
また、本実施形態の製造方法を適用した場合、エッチングストッパ膜４０１の残留物である非絶縁性の材料からなる環状部材が第１開口３０１の内壁（側面）の一部を構成する。この環状部材のゲッタリング効果により、第１開口３０１からの金属汚染を低減できるという副次的な効果も得られる。なお、第２開口３０２の内壁（側面）には、エッチングストッパ膜４０１と同じ材料からなる部材は存在しない。前述の工程Ｂ２において、第２開口３０２側のエッチングのみ進行させるために、第２開口３０２を形成する領域にはエッチングストッパとなり得る部材を設けないからである。
［第２実施形態］
本実施形態では、本発明の実施形態に係る半導体装置を光電変換装置に適用した場合の具体例を説明する。
図９（Ａ）は、積層型の光電変換装置の構成を示す図である。光電変換装置１０１０は、センサチップ１１と、回路チップ２１の２枚のチップが積層され、且つ電気的に接続さ
れることにより構成される。ここで、センサチップ１１が図１の第１チップ１０に対応し、回路チップ２１が図１の第２チップ２０に対応する。
センサチップ１１には、画素領域１２が配され、回路チップ２１には、画素領域１２で検出された信号を処理する回路領域２２が配される。
図９（Ｂ）は、センサチップ１１の配置図である。光を電気信号へ変換する光電変換部１０１を有する画素１００が二次元状に配列され、画素領域１２を形成する。画素１００は、典型的には、画像を形成するための画素であるが、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）に用いる場合には、必ずしも画像を形成しなくてもよい。すなわち、画素１００は、光が到達した時刻と光量を測定するための画素であってもよい。
図９（Ｃ）は、回路チップ２１の構成図である。図９（Ｂ）の光電変換部１０１で光電変換された電荷を処理する信号処理部１０２、制御パルス生成部１０９、水平走査回路部１０４、信号線１０７、垂直走査回路部１０３を有している。
図９（Ｂ）の光電変換部１０１と、図９（Ｃ）の信号処理部１０２は、画素毎に設けられた接続配線を介して電気的に接続される。
垂直走査回路部１０３は、制御パルス生成部１０９から供給された制御パルスを受け、各画素に制御パルスを供給する。垂直走査回路部１０３にはシフトレジスタやアドレスデコーダといった論理回路が用いられる。
各画素の光電変換部１０１から出力された信号は、信号処理部１０２で処理される。信号処理部１０２は、カウンタとメモリが設けられており、メモリにはデジタル信号が保持される。
水平走査回路部１０４は、デジタル信号が保持された各画素のメモリから信号を読み出すために、各列を順次選択する制御パルスを信号処理部１０２に入力する。
信号線１０７と信号線１０５には、選択されている列について、垂直走査回路部１０３により選択された画素の信号処理部１０２から信号が出力される。
信号線１０５に出力された信号は、出力回路１０８を介して、光電変換装置１０１０の外部の記録部または信号処理部に出力する。
図９（Ｂ）において、画素領域１２における画素１００の配列は１次元状に配されていてもよい。また、垂直走査回路部１０３と水平走査回路部１０４は、回路領域２２を複数の領域に分けて、領域毎に配してもよい。信号処理部１０２の機能は、必ずしも全ての画素１００に１つずつ設けられる必要はなく、例えば、複数の画素１００によって１つの信号処理部１０２が共有され、順次信号処理が行われてもよい。
図１０は、図９（Ｂ）及び図９（Ｃ）の等価回路を含むブロック図の一例である。図１０において、フォトダイオード２０１を有する光電変換部１０１は、センサチップ１１に設けられており、その他の部材は、回路チップ２１に設けられている。
フォトダイオード２０１は、光電変換により入射光に応じた電荷対を生成する。フォトダイオード２０１のアノードには、電圧ＶＬ（第１電圧）が供給されている。また、フォトダイオード２０１のカソードには、アノードに供給される電圧ＶＬよりも高い電圧ＶＨ（第２電圧）が供給される。不図示であるが、電圧ＶＨ（第２電圧）は、回路チップ２１
に設けられている回路にも供給される。フォトダイオード２０１のアノードとカソードには、フォトダイオード２０１がアバランシェダイオードとなるような逆バイアスの電圧が供給される。このような電圧を供給した状態とすることで、入射光によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。逆バイアスの電圧が供給される場合において、アノードおよびカソードの電位差が降伏電圧より大きいときには、アバランシェダイオードはガイガーモード動作となる。例えば、電圧ＶＬ（第１電圧）は、−３０Ｖ、電圧ＶＨ（第２電圧）は、１．１Ｖである。
クエンチ素子２０２は、電圧ＶＨを供給する電源とフォトダイオード２０１に接続される。クエンチ素子２０２は、フォトダイオード２０１で生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。クエンチ素子２０２は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能し、フォトダイオード２０１に供給する電圧を抑制して、アバランシェ増倍を抑制する働きを持つ（クエンチ動作）。センサチップ１１に設けられているフォトダイオード２０１と、回路チップ２１に設けられているクエンチ素子２０２は、画素毎に設けられた接続配線を介して電気的に接続される。
信号処理部１０２は、波形整形部２０３、カウンタ回路２０９、選択回路２０６を有する。本明細書において、信号処理部１０２は、波形整形部２０３、カウンタ回路２０９、選択回路２０６のいずれかを有していればよい。例えば、カウンタ回路２０９も信号処理部１０２である。
波形整形部２０３は、光子検出時に得られるフォトダイオード２０１のカソードの電位変化を整形して、パルス信号を出力する。波形整形部２０３としては、例えば、インバータ回路が用いられる。図１０においては、波形整形部２０３として、インバータを一つ用いた例を示したが、複数のインバータを直列接続した回路を用いてもよいし、波形整形効果があるその他の回路を用いてもよい。
カウンタ回路２０９は、波形整形部２０３から出力されたパルス信号をカウントする。カウンタ回路２０９は、例えばＮ−ｂｉｔカウンタ（Ｎ：正の整数）の場合、単一光子によるパルス信号を最大で約２のＮ乗個までカウントすることが可能である。カウントした信号は、検出した信号として保持される。また、駆動線２０７を介して制御パルスｐＲＥＳが供給されたとき、カウンタ回路２０９に保持された信号がリセットされる。
選択回路２０６には、図９（Ｃ）の垂直走査回路部１０３から、図１０の駆動線２０８（図９（Ｃ）では不図示）を介して制御パルスｐＳＥＬが供給され、カウンタ回路２０９と信号線１０７との電気的な接続、非接続を切り替える。選択回路２０６には、例えば、信号を出力するためのバッファ回路などを含む。
クエンチ素子２０２とフォトダイオード２０１との間や、光電変換部１０１と信号処理部１０２との間にトランジスタ等のスイッチを配して、電気的な接続を切り替えてもよい。同様に、光電変換部１０１に供給される電圧ＶＨまたは電圧ＶＬの供給をトランジスタ等のスイッチを用いて電気的に切り替えてもよい。
複数の画素が行列状に配された画素領域１２においては、カウンタ回路２０９のカウントを行毎に順次リセットし、カウンタ回路２０９に保持された信号を行毎に順次出力するローリングシャッタ動作によって撮像画像を取得してもよい。あるいは、全画素行のカウンタ回路２０９のカウントを同時にリセットし、カウンタ回路２０９に保持された信号を行毎に順次出力するグローバル電子シャッタ動作によって撮像画像を取得してもよい。グローバル電子シャッタ動作を行う場合には、カウンタ回路２０９のカウントを行う場合と、行わない場合を切り替える手段を設けたほうがよい。切り替える手段とは、例えば前述
したスイッチである。
本実施形態では、カウンタ回路２０９を用いる構成を示した。しかし、カウンタ回路２０９の代わりに、時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣ）、メモリを用いて、パルス検出タイミングを取得する光電変換装置１０１０としてもよい。このとき、波形整形部２０３から出力されたパルス信号の発生タイミングは、ＴＤＣによってデジタル信号に変換される。ＴＤＣには、パルス信号のタイミングの測定に、図９（Ｃ）の垂直走査回路部１０３から駆動線を介して、制御パルスｐＲＥＦ（参照信号）が供給される。ＴＤＣは、制御パルスｐＲＥＦを基準として、波形整形部２０３を介して各画素から出力された信号の入力タイミングを相対的な時間としたときの信号をデジタル信号として取得する。
［第３実施形態］
第１、２実施形態の半導体装置と、半導体装置に接続された周辺装置とを備える機器について説明する。第１、２実施形態の半導体装置を適用できる機器は、カメラや情報端末などの電子機器、複写機やスキャナーなどの事務機器、内視鏡やＣＴなどの医療機器でありうる。また、第１、２実施形態の半導体装置を適用できる機器は、ロボットや半導体製造装置などの産業機器、電子顕微鏡などの分析機器、車両や船舶、航空機などの輸送機器でありうる。半導体装置が光電変換装置である場合、これらの機器に光電変換装置を搭載することで、光電変換システム１２００を実現可能である。図１１は、本実施形態に係る光電変換システム１２００の構成を示す領域図である。本実施形態の光電変換システム１２００は、光電変換装置１２０４を含む。光電変換装置１２０４は、上述の実施形態で述べた光電変換装置のいずれかを適用することができる。光電変換システム１２００は例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１１では、光電変換システム１２００としてデジタルスチルカメラの例を示している。
図１１に示す光電変換システム１２００は、光電変換装置１２０４、被写体の光学像を光電変換装置１２０４に結像させるレンズ１２０２、レンズ１２０２の通過光量を可変にする絞り１２０３、レンズ１２０２を保護するバリア１２０１を有する。レンズ１２０２および絞り１２０３は、光電変換装置１２０４に光を集光する光学系である。
光電変換システム１２００は、光電変換装置１２０４から出力される出力信号の処理を行う信号処理部１２０５を有する。信号処理部１２０５は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。光電変換システム１２００は、更に、画像データを一時的に記憶するためのバッファメモリ部１２０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１２０９を有する。更に光電変換システム１２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１２１１、記録媒体１２１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１２１０を有する。記録媒体１２１１は、光電変換システム１２００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部１２１０から記録媒体１２１１との通信や外部Ｉ／Ｆ部１２０９からの通信は無線によってなされてもよい。
更に光電変換システム１２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部１２０８、光電変換装置１２０４と信号処理部１２０５に各種タイミング信号を出力するタイミング発生部１２０７を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム１２００は、少なくとも光電変換装置１２０４と、光電変換装置１２０４から出力された出力信号を処理する信号処理部１２０５とを有すればよい。
全体制御・演算部１２０８およびタイミング発生部１２０７は、光電変換装置１２０４の制御機能の一部または全部を実施するように構成してもよい。
光電変換装置１２０４は、画像用信号を信号処理部１２０５に出力する。信号処理部１２０５は、光電変換装置１２０４から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部１２０５は、画像用信号を用いて、画像を生成する。また、信号処理部１２０５は、光電変換装置１２０４から出力される信号に対して測距演算を行ってもよい。信号処理部１２０５やタイミング発生部１２０７は、光電変換装置に搭載されていてもよい。つまり、信号処理部１２０５やタイミング発生部１２０７は、画素が配されたチップに設けられていてもよい。上述した各実施形態の光電変換装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
［第４実施形態］
本実施形態の光電変換システム及び移動体について、図１２および図１３を用いて説明する。図１２は、本実施形態による光電変換システム及び移動体の構成例を示す概略図である。図１３は、本実施形態による光電変換システムの動作を示すフロー図である。本実施形態では、光電変換システムとして、車載カメラの一例を示す。
図１２は、車両システムとこれに搭載される撮像を行う光電変換システムの一例を示したものである。光電変換システム１３０１は、光電変換装置１３０２、画像前処理部１３１５、集積回路１３０３、光学系１３１４を含む。光学系１３１４は、光電変換装置１３０２に被写体の光学像を結像する。光電変換装置１３０２は、光学系１３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１３０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部１３１５は、光電変換装置１３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１３１５の機能は、光電変換装置１３０２内に組み込まれていてもよい。光電変換システム１３０１には、光学系１３１４、光電変換装置１３０２及び画像前処理部１３１５が、少なくとも２組設けられており、各組の画像前処理部１３１５からの出力が集積回路１３０３に入力されるようになっている。
集積回路１３０３は、撮像システム用途向けの集積回路であり、メモリ１３０５を含む画像処理部１３０４、光学測距部１３０６、測距演算部１３０７、物体認知部１３０８、異常検出部１３０９を含む。画像処理部１３０４は、画像前処理部１３１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ１３０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部１３０６は、被写体の合焦や、測距を行う。測距演算部１３０７は、複数の光電変換装置１３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１３０９は、光電変換装置１３０２の異常を検出すると、主制御部１３１３に異常を発報する。
集積回路１３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
主制御部１３１３は、光電変換システム１３０１、車両センサ１３１０、制御ユニット
１３２０等の動作を統括・制御する。主制御部１３１３を持たず、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。
集積回路１３０３は、主制御部１３１３からの制御信号を受け或いは自身の制御部によって、光電変換装置１３０２へ制御信号や設定値を送信する機能を有する。
光電変換システム１３０１は、車両センサ１３１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ１３１０は、対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム１３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光電変換システム１３０１や車両センサ１３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
また、光電変換システム１３０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置１３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置１３１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム１３０１で撮影する。図１２（ｂ）に、車両前方を光電変換システム１３０１で撮像する場合の光電変換システム１３０１の配置例を示す。
２つの光電変換装置１３０２は、車両１３００の前方に配される。具体的には、車両１３００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの光電変換装置１３０２が線対称に配されると、車両１３００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、光電変換装置１３０２は、運転者が運転席から車両１３００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置１３１２は、運転者の視野に入りやすい配置が好ましい。
次に、光電変換システム１３０１における光電変換装置１３０２の故障検出動作について、図１３を用いて説明する。光電変換装置１３０２の故障検出動作は、図１３に示すステップＳ１４１０〜Ｓ１４８０に従って実施される。
ステップＳ１４１０は、光電変換装置１３０２のスタートアップ時の設定を行うステップである。すなわち、光電変換システム１３０１の外部（例えば主制御部１３１３）又は光電変換システム１３０１の内部から、光電変換装置１３０２の動作のための設定を送信し、光電変換装置１３０２の撮像動作及び故障検出動作を開始する。
次いで、ステップＳ１４２０において、有効画素から画素信号を取得する。また、ステップＳ１４３０において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する
信号を出力する。なお、ステップＳ１４２０とステップＳ１４３０とは逆でもよい。
次いで、ステップＳ１４４０において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。ステップＳ１４４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップＳ１４５０に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップＳ１４６０へと移行する。ステップＳ１４６０では、走査行の画素信号をメモリ１３０５に送信して一次保存する。そののち、ステップＳ１４２０に戻り、故障検出動作を継続する。一方、ステップＳ１４４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップＳ１４７０に移行する。ステップＳ１４７０において、撮像動作に異常があると判定し、主制御部１３１３、又は警報装置１３１２に警報を発報する。警報装置１３１２は、表示部に異常が検出されたことを表示させる。その後、ステップＳ１４８０において光電変換装置１３０２を停止し、光電変換システム１３０１の動作を終了する。
なお、本実施形態では、１行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、１フレーム毎に故障検出動作を行ってもよい。ステップＳ１４７０の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。
また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システム１３０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
本発明は、上記実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢである」旨（Ａ＝Ｂ）の記載があれば、「ＡはＢではない」旨（Ａ≠Ｂ）の記載を省略しても、本明細書は「ＡはＢではない」旨を開示もしくは示唆しているものとする。なぜなら、「ＡはＢである」旨を記載している場合には、「ＡはＢではない」場合を考慮していることが前提だからである。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１：半導体装置
１０：第１チップ（第１部品）
２０：第２チップ（第２部品）
１１０：第１半導体層
１２０：第１配線構造部
２１０：第２半導体層
２２０：第２配線構造部
３０１：第１電極
３０２：第２電極
４０１：エッチングストッパ膜
５０１：第１開口
５０２：第２開口

Claims (20)

  1. 第１半導体層と、
    前記第１半導体層に積層された第２半導体層と、
    前記第１半導体層と前記第２半導体層の間に設けられた構造体と、
    を備える半導体装置であって、
    前記構造体に含まれる第１絶縁体層に支持された第１電極と、
    前記構造体に含まれる第２絶縁体層に支持された第２電極と、
    少なくとも前記第１半導体層に設けられた第１開口を通って、前記第１電極にボンディングされた第１ワイヤーと、
    少なくとも前記第１半導体層に設けられた第２開口を通って、前記第２電極にボンディングされた第２ワイヤーと、
    を備え、
    前記第２半導体層から前記第１電極と前記第１ワイヤーとの第１接合部までの距離は、前記第２半導体層から前記第２電極と前記第２ワイヤーとの第２接合部までの距離よりも大きいことを特徴とする半導体装置。
  2. 前記第１開口の深さに比べて前記第１開口の幅が大きく、
    前記第２開口の深さに比べて前記第２開口の幅が大きい
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電極および前記第２電極はアルミニウムを含み、
    前記第１ワイヤーおよび前記第２ワイヤーは金を含む
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１半導体層と前記第１電極の間において、前記第１ワイヤーを囲み、前記第１開口の側面を構成し、非絶縁性の材料からなる環状部材を有する
    ことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１半導体層と前記第２半導体層との間に設けられた、前記環状部材と同じ材料からなる部材は、前記第２開口の側面を構成しない
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記材料は、多結晶シリコンである
    ことを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記第１電極には、前記第１半導体層に供給する電圧が印加され、
    前記第２電極には、前記第２半導体層に供給する電圧が印加される
    ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記半導体装置は、前記第１半導体層と第１配線構造部を有する第１部品と、前記第２半導体層と第２配線構造部を有する第２部品とが、前記第１配線構造部と前記第２配線構造部を向かい合わせにして重ねられた構造を有し、
    前記第１配線構造部と前記第２配線構造部によって前記構造体が形成されている
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１電極は前記第１部品内に設けられ、
    前記第２電極は前記第２部品内に設けられている
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記第１電極に印加される電圧と前記第２電極に印加される電圧が異なる
    ことを特徴とする請求項７から９のいずれか１項に記載の半導体装置。
  11. 前記第１半導体層にはフォトダイオードが形成されている
    ことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記フォトダイオードは、アバランシェダイオードである
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 異なる深さに第１電極と第２電極が形成されている構造と、前記構造を間に挟んで設けられた第１半導体層及び第２半導体層と、を有する積層体を形成する工程と、
    前記第１半導体層の表面から前記第１電極まで到達し、前記第１電極をワイヤーボンディング用のパッドとして露出させる第１開口と、前記第１半導体層の前記表面から前記第２電極まで到達し、前記第２電極をワイヤーボンディング用のパッドとして露出させる第２開口とを、エッチングにより形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  14. 前記第１開口は、深さに比べて幅が大きい形状となるように形成され、
    前記第２開口は、深さに比べて幅が大きい形状となるように形成される
    ことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記積層体を形成する工程は、前記第１半導体層と前記第１電極の間にエッチングストッパ膜を形成する工程を含み、
    前記第１開口及び前記第２開口をエッチングにより形成する工程では、前記エッチングストッパ膜によって前記第１開口の部分のエッチングの進行を遅らせることによって、前記第１開口の深さを前記第２開口よりも浅くする
    ことを特徴とする請求項１３から１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記エッチングストッパ膜の材料は、多結晶シリコンである
    ことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１開口及び前記第２開口をエッチングにより形成する工程では、前記構造のエッチングガスとして、フルオロカーボン系ガスが用いられる
    ことを特徴とする請求項１３から１６のいずれか１項に記載の半導体装置の製造方法。
  18. 請求項１から１２のいずれか１項に記載の半導体装置と、
    前記半導体装置に接続された周辺装置と、を有する
    ことを特徴とする機器。
  19. 前記半導体装置から出力された信号に基づき、測距および撮像を行う
    ことを特徴とする請求項１８に記載の機器。
  20. 前記半導体装置から得られた情報に基づいて機械を制御する制御手段をさらに有する
    ことを特徴とする請求項１８または１９に記載の機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246152A1 (en) * 2007-04-04 2008-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bonding pad
JP6124502B2 (ja) 2012-02-29 2017-05-10 キヤノン株式会社 固体撮像装置およびその製造方法
US8709854B2 (en) * 2012-05-10 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside structure and methods for BSI image sensors
JP6041607B2 (ja) 2012-09-28 2016-12-14 キヤノン株式会社 半導体装置の製造方法
JP6128787B2 (ja) 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
TWI604565B (zh) * 2015-08-04 2017-11-01 精材科技股份有限公司 一種感測晶片封裝體及其製造方法
US10297631B2 (en) * 2016-01-29 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metal block and bond pad structure
EP3422393A4 (en) * 2016-02-23 2020-02-05 Renesas Electronics Corporation SEMICONDUCTOR COMPONENT AND PRODUCTION METHOD THEREFOR
US10998369B2 (en) * 2017-04-04 2021-05-04 Sony Semiconductor Solutions Corporation Solid-state imaging device having an electric coupling structure
WO2019010320A1 (en) * 2017-07-05 2019-01-10 Ouster, Inc. ELECTRONIC SCANNING EMITTER NETWORK LIGHT EMITTING DEVICE AND SYNCHRONIZED SENSOR ARRAY
DE102019124181B4 (de) * 2018-09-28 2023-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Vereinzelungsverfahren für gestapelte Halbleiter-Bauelemente sowie gestapelte Halbleitervorrichtung

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