TW201839941A - 半導體封裝結構及其製造方法 - Google Patents

Abstract

一種半導體封裝結構，其包括第一封裝結構、第二封裝結構、重佈線路層及導電端子。第一封裝結構包括第一晶片、包封第一晶片的第一絕緣密封體、位於第一絕緣密封體上的第一線路層及穿過第一絕緣密封體的第一導通孔。第二封裝結構包括第二晶片、第二電子元件、包封第二晶片與第二電子元件的第二絕緣密封體、位於第二絕緣密封體上的第二線路層及穿過第二絕緣密封體的第二導通孔。第二電子元件位於第一線路層上。重佈線路層位於第二線路層上。導電端子位於重佈線路層上。一種半導體封裝結構的製造方法亦被提出。

Description

半導體封裝結構及其製造方法

本發明是有關於一種半導體封裝結構及其製造方法，且特別是有關於一種具有多個彼此堆疊的封裝結構的半導體封裝結構及其製造方法。

隨著科技的進步，市場上對於電子產品的要求也朝輕薄短小且攜帶方便而日益提高。為了因應上述需求，可將不同類型的電子元件整合於單一封裝體中，以形成系統級封裝（system in a package；SIP）。然而，在習知使用系統級封裝的技術中，封裝結構內仍有許多不具功能而浪費掉的空間。因此，如何進一步提升封裝結構的空間利用率並在封裝結構中有效地整合不同類型的電子元件，實已成目前亟欲解決的課題。

本發明提供一種半導體封裝結構及其製造方法，其可提升封裝結構的空間利用率並在封裝結構中有效地整合不同類型的電子元件。

本發明提供一種半導體封裝結構的製造方法，其包括至少以下步驟。首先，提供載板。接著，在載板上形成第一封裝結構。形成第一封裝結構的方法至少包括以下步驟。在載板上形成第一晶片。在載板上形成第一絕緣密封體，以包封第一晶片。在第一絕緣密封體中形成多個第一導通孔，以與第一晶片電性連接。在第一絕緣密封體以及第一導通孔上形成第一線路層。然後，在第一封裝結構上形成至少一第二封裝結構。形成第二封裝結構的方法至少包括以下步驟。在第一絕緣密封體上形成第二晶片以及第二電子元件。在第一絕緣密封體上形成第二絕緣密封體，以包封第二晶片以及第二電子元件。在第二絕緣密封體中形成多個第二導通孔，以與第一線路層以及第二晶片電性連接。在第二絕緣密封體以及第二導通孔上形成第二線路層。接著，在第二封裝結構上形成重佈線路層，且重佈線路層與第二線路層電性連接。在重佈線路層上形成多個導電端子。移除載板。

本發明提供一種半導體封裝結構，其包括第一封裝結構、至少一第二封裝結構、重佈線路層以及多個導電端子。第一封裝結構包括第一晶片、第一絕緣密封體、第一線路層以及多個第一導通孔。第一絕緣密封體包封第一晶片。第一線路層位於第一絕緣密封體上。第一導通孔穿過第一絕緣密封體以電性連接第一線路層與第一晶片。第二封裝結構包括多個第二晶片、第二電子元件、第二絕緣密封體、第二線路層以及多個第二導通孔。第二晶片位於第一絕緣密封體上。第二電子元件位於第一線路層上。第二絕緣密封體包封第二晶片以及第二電子元件。第二線路層位於第二絕緣密封體上。第二導通孔穿過第二絕緣密封體以分別電性連接第二線路層與第二晶片以及第二線路層與第一線路層。重佈線路層位於第二線路層上。導電端子位於重佈線路層上且與重佈線路層電性連接。

基於上述，在本發明中，由於第一封裝結構以及一個或多個第二封裝結構彼此相互堆疊。因此，能夠提升半導體封裝結構的空間利用率並在半導體封裝結構中有效地整合不同類型的電子元件。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1J是依照本發明一實施例的一種半導體封裝結構100的製造流程剖面示意圖。

請參照圖1A，提供載板110。為了便於解釋，載板110的長邊方向定義為X方向，而載板110的高度方向定義為Z方向。在這種情況下，在紙面向右的方向定義為+X方向，在紙面向左的方向定義為-X方向，在紙面向上的方向定義為+Z方向，在紙面向下的方向定義為-Z方向。載板110例如是矽基板、有機基板、陶瓷基板、介電基板、積層基板（laminate substrate）或其他合適的基板。在一些實施例中，離形膜（release film；未繪示）可配置於載板110上，以使在後續的步驟中配置於載板110上的第一封裝結構100A可以藉由離形膜與載板110分離。

請繼續參照圖1A，於載板110上形成至少一個第一晶片130a。在圖1A中，僅繪示了一個第一晶片130a，但本發明不限於此。在其他實施例中，也可在載板110上形成多個第一晶片130a。當第一晶片130a的數量為多個時，多個第一晶片130a沿著第一方向D1呈階梯狀堆疊，以形成階梯狀的堆疊結構。也就是說，多個第一晶片130a沿著-X方向依序堆疊，以形成階梯狀的堆疊結構。每一第一晶片130a具有第一主動表面（active surface）134a，且第一接墊132a位於第一主動表面134a上，以使第一晶片130a藉由第一接墊132a與其他後續形成的電子元件電性連接。由於第一晶片130a是沿著第一方向D1堆疊，故每一第一晶片130a上的第一接墊132a皆會被暴露出，以利與其他電子元件的電性連接。

在第一晶片130a相對於第一主動表面134a的表面上會具有第一晶片貼合層120a，以增強第一晶片130a彼此之間以及第一晶片130a與載板110之間的黏著力。在一些實施例中，第一晶片貼合層120a例如是晶片貼合膜（die attached film；DAF）。

在本實施例中，是將多個第一晶片130a分別依序形成於載板110上，以形成階梯狀的層疊晶片（chip on chip；CoC）結構，但本發明不限於此。在其他實施例中，可以將已形成階梯狀且包含多個第一晶片130a的堆疊式晶片級結構（Stacked Chip Scale Package；SCSP）直接置於載板110上。

在一些實施例中，可以於載板110上形成至少一個第一電子元件140a。在圖1A中，僅繪示了一個第一電子元件140a，但本發明不限於此。在其他實施例中，也可在載板110上形成多個第一電子元件140a。第一電子元件140a位於載板110上，且第一電子元件140a具有朝上（面向+Z方向）的第一連接面142a。在一些實施例中，由於第一連接面142a會與其他後續形成的元件電性連接，故第一連接面142a也可以被稱為電性連接面。除此之外，第一電子元件140a朝向-Z方向的表面與載板110之間可以包括黏著層（未繪示），以使第一電子元件140a貼覆於載板110上。

在一些實施例中，第一晶片130a例如是記憶體晶片，且第一電子元件140a例如是具有晶片尺寸封裝（chip scale package/chip size package；CSP）的電子元件或被動元件（passive components）。舉例來說，第一晶片130a可以不同於第一電子元件140a，且第一電子元件140a的厚度大於第一晶片130a的厚度。在一些實施例中，第一電子元件140a的厚度可以接近多個第一晶片130a所形成的堆疊結構的厚度，但本發明不限於此。在其他實施例中，第一電子元件140a的厚度也可以小於或是大於第一晶片130a所形成的堆疊結構的厚度。

在本實施例中，是先將第一晶片130a形成於載板110上後，再將第一電子元件140a形成於載板110上，但本發明不限於此。在其他實施例中，可以先將第一電子元件140a形成於載板110上後，再將第一晶片130a形成於載板110上。

請參考圖1B，在載板110上形成第一絕緣密封體150a，以包封第一晶片130a以及第一電子元件140a。在一些實施例中，第一絕緣密封體150a例如是藉由模塑製程（molding process）將熔融的模塑化合物（molding compound）形成於第一晶片130a以及第一電子元件140a上。然後，使熔融的模塑化合物冷卻並且固化以形成第一絕緣密封體150a。換言之，第一晶片130a以及第一電子元件140a並不會露出來，而是被第一絕緣密封體150a保護住。除了模塑製程外，第一絕緣密封體150a也可以藉由包括層壓法（lamination）等其他合適的方法形成。

在一些實施例中，在完成第一絕緣密封體150a的製作之後，可以對第一絕緣密封體150a的上表面實施平坦化製程（planarization process），以使後續形成的第一線路層170a（如圖1D所示）或第二封裝結構100B（如圖1J所示）可以被形成於前平坦的表面上。

請參考圖1C，在第一絕緣密封體150a中形成多個第一通孔（through hole）160a’。第一通孔160a’暴露出第一晶片130a的部分表面（第一接墊132a）以及第一電子元件140a的第一連接面142a。在一些實施例中，可以藉由蝕刻、機械鑽孔（mechanical drill）、雷射鑽孔（laser drill）或其他合適的製程於第一絕緣密封體150a中形成第一通孔160a’。

請參考圖1D，在第一通孔160a’中填入導電材料，以形成第一導通孔（through via）160a。如圖1D所示，第一導通孔160a穿過第一絕緣密封體150a而與第一晶片130a的第一接墊132a以及第一電子元件140a的第一連接面142a電性連接。在一些實施例中，可以藉由物理氣相沉積法（Physical Vapor Deposition；PVD）或是化學氣相沉積法（Chemical Vapor Deposition；CVD）於第一通孔160a’內沉積導電材料，以形成種子層（seed layer；未繪示）。在一些實施例中，種子層包括鈦層及/或銅層。接著，可以藉由電鍍（electro-plating）、無電電鍍（electroless plating）或是其他類似的析鍍法（plating），將導電層鍍在種子層上，以形成第一導通孔160a。然而，本發明不限於此。在其他實施例中，可以於第一通孔160a’內填入錫膏、銀漿或類似的導電材料，以形成第一導通孔160a。

請繼續參考圖1D，在第一絕緣密封體150a以及第一導通孔160a上形成第一線路層170。舉例來說，首先可以藉由物理氣相沉積法或是化學氣相沉積法於第一絕緣密封體150a以及第一導通孔160a上形成導電材料層（未繪示）。接著，藉由圖案化製程（patterning process）圖案化導電材料層，以形成第一線路層170a。第一線路層170a藉由對應的第一導通孔160a與第一晶片130a或第一電子元件140a電性連接。在一些實施例中，圖案化製程例如是微影製程（photolithography process）以及蝕刻製程。在此步驟中，第一封裝結構100A已大致完成。

請參考圖1E，在第一封裝結構100A上形成至少一個第二晶片130b以及至少一個第二電子元件180b。本發明並不對第二晶片130b及/或第二電子元件180b的數量作限制。換言之，第二晶片130b數量可以是一個或多個，且/或第二電子元件180b的數量可以是一個或多個。在一些實施例中，第二晶片130b以及第二電子元件180b是直接形成在第一絕緣密封體150a上。如圖1E所示，當第二晶片130b的數量為多個時，多個第二晶片130b沿著第二方向D2呈階梯狀堆疊，以形成階梯狀的堆疊結構。也就是說，多個第二晶片130b沿著+X方向依序堆疊，以形成階梯狀的堆疊結構。每一第二晶片130b具有第二主動表面134b，且第二接墊132b位於第二主動表面134b上，以使第二晶片130b藉由第二接墊132b與其他電子元件電性連接。由於第二晶片130b是沿著第二方向D2堆疊，故每一第二晶片130b上的第二接墊132b皆會被暴露出，以利與其他電子元件電性連接。

在第二晶片130b相對於第二主動表面134b的表面上會具有第二晶片貼合層120b，以增強第二晶片130b彼此之間以及第二晶片130b與第一絕緣密封體150a之間的黏著力。在一些實施例中，第二晶片貼合層120b例如是晶片貼合膜。

在本實施例中，是將多個第二晶片130b分別依序形成於第一絕緣密封體150a上，以形成階梯狀的層疊晶片結構，但本發明不限於此。在其他實施例中，可以將已形成階梯狀且包含多個第二晶片130b的堆疊式晶片級結構直接置於第一絕緣密封體150a上。

在一些實施例中，第一晶片130a的堆疊方向不同於第二晶片130b的堆疊方向，即第一方向D1不同於第二方向D2。如此一來，部分的第一導通孔160a與部分的第一線路層170a可以位於第一晶片130a與第二晶片130b之間，而使半導體封裝結構100具有良好的空間利用率。在一些實施例中，任兩個第一晶片130a之間、任兩個第二晶片130b之間或第一晶片130a與第二晶片130b之間可以彼此重疊。如此一來，第一晶片130a或第二晶片130b所受到的外力可以分散至其他晶片，以避免後續製程中有可能因為機械應力而造成晶片的破裂或破損（die crack/die break），進而提升半導體封裝結構100的封裝良率。

第二電子元件180b位於第一線路層170a上，且第二電子元件180b具有朝下（面向-Z方向）的第二連接面182b。在一些實施例中，由於第二連接面182b會與第一線路層170a電性連接，故第二連接面182a也可以被稱為電性連接面。在一些實施例中，第二電子元件180b例如是藉由表面黏著技術（Surface Mount Technology；SMT）而配置於第一線路層170a上。在一些實施例中，第一電子元件140a可以與第二電子元件180b重疊，以進一步提升半導體封裝結構100的空間利用率。

在一些實施例中，第二晶片130b例如是記憶體晶片，且第二電子元件180b例如是具有晶片尺寸封裝的電子元件或被動元件。舉例來說，第二晶片130b可以不同於第二電子元件180b，且第二電子元件180b的厚度大於第二晶片130b的厚度。在一些實施例中，第二電子元件180b的厚度可以接近多個第二晶片130b所形成的堆疊結構的厚度，但本發明不限於此。在其他實施例中，第二電子元件180b的厚度也可以小於或是大於第二晶片130b所形成的堆疊結構的厚度。除此之外，本發明並不限定第二晶片130b以及第二電子元件180b的形成順序。在一些實施例中，第二晶片130b可以早於第二電子元件180b形成或晚於第二電子元件180b形成。另一方面，第一電子元件140a可以與第二電子元件180b為相同或不同的電子元件，本發明並不對此特別作限定。

請參考圖1F，在第一絕緣密封體150a上形成第二絕緣密封體150b，以包封第二晶片130b以及第二電子元件180b。第二絕緣密封體150b的材料以及形成方式可以類似於第一絕緣密封體150a，故在此就不再贅述。

請參考圖1G，在第二絕緣密封體150b中形成多個第二通孔160b’。第二通孔160b’暴露出第二晶片130b的部分表面（第二接墊132b）以及部分的第一線路層170a。第二通孔160b’可以藉由蝕刻、機械鑽孔、雷射鑽孔或其他合適的製程形成。

請參考圖1H，在第二通孔160b’中填入導電材料，以形成第二導通孔（through via）160b。如圖1H所示，第二導通孔160b穿過第二絕緣密封體150b而與第二晶片130b的第二接墊132b以及部分的第一線路層170a電性連接。形成第二導通孔160b的方式可以類似於形成第一導通孔160a的方式，故在此就不再贅述。

請參考圖1I，在第二絕緣密封體150b以及第二導通孔160b上形成第二線路層170b。第二線路層170b藉由對應的第二導通孔160b與第二晶片130b或第一線路層170a電性連接。形成第二線路層170b的方式可以類似於形成第一線路層170a的方式，故在此就不再贅述。在此步驟中，第二封裝結構100B已大致完成。

請參考圖1J，在第二封裝結構100B上形成重佈線路層190（Redistribution Layer；RDL）且在重佈線路層190上形成多個導電端子192。如圖1J所示，重佈線路層190包括埋在介電層內的多個導電圖案，且導電端子192可以藉由重佈線路層190的導電圖案與第二線路層170b電性連接。導電端子192例如為陣列排列的焊球（solder balls）、凸塊（bumps）、導電柱（conductive pillars）或上述之組合等，以使第一封裝結構100A或第二封裝結構100B藉由重佈線路層190以及導電端子192與其他外部元件電性連接。

請繼續參考圖1J，移除載板110後即可大致上完成半導體封裝結構100的製作。值得注意的是，本發明並不限定形成導電端子192以及移除載板110等步驟的順序。舉例來說，在一些實施例中，可以在形成導電端子192後再除載板110。在其他實施例中，可以先移除載板110再形成導電端子192。

在本實施例中，由於第一封裝結構100A以及第二封裝結構100B彼此相互堆疊，故第一電子元件140a可以與第二電子元件180b重疊。因此，能夠提升半導體封裝結構100的空間利用率並在半導體封裝結構100中有效地整合不同類型的電子元件。

圖2是依照本發明另一實施例的一種半導體封裝結構200的剖面示意圖。請參考圖2以及圖1J，半導體封裝結構200與半導體封裝結構100相似，故類似的構件以相同的標號表示並省略其描述。圖2的實施例以及圖1J的實施例的不同點在於，圖2的半導體封裝結構200包括多個彼此堆疊的第二封裝結構100B、200C。第二封裝結構200C的第二晶片230c、第二電子元件280c、第二絕緣密封體250c、第二導通孔260c以及第二線路層270c的形成方法分別與第二封裝結構100B的第二晶片130b、第二電子元件180b、第二絕緣密封體150b、第二導通孔160b以及第二線路層170b的形成方法類似，故在此不再贅述。第二晶片230c形成於第二絕緣密封體150b上。第二電子元件280c配置於第二線路層170b上，以使第二電子元件280c與第二線路層170b及/或第一線路層170a電性連接。第二晶片230c沿著第一方向D1呈階梯狀堆疊，以形成階梯狀的堆疊結構。也就是說，第二晶片230c沿著-X方向依序堆疊，以形成階梯狀的堆疊結構。第二晶片230c的堆疊方向不同於第二晶片130b的堆疊方向。如此一來，部分的第二導通孔160b與部分的第二線路層170b可以位於第二晶片230c與第二晶片130b之間，而使半導體封裝結構200具有良好的空間利用率。

在一些實施例中，第二封裝結構200C包括第三電子元件240c。第三電子元件240c位於第二晶片230c上，且藉由對應的第二導通孔260c與第二線路層270c電性連接。第三電子元件240c例如是位於晶片上的晶片控制器（on chip controller；OCC）。舉例來說，第三電子元件240c可以不同於第一晶片130a、第二晶片130b、230c、第一電子元件140a及/或第二電子元件180b、280c。如此一來，半導體封裝結構200可以包括不同的電子元件而有效地整合不同類型之電子元件，且具有良好的空間利用率。

在本實施例中，由於第一封裝結構100A以及多個第二封裝結構100B、200C彼此相互堆疊，故第一電子元件140a可以與第二電子元件180b、280c重疊，且第二封裝結構100B、200C中的部分第二電子元件180b、280c也可以重疊。因此，能夠提升半導體封裝結構200的空間利用率並在半導體封裝結構200中有效地整合不同類型的電子元件。

綜上所述，在本發明中，由於第一封裝結構以及一個或多個第二封裝結構彼此相互堆疊。除此之外，第一封裝結構中的第一電子元件以及第二封裝結構中的第二電子元件彼此能夠藉由重疊的方式配置。因此，能夠提升半導體封裝結構的空間利用率並在半導體封裝結構中有效地整合不同類型的電子元件。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200‧‧‧半導體封裝結構

110‧‧‧載板

100A‧‧‧第一封裝結構

120a‧‧‧第一晶片貼合層

130a‧‧‧第一晶片

132a‧‧‧第一接墊

134a‧‧‧第一主動表面

140a‧‧‧第一電子元件

142a‧‧‧第一連接面

150a‧‧‧第一絕緣密封體

160a’‧‧‧第一通孔

160a‧‧‧第一導通孔

170a‧‧‧第一線路層

100B、200C‧‧‧第二封裝結構

120b、220c‧‧‧第二晶片貼合層

130b、230c‧‧‧第二晶片

132b、232c‧‧‧第二接墊

134b‧‧‧第二主動表面

150b、250c‧‧‧第二絕緣密封體

160b’‧‧‧第二通孔

160b、260c‧‧‧第二導通孔

170b、270c‧‧‧第二線路層

180b、280c‧‧‧第二電子元件

182b、282c‧‧‧第二連接面

190‧‧‧重佈線路層

192‧‧‧導電端子

240c‧‧‧第三電子元件

+X、-X、+Z、-X‧‧‧方向

D1‧‧‧第一方向

D2‧‧‧第二方向

圖1A至圖1J是依照本發明一實施例的一種半導體封裝結構的製造流程剖面示意圖。 圖2是依照本發明另一實施例的一種半導體封裝結構的剖面示意圖。

Claims (11)

1. 一種半導體封裝結構的製造方法，包括： 提供載板； 在所述載板上形成第一封裝結構，包括： 在所述載板上形成至少一第一晶片； 在所述載板上形成第一絕緣密封體，以包封所述第一晶片； 在所述第一絕緣密封體中形成多個第一導通孔，以與所述第一晶片電性連接；以及 在所述第一絕緣密封體以及所述第一導通孔上形成第一線路層； 在所述第一封裝結構上形成至少一第二封裝結構，包括： 在所述第一絕緣密封體上形成至少一第二晶片以及至少一第二電子元件； 在所述第一絕緣密封體上形成第二絕緣密封體，以包封所述第二晶片以及所述第二電子元件； 在所述第二絕緣密封體中形成多個第二導通孔，以與所述第一線路層以及所述第二晶片電性連接；以及 在所述第二絕緣密封體以及所述第二導通孔上形成第二線路層； 在所述第二封裝結構上形成重佈線路層，且所述重佈線路層與所述第二線路層電性連接； 在所述重佈線路層上形成多個導電端子；以及 移除所述載板。
2. 如申請專利範圍第1項所述的半導體封裝結構的製造方法，其中在所述載板上形成所述第一封裝結構的步驟更包括： 在所述載板上形成至少一第一電子元件； 在所述載板上形成所述第一絕緣密封體，以包封所述第一電子元件；以及 在所述第一絕緣密封體中形成所述第一導通孔，以與所述第一電子元件電性連接。
3. 如申請專利範圍第1項所述的半導體封裝結構的製造方法，其中形成所述第一導通孔的步驟包括： 在所述第一絕緣密封體中形成多個第一通孔，以暴露出所述第一晶片的部分表面；以及 在所述第一通孔中填入導電材料，以形成所述第一導通孔。
4. 如申請專利範圍第1項所述的半導體封裝結構的製造方法，其中形成所述第二導通孔的步驟包括： 在所述第二絕緣密封體中形成多個第二通孔，以暴露出所述第二晶片的部分表面；以及 在所述第二通孔中填入導電材料，以形成所述第二導通孔。
5. 如申請專利範圍第1項所述的半導體封裝結構的製造方法，其中所述半導體封裝結構包括多個第二封裝結構彼此相互堆疊，且相互堆疊的所述第二封裝結構中的部分所述第二電子元件彼此重疊。
6. 如申請專利範圍第1項所述的半導體封裝結構的製造方法，其中所述第二電子元件藉由表面黏著技術（surface mount technology；SMT）配置於所述第一線路層上。
7. 一種半導體封裝結構，包括： 第一封裝結構，包括： 至少一第一晶片； 第一絕緣密封體，包封所述第一晶片； 第一線路層，位於所述第一絕緣密封體上；以及 多個第一導通孔，其中所述第一導通孔穿過所述第一絕緣密封體以電性連接所述第一線路層與所述第一晶片； 至少一第二封裝結構，包括： 至少一第二晶片，位於所述第一絕緣密封體上； 至少一第二電子元件，位於所述第一線路層上； 第二絕緣密封體，包封所述第二晶片以及所述第二電子元件； 第二線路層，位於所述第二絕緣密封體上；以及 多個第二導通孔，其中所述第二導通孔穿過所述第二絕緣密封體以分別電性連接所述第二線路層與所述第二晶片以及所述第二線路層與所述第一線路層； 重佈線路層，位於所述第二線路層上；以及 多個導電端子，位於所述重佈線路層上且與所述重佈線路層電性連接。
8. 如申請專利範圍第7項所述的半導體封裝結構，其中所述第一晶片的數量為多個，所述第二晶片的數量為多個，且所述第一晶片沿著第一方向呈階梯狀排列，至少部分所述第二晶片沿著第二方向呈階梯狀排列，且所述第一方向不同於所述第二方向。
9. 如申請專利範圍第7項所述的半導體封裝結構，其中所述第二電子元件包括晶片尺寸封裝體（chip size package；CSP）或是被動元件。
10. 如申請專利範圍第7項所述的半導體封裝結構，更包括：至少一第一電子元件，其中所述第一絕緣密封體包封所述至少一第一電子元件，所述第一導通孔穿過所述第一絕緣密封體以電性連接所述第一線路層與所述至少一第一電子元件，且所述第一電子元件與所述第二電子元件重疊。
11. 如申請專利範圍第7項所述的半導體封裝結構，其中所述半導體封裝結構包括多個第二封裝結構彼此相互堆疊，且相互堆疊的所述第二封裝結構中的部分所述第二電子元件彼此重疊。