CN115312449A - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体结构的制备方法，包括：提供基底；于所述基底内形成硅通孔，所述硅通孔的深度小于所述基底的厚度；于所述硅通孔的侧壁及底部形成内衬层，并于所述硅通孔内形成导电层；所述内衬层包括研磨停止层。上述半导体结构的制备方法，在内衬层的制备过程中添加研磨停止层，可以在后续的研磨过程中，借助于研磨停止层来明确研磨进度，及时调整研磨速度，避免出现过研磨而破坏硅通孔中的导电层。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体器件及其制造领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，集成电路的特征尺寸不断缩小，器件互连密度不断提高。传统的二维封装已经不能满足业界的需求，因此基于硅通孔技术(Through Silicon Via，TSV)的垂直互连叠层封装方式，以其短距离互连和高密度集成的关键技术优势，逐渐引领了封装技术发展的趋势。
现有的硅通孔技术中，在硅通孔中填充金属材料后进行研磨时，无法有效把握研磨速率和研磨厚度，容易出现过研磨的问题。
发明内容
基于此，有必要针对硅通孔技术中出现的过研磨问题，提供一种半导体结构及其制备方法。
一种半导体结构的制备方法，包括：提供基底；于基底内形成硅通孔，硅通孔的深度小于基底的厚度；于硅通孔的侧壁及底部形成内衬层，并于硅通孔内形成导电层；内衬层包括研磨停止层。
上述半导体结构的制备方法，在内衬层的制备过程中添加研磨停止层，可以在后续的研磨过程中，借助于研磨停止层来明确研磨进度，及时调整研磨速度，避免出现过研磨而破坏硅通孔中的导电层。
在其中一个实施例中，于硅通孔的侧壁及底部形成内衬层，并于硅通孔内形成导电层，包括：于基底的上表面及硅通孔的侧壁和底部形成第一研磨停止层；于第一研磨停止层的表面形成第一填充介质层；于第一填充介质层的表面形成第二研磨停止层；于第二研磨停止层的表面形成第二填充介质层；于第二填充介质层的表面形成导电层，导电层覆盖第二填充介质层的上表面且填满硅通孔；去除位于基底上的导电层、位于基底上的第二填充介质层、位于基底上的第二研磨停止层及位于基底上的第一填充介质层。
在其中一个实施例中，第一填充介质层及第二填充介质层均包括氧化硅层，第一研磨停止层及第二研磨停止层均包括氮化硅层或碳氮化硅层。
在其中一个实施例中，基底包括阵列区域及位于阵列区域外围的外围区域，硅通孔位于外围区域；基底包括衬底及位于衬底上表面的第一介质层，阵列区域的第一介质层内形成有若干个呈阵列排布的器件单元；去除位于基底上的导电层和第二填充介质层之后，且去除位于基底上的第二研磨停止层之前还包括：形成互连通孔，互连通孔暴露出器件单元；于互连通孔内及第二研磨停止层的上表面形成互连材料层；去除位于第二研磨停止层上表面的互连材料层；去除位于基底上的第二研磨停止层、位于基底上的第一填充介质层的同时，去除位于第一研磨停止层上的互连材料层，保留于互连通孔内的互连材料层为互连结构，互连结构的上表面与第一研磨停止层的上表面平齐。
在其中一个实施例中，形成互连结构后还包括：于第一研磨停止层的上表面、互连结构的上表面、内衬层的上表面及导电层的上表面形成第二介质层；于第二介质层内形成沟槽，沟槽暴露出互连结构及导电层；于沟槽内形成金属层。
在其中一个实施例中，于硅通孔内形成导电层后还包括：对衬底进行背面减薄，直至暴露出导电层的底部。
在其中一个实施例中，采用研磨工艺对衬底进行背面减薄，对衬底进行背面减薄包括：以第一研磨速率对衬底的进行背面减薄，直至暴露出研磨停止层；以第二研磨速率对衬底继续进行背面减薄，直至暴露出导电层的底部；第二研磨速率小于第一研磨速率。
在其中一个实施例中，第一介质层包括氮化硅层或氧化硅层，第二介质层包括氧化硅层，互连结构包括钨层、铝层、铜层及氮化钛层中的至少一层。
在其中一个实施例中，器件单元包括存储器单元。
在其中一个实施例中，互连通孔的宽度小于硅通孔的宽度。
一种半导体结构，包括：基底；硅通孔，位于基底内，硅通孔的深度小于基底的厚度；内衬层，至少位于硅通孔的侧壁及底部，内衬层包括研磨停止层；导电层，位于硅通孔内，且填满硅通孔。
在其中一个实施例中，内衬层包括沿自基底至导电层依次叠置的第一研磨停止层、第一填充介质层、第二研磨停止层及第二填充介质层。
在其中一个实施例中，第一填充介质层及第二填充介质层均包括氧化硅层，第一研磨停止层及第二研磨停止层均包括氮化硅层或碳氮化硅层。
在其中一个实施例中，基底包括阵列区域及位于阵列区域外围的外围区域，硅通孔位于外围区域；基底包括衬底及位于衬底上表面的第一介质层，阵列区域的第一介质层内形成有若干个呈阵列排布的器件单元；第一研磨停止层延伸至第一介质层的上表面；半导体结构还包括：互连结构，互连结构的底部与器件单元相接触，互连结构的上表面与第一研磨停止层的上表面相平齐；第二介质层，位于第一研磨停止层的上表面、内衬层的上表面及导电层的上表面；金属层，位于第二介质层内，且与器件单元及导电层相接触。
在其中一个实施例中，第一介质层包括氮化硅层或氧化硅层，第二介质层包括氧化硅层，互连结构包括钨层、铝层、铜层及氮化钛层中的至少一层；器件单元包括存储器单元。
上述半导体结构，硅通孔的内衬层中形成有研磨停止层，在研磨基底背面以打通硅通孔的过程中，可以借助于研磨停止层来明确研磨进度，及时调整研磨速度，避免出现过研磨而破坏硅通孔中的导电层。
附图说明
图1为本申请一实施例中一种半导体结构的制备方法的流程框图。
图2为本申请一实施例中一种基底的截面结构示意图。
图3为本申请一实施例中形成硅通孔后得到的半导体结构的截面结构示意图。
图4为本申请一实施例中形成内衬层后得到的半导体结构的截面结构示意图。
图5为本申请一实施例中于第二填充介质层的上表面和硅通孔内形成导电层后得到的半导体结构的截面结构示意图。
图6为本申请一实施例中于硅通孔内形成导电层后得到的半导体结构的截面结构示意图。
图7为本申请一实施例中形成互连通孔后得到的半导体结构的截面结构示意图。
图8为本申请一实施例中形成互连材料层后得到的半导体结构的截面结构示意图。
图9为本申请一实施例中形成互连结构后得到的半导体结构的截面结构示意图。
图10为本申请一实施例中形成第二介质层后得到的半导体结构的截面结构示意图。
图11为本申请一实施例中于第二介质层内形成沟槽后得到的半导体结构的截面结构示意图。
图12为本申请一实施例中形成金属层后得到的半导体结构的截面结构示意图。
图13为本申请一实施例中对衬底进行背面减薄后得到的半导体结构的截面结构示意图。
附图标号说明：11、基底；111、第一介质层；112、衬底；12、器件单元；13、硅通孔；141、第一研磨停止层；142、第一填充介质层；143、第二研磨停止层；144、第二填充介质层；15、导电层；16、互连通孔；17、互连材料层；18、互连结构；19、第二介质层；20、沟槽；21、金属层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
现有的硅通孔技术中，在硅通孔中填充金属材料后进行研磨时，无法有效把握研磨速率和研磨厚度，容易出现过研磨的问题。针对上述问题，本申请的一个实施例提供了一种半导体结构的制备方法，如图1所示，包括：
S10：提供基底11。
作为示例，如图2所示，基底11可以包括衬底112以及衬底112上表面的第一介质层111，第一介质层111内还形成有若干个呈阵列排布的器件单元12。其中，器件单元12可以是存储器单元，第一介质层111可以为氮化硅层或氧化硅层。可选地，可以对第一介质层111的上表面进行平坦化工艺，例如，化学机械抛光工艺。
S20：于所述基底11内形成硅通孔13，所述硅通孔13的深度小于所述基底11的厚度。
具体地，基底11包括阵列区域及位于阵列区域外围的外围区域，本实施例中所述的硅通孔13形成于外围区域。作为示例，可以采用光刻工艺于基底11的外围区域形成硅通孔13。如图3所示，硅通孔13贯穿第一介质层111，并部分延伸至衬底112中。
S30：于所述硅通孔13的侧壁及底部形成内衬层，并于所述硅通孔13内形成导电层15；所述内衬层包括研磨停止层。
具体地，内衬层包括依次叠置的填充介质层和研磨停止层。如图4至图5所示，形成内衬层和导电层15的步骤如下：
S31：于所述基底11的上表面及所述硅通孔13的侧壁和底部形成第一研磨停止层141。
S32：于所述第一研磨停止层141的表面形成第一填充介质层142。
S33：于所述第一填充介质层142的表面形成第二研磨停止层143。
S34：于所述第二研磨停止层143的表面形成第二填充介质层144。
S35：于所述第二填充介质层144的表面形成导电层15，所述导电层15覆盖所述第二填充介质层144的上表面且填满所述硅通孔13。
S36：去除位于所述基底11上的所述导电层15、位于所述基底11上的所述第二填充介质层144、位于所述基底11上的所述第二研磨停止层143及位于所述基底11上的所述第一填充介质层142。
其中，第一填充介质层142和第二填充介质层144可以是氧化硅层，第一研磨停止层141和第二研磨停止层143可以是氮化硅层或碳氮化硅层，导电层15可以是铜。
作为示例，于硅通孔13的侧壁及底部形成内衬层后得到的半导体结构的截面结构示意图如图4所示。图5为导电层15覆盖第二填充介质层144的上表面且填满硅通孔13后形成的半导体结构的截面结构示意图。其中，可以采用电镀工艺在第二填充介质层144的表面形成导电层15。可选地，在分别形成第一研磨停止层141、第一填充介质层142、第二研磨停止层143、第二填充介质层144以及导电层15之后，还可以包括对各个材料层的表面执行平坦化工艺，例如化学机械抛光。
上述半导体结构的制备方法，在内衬层的制备过程中添加研磨停止层，可以在后续的研磨过程中，借助于研磨停止层来明确研磨进度，及时调整研磨速度，避免出现过研磨而破坏硅通孔13中的导电层15
在一个实施例中，去除位于所述基底11上的所述导电层15和所述第二填充介质层144之后，且去除位于所述基底11上的所述第二研磨停止层143之前还包括：
S361：形成互连通孔16，所述互连通孔16暴露出所述器件单元12。
图6为去除位于基底11上的导电层15和第二填充介质层144之后形成的半导体结构的截面结构示意图。为了形成互连通孔16，可以在图6所示的结构上形成具有光刻图形的光阻层，光刻图形的位置与第一介质层111中的器件单元12相对应。然后基于光刻图形对第二研磨停止层143、第一填充介质层142、第一研磨停止层141以及第一介质层111进行刻蚀，形成互连通孔16，如图7所示。
S362：于所述互连通孔16内及所述第二研磨停止层143的上表面形成互连材料层17。
作为示例，互连材料层17可以是钨层、铝层、铜层和氮化钛层中的至少一层。形成互连材料层17后得到的半导体结构的截面结构示意图如图8所示。
S363：去除位于所述第二研磨停止层143上表面的所述互连材料层17。
S364：去除位于所述基底11上的所述第二研磨停止层143、位于所述基底11上的所述第一填充介质层142的同时，去除位于所述第一研磨停止层141上的所述互连材料层17，保留于所述互连通孔16内的所述互连材料层17为互连结构18，所述互连结构18的上表面与所述第一研磨停止层141的上表面平齐。
为了形成互连结构18，需要对多余的互连材料层17进行去除。具体地，首先控制研磨设备对第二研磨停止层143上表面的互连材料层17进行研磨，以去除该互连材料层17。其中，在研磨至第二研磨停止层143后，研磨阻力发生变化，例如，研磨阻力明显变大，此时，调低研磨设备的研磨速率，继续研磨以去除第二研磨停止层143和第一填充介质层142。最后，当研磨至第一研磨停止层141时，研磨阻力再次发生变化，此时控制研磨设备停止研磨，得到互连结构18。形成互连结构18之后得到的半导体结构的截面结构示意图如图9所示，其中，互连结构18的上表面与第一研磨停止层141的上表面平齐。互连结构18可以是钨层、铝层、铜层及氮化钛层中的至少一层。
在一个实施例中，形成所述互连结构18后还包括：
S365：于所述第一研磨停止层141的上表面、所述互连结构18的上表面、所述内衬层的上表面及所述导电层15的上表面形成第二介质层19。
作为示例，形成第二介质层19后得到的半导体结构的截面结构示意图如图10所示。第二介质层19的材质可以与第一填充介质层142或第二填充介质层144的材质相同，即第二介质层19可以为氧化硅层。
S366：于所述第二介质层19内形成沟槽20，所述沟槽20暴露出所述互连结构18及所述导电层15。
作为示例，形成沟槽20后得到的半导体结构的截面结构示意图如11所示。其中，可以采用光刻工艺形成上述沟槽20。
S367：于所述沟槽20内形成金属层21。
可选地，金属层21可以为铜。首先采用电镀工艺于沟槽20内和第二介质层19的上表面形成金属层21，然后采用化学机械抛光工艺，将第二介质层19上表面的金属层21去除，保留沟槽20内的金属层21并对其表面进行平坦化处理，使得沟槽20内的金属层21与第二介质层19的上表面平齐。
在一个实施例中，于所述硅通孔13内形成导电层15后还包括：
S40：对所述衬底112进行背面减薄，直至暴露出所述导电层15的底部。
暴露导电层15的底部，是为了使得不同晶圆可以通过硅通孔13中的导电层15进行连接，实现垂直互连叠层封装。具体地，对衬底112进行背面减薄的步骤包括：
S41：以第一研磨速率对所述衬底112的进行背面减薄，直至暴露出所述研磨停止层；
S42：以第二研磨速率对所述衬底112继续进行背面减薄，直至暴露出所述导电层15的底部；
S43：所述第二研磨速率小于所述第一研磨速率。
例如，可以先以第一研磨速率对衬底112的背面进行减薄，当研磨设备研磨至第一研磨停止层141时，可以检测到研磨阻力变大的信号，从而识别出第一研磨停止层141，并调低研磨速率至第二研磨速率，继续研磨。当研磨设备研磨至第二研磨停止层143时，可以再次检测到研磨阻力变大的信号，从而识别出第二研磨停止层143。可选地，研磨设备可以继续以第二研磨速率进行研磨，直至暴露出导电层15的底部。可选地，研磨设备也可以再次降低研磨速率至第三研磨速率，以第三研磨速率继续研磨，直至暴露出导电层15的底部。其中，第三研磨速率小于第二研磨速率，第二研磨速率小于第一研磨速率。对衬底112进行背面减薄，直至暴露出导电层15的底部后，得到的半导体结构的截面结构示意图如图13所示。
上述半导体结构的制备方法，通过在硅通孔13的内衬层中设置研磨停止层，可以在对衬底112背面进行减薄时，通过检测是否研磨至研磨停止层来判断研磨进程，及时调节研磨速率，以防止发生过研磨现象，避免对导电层15造成损害而影响导电层15的电学性能。
在一个实施例中，互连通孔16的宽度小于所述硅通孔13的宽度。互连通孔16位于阵列区域，互连通孔16的尺寸一般与器件单元12的尺寸相匹配。由于器件单元12的特征尺寸不断缩小，互连通孔16的尺寸也相应地缩小。而硅通孔13位于阵列区域的外围，与器件单元12的尺寸没有直接联系，并且适当增加硅通孔13的宽度，使得硅通孔13的宽度大于互连通孔16的宽度，可以降低硅通孔13中导电层15的电阻。
在本申请的另一个实施例还公开了一种半导体结构，如图12所示，包括：基底11；硅通孔13，位于所述基底11内，所述硅通孔13的深度小于所述基底11的厚度；内衬层，至少位于所述硅通孔13的侧壁及底部，所述内衬层包括研磨停止层；导电层15，位于所述硅通孔13内，且填满所述硅通孔13。
具体地，如图12所示，基底11可以包括衬底112以及衬底112上表面的第一介质层111，第一介质层111内还形成有若干个呈阵列排布的器件单元12。其中，器件单元12可以是存储器单元，也可以是前沟道隔离结构。第一介质层111可以为氮化硅层或氧化硅层。硅通孔13贯穿第一介质层111，并部分延伸至衬底112中。
作为示例，如图12所示，内衬层的一部分位于硅通孔13的侧壁和底部，另一部分位于第一介质层111的上表面。内衬层中包括研磨停止层，其中，研磨停止层的作用在于，当对基底11的背面(即接近硅通孔13底部的一面)进行研磨时，可以根据研磨停止层的位置及时调整研磨速度，避免过研磨的情况发生，在提高研磨效率的同时提高精度。例如，在未研磨至研磨停止层时，可以以较快的研磨速度进行研磨，而不必担心过度研磨对导电层15造成损伤。当研磨至研磨停止层时，研磨设备接收到研磨阻力变化的信号，用户可以获知当前研磨进度，即已经接近导电层15的底部，可以适当调小研磨速率，进行更加精确的研磨。
在一个实施例中，所述内衬层包括沿自所述基底11至所述导电层15依次叠置的第一研磨停止层141、第一填充介质层142、第二研磨停止层143及第二填充介质层144。
请继续参考图12，内衬层中设置有两层研磨停止层，研磨设备可以借助于第一研磨停止层141和第二研磨停止层143，更加精密地调整研磨速度，进一步提升研磨效率和研磨精度。例如，可以先以第一研磨速率对衬底112的背面进行减薄，当研磨设备研磨至第一研磨停止层141时，可以检测到研磨阻力变大的信号，从而识别出第一研磨停止层141，并调低研磨速率至第二研磨速率，继续研磨。当研磨设备研磨至第二研磨停止层143时，可以再次检测到研磨阻力变大的信号，从而识别出第二研磨停止层143。可选地，研磨设备可以继续以第二研磨速率进行研磨，直至暴露出导电层15的底部。可选地，研磨设备也可以再次降低研磨速率至第三研磨速率，以第三研磨速率继续研磨，直至暴露出导电层15的底部。其中，第三研磨速率小于第二研磨速率，第二研磨速率小于第一研磨速率。本实施例中的半导体结构，设置有多层研磨停止层，用户可以在研磨至下一研磨停止层之前放心地以较快的速度进行研磨，而不必担心发生过研磨。只有当研磨至研磨停止层后，再调整研磨速度，进行更加谨慎和精密地研磨，在保证研磨精度的同时提高了研磨效率。
在一个实施例中，所述第一填充介质层142及所述第二填充介质层144均包括氧化硅层，所述第一研磨停止层141及所述第二研磨停止层143均包括氮化硅层或碳氮化硅层。
作为示例，本实施例以氮化硅(Si3N4)为研磨停止层为例进行说明，氮化硅是一种结构陶瓷材料，硬度大且耐磨损，非常适合作为掩模停止层，当研磨设备研磨至氮化硅层时，研磨设备可以明显地检测到研磨阻力的增加，从而提醒使用者调低研磨速度，防止过研磨的发生。
在一个实施例中，基底11包括阵列区域及位于所述阵列区域外围的外围区域，所述硅通孔13位于所述外围区域。如图12所示，所述基底11包括衬底112及位于所述衬底112上表面的第一介质层111，所述阵列区域的所述第一介质层111内形成有若干个呈阵列排布的器件单元12；所述第一研磨停止层141延伸至所述第一介质层111的上表面；所述半导体结构还包括：互连结构18，所述互连结构18的底部与所述器件单元12相接触，所述互连结构18的上表面与所述第一研磨停止层141的上表面相平齐；第二介质层19，位于所述第一研磨停止层141的上表面、所述内衬层的上表面及所述导电层15的上表面；金属层21，位于所述第二介质层19内，且与所述器件单元12及所述导电层15相接触。
具体地，如图12所示，金属层21包括若干个金属结构，分别对应接触于互连结构18和导电层15。其中，金属层21包括铜金属结构。互连结构18包括钨层、铝层、铜层及氮化钛层中的至少一层。器件单元12包括存储器单元。第一介质层111包括氮化硅层或氧化硅层，所述第二介质层19包括氧化硅层。
本申请的一个实施例还公开了一种半导体结构，如图13所示，包括：基底11；硅通孔13，位于所述基底11内，所述硅通孔13的深度等于所述基底11的厚度；内衬层，至少位于所述硅通孔13的侧壁，所述内衬层包括研磨停止层；导电层15，位于所述硅通孔13内，且填满所述硅通孔13。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
于所述基底内形成硅通孔，所述硅通孔的深度小于所述基底的厚度；
于所述硅通孔的侧壁及底部形成内衬层，并于所述硅通孔内形成导电层；所述内衬层包括研磨停止层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述硅通孔的侧壁及底部形成内衬层，并于所述硅通孔内形成导电层，包括：
于所述基底的上表面及所述硅通孔的侧壁和底部形成第一研磨停止层；
于所述第一研磨停止层的表面形成第一填充介质层；
于所述第一填充介质层的表面形成第二研磨停止层；
于所述第二研磨停止层的表面形成第二填充介质层；
于所述第二填充介质层的表面形成导电层，所述导电层覆盖所述第二填充介质层的上表面且填满所述硅通孔；
去除位于所述基底上的所述导电层、位于所述基底上的所述第二填充介质层、位于所述基底上的所述第二研磨停止层及位于所述基底上的所述第一填充介质层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一填充介质层及所述第二填充介质层均包括氧化硅层，所述第一研磨停止层及所述第二研磨停止层均包括氮化硅层或碳氮化硅层。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述基底包括阵列区域及位于所述阵列区域外围的外围区域，所述硅通孔位于所述外围区域；所述基底包括衬底及位于所述衬底上表面的第一介质层，所述阵列区域的所述第一介质层内形成有若干个呈阵列排布的器件单元；去除位于所述基底上的所述导电层和所述第二填充介质层之后，且去除位于所述基底上的所述第二研磨停止层之前还包括：
形成互连通孔，所述互连通孔暴露出所述器件单元；
于所述互连通孔内及所述第二研磨停止层的上表面形成互连材料层；
去除位于所述第二研磨停止层上表面的所述互连材料层；
去除位于所述基底上的所述第二研磨停止层、位于所述基底上的所述第一填充介质层的同时，去除位于所述第一研磨停止层上的所述互连材料层，保留于所述互连通孔内的所述互连材料层为互连结构，所述互连结构的上表面与所述第一研磨停止层的上表面平齐。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，形成所述互连结构后还包括：
于所述第一研磨停止层的上表面、所述互连结构的上表面、所述内衬层的上表面及所述导电层的上表面形成第二介质层；
于所述第二介质层内形成沟槽，所述沟槽暴露出所述互连结构及所述导电层；
于所述沟槽内形成金属层。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述硅通孔内形成导电层后还包括：
对所述衬底进行背面减薄，直至暴露出所述导电层的底部。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，采用研磨工艺对所述衬底进行背面减薄，所述对所述衬底进行背面减薄包括：
以第一研磨速率对所述衬底的进行背面减薄，直至暴露出所述研磨停止层；
以第二研磨速率对所述衬底继续进行背面减薄，直至暴露出所述导电层的底部；所述第二研磨速率小于所述第一研磨速率。
8.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第一介质层包括氮化硅层或氧化硅层，所述第二介质层包括氧化硅层，所述互连结构包括钨层、铝层、铜层及氮化钛层中的至少一层。
9.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述器件单元包括存储器单元。
10.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述互连通孔的宽度小于所述硅通孔的宽度。
11.一种半导体结构，其特征在于，包括：
基底；
硅通孔，位于所述基底内，所述硅通孔的深度小于所述基底的厚度；
内衬层，至少位于所述硅通孔的侧壁及底部，所述内衬层包括研磨停止层；
导电层，位于所述硅通孔内，且填满所述硅通孔。
12.根据权利要求11所述的半导体结构，其特征在于，所述内衬层包括沿自所述基底至所述导电层依次叠置的第一研磨停止层、第一填充介质层、第二研磨停止层及第二填充介质层。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一填充介质层及所述第二填充介质层均包括氧化硅层，所述第一研磨停止层及所述第二研磨停止层均包括氮化硅层或碳氮化硅层。
14.根据权利要求11至13中任一项所述的半导体结构，其特征在于，所述基底包括阵列区域及位于所述阵列区域外围的外围区域，所述硅通孔位于所述外围区域；所述基底包括衬底及位于所述衬底上表面的第一介质层，所述阵列区域的所述第一介质层内形成有若干个呈阵列排布的器件单元；所述第一研磨停止层延伸至所述第一介质层的上表面；所述半导体结构还包括：
互连结构，所述互连结构的底部与所述器件单元相接触，所述互连结构的上表面与所述第一研磨停止层的上表面相平齐；
第二介质层，位于所述第一研磨停止层的上表面、所述内衬层的上表面及所述导电层的上表面；
金属层，位于所述第二介质层内，且与所述器件单元及所述导电层相接触。
15.根据权利要求14所述的半导体结构，其特征在于，述第一介质层包括氮化硅层或氧化硅层，所述第二介质层包括氧化硅层，所述互连结构包括钨层、铝层、铜层及氮化钛层中的至少一层；所述器件单元包括存储器单元。
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