CN108511453B - 3d nand存储器及其形成方法 - Google Patents

3d nand存储器及其形成方法 Download PDF

Info

Publication number
CN108511453B
CN108511453B CN201810213627.3A CN201810213627A CN108511453B CN 108511453 B CN108511453 B CN 108511453B CN 201810213627 A CN201810213627 A CN 201810213627A CN 108511453 B CN108511453 B CN 108511453B
Authority
CN
China
Prior art keywords
peripheral circuit
dielectric layer
metal plug
contact hole
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810213627.3A
Other languages
English (en)
Other versions
CN108511453A (zh
Inventor
杜在凯
周文斌
张磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810213627.3A priority Critical patent/CN108511453B/zh
Publication of CN108511453A publication Critical patent/CN108511453A/zh
Application granted granted Critical
Publication of CN108511453B publication Critical patent/CN108511453B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本发明涉及一种3D NAND存储器及其形成方法，该方法包括：提供衬底，所述衬底包括存储区域和外围电路区域；在所述外围电路区域上形成外围电路；形成覆盖所述外围电路及存储区域的第一介质层；在所述外围电路区域上方的第一介质层内形成延伸至外围电路接触区域的第一金属插塞；在所述存储区域上形成存储结构；形成覆盖所述存储结构及第一介质层的第二介质层；在所述外围电路区域上方的第二介质层内形成延伸至所述第一金属插塞的第二金属插塞。上述方法可以提高形成的3D NAND存储器的性能。

Description

3D NAND存储器及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种3D NAND存储器及其形成方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存存储器。3D NAND闪存存储器是一种基于平面NAND闪存的新型产品，这种产品的主要特色是垂直堆叠了多层数据存储单元，将平面结果转化为立体结构，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
请参考图1～7为现有技术中的3D NAND形成过程的结构示意图。
图1，在衬底10的外围电路区域2上形成外围电路，图1中以在外围电路区域2上形成晶体管20作为示意，并形成覆盖所述外围电路以及衬底10的存储区域1的介质层21。其中，所述外围电路区域2与存储区域1之间通过隔离结构11进行隔离。
图2，利用干法刻蚀工艺去除所述存储区域1上方的介质层21，暴露出所述衬底的存储区域1。
图3，在所述存储区域1上形成3D NAND存储结构30，并沉积形成氧化层31。
图4，在所述氧化层31表面形成图形化光刻胶层40，定义外围电路区域2上方的接触孔区域。
图5，刻蚀所述氧化层31和介质层21，形成接触孔50。
图6，在所述氧化层31表面形成图形化光刻胶层60，暴露出外围电路区域2上方的离子注入区域，对所述接触孔50底部进行离子注入。
图7，去除所述图形化光刻胶层60之后，在所述接触孔50内填充金属层70，并覆盖所述氧化层31。
在所述接触孔50形成之后，进行离子注入，可以调节金属层70与晶体管20的硅表面的接触电阻。
但是，在传统的3D NAND工艺中，由于最终氧化层31的厚度，取决于存储区1薄膜沉积的高度，而由于3D NAND存储结构30高度较大，存储区1薄膜的高度远大于外围电路区域，这就导致外围电路区域2的接触孔50有着很大的深宽比。在离子注入前，定义离子注入区域的光刻形成光刻胶层60的过程中，大的深宽比使得部分光刻胶在显影过程中陷入接触孔50中不能正常去除。从而影响后续离子注入的效果，最终体现为器件工作时频率变慢，从而影响存储器件的存储速度，而这对3D NAND这种高速存储器件有着极为致命的影响。
因此，需要一种新的3D NAND存储器及其形成方法，以解决上述问题。
发明内容
本发明所要解决的技术问题是，提供一种3D NAND存储器及其形成方法，以提高3DNAND存储器的性能。
为了解决上述问题，本发明提供了一种3D NAND存储器的形成方法，包括：提供衬底，所述衬底包括存储区域和外围电路区域；在所述外围电路区域上形成外围电路；形成覆盖所述外围电路及存储区域的第一介质层；在所述外围电路区域上方的第一介质层内形成延伸至外围电路区域上方的第一金属插塞；在所述存储区域上形成存储结构；形成覆盖所述存储结构及第一介质层的第二介质层；在所述外围电路区域上方的第二介质层内形成延伸至所述第一金属插塞的第二金属插塞。
可选的，所述第一金属插塞的形成方法包括：刻蚀所述外围电路区域上方的第一介质层，形成暴露出外围电路接触区域的第一接触孔，然后形成填充满所述第一接触孔的第一金属插塞。
可选的，所述第二金属插塞的形成方法包括：刻蚀所述外围电路区域上方的第二介质层至所述第一金属插塞表面，形成第二接触孔，所述第二接触孔与所述第一接触孔贯通，在所述第二接触孔内填充第二金属插塞，所述第二金属插塞与所述第一金属插塞电连接。
可选的，还包括：形成所述第一接触孔之后，对所述第一接触孔底部的外围电路接触区域进行离子注入。
可选的，对所述第一接触孔底部的外围电路接触区域进行离子注入的方法包括：在所述第一介质层表面形成光刻胶层；对所述光刻胶层进行显影曝光，形成图形化光刻胶层，所述图形化光刻胶层暴露出所述第一接触孔；以所述图形化光刻胶层为掩膜进行离子注入；去除所述图形化光刻胶层。
可选的，还包括：在所述第二接触孔内填充第二金属插塞，所述第二金属插塞与所述第一金属插塞电连接。
可选的，所述第一金属插塞和第二金属插塞的材料为W。
可选的，所述第一接触孔的深度范围为200nm～700nm。
可选的，还包括：在形成所述第一金属插塞之后，在所述第一介质层和第一金属插塞表面形成第三介质层；所述第二介质层覆盖所述第三介质层。
本发明的技术方案还提供一种3D NAND存储器，包括：衬底，所述衬底包括存储区域和外围电路区域；位于所述外围电路区域上的外围电路；覆盖所述外围电路及外围电路区域的第一介质层；位于所述外围电路区域上方的第一介质层内的延伸至外围电路接触区域的第一金属插塞；位于所述存储区域上的存储结构；覆盖所述存储结构及第一介质层的第二介质层；位于所述外围电路区域上方的第二介质层内的延伸至与所述第一金属插塞结合的第二金属插塞。
可选的，所述第一金属插塞底部的外围电路接触区域内具有掺杂区。
可选的，所述第一金属插塞的高度范围为200nm～700nm。
可选的，还包括：位于所述第一介质层和第一金属插塞表面的第三介质层，所述第二介质层覆盖所述第三介质层。
可选的，所述第三介质层的厚度范围为50nm～150nm。
本发明的3D NAND存储器的形成方法中，采用两步接触孔的工艺：在外围电路形成之后，先形成外围电路区域的第一接触孔，并在第一接触孔内填充第一金属插塞；再在形成存储区域之后，再次形成外围电路区域的第二接触孔，在第二接触孔内形成连接第一金属插塞的第二金属插塞。所述第一接触孔和第二接触孔的深宽比较低，有利于提高所述第一金属插塞和第二金属插塞的填充质量，从而提高形成的3D NAND存储器的性能。
进一步的，在形成第一接触孔之后，对第一接触孔底部进行离子注入，可以降低第一金属插塞与外围电路之间的接触电阻，由于第一接触孔的深宽比较小，对光刻胶进行显影曝光定义离子注入区域时，所述第一接触孔内不容易有光刻胶残留，可增大工艺窗口，提高离子注入的效果，并且提高后续形成的第一金属插塞的质量。
本发明的3D NAND存储器的外围电路接触区域上的金属插塞包括第一金属插塞以及与所述第一金属插塞上方延伸至所述第一金属插塞的第二金属插塞，第一金属插塞与第二金属插塞之间为分体结构，并非一体成型，所述第一金属插塞和第二金属插塞高度均小于金属插塞的总高度，因此，在形成过程中，可以提高第一金属插塞和第二金属插塞的沉积质量，并且，所述第一金属插塞和第二金属插塞所处的接触孔的深宽比较低，不易残留光刻胶等杂质。
附图说明
图1～图7为本发明现有技术的3D NAND存储器的形成过程的结构示意图；
图8～图19为本发明一具体实施方式的3D NAND存储器的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的一种3D NAND存储器及其形成方法的具体实施方式做详细说明。
图8～图19为本发明一具体实施方式的3D NAND存储器的形成过程的结构示意图。
请参考图8，提供衬底100，所述衬底100包括存储区域I和外围电路区域II；在所述外围电路区域II上形成外围电路200；形成覆盖所述外围电路及存储区域的第一介质层202。
所述衬底100为半导体衬底，可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆，所述衬底100表面还具有一薄氧化层102。
所述衬底100的存储区域I用于形成3D NAND存储器的存储结构；所述外围电路区域II用于形成外围电路，例如控制电路等。所述存储区域I与外围电路区域II之间通过隔离结构101进行隔离，该具体实施方式中，所述隔离结构101为浅沟槽隔离结构。
在所述外围电路区域II上形成外围电路200，图8中以一个晶体管作为示例。形成所述外围电路200之后，继续形成覆盖所述外围电路区域II及存储区域I的第一介质层202，该具体实施方式中，所述第一介质层202的材料为TEOS，在其他具体实施方式中，所述第一介质层202的材料还可以为氧化硅、氮氧化硅、掺磷氧化硅等。该具体实施方式中，采用高密度等离子体化学气相沉积工艺在衬底100上形成第一介质材料层之后，通过化学机械研磨工艺对所述第一介质材料层进行表面平坦化处理，形成表面平坦的第一介质层202。所述第一介质材料层的厚度为800nm～1000nm，较佳的为900nm，平坦化后第一介质层202的最大厚度处剩余500nm～700nm，较佳的为600nm，以确保完全覆盖所述外围电路200。
请参考图9，刻蚀所述外围电路区域II上方的第一介质层102，形成暴露出外围电路接触区域的第一接触孔301。
具体的，可以在所述第一介质层102表面形成具有开口的图形化光刻胶层或掩膜层，所述开口定义出第一接触孔301的形状、位置；沿所述开口刻蚀第一介质层102，至接触区域表面，形成所述第一接触孔301。所述第一接触孔301的深度可以为200nm～700nm，具体由所述第一介质层202的厚度决定。所述接触区域通常为晶体管栅极、源/漏极表面，后续在所述第一接触孔301内形成第一金属插塞，将所述栅极、源/漏极连接至后端金属线。
可以采用干法刻蚀工艺刻蚀所述第一介质层102，具有较高的各向异性，使得所述第一接触孔301的侧壁形貌较佳。
为了降低后续第一金属插塞与接触区域的接触电阻，在形成所述第一接触孔301之后，可以对所述第一接触孔301底部的外围电路接触区域进行离子注入。
请参考图10，在所述第一介质层202表面形成图形化光刻胶层401，所述图形化光刻胶层401暴露出所述第一接触孔301。
具体的，在所述第一介质层202表面涂布光刻胶层后，对所述光刻胶层进行曝光显影，去除位于外围电路区域II上的部分光刻胶层，暴露出所述第一接触孔301。在涂布形成所述光刻胶层的过程中，所述第一接触孔301内也会有光刻胶进入，该具体实施方式中，由于所述第一介质层202的厚度仅需要覆盖外围电路区域II上的外围电路，因此厚度较低，所述第一接触孔301的深度也较低。在对光刻胶层曝光显影的过程中，第一接触孔301内的光刻胶也能够被完全去除，不会在所述第一接触孔301内有残留，不会对后续的离子注入造成影响，也不会影响后续第一插塞的填充。
请参考图11，以所述图形化光刻胶层401为掩膜进行离子注入。
所述外围电路包括NMOS区域和PMOS区域，对NMOS区域离子注入的注入离子为As，剂量为2.0E15/cm2～4.0E15/cm2，能量为10keV～30keV；对PMOS区域离子注入的注入离子为BF2和B，BF2的剂量为3.0E15/cm2～7.0E15/cm2，能量为45keV～65keV，B的剂量为1.0E15/cm2～3.2E15/cm2，能量为1keV～3keV。通过对外围电路的接触区域进行离子注入掺杂，降低后续在第一接触孔301内形成的金属插塞与接触区域之间的接触电阻。
请参考图12，去除所述图形化光刻胶层401。
可以采用湿法刻蚀工艺或灰化工艺去除所述图形化光刻胶层401。由于所述第一接触孔401的深度较小，在去除所述图形化光刻胶层401的过程中，不容易有杂质进入并残留在第一接触孔301内。
请参考图13，形成填充满所述第一接触孔301(请参考图12)并覆盖所述第一介质层202表面的第一金属层501。
可以采用物理气相沉积工艺，例如溅射、蒸镀等形成所述第一金属层501。所述第一金属层501的材料可以为W、Cu等金属材料，可以单层或多层复合结构。该具体实施方式中，所述第一金属层501包括覆盖所述第一介质层202表面以及第一接触孔301内部表面的Ti层、位于Ti层表面的TiN层，还包括位于所述TiN层表面，且填充满第一接触孔301的W层。
由于所述第一接触孔301的深度较小，因此所述第一接触孔301的深宽比较低，所述第一金属层501在所述第一接触孔301内具有较高的填充质量。
请参考图14，采用化学机械研磨工艺去除位于第一介质层202表面的第一金属层501，位于所述第一接触孔301内的部分第一金属层501作为第一金属插塞502。
请参考图15，在所述第一介质层202和第一金属插塞502表面形成第三介质层203。
该具体实施方式中，所述第三介质层203的材料为TEOS，采用高密度等离子体化学气相沉积工艺形成所述第三介质层203。在其他具体实施方式中，所述第三介质层203的材料还可以为氧化硅、氮化硅、氮氧化硅或掺磷氧化硅等一种或多种介质材料。
所述第三介质层203覆盖第一金属插塞502的表面，在后续工艺步骤中能够保护所述第一金属插塞502。为了避免后续所述第一金属插塞502上方的介质层厚度过大，可以将所述第三介质层203的厚度控制在50nm～150nm。
请参考图16，在所述存储区域I上形成堆叠结构的存储结构600；形成覆盖所述存储结构600及第一介质层202的第二介质层204。
所述存储结构600的形成方法采用传统工艺形成，在此不作赘述。该具体实施方式中，所述第二介质层204的材料为氧化硅，在本发明的其他具体实施方式中，所述第二介质层204的材料还可以为氮氧化硅、碳氧化硅等绝缘介质材料。采用化学气相沉积工艺形成第二介质材料层之后，对所述第二介质材料层进行平坦化处理，形成表面平坦的第二介质层204。为了能够对所述存储结构600起到较高的保护作用，所述第二介质层204表面高于存储结构600顶部200nm。由于所述存储结构600的为堆叠结构，高度远大于所述外围电路区域II上的外围电路的高度，因此，覆盖所述外围电路200的第二介质层204的厚度较大。
请参考图17，在所述第二介质层204表面形成具有开口的图形化掩膜层402，所述开口定义出第二接触孔的形状和位置。
请参考图18，以所述图形化掩膜层402为掩膜，刻蚀所述外围电路区域II上方的第二介质层204、第三介质层203至第一金属插塞502表面形成第二接触孔302，所述第二接触孔302与所述第一接触孔301(请参考图12)贯通。
请参考图19，在所述第二接触孔302内填充第二金属插塞503，所述第二金属插塞503与所述第一金属插塞501电连接。所述第二金属插塞503的材料可以为W、Cu等金属材料，可以单层或多层复合结构。该具体实施方式中，所述第二金属插塞503包括覆盖所述第二接触孔302内部表面的Ti层、位于Ti层表面的TiN层，还包括位于所述TiN层表面，且填充满第二接触孔302的W层。所述第二金属插塞503与所述第一金属插塞502连接，从而将所述外围电路连接至后续形成的后端金属连线。
本发明的具体实施方式中，采用两步接触孔的工艺。在外围电路形成之后，先形成外围电路区域的第一接触孔，并在第一接触孔内填充第一金属插塞；再在形成存储区域之后，再次形成外围电路区域的第二接触孔，在第二接触孔内形成连接第一金属插塞的第二金属插塞。所述第一接触孔和第二接触孔的深宽比较低，有利于提高所述第一金属插塞和第二金属插塞的填充质量，从而提高形成的3D NAND存储器的质量；进一步的，在形成第一接触孔之后，对第一接触孔底部进行离子注入，可以降低第一金属插塞与外围电路之间的接触电阻，由于第一接触孔的深宽比较小，对光刻胶进行显影曝光定义离子注入区域时，所述第一接触孔内不容易有光刻胶残留，可增大工艺窗口，提高离子注入的效果，并且提高后续形成的第一金属插塞的质量。
本发明的具体实施方式还提供一种采用上述方法形成的3D NAND存储器。
请参考图19，为所述3D NAND存储器的结构示意图。
所述3D NAND存储器包括：衬底100，所述衬底100包括存储区域I和外围电路区域II；位于所述外围电路区域I上的外围电路200；覆盖所述外围电路区域II及外围电路200的第一介质层202；位于所述外围电路区域II上方的第一介质层202内的延伸至外围电路接触区域的第一金属插塞502；位于所述存储区域I上的存储结构600；覆盖所述存储结构600及第一介质层202的第二介质层204；位于所述外围电路区域II上方的第二介质层204内的延伸至与所述第一金属插塞502结合的第二金属插塞503。
所述第二金属插塞503与所述第一金属插塞502结合，共同构成外围电路区域II上方的金属插塞；所述第二金属插塞503与所述第一金属插塞502结合表示所述第二金属插塞503与所述第一金属插塞502电连接，并且第二金属插塞503与所述第一金属插塞502两者各自独立形成，并非一体成型。
所述第一金属插塞502底部的外围电路200的接触区域内具有掺杂区。
所述第一金属插塞502的高度范围为200nm～700nm。
该具体实施方式中，所述3D NAND存储器还包括：位于所述第一介质层202和第一金属插塞502表面的第三介质层203，所述第二介质层204覆盖所述第三介质层203。
可选的，所述第三介质层203的厚度范围为50nm～150nm。
上述3D NAND存储器的外围电路接触区域上的金属插塞包括第一金属插塞502以及与所述第一金属插塞502上方延伸至所述第一金属插塞502的第二金属插塞503，第一金属插塞502与第二金属插塞503之间为分体结构，并非一体成型。所述第一金属插塞502和第二金属插塞503高度均小于金属插塞的总高度，因此，在形成过程中，可以提高第一金属插塞502和第二金属插塞503的沉积质量，并且，所述第一金属插塞502和第二金属插塞503所处的接触孔的深宽比较低，不易残留光刻胶等杂质。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底包括存储区域和外围电路区域；
在所述外围电路区域上形成外围电路；
形成覆盖所述外围电路及存储区域的第一介质层；
刻蚀所述外围电路区域上方的第一介质层，形成暴露出外围电路接触区域的第一接触孔；
形成所述第一接触孔后，在所述第一介质层表面形成光刻胶层；对所述光刻胶层进行显影曝光，形成图形化光刻胶层，所述图形化光刻胶层暴露出所述第一接触孔；以所述图形化光刻胶层为掩膜对所述第一接触孔底部的外围电路接触区域进行离子注入；去除所述图形化光刻胶层；
形成填充满所述第一接触孔的第一金属插塞；
在所述存储区域上形成存储结构；
形成覆盖所述存储结构及第一介质层的第二介质层；
在所述外围电路区域上方的第二介质层内形成延伸至所述第一金属插塞的第二金属插塞。
2.根据权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述第二金属插塞的形成方法包括：刻蚀所述外围电路区域上方的第二介质层至所述第一金属插塞表面，形成第二接触孔，所述第二接触孔与所述第一接触孔贯通，在所述第二接触孔内填充第二金属插塞，所述第二金属插塞与所述第一金属插塞电连接。
3.根据权利要求1所述的3D NAND存储器的形成方法，所述第一金属插塞和第二金属插塞的材料为W。
4.根据权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述第一接触孔的深度范围为200nm～700nm。
5.根据权利要求1所述的3D NAND存储器的形成方法，其特征在于，还包括：在形成所述第一金属插塞之后，在所述第一介质层和第一金属插塞表面形成第三介质层；所述第二介质层覆盖所述第三介质层。
6.一种3D NAND存储器，其特征在于，包括：
衬底，所述衬底包括存储区域和外围电路区域；
位于所述外围电路区域上的外围电路；
覆盖所述外围电路及外围电路区域的第一介质层；
位于所述外围电路区域上方的第一介质层内的延伸至外围电路接触区域的第一金属插塞；
位于所述存储区域上的存储结构；
覆盖所述存储结构及第一介质层的第二介质层；
位于所述外围电路区域上方的第二介质层内的延伸至与所述第一金属插塞结合的第二金属插塞，其中，所述第一金属插塞是通过填充满第一接触孔形成的，所述第一接触孔是通过刻蚀所述外围电路区域上方的第一介质层、并暴露出外围电路接触区域形成的，所述第一接触孔底部的外围电路接触区域内具有掺杂区，所述掺杂区是在所述第一介质层表面形成光刻胶层，并对所述光刻胶层进行显影曝光，形成暴露出所述第一接触孔的图形化光刻胶层之后，以所述图形化光刻胶层为掩膜对所述第一接触孔底部的外围电路接触区域进行离子注入形成的。
7.根据权利要求6所述的3D NAND存储器，其特征在于，所述第一金属插塞的高度范围为200nm～700nm。
8.根据权利要求6所述的3D NAND存储器，其特征在于，还包括：位于所述第一介质层和第一金属插塞表面的第三介质层，所述第二介质层覆盖所述第三介质层。
9.根据权利要求8所述的3D NAND存储器，其特征在于，所述第三介质层的厚度范围为50nm～150nm。
CN201810213627.3A 2018-03-15 2018-03-15 3d nand存储器及其形成方法 Active CN108511453B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810213627.3A CN108511453B (zh) 2018-03-15 2018-03-15 3d nand存储器及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810213627.3A CN108511453B (zh) 2018-03-15 2018-03-15 3d nand存储器及其形成方法

Publications (2)

Publication Number Publication Date
CN108511453A CN108511453A (zh) 2018-09-07
CN108511453B true CN108511453B (zh) 2021-07-20

Family

ID=63377693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810213627.3A Active CN108511453B (zh) 2018-03-15 2018-03-15 3d nand存储器及其形成方法

Country Status (1)

Country Link
CN (1) CN108511453B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321952A (zh) * 2014-06-23 2016-02-10 三星电子株式会社 三维半导体存储装置及其制造方法
CN106024798A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体存储器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101990904B1 (ko) * 2012-07-17 2019-06-19 삼성전자주식회사 수직형 반도체 소자
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321952A (zh) * 2014-06-23 2016-02-10 三星电子株式会社 三维半导体存储装置及其制造方法
CN106024798A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体存储器件及其制造方法

Also Published As

Publication number Publication date
CN108511453A (zh) 2018-09-07

Similar Documents

Publication Publication Date Title
CN108257919B (zh) 随机动态处理存储器元件的形成方法
US7160780B2 (en) Method of manufacturing a fin field effect transistor
US8664075B2 (en) High capacitance trench capacitor
CN112447604B (zh) 存储器及其形成方法
US11706914B2 (en) Method of forming an array boundary structure to reduce dishing
KR20110102872A (ko) 다중 깊이 ｓｔｉ 방법
CN109390285B (zh) 接触结构及其制作方法
US10763169B2 (en) Contact structure and associated method for flash memory
CN110061001B (zh) 半导体元件及其制作方法
TW201436111A (zh) 接觸結構以及採用該接觸結構的半導體記憶元件
US10147728B1 (en) Semiconductor device and method for fabricating the same
CN107808882B (zh) 半导体集成电路结构及其制作方法
KR100811265B1 (ko) 반도체 소자의 랜딩 플러그 컨택 형성 방법
US10840125B2 (en) Memory structure and method for forming the same
US10109638B1 (en) Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate
TWI503958B (zh) 形成記憶胞電晶體的方法
KR20140019705A (ko) 반도체 소자 및 그 제조 방법
CN108511453B (zh) 3d nand存储器及其形成方法
US20090086523A1 (en) Integrated circuit and method of forming an integrated circuit
US9761490B2 (en) Method for forming contact holes in a semiconductor device
KR20050066873A (ko) 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조방법
US7682926B2 (en) Semiconductor device and method of fabricating the same
US6620698B1 (en) Method of manufacturing a flash memory
KR101067875B1 (ko) 반도체 소자의 제조방법
US11195841B2 (en) Integrated circuit and method for manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant