KR100691443B1 - 플립칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플립칩 패키지 및 그 제조방법에 관한 것으로, 상면에 소정의 회로패턴이 형성된 패키지 기판과, 상기 회로패턴의 일영역에 접속되도록 상기 패키지 기판 상에 플립칩 본딩된 반도체칩과, 상기 회로패턴의 다른 복수의 영역에 각각 접속되도록, 상기 패키지 기판 상에 실장된 복수의 칩부품과, 상기 반도체칩과 상기 패키지 기판 사이의 공간에 충진되어 경화된 언더필 및 상기 복수의 칩부품으로 상기 언더필이 흐르는 것을 방지하기 위해서 상기 반도체칩 주위에 형성되고, 상기 회로패턴과 동일한 물질로 된 댐구조물로 이루어진 플립칩 패키지를 제공하는 것을 특징으로 하는 플립칩 패키지와 그 제조방법을 제공한다.
플립칩 패키지(flip-chip package), 언더필(underfill), 댐(dam)

Description

플립칩 패키지 및 그 제조방법{FLIP CHIP PACKAGE AND FABRICATION METHOD OF THE SAME}
도1a는 종래 방법에 의한 반도체칩이 실장된 플립칩 패키지의 인쇄회로기판의 평면도.
도1b는 종래 방법에 의한 반도체칩이 실장된 플립칩 패키지의 인쇄회로기판의 단면도.
도2a는 본 발명에 따른 반도체칩이 실장된 플립칩 패키지의 인쇄회로기판의 평면도.
도2b는 본 발명에 따른 반도체칩이 실장된 플립칩 패키지의 인쇄회로기판의 단면도.
도3은 본 발명의 일 실시형태에 따른 2개의 플립칩 패키지 제작을 위한 인쇄회로기판의 평면도.
<도면의 주요부분에 대한 부호설명>
11, 21, 31 : 패키지 기판 12a, 12b, 22a, 22b : 본딩패드
15, 25, 35 : 반도체칩 17, 27, 36 : 인접부품
24, 34 : 댐구조물
본 발명은 플립칩 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 칩 본체와 패키지기판 사이의 언더필 형성에 소모되는 공간을 감소시킨 플립칩 패키지 및 그 제조방법에 관한 것이다.
통상적으로 칩 패키지는 실장방법에 따라, DIP(Dual In-line Package), PGA(Pin Grid Array)와 같은 삽입방식과, QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Arrary), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grad Array)와 같은 표면실장(Surface Mount Technology, SMT)방식으로 구분된다.
특히, 표면실장형 패키지는 전자장치의 소형화에 유리하여 삽입형 패키지보다 널리 사용된다. 이러한 표면실장형 패키지에서 칩과 패키지기판의 접속방법으로는 반도체칩의 고성능화에 의해 증가된 단자의 수를 제한된 패키지 본체면적에 수용하기 위해 주로 플립칩 본딩방법이 채용된다.
이러한 플립칩 패키지 제조공정에서는, 일반적으로 반도체칩과 패키지기판 사이 공간에 언더필(underfil)이 제공된다. 상기 언더필은 기계적 충격 및 접합부의 부식과 같은 외부의 영향으로부터 패키지구조를 보호하고, 칩과 기판의 열팽창 계수 차이로 인한 응력을 최소함으로써 패키지 제품의 신뢰성을 향상시키는 역할을 한다.
하지만, 종래의 방식에 의한 언더필 형성공정에 있어서, 언더필 용액이 반도체칩에 인접한 다른 부품까지 흐르는 것을 방지하기 위해서, 반도체칩과 다른 인접 부품들 사이에는 일정 정도의 여유공간이 요구되며, 이에 따라 반도체칩이 실장되는 패키지의 크기도 커지므로, 최종 패키지를 소형화하는데 어려움이 있어 왔다.
도1a 및 도1b는 종래 방법에 의한 반도체칩이 실장된 플립칩 패키지의 인쇄회로기판의 평면도 및 단면도를 나타낸다.
도1a 및 도1b에 도시된 바와 같이, 반도체칩(15)과 인접한 부품(17)은 패키지 기판(11)의 본딩패드(12a, 12b)에 전기적, 기계적으로 접속되어 실장된다. 상기 반도체칩(15)과 인접부품(17) 사이에는 일정한 여유공간(R)이 확보되며, 예를 들어, 반도체칩(15)과 다른 인접부품(17) 사이의 간격(d)은 최소 2mm의 간격을 갖도록 형성된다.
이러한 여유공간(R)을 통해 상기 반도체칩(15)과 패키지기판(11) 사이의 공간에 언더필 용액을 충진되는 과정에서 언더필 용액(18)이 다른 인접부품까지 흐르는 것을 방지할 수 있다.
하지만, 상기 여유공간(R)은 반도체칩(15) 또는 패키지 기판(11)의 크기를 고려할 때에, 무시할 수 없는 영역으로서 플립칩 패키지의 최종 크기에 큰 영향을 준다. 보다 구체적으로, 통상의 반도체칩(15)의 크기가 5㎜×5㎜라 한다면, 면적 25㎟을 갖는 칩을 실장하기 위해, 실제 최소 81㎟의 면적이 요구된다. 여유공간을 줄이기 위해서, 상기 칩(15)의 일면을 상기 패키지 기판(11)의 외곽에 배치하더라도 63㎟의 면적이 소요된다. 이는 실제 패키지 크기를 고려할 때에 큰 공간적 소모이다.
나아가, 종래의 방법에서 상술한 것과 같이 반도체칩(15)과 다른 인접부품(17) 사이에 일정 공간을 확보하더라도, 언더필 용액(18)의 점성에 따라 언더필 용액을 위한 여유공간(R)을 넘어서 도1b와 같이 상기 인접부품에 용액이 닿는 불량(A)이 발생할 수 있다.
이와 같이, 언더필 용액을 반도체칩과 패키지 기판 사이에 충진하는 언더필 용액 충진 공정에서는, 언더필 퍼짐을 방지하기 위한 여유공간이 요구되므로, 패키지의 소형화가 어려울 뿐만 아니라, 여유공간이 확보되더라도 언더필 용액의 점성에 따라 언더필 용액 퍼짐으로 인한 불량이 쉽게 발생할 수 있는 문제가 있어 왔다.
본 발명은 상술된 종래 기술의 문제를 해결하기 위한 것으로서, 패키지 기판에 더미 패턴으로 반도체 칩 주위에 댐구조물을 형성함으로써, 언더필 용액이 인접부품에 닿아 불량을 발생시키는 것을 방지할 수 있으며, 아울러 언더필을 위한 공 간을 최소화시켜 패키지 반도체의 소형화에 기여할 수 있다.
상기한 기술적 해결과제를 실현하기 위해서, 본 발명은, 상면에 소정의 회로패턴이 형성된 패키지 기판과, 상기 회로패턴의 일영역에 접속되도록 상기 패키지 기판 상에 플립칩 본딩된 반도체칩과, 상기 회로패턴의 다른 복수의 영역에 각각 접속되도록, 상기 패키지 기판 상에 실장된 복수의 칩부품과, 상기 반도체칩과 상기 패키지 기판 사이의 공간에 충진되어 경화된 언더필 및 상기 복수의 칩부품으로 상기 언더필이 흐르는 것을 방지하기 위해서 상기 반도체칩 주위에 형성되고, 상기 회로패턴과 동일한 물질로 된 댐구조물로 이루어진 플립칩 패키지를 제공하는 것을 특징으로 한다.
또한 본 발명은, 패키지 기판 상에 소정의 회로패턴을 형성하는 단계와, 상기 패키지 기판 상에 플립칩 본딩이 제공될 영역의 주위에 상기 회로패턴과 동일한 물질을 이용하여 댐구조물을 형성하는 단계와, 상기 회로패턴의 일영역에 접속되도록 상기 패키지 기판 상에 반도체칩을 플립칩 본딩하는 단계와, 상기 회로패턴의 다른 복수의 영역에 각각 접속되도록, 상기 패키지 기판 상에 복수의 칩부품을 실장하는 단계 및 상기 반도체칩과 상기 패키지 기판 사이의 공간에 언더필을 충진시키고 경화시키는 단계를 포함하는 플립칩 패키지 제조방법을 제공하는데 특징이 있다.
본 발명의 일 실시형태에서, 반도체칩은 언더필을 위한 여유공간을 줄이기 위하여 상기 패키지 기판의 일변에 인접하도록 형성되며, 상기 댐구조물은 상기 반도체칩 중 상기 패키지 기판에 인접한 일 변을 제외한 다른 모든 변을 따라 형성된 것일 수 있다.
본 발명의 일 실시형태에서, 상기 댐구조물의 높이는 상기 회로패턴과 거의 동일한 높이를 갖는 것일 수 있다.
본 발명의 일 실시형태에서 상기 반도체칩과 상기 댐구조물 사이의 간격은 0.1∼1㎜인 것일 수 있다.
또한, 본 발명의 일 실시형태에서, 상기 패키지 기판은 인쇄회로기판인 것일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a와 도 2b는 본 발명에 따른 반도체칩이 실장된 플립칩 패키지의 평면도 및 단면도를 나타낸다.
도2a에 도시된 바와 같이 같이, 먼저 패키지 기판(21) 상에 소정의 회로패턴(22a,22b)을 형성한다. 또한 상기 패키지 기판(21) 상에 반도체칩이 탑재되고 플립칩 본딩이 제공될 영역의 주위에 상기 회로패턴과 동일한 물질을 이용하여 댐구조물(24)을 형성한다.
상기 패키지 기판(21)은, 본 발명의 일 실시형태에서, 상기 패키지 기판(21)은 인쇄회로기판일 수 있다. 또한 상기 패키지 기판(21) 상의 다른 회로패턴(22a,22b)과 상기 패키지 기판(21) 상의 상기 댐구조물(24)은 동일한 공정에 의하여 형성될 수 있다. 그리고, 본 발명의 일 실시형태에서, 상기 댐구조물(24)의 높이는, 본 발명의 일 실시형태에서, 상기 회로패턴(22a,22b)과 거의 동일한 높이를 갖는 것일 수 있다.
상기 반도체칩(25)과 인접부품(27) 사이에는 일정 폭(w)을 가진 댐구조물(24)이 형성되는데, 상기 댐구조물(24)과 상기 플립칩 본딩이 제공될 영역과의 사이의 간격(d1)은 언더필 용액 충진을 위한 최소한의 거리가 될 수 있으며, 본 발명의 일 실시형태에서 약 0.1 ~ 액 1mm일 수 있다.
상기 댐구조물(24)과 인접부품(27)의 실장에 사용되는 회로패턴(22b) 사이의 간격(d2)도 회로패턴을 형성하기 위한 최소한의 거리가 될 수 있다.
상기 패키지 기판(21)에 회로패턴(22a,22b)과 댐구조물(24)이 형성된 후에, 반도체칩(25)을 상기 패키지 기판(21)에 플립칩 본딩하여 상기 패키지 기판(21)의 본딩패드(22a)에 전기적, 기계적으로 접속하며, 인접부품(27)도 상기 패키지 기판(21)의 본딩패드(22b)에 실장한다.
상기 반도체 칩(25)과 상기 패키지 기판(24) 사이에 언더필 용액(28)을 충진하고 이를 경화시킨다. 경화공정은 언더필 물질의 경화조건에 따라, 소정의 온도로 가열하거나 자외선을 이용하는 방식으로 실행될 수 있다.
본 발명에 의하면, 언더필 용액(28)이 충진되는 경우에 상기 댐구조물(24)에 의하여 상기 언더필 용액(28)의 흐름이 차단되어 언더필 용액이 인접부품에 닿아 플립칩 패키지가 불량이 되는 것을 방지할 수 있다. 도2b에 나타난 바와 같이, 충진되는 언더필 용액이 댐구조물(24)을 만나는 경우에 상기 댐구조물(24)에 의해 언더필 용액에 표면장력이 생기고, 표면장력에 의하여 언더필 용액은 상기 댐구조물(24)을 넘지 못하여 불량을 예방하게 된다.
이 경우에 있어서, 상기 언더필을 위한 공간의 폭(d1+w+d2)은 도1a에서 도시된 바와 같이 종래기술에 의한 폭(d)보다 더 작을 수 있으며, 이에 따라 언더필을 위한 공간이 작아지게 되고 플립칩 패키지의 크기도 작아져 소형화가 가능하게 된다.
또한, 도2a에서 나타난 바와 같이 상기 반도체칩(25)은 일변이 패키지 기판(21)의 일변에 인접하도록 형성되고, 상기 댐구조물(24)는 상기 패키지 기판에 인접한 일변을 제외한 다른 모든 변을 따라 형성될 수 있다. 이 경우에는 언더필 용액을 충진하는데 필요한 여유공간을 줄일 수 있다. 본 발명의 또 다른 실시형태에서 상기 반도체칩(25)의 두 변 또는 세 변이 패키지 기판(21)의 두 변 또는 세 변에 인접되도록 형성될 수 있다.
그리고, 본 발명의 일 실시형태에서, 상기 댐구조물(24)은 상기 패키지 기판(21)에 형성된 회로패턴(22a, 22b)과 거의 동일한 높이를 갖는 것일 수 있다. 이 경우에는 상기 댐구조물(24)는 상기 패키지 기판(21)에 상기 회로패턴(22a, 22b)를 형성하는 과정에서 별도의 추가공정 없이 제작될 수 있으며, 상기 패키지 기판(21)은 인쇄회로기판일 수 있다.
도 3은 본 발명의 일 실시형태에 따른 2개의 플립칩 패키지 제작을 위한 인쇄회로기판의 평면도이다.
도 3에 도시된 바와 같이, 반도체칩(31)의 일변이 패키지 기판의 일변에 인접되도록 형성되는 경우에 있어서, 패키지 기판(31)에 2개 패키지에 적절하게 부품들을 실장하기 위한 회로패턴(미도시)과 댐구조물(34)이 형성하고, 2 단위의 반도체칩(35)과 인접부품(36)을 실장한다.
본 실시예와 같이, 2개의 패키지를 한쌍으로 제조하는 경우에는, 인접하도록 배치된 반도체 칩(35)을 둘러싸는 댐구조물(34)은 각 반도체 칩(35)에 대해서는 3개의 변만을 둘러싸도록 제공될 수 있다. 이러한 댐구조물(34)의 배치는 반도체 칩(35) 사이의 공간을 비교적 충분한 간격(d3)으로 제공할 수 있으며, 이 공간을 이용하여 언더필용액을 충전을 위한 니들을 배치할 수 있다. 따라서, 상기 반도체칩(35)과 댐구조물(34)의 간격(d1)을 보다 좁힐 수 있다.
상기 반도체칩(35)과 상기 패키지 기판(31) 사이의 공간에 언더필 용액(미도시)을 충진 및 경화하며, 상기 경화된 결과물을 상기 패키지 기판(31)을 도 3의 점선에 따라 분리한다. 이러한 방법에 의하여 2개의 플립칩 패키지가 제작되는데, 상기 방법을 통하여 2개의 플립칩 패키지를 제작하기 위한 동일 공정을 동시에 수행함으로써 전체적인 플립칩 패키지 제작시간을 단축시킬 수 있다.
상기의 방법에 있어서, 패키지 기판(31)에 실장되는 2개의 반도체칩(35) 사이의 간격(d3)은 언더필을 위한 최소한의 거리가 될 수 있으며, 상기 간격(d3)은 반도체칩(35)과 댐구조물(34)의 간격과 동일할 수도 있다. 따라서, 도3과 같이 2개의 플립칩 패키지 제작에 있어서 상기 반도체칩(35)이 인접하는 일 변에 있어서의 1개 패키지 기판에 대하여 언더필 공정을 위하여 필요한 공간은 플립칩 패키지를 1개 단위로 제작하는 경우보다 더 작을 수 있으므로 추가적인 공간 절약이 생긴다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.
상술한 바와 같이, 본 발명에 의한 플립칩 패키지 및 그 제조방법에 따르면, 패키지 기판에 회로패턴 형성시 더미 패턴으로 반도체 칩이 주위에 댐구조물을 형성함으로써 언더필 용액 충전 공정시 언더필 용액이 흐르는 것을 방지하여 플립칩 패키지의 불량율을 줄일 수 있는 효과가 있으며, 본 발명의 실시를 위하여 추가되는 비용과 시간은 거의 없다.
또한, 본 발명에 따르면, 언더필을 위해 필요한 공간이 감소하여 플립칩 패키지의 소형화에 기여하는 효과가 있다.

Claims (10)

  1. 상면에 소정의 회로패턴이 형성된 패키지 기판;
    상기 회로패턴의 일영역에 접속되도록 상기 패키지 기판 상에 플립칩 본딩된 반도체칩;
    상기 회로패턴의 다른 복수의 영역에 각각 접속되도록, 상기 패키지 기판 상에 실장된 복수의 칩부품;
    상기 반도체칩과 상기 패키지 기판 사이의 공간에 충진되어 경화된 언더필; 및,
    상기 복수의 칩부품으로 상기 언더필이 흐르는 것을 방지하기 위해서, 상기 반도체칩과 접촉하지 않도록 소정 간격 이격되어 상기 반도체 칩의 측면 방향에서 상기 반도체칩을 둘러싸는 형상으로 형성되며, 상기 회로패턴과 동일한 물질로 상기 패키지 기판 상에 형성된 댐구조물
    로 이루어진 플립칩 패키지.
  2. 제1항에 있어서,
    상기 반도체칩은 상기 패키지 기판의 일변에 인접하도록 형성되며, 상기 댐구조물은 상기 반도체칩 중 상기 패키지 기판에 인접한 일 변을 제외한 다른 모든 변을 따라 형성된 것을 특징으로 하는 플립칩 패키지.
  3. 제1항에 있어서,
    상기 댐구조물의 높이는 상기 회로패턴과 거의 동일한 높이를 갖는 것을 특징으로 하는 플립칩 패키지
  4. 제1항에 있어서,
    상기 반도체칩과 상기 댐구조물 사이의 간격은 0.1∼1㎜인 것을 특징으로 하는 플립칩 패키지.
  5. 제1항에 있어서,
    상기 패키지 기판은 인쇄회로기판인 것을 특징으로 하는 플립칩 패키지.
  6. 패키지 기판 상에 소정의 회로패턴을 형성하는 단계;
    상기 패키지 기판 상에 플립칩 본딩이 제공될 영역의 주위를 둘러싸도록 상기 회로패턴과 동일한 물질을 이용하여 댐구조물을 형성하는 단계;
    상기 회로패턴의 일영역에 접속되도록 상기 패키지 기판 상에 반도체칩을 플립칩 본딩하는 단계;
    상기 회로패턴의 다른 복수의 영역에 각각 접속되도록, 상기 패키지 기판 상에 복수의 칩부품을 실장하는 단계; 및
    상기 반도체칩과 상기 패키지 기판 사이의 공간에 언더필을 충진시키고 경화시키는 단계를 포함하며,
    상기 회로패턴을 형성하는 단계와 상기 댐구조물을 형성하는 단계는 동시에 이루어지며, 상기 댐구조물은 상기 반도체칩과 접촉하지 않도록 형성되는 것을 특징으로 하는 플립칩 패키지 제조방법.
  7. 제6항에 있어서,
    상기 패키지 기판 중 플립칩 본딩될 영역은 상기 패키지 기판의 일변에 인접하도록 형성되며, 상기 댐구조물은 상기 반도체칩 중 상기 패키지 기판에 인접한 일 변을 제외한 다른 모든 변을 따라 형성된 것을 특징으로 하는 플립칩 패키지 제조방법.
  8. 제6항에 있어서,
    상기 댐구조물을 형성하는 단계는, 상기 회로패턴을 형성하는 단계와 동시에 수행되는 것을 특징으로 하는 플립칩 패키지 제조방법.
  9. 제6항에 있어서,
    상기 반도체칩과 상기 댐구조물 사이의 간격은 0.1∼1㎜인 것을 특징으로 하는 플립칩 패키지 제조방법.
  10. 제6항에 있어서,
    상기 패키지 기판은 인쇄회로기판인 것을 특징으로 하는 플립칩 패키지 제조방법.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893024B1 (ko) * 2007-08-24 2009-04-15 트리포드 테크놀로지 코포레이션 전자소자의 장착에 사용되는 무공동장착방법
KR101022942B1 (ko) * 2008-11-12 2011-03-16 삼성전기주식회사 흐름 방지용 댐을 구비한 인쇄회로기판 및 그 제조방법
US9551844B2 (en) 2011-01-11 2017-01-24 Hewlett Packard Enterprise Development Lp Passive optical alignment
KR20170041518A (ko) * 2015-10-07 2017-04-17 삼성전자주식회사 반도체 패키지 제조 방법
KR101785729B1 (ko) 2010-11-16 2017-11-06 스태츠 칩팩 피티이. 엘티디. 반도체 소자 및 그 제조 방법
US9917647B2 (en) 2012-01-31 2018-03-13 Hewlett Packard Enterprise Development Lp Combination underfill-dam and electrical-interconnect structure for an opto-electronic engine
US20180358237A1 (en) * 2017-06-09 2018-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10361135B2 (en) 2016-09-12 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor package including landing pads extending at an oblique angle toward a through-hole in the package substrate
US11315879B2 (en) 2019-12-10 2022-04-26 Samsung Electro-Mechanics Co., Ltd. Package substrate and multi-chip package including the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050770A (ja) 1996-08-05 1998-02-20 Hitachi Ltd 半導体装置及びその製造方法
KR20010030703A (ko) * 1998-09-28 2001-04-16 가나이 쓰토무 반도체 패키지 및 그에 있어서의 플립 칩 접합 방법
JP2005086615A (ja) * 2003-09-10 2005-03-31 Tdk Corp 弾性表面波フィルタを備えた高周波モジュール
JP2005093635A (ja) 2003-09-17 2005-04-07 Fuji Electric Device Technology Co Ltd 樹脂封止型半導体装置
JP2005276879A (ja) 2004-03-23 2005-10-06 Sony Corp 半導体装置及びその製造方法
KR20050103222A (ko) * 2003-02-10 2005-10-27 스카이워크스 솔루션즈, 인코포레이티드 반도체 다이 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050770A (ja) 1996-08-05 1998-02-20 Hitachi Ltd 半導体装置及びその製造方法
KR20010030703A (ko) * 1998-09-28 2001-04-16 가나이 쓰토무 반도체 패키지 및 그에 있어서의 플립 칩 접합 방법
KR20050103222A (ko) * 2003-02-10 2005-10-27 스카이워크스 솔루션즈, 인코포레이티드 반도체 다이 패키지
JP2005086615A (ja) * 2003-09-10 2005-03-31 Tdk Corp 弾性表面波フィルタを備えた高周波モジュール
JP2005093635A (ja) 2003-09-17 2005-04-07 Fuji Electric Device Technology Co Ltd 樹脂封止型半導体装置
JP2005276879A (ja) 2004-03-23 2005-10-06 Sony Corp 半導体装置及びその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893024B1 (ko) * 2007-08-24 2009-04-15 트리포드 테크놀로지 코포레이션 전자소자의 장착에 사용되는 무공동장착방법
KR101022942B1 (ko) * 2008-11-12 2011-03-16 삼성전기주식회사 흐름 방지용 댐을 구비한 인쇄회로기판 및 그 제조방법
US8039761B2 (en) 2008-11-12 2011-10-18 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with solder bump on solder pad and flow preventing dam
CN101740538B (zh) * 2008-11-12 2012-05-16 三星电机株式会社 具有防流坝的印刷电路板及其制造方法
US8336201B2 (en) 2008-11-12 2012-12-25 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing printed circuit board having flow preventing dam
KR101785729B1 (ko) 2010-11-16 2017-11-06 스태츠 칩팩 피티이. 엘티디. 반도체 소자 및 그 제조 방법
US9551844B2 (en) 2011-01-11 2017-01-24 Hewlett Packard Enterprise Development Lp Passive optical alignment
US9917647B2 (en) 2012-01-31 2018-03-13 Hewlett Packard Enterprise Development Lp Combination underfill-dam and electrical-interconnect structure for an opto-electronic engine
KR20170041518A (ko) * 2015-10-07 2017-04-17 삼성전자주식회사 반도체 패키지 제조 방법
KR102374107B1 (ko) 2015-10-07 2022-03-14 삼성전자주식회사 반도체 패키지 제조 방법
US10361135B2 (en) 2016-09-12 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor package including landing pads extending at an oblique angle toward a through-hole in the package substrate
US10607905B2 (en) 2016-09-12 2020-03-31 Samsung Electronics Co., Ltd. Package substrate for a semiconductor package having landing pads extending toward a through-hole in a chip mounting region
US20180358237A1 (en) * 2017-06-09 2018-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10586716B2 (en) * 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11164756B2 (en) 2017-06-09 2021-11-02 Advanced Semiconductor Engineering, Inc. Semiconductor device package having continously formed tapered protrusions
US11315879B2 (en) 2019-12-10 2022-04-26 Samsung Electro-Mechanics Co., Ltd. Package substrate and multi-chip package including the same

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