KR20080001398A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 칩의 접착불량을 방지하기 위한 반도체 패키지 및 그 제조 방법이 개시되어 있다. 이들 중 반도체 패키지는 제 1면에 복수개의 범프들이 서로 이격되어 배열된 반도체 칩, 반도체 칩이 부착되는 상부면에 소정 깊이를 갖는 칩 부착영역이 형성되고, 칩 부착영역의 외측에 범프들과 전기적으로 연결되는 본딩패드들이 배열된 베이스 기판, 칩 부착영역 내에 소정 높이로 도포되어 제 1면과 대향하는 반도체 칩의 제 2면을 베이스 기판에 접착시키는 접착제 및 범프들 및 본딩패드들을 연결시켜 반도체 칩과 베이스 기판을 전기적으로 연결시키는 도전성 와이어를 포함한다. 이와 같이 베이스 기판에 소정깊이를 갖는 칩 부착영역을 형성하면, 반도체 칩의 접착불량, 반도체 칩의 비틀림 및 반도체 칩이 기울어지는 것을 방지할 수 있다. 또한, 반도체 패키지의 두께를 줄여 박형화시키거나 반도체 패키지의 베이스 기판에 휨이 발생되는 것을 최소화시킬 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명에 의한 반도체 패키지의 분해 사시도이다.
도 2는 본 발명에 의한 반도체 패키지의 단면도이다.
도 3은 본 발명에 의한 베이스 기판의 단면도이다.
도 4는 칩 부착영역 내에 접착제가 도포된 상태를 나타낸 단도면이다.
도 5a는 본 발명에 의한 베이스 기판에 반도체 칩이 접착된 상태를 나타낸 단면도이다.
도 5b는 도 5a의 A부분을 확대한 확대도이다.
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 칩의 접착(attach)불량을 방지하기 위한 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근의 전자기기의 경량화, 소형화 및 다기능화의 요구에 따라 개발된 패키지들 중 하나가 볼 그리드 어레이(Ball Grid Array; 이하 "BGA"라 한다.) 패키지이 다. 상기 BGA 패키지는 쿼드 플랫 패키지(Quad Flat Package;QFP)에 비하여 기판에 대한 실장 면적이 줄고, 입출력 핀의 수가 많으며, 전기적 특성이 우수하다.
종래 BGA 패키지의 제조 방법은 다음과 같다. 먼저 베이스 기판의 상부면 중앙에 마련된 칩 부착영역에 점성을 갖는 접착제를 소정 두께로 도포한다. 이후, 칩 부착영역에 반도체 칩을 위치시킨 후에 접착제를 개재하여 반도체 칩의 하부면과 베이스 기판의 상부면을 부착시키는 다이 어테치(die attach) 공정을 진행한다.
그리고, 반도체 칩의 상부면에 배열된 범프들과 베이스 기판의 상부면 가장자리에 배열된 본딩 패드들을 도전성 와이어로 연결시켜 반도체 칩과 베이스 기판을 전기적으로 연결시키는 와이어 본딩(wire bonding) 공정을 진행한다.
이어, 베이스 기판의 상부면을 에폭시 몰딩 컴파운드 또는 세라믹 재질로 덮어 반도체 칩 및 와이어를 외부 환경으로부터 보호하는 몰딩(molding)공정을 진행한다.
마지막으로, 베이스 기판의 하부면에 배열되고 비아홀에 의해 본딩 패드들과 전기적으로 연결되는 볼 랜드들 각각에 BGA 패키지의 외부 입출력 단자 역할을 하는 솔더볼을 접속시키는 볼 마운팅 공정을 진행하여 BGA 패키지의 제작을 완료한다.
그러나, 칩 부착영역에 반도체 칩을 접착시키는 다이 어테치 공정에서 반도체 칩이 베이스 기판에 불완전 접착되거나, 반도체 칩이 비틀어지거나 기울어지는 등의 불량이 빈번하게 발생된다.
상기 반도체 칩이 비틀어지거나 기울어지는 불량이 발생될 경우, 본딩 패드 들이 정해진 높이와 정해진 위치에 존재하지 정해진 높이 및 위치를 벗어나게 된다. 그러면, 후속 공정인 와이어 본딩 공정에서 와이어가 끊어지는 와이어 본딩 불량이 발생되며, 이로 인해 반도체 패키지의 제조 공정 시간이 길어져 생산성이 저하되는 문제점이 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 반도체 칩의 접착불량을 방지한 반도체 패키지를 제공한다.
본 발명의 다른 목적은 반도체 칩의 접착불량을 방지한 반도체 패키지의 제조 방법을 제공하는데 있다.
이와 같은 본 발명의 목적을 구현하기 위한 본 발명의 반도체 패키지는 제 1면에 복수개의 범프들이 서로 이격되어 배열된 반도체 칩, 반도체 칩이 부착되는 상부면에 소정 깊이를 갖는 칩 부착영역이 형성되고, 칩 부착영역의 외측에 범프들과 전기적으로 연결되는 본딩패드들이 배열된 베이스 기판, 칩 부착영역 내에 소정 높이로 도포되어 제 1면과 대향하는 반도체 칩의 제 2면을 베이스 기판에 접착시키는 접착제 및 범프들 및 본딩패드들을 연결시켜 반도체 칩과 베이스 기판을 전기적으로 연결시키는 도전성 와이어를 포함한다.
바람직하게, 칩 부착영역의 깊이는 칩 부착영역에 반도체 칩을 접착시켰을 때 칩 부착영역 및 반도체 칩 사이로 새어나온 접착제가 범프들을 덮지 않는 깊이다.
일예로 베이스 기판은 베이스층, 베이스층의 상부에 위치하며 본딩패드들을 포함하는 회로패턴들을 형성하는 제 1금속층, 베이스층의 하부에 위치하며 회로패턴을 형성하는 제 2금속층, 제 1금속층의 상부에 위치하여 제 1금속층을 보호하며 칩 부착영역이 형성되는 제 1솔더 레지스트층 및 제 2금속층의 하부에 위치하여 제 2금속층을 보호하는 제 2솔더 레지스트층을 포함한다.
본 발명의 다른 목적을 구현하기 위한 반도체 패캐지의 제조 방법은 베이스층, 베이스층의 상부 및 하부에 위치하며 본딩패드들을 포함한 회로패턴을 형성하는 제 1 및 제 2금속층, 제 1금속층을 보호하는 제 1솔더 레지스트층 및 제 2금속층을 보호하는 제 2솔더 레지스트층을 포함하는 베이스 기판 중 제 1솔더 레지스트층의 표면을 소정부분을 식각하여 소정 깊이를 갖는 칩 부착영역을 형성하는 단계, 칩 부착영역 내에 점성을 갖는 접착제를 소정 두께로 도포하는 단계, 제 1면에 범프들이 형성된 반도체 칩을 칩 부착영역 내에 위치시키고 접착제를 개재하여 반도체 칩과 베이스 기판을 접착하는 단계 및 반도체 칩의 범프들과 베이스 기판의 본딩 패드들을 도전성 와이어로 연결시켜 반도체 칩과 상기 베이스 기판을 전기적으로 연결시키는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지 및 그 제조 방법을 상세하게 설명한다.
반도체 패키지
실시예 1
도 1은 본 발명에 의한 반도체 패키지의 분해 사시도이고, 도 2는 본 발명에 의한 반도체 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 의한 반도체 패키지(1)는 반도체 칩(10), 베이스 기판(100), 접착제(200), 도전성 와이어(210) 및 외부 접속 단자(220)를 포함한다.
반도체 칩(10)은 평면상에서 보았을 때 제 1면(11), 제 2면(12) 및 제 1면(11)과 제 2면(12)을 연결시키는 4개의 측면(13)을 갖는 사각형상으로 형성된다. 이러한 형상을 갖는 반도체 칩(10)은 순도 높은 실리콘 기판 상에 형성되어 외부에서 입력된 각종 정보를 저장하는 회로부(도시 안됨), 회로부와 전기적으로 연결되고 반도체 칩(10)의 상부면(11)에 배열되는 복수개의 범프(20)들을 포함한다. 도 1에서는 반도체 칩(10)의 폭방향 양쪽에 범프(20)들이 일렬로 배열된 것을 도시하였으나, 반도체 칩(10)의 중앙에 범프(20)들이 일렬 또는 복수개의 열로 배열되거나, 반도체 칩(10)의 4개의 가장자리를 따라 범프(20)들이 배열될 수 있다.
베이스 기판(100)은 회로배선들 및 패드들이 인쇄된 인쇄회로기판으로, 반도체 칩(10)이 실장된다. 베이스 기판(100)은 평면상에서 보았을 때, 상부면(111), 하부면(151) 및 상부면(111)과 하부면(151)을 연결시키는 4개의 측면(105)들을 갖는다. 베이스 기판의 상부면(111) 중앙에는 반도체 칩(10)의 제 2면(12)과 동일한 크기 및 소정 깊이를 갖는 칩 부착영역(112)이 형성된다.
바람직하게, 칩 부착영역(112)의 깊이는 칩 부착영역(112)에 반도체 칩(10)을 접착시켰을 때 칩 부착영역(112)과 반도체 칩(10) 사이로 새어나온 접착제(200) 가 범프(20)들을 덮지 않는 정도의 깊이이다. 가장 바람직한 칩 부착영역(112)의 깊이는 반도체 칩(10) 두께의 1/3이다.
베이스 기판(100)의 상부면(111) 중 칩 부착영역(112)과 소정간격 이격된 칩 부착영역(112)의 외측에는 범프(20)들과 전기적으로 연결되는 본딩패드(122)들이 형성되는데, 본딩패드(122)들은 범프(20)가 형성된 방향으로 배열된다.
베이스 기판(100)의 하부면(151)에는 볼 랜드(152;도 5참조)들이 형성되고, 볼 랜드(152)들은 베이스 기판(100)의 상부면(111)으로부터 하부면(152)까지 관통하는 비아홀(도시 안됨)에 의해 본딩패드(122)들과 전기적으로 연결된다.
도 3은 본 발명에 의한 베이스 기판의 단면도이다.
한편, 베이스 기판(100)을 도 3에 도시된 단면으로 보았을 때, 베이스 기판(100)은 제 1 및 제 2 솔더 레지스트층(110, 150), 제 1및 제 2금속층(120, 140) 및 베이스층(130)을 포함한다.
제 1솔더 레지스트층(110)은 상술한 베이스 기판(100)의 상부면(111)을 포함하며, 중앙에 소정 깊이를 갖는 칩 부착영역(112)이 형성된다. 제 1금속층(120)은 제 1솔더 레지스트층(110)의 하부에 배치되어 제 1솔더 레지스트층(110)에 의해 보호되며, 앞에서 설명한 본딩패드(122)들을 포함한다. 베이스층(130)은 제 1 및 제 2금속층(120,140)을 형성하기 위한 층으로, 제 1금속층(120)의 하부에 배치된다. 제 2금속층(140)은 베이스층(130)의 하부에 배치되고 본딩패드(122)들과 전기적으로 연결되는 볼 랜드(152)들을 포함한다. 마지막으로, 제 2솔더 레지스트(150)는 상술한 베이스 기판(100)의 하부면(151)을 포함하며,제 2금속층(140)의 하부에 배 치되어 제 2금속층(140)을 외부환경으로부터 보호한다.
여기서, 제 1솔더 레지스트층(110) 중 본딩패드(122)와 대응되는 부분에 개구가 형성되어 본딩패드(122)들을 노출시키고(도 1참조), 제 2솔더 레지스트층(150) 중 볼 랜드(152)와 대응되는 부분에 개구가 형성되어 볼 랜드(152)들을 노출시킨다.
바람직하게, 칩 부착영역(112)이 형성되는 제 1솔더 레지스트층(110)의 두께는 제 2솔더 레지스트층(150)의 두께보다 두껍다.
접착제(200)는 점성을 갖는 액체상태로 칩 부착영역(112) 내에 소정 높이로 도포되며, 반도체 칩(10)의 제 2면(12)과 베이스 기판(100)을 접착시킨다. 이때, 접착제(200)가 도포된 칩 부착영역(112) 내에 반도체 칩(10)이 놓여지고, 반도체 칩(10)에 소정의 압력이 가해지면, 압력에 의해 칩 부착영역(112)과 반도체 칩(10) 사이로 액체 형태의 접착제(200)가 밀려나와 반도체 칩(10)의 측면(13)을 감싸게 된다.
한편, 도전성 와이어(210)는 반도체 칩(10)과 베이스 기판(100)을 전기적으로 연결시키는 매개체로 사용된다. 도전성 와이어(210)의 일측단부는 반도체 칩(10)의 제 1면(11)에 형성된 범프(20)에 접속되고, 도전성 와이어(210)의 타측단부는 제 1솔더 레지스트층(110)의 외부로 노출된 본딩패드(122)에 연결된다.
외부 접속 단자(220)들은 바람직하게, 소정 직경을 갖는 솔더볼이며, 솔더볼들은 리플로우 공정에 의해 각각의 볼 랜드(152)에 접속된다.
도 2에 점선으로 도시된 바와 같이 거의 대부분의 반도체 패키지(1)에는 반 도체 칩(10), 도전성 와이어(210) 및 베이스 기판(100)의 상부면(111)을 외부환경으로부터 보호하기 위해서 베이스 기판(100)의 상부면(111)에 이들을 덮는 밀봉부(230)를 형성한다. 밀봉부(230)는 일예로, 에폭시 몰딩 컴파운드에 의해 형성된다.
반도체 패키지의 제조 방법
실시예 2
도 3 내지 5b를 참조하여 반도체 패키지의 제조 방법에 대해 설명하면 다음과 같다.
도 3는 본 발명에 의한 베이스 기판의 단면도이다.
도 2를 참조하면, 사각형상의 베이스층(130)의 상부면에 제 1금속층(120)을 증착하고, 제 1금속층(120)을 패터닝하여 본딩패드(122)들을 포함하는 회로패턴을 형성하고, 베이스층(130)의 하부면에 제 2금속층(140)을 층착하고 제 2금속층(140)을 패터닝하여 볼 랜드(152)들을 포함하는 회로패턴을 형성함과 아울러 제 1금속층(120)과 제 2금속층(140)을 전기적으로 연결시키는 비아홀(도시 안됨)을 형성한다. 이후, 제 1금속층(120)의 상부면에 소정두께를 갖도록 솔더 레지스트 물질을 도포하고 이를 경화시켜 제 1솔더 레지스트층(110)을 형성한다. 이후 제 1솔더 레지스트층(110)의 중앙부분 및 본딩패드(122)에 대응되는 부분을 식각하여 제 1솔더 레지스트층(110)의 중앙부분에는 소정깊이를 갖는 칩 부착영역(112)을 형성하고, 본딩패드(122)와 대응되는 부분은 본딩패드(122)를 노출시키는 개구를 형성한다. 그리고, 제 2금속층(140)의 하부면에 소정두께를 갖도록 솔더 레지스트 물질을 도포하고 이를 경화시켜 제 2솔더 레지스트층(150)을 형성한다. 이후 제 2솔더 레지스트층(150) 중 볼 랜드(150)와 대응되는 부분을 식각하여 개구를 형성함으로써, 베이스 기판(100) 제작을 완료한다.
바람직하게, 제 1솔더 레지스트층(110)의 두께는 제 2솔더 레지스트층(150)의 두께보다 두껍게 형성한다. 또한, 제 1솔더 레지스트층(110)에 형성되는 칩 부착영역(112)의 깊이는 칩 부착영역(112)에 반도체 칩(10)을 접착시켰을 때 칩 부착영역(112)과 반도체 칩(10) 사이로 새어나온 접착제(200)가 범프(20)들을 덮지 않는 정도의 깊이다.
도 4는 칩 부착영역 내에 접착제가 도포된 상태를 나타낸 단도면이다.
도 4를 참조하면, 칩 부착영역(112) 내에 점성을 가지며 액체상태의 접착제(200)를 소정 두께로 도포한다. 이때, 칩 부착영역(112) 내에 접착제(200)를 완전히 채우거나 약단 덜 채울 수 있다.
도 5a는 본 발명에 의한 베이스 기판에 반도체 칩이 접착된 상태를 나타낸 단면도이고, 도 5b는 도 5a의 A부분을 확대한 확대도이다.
상술한 바와 같이 칩 부착영역(112) 내에 접착제(200)가 도포되면, 범프(20)들이 형성되지 않은 반도체 칩(10)의 제 2면(12)이 베이스 기판(100)의 상부면(111)과 마주보도록 칩 부착영역(122) 내에 위치시킨다. 이후, 도 5a를 참조하면, 반도체 칩(10)의 상부에서 반도체 칩(10)을 소정의 압력으로 누르는데, 이때, 반도체 칩(10)이 칩 부착영역(112) 내로 더 이상 들어가지 않을 때까지 반도체 칩(10)을 누른 후 접착제(200)를 경화시켜 베이스 기판(100)의 제 1솔더 레지스트층(110)에 반도체 칩(10)을 부착시킨다.
여기서, 칩 부착영역(112)의 내부에 반도체 칩(10)이 완전히 수납되면 칩 부착영역(112)의 깊이가 반도체 칩(10)의 높이보다 낮기 때문에 도 5a에 도시된 바와 같이 반도체 칩(10)이 칩 부착영역(112)의 외부로 돌출된다. 한편, 반도체 칩(10)이 칩 부착영역(112)에 삽입될 때 반도체 칩(10)에 가해지는 압력에 의해 도 5b에 도시된 바와 같이 칩 부착영역(112)과 반도체 칩(10) 사이로 액체 상태의 접착제(200)가 밀려나와 반도체 칩(10)의 측면(13)을 감싸게 된다.
이와 같이 베이스 기판(100)의 칩 부착영역(112)을 소정의 깊이를 갖는 홈으로 형성할 경우 반도체 칩(10)의 하부면(13)으로부터 측면(13) 소정부부까지 칩 부착영역(112)에 삽입되어 접척제(200)가 반도체 칩(10)의 네 측면(13) 전체를 균일하게 감싼다. 따라서, 칩 부착영역(112)과 반도체 칩(10) 사이로 접착제(200)가 균일하게 새어나오지 않아 칩 부착영역(112)의 외부로 돌출된 반도체 칩(10)의 측면(13)을 접착제(200)가 감싸는 영역보다 칩 부착영역(112)의 외부로 돌출된 반도체 칩(10)의 측면(13)을 접착제(200)가 감싸지 않은 영역이 더 많더라도 반도체 칩(10)의 접착불량이 발생되지 않는다.
또한, 베이스 기판(100)에 소정 깊이를 갖는 칩 부착영역(112)을 형성하면, 칩 부착영역(112)의 내측벽이 반도체 칩(10)이 비틀어지는 것을 방지하고, 반도체 칩(10)의 전면적에 걸쳐 반도체 칩(10)이 칩 부착영역(112) 내로 들어가지 않을 때까지 반도체 칩(10)을 가압하기 때문에 반도체 칩(10)이 기울어지는 것을 방지할 수 있다.
이후의 공정은 도 2를 참조하여 설명하기로 한다.
반도체 칩(10)이 접착제(200)에 의해 베이스 기판(100)에 부착되면, 도 2에 도시된 바와 같이 반도체 칩(10)의 범프(20)들과 베이스 기판(100)의 본딩 패드(122)들을 도전성 와이어(210)로 연결시킨다. 이때, 도전성 와이어(210)의 일측단부는 반도체 칩(10)의 범프(20)에 접속되고, 도전성 와이어(210)의 타측단부는 본딩패드(122)에 연결된다. 그러면, 도전성 와이어(210)에 의해 반도체 칩(10)과 베이스 기판(100)이 전기적으로 도통된다.
이후, 베이스 기판(100)의 제 2솔더 레지스트층(150)의 외부로 노출된 볼 랜드(152) 각각에 외부 접속 단자(200)로 사용되는 솔더볼들이 위치하고, 리플로우 공정을 진행하여 솔더볼을 볼 랜드(152)에 접속시킨다.
한편, 반도체 칩(10) 및 도전성 와이어(210)를 외부환경으로부터 보호하는 반도체 패키지(1)를 제작할 경우 도전성 와이어(210)를 이용하여 범프(20)와 본딩패드(122)를 연결한 후에 에폭시 수지 또는 세라믹 등과 같은 물질을 이용하여 몰딩공정을 진행한다. 그러면, 도 2에 점선으로 도시한 바와 같이 베이스 기판(100)의 상부면(111)에 반도체 칩(10) 및 도전성 와이어(210)를 외부환경으로부터 보호하기 위한 밀봉부(230)가 형성된다.
상술한 바와 같이 소정 깊이를 갖는 칩 부착영역(112)을 베이스 기판(100)에 형성하면, 칩 부착영역(112)의 깊이만큼 도 2에 도시된 반도체 패키지(1)의 크기를 줄일 수 있다. 그리고, 반도체 패키지(1)의 높이를 종래와 동일한 높이로 형성할 경우에는 밀봉부(230)의 두께가 종래에 비해 두꺼우므로 밀봉부(230)와 베이스 기판(100) 및 반도체 칩(10)의 열팽창 계수의 차이로 인해 베이스 기판(100)이 휘어지는 것을 최소화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 베이스 기판에 소정깊이를 갖는 칩 부착영역을 형성하면, 반도체 칩의 접착불량, 반도체 칩의 비틀림 및 반도체 칩이 기울어지는 것을 방지할 수 있다.
또한, 반도체 패키지의 두께를 줄여 박형화시키거나 반도체 패키지의 베이스 기판에 휨이 발생되는 것을 최소화시킬 수 있다.

Claims (8)

  1. 제 1면에 복수개의 범프들이 서로 이격되어 배열된 반도체 칩;
    상기 반도체 칩이 부착되는 상부면에 소정 깊이를 갖는 칩 부착영역이 형성되고, 상기 칩 부착영역의 외측에 상기 범프들과 전기적으로 연결되는 본딩패드들이 배열된 베이스 기판;
    상기 칩 부착영역 내에 소정 높이로 도포되어 상기 제 1면과 대향하는 상기 반도체 칩의 제 2면과 상기 베이스 기판을 접착시키는 접착제; 및
    상기 범프들 및 본딩패드들을 연결시켜 상기 반도체 칩과 상기 베이스 기판을 전기적으로 연결시키는 도전성 와이어를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 칩 부착영역의 깊이는 상기 칩 부착영역에 상기 반도체 칩을 접착시켰을 때 상기 칩 부착영역 및 상기 반도체 칩 사이로 새어나온 상기 접착제가 상기 범프들을 덮지 않는 깊이인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 칩 부착영역의 깊이는 상기 반도체 칩 두께의 1/3인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 베이스 기판은 베이스 층, 상기 베이스 층의 상부에 위치하며 상기 본딩패드들을 포함하는 회로패턴들을 형성하는 제 1금속층, 상기 베이스층의 하부에 위치하며 볼 랜드를 포함하는 회로패턴을 형성하는 제 2금속층, 상기 제 1금속층을 보호하기 위해 상기 제 1금속층의 상부에 위치하며 소정부분에 상기 칩 부착영역이 형성된 제 1솔더 레지스트층 및 상기 제 2금속층의 하부에 위치하여 상기 제 2금속층을 보호하는 제 2솔더 레지스트층을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1솔더 레지스트층의 두께는 상기 제 2솔더 레지스트층의 두께보다 두꺼우며, 상기 칩 부착영역은 평면상에서 보았을 때 상기 제 1솔더 레지스트층의 중앙부분에 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 베이스층, 상기 베이스층의 상부 및 하부에 위치하며 본딩패드들을 포함한 회로패턴을 형성하는 제 1 및 제 2금속층, 상기 제 1금속층을 보호하는 제 1솔더 레지스트층 및 상기 제 2금속층을 보호하는 제 2솔더 레지스트층을 포함하는 베이스 기판 중 상기 제 1솔더 레지스트층의 표면의 소정부분을 식각하여 소정 깊이를 갖는 칩 부착영역을 형성하는 단계;
    상기 칩 부착영역 내에 점성을 갖는 접착제를 소정 두께로 도포하는 단계;
    제 1면에 범프들이 형성된 반도체 칩을 상기 칩 부착영역 내에 위치시켜 상기 접착제를 개재하여 상기 반도체 칩과 상기 베이스 기판을 접착하는 단계;
    상기 반도체 칩의 범프들과 상기 베이스 기판의 본딩 패드들을 도전성 와이어로 연결시켜 상기 반도체 칩과 상기 베이스 기판을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 칩 부착영역은 평면상에서 보았을 때 상기 베이스 기판의 중앙부분에 형성되고, 상기 칩 부착영역의 깊이는 상기 칩 부착영역에 상기 반도체 칩을 접착시켰을 때 상기 칩 부착영역칩 부착영역칩 부착영역로 새어나온 상기 접착제가 상기 범프들을 덮지 않는 깊이인 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 제 1솔더 레지스트층의 두께는 상기 제 2솔더 레지스트층의 두께보다 두꺼운 것을 특징으로 하는 반도체 패키지.
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