KR101785729B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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라젠드라 디. 펜세
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스태츠 칩팩 피티이. 엘티디.
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

반도체 소자는 다이 활성 표면위에 형성된 다수 범프 또는 상호접속 구조체를 구비한 반도체 다이를 갖는다. 상기 범프는 전도성 필라 및 그 위에 형성된 범프와 같은 가용성부 및 비-가용성부를 가질 수 있다. 상호접속 사이트를 구비한 다수 전도성 트레이스가 기판 위에 형성된다. 범프는 상호접속 사이트보다 넓다. 마스킹층이 상호접속 사이트로부터 떨어진 기판 영역 위에 형성된다. 범프는 압력 또는 리플로우 온도하에서 상호접속 사이트에 본딩되어 범프가 상호접속 사이트의 정상면 및 측면을 커버한다. 봉지재가 다이 및 기판 사이의 범프 주위에 증착된다. 마스킹층이 댐을 형성하여 봉지재가 반도체 다이를 넘어 연장되는 것을 차단한다. 돌기가 상호접속 사이트 또는 범프 위에 형성될 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING FLIPCHIP INTERCONNECT STRUCTURE}
본 발명은 일반적으로 반도체 소자, 특히 반도체 소자 및 플립칩(flipchip) 상호 접속 구조체를 형성하는 방법에 관한 것이다.
반도체 소자는 현대의 전자 제품에서 일반적으로 사용된다. 이러한 반도체 소자는 전기 부품의 숫자 및 밀도에서 가변적이다. 개별 반도체 소자는 일반적으로 전기 부품, 즉, 발광 다이오드(LED), 소형 신호 트랜지스터, 래지스터, 캐패시터, 인덕터 및 MOS 전계 효과 트랜지스터(MOSFET) 중의 한 형태를 포함한다. 또한, 집적 반도체 소자는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 이와 같은 집적 반도체 소자의 예로서 마이크로콘트롤러, 마이크로프로세서, 차지드-접속 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.
상기 반도체 소자는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 태양광의 전기로의 변환 및 텔레비젼 디스플레이를 위한 비쥬얼 프로젝션 형성 등과 같은 넓은 범위의 기능들을 수행한다. 게다가, 엔터테인먼트, 통신, 동력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야를 비롯한 군사 응용, 항공, 자동차, 산업 제어기 및 사무용 기기에서도 사용된다.
반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해서 그것의 전기 전도성을 배가시킨다. 도핑은 불순물을 반도체 재료에 도입시키어 반도체 소자의 전도성을 배가 또는 제어한다.
반도체 소자는 액티브 및 패시브 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 액티브 구조체는 전류의 흐름을 제어한다. 도핑 그리고 전계 효과 또는 베이스 전류의 레벨을 변화시킴으로써 트랜지스터는 전류 흐름을 촉진 또는 제한하게 된다. 레지스터, 캐패시터 및 인덕터를 포함하는 패시브 구조체는 다양한 전기적 기능들을 수행하는데 필요한 전압과 전류 사이의 상호 관계를 만들어 낸다. 상기 액티브 및 패시브 구조체들은 전기적으로 연결되어 회로를 형성하고 이것이 반도체 소자가 고속의 계산 및 다른 유용한 기능들을 수행할 수 있게 한다.
반도체 소자는 일반적으로 두 개의 복합 제조 공정, 즉, 각각이 잠재적으로 수백개 이상의 단계들이 관여되는 프론트-엔드(front-end) 공정 및 백-엔드(back-end) 공정을 사용하여 제조된다. 상기 프론트-엔드의 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성하는 것을 포함하고, 각 다이는 기본적으로 동일하며 액티브 및 패시브 부품들을 전기적으로 연결하여 형성되는 회로를 포함한다. 상기 백-엔드 제조는 최종 웨이퍼로부터 각 다이를 싱귤래이팅(singulating)하고, 그리고 구조적 지지와 환경적 분리를 제공하기 위해 상기 다이를 패키징하는 것을 포함한다.
이러한 반도체 제조의 한 가지 목적은 보다 소형의 반도체 소자를 제조하는 것이다. 소형의 반도체 소자는 적은 전력을 소모하고, 높은 성능을 가지며, 효율적으로 제조될 수 있다. 또한, 소형의 반도체 소자는 소형의 풋프린트(footprint)를 갖는데 이것은 소형의 최종 제품에 바람직하다. 소형의 다이 크기는 소형의 고밀도 액티브 및 패시브 부품들을 구비한 다이를 초래하는 프론트-엔드 공정의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 재료 패키징에서의 개선에 의해 보다 소형 풋프린트를 구비한 반도체 소자 패키지를 초래할 수 있다.
반도체 다이와 기판 사이의 플립칩 상호접속은 전기 패키지 조립체에 일반적으로 사용된다. 가장 일반적인 형태에서, 반도체 다이상의 상호접속 범프는, 일반적으로 리플로우(reflow) 공정을 사용하여 범프 재료를 용융시키는 것에 의해 기판 위에 형성된 패드에 금속학적으로 조인된다. 상기 범프 재료의 리플로우가 비록 강한 접속을 제공하지만, 리플로우 및 응고 공정 동안에 브릿징(bridging) 위험, 즉 인접한 접속들 간의 쇼팅(shorting)때문에 상호접속의 피치(pitch)를 감소시키는 것이 어렵다. 다른 접근에서, 특수한 필름 또는 페이스트를 이용하여 부착이 이루어지는데, 그것에 의해 레진의 수축력과 함께 페이스트 또는 필름의 전도성 입자가 전기적 접속에 영향을 미친다. 특수한 필름 접근법은 상호 접속 피치를 감소시키지만, 초과 시간 동안 특수한 상호 접속의 품질저하에 대한 민감성 때문에 장기간의 신뢰성이 제한되는 어려움이 있다.
도 1은 PCB 표면에 장착된 상이한 형태의 패키지를 구비한 PCB를 도시한 도면.
도 2a-2c는 PCB에 장착된 반도체 패키지의 다른 상세 사항을 도시한 도면.
도 3a-3h는 기판상의 전도성 트레이스에의 본딩을 위해 반도체 다이 위에 형성된 다양한 상호접속 구조체를 도시한 도면.
도 4a-4g는 전도성 트레이스에 본딩된 반도체 다이와 접속된 상호접속 구조체를 도시한 도면.
도 5a-5d는 전도성 트레이스에 접속된 웨지(wedge) 모양의 상호접속 구조체를 구비한 반도체 다이를 도시한 도면.
도 6a-6d는 전도성 트레이스에 접속된 반도체 다이 및 상호접속 구조체의 다른 실시예를 도시한 도면.
도 7a-7c는 전도성 트레이스에 접속된 스텝 범프 및 스터드(stud) 범프를 도시한 도면.
도 8a-8b는 전도성 비아를 구비한 전도성 트레이스를 도시한 도면.
도 9a-9c는 반도체 다이와 기판 사이의 몰드 언더필을 도시한 도면.
도 10은 반도체 다이와 기판 사이의 또 다른 몰드 언더필을 도시한 도면.
도 11은 몰드 언더필 후의 반도체 다이와 기판을 도시한 도면.
도 12a-12g는 오픈 솔더 레지스트레이션을 구비한 전도성 트레이스의 다양한 배열을 도시한 도면.
도 13a-13b는 전도성 트레이스 사이에 패치를 구비한 오픈 솔더 레지스트레이션을 도시한 도면.
도 14는 몰드 언더필중에 봉지재를 제한하기 위한 마스킹 층 댐을 구비한 POP를 도시한 도면.
미세 피치 적용에서 반도체 다이 및 기판 사이에 신뢰성 있고 강한 상호 접속 조인트를 형성할 필요성이 존재한다. 따라서, 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 그 방법은 반도체 다이의 활성 표면상에 형성된 다수의 범프를 갖는 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 상기 범프보다 협소한 상호접속 사이트를 구비한 다수의 전도성 트레이스를 상기 기판 위에 형성하는 단계; 상기 상호접속 사이트로부터 떨어진 기판의 영역 위에 마스킹층을 형성하는 단계; 상기 범프가 상기 상호접속 사이트의 정상면 및 측면을 커버하도록 상기 범프를 상기 상호접속 사이트에 본딩시키는 단계; 및 상기 반도체 다이와 기판 사이의 범프 주변에 봉지재를 증착시키는 단계를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 그 방법은 반도체 다이의 표면상에 형성된 다수의 상호접속 구조체를 갖는 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 상기 상호접속 구조체보다 협소한 상호접속 사이트를 구비한 다수의 전도성 트레이스를 상기 기판 위에 형성하는 단계; 상기 상호접속 구조체가 상기 상호접속 사이트의 정상면 및 측면을 커버하도록 마스크 개구없이 상기 상호접속 구조체를 상호접속 사이트에 본딩시키는 단계; 및 상기 반도체 다이와 기판 사이의 상호접속 구조체 주변에 봉지재를 증착시키는 단계를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 그 방법은, 반도체 다이의 표면상에 형성된 다수의 상호접속 구조체를 갖는 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 상기 상호접속 구조체보다 협소한 상호접속 사이트를 구비한 다수의 전도성 트레이스를 상기 기판 위에 형성하는 단계; 및 상기 상호접속 구조체가 상기 상호접속 사이트의 정상면 및 측면을 커버하도록 마스크 개구없이 상기 상호접속 구조체를 상호접속 사이트에 본딩시키는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자에 관한 것으로서, 그 소자는 반도체 다이의 표면상에 형성된 다수의 상호접속 구조체를 갖는 반도체 다이; 기판; 상기 상호접속 구조체보다 협소한 상호접속 사이트를 상기 기판 위에 구비하되, 상기 상호접속 구조체가 상기 상호접속 사이트의 정상면 및 측면을 커버하도록 상기 상호접속 구조체가 상호접속 사이트에 본딩된 다수의 전도성 트레이스; 및 상기 반도체 다이와 기판 사이의 상호접속 구조체의 주변에 증착된 봉지재;를 포함한다.
본 발명은 비슷한 참조 번호가 동일 또는 유사한 요소를 나타내는 도면을 참조하여 다음 설명의 하나 이상의 실시예에서 기술된다. 비록 본 발명이 본 발명의 목적을 달성하기 위한 최선의 모드 관점에서 기술되지만, 당업자는 그것이 첨부된 청구범위에 의해 한정되는 본 발명의 정신 및 범위와 다음의 상세한 설명 및 도면에 의해 지지되는 균등범위에 포함될 수 있는 치환, 변형 및 균등물을 커버하려는 의도라는 것을 이해할 것이다.
반도체 소자는 일반적으로 두 개 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수의 다이를 형성시키는 것을 포함한다. 웨이퍼 상의 각 다이는 액티브 및 패시브 전기 부품들을 포함하는데, 그것들은 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 액티브 액티브 전기 부품은 전류 흐름을 제어할 수 있는 능력을 갖는다. 캐패시터, 인덕터, 레지스터 및 트랜스포머와 같은 패시브 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 형성한다.
액티브 및 패시브 부품들은 도핑, 증착, 포토리소그래피(photolithography), 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼 표면상에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술에 의해 반도체 재료 안에 불순물을 도입시킨다. 도핑 공정은 액티브 소자에서 반도체 재료의 전기 전도성을 변형시키고, 반도체 재료를 절연체 또는 도체로 변형시키거나, 또는 전기장 또는 베이스 전류에 반응하여 반도체 재료 전도성을 극적으로 변화시킨다. 트랜지스터는, 전기장 또는 베이스 전류의 인가에 따라서 트랜지스터가 전류 흐름을 촉진 또는 제한할 수 있도록 하는데 필요한 것으로 배열된 도핑의 다양한 정도 및 형태의 영역들을 포함한다.
액티브 및 패시브 부품들은 상이한 전기적 특성들을 갖는 재료층들에 의해 형성된다. 상기 층들은 증착되는 재료의 형태에 의해 부분적으로 결정된 다양한 증착 기술에의해 형성될 수 있다. 예를 들면, 박막 증착은 화학적 증착(CVD), 물리적 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함한다. 각 층은 일반적으로 패턴화되어 액티브 부품, 패시브 부품 및 그들 사이의 전기적 접속부의 부분들을 형성한다.
상기 층들은, 패턴화되는 층위에 광 민감 재료, 즉, 포토레지스트를 증착시키는 것을 포함하는 포토리소그래피를 이용하여 패턴화된다. 하나의 패턴이 빛을 이용하여 포토마스크로부터 포토레지스트로 이동한다. 빛을 접한 포토레지스트 패턴의 부분은 용매를 이용하여 제거되고 패턴화되는 하부층이 노출된다. 포토레지스트의 나머지 부분은 제거되어 뒤에 패턴화된 층을 남겨둔다. 또한, 재료의 일부 형태는 무전해 및 전해 도금과 같은 기술을 이용하는 앞선 증착/에칭 공정에 의해 형성된 영역 또는 보이드(voids)로 재료를 직접 증착시키는 것에 의해 패턴화된다.
이미 존재하는 패턴상에 재료의 박막 필름을 증착시키는 것은 하부 패턴을 악화시키고 비-균일 플랫면을 형성시킬 수 있다. 균일 플랫면이 보다 소형의 밀한 패킹된 액티브 및 패시브 부품들을 만들기 위해서 요구된다. 평탄화는 웨이퍼 표면에서 재료를 제거하고 균일한 플랫면을 생성하는데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼 표면을 폴리싱하는 공정을 포함한다. 폴리싱중에 마모재 및 부식 화학재가 웨이퍼 표면에 첨가된다. 화학재의 마모 및 부식 작용의 조합된 기계적 작용은 어떤 불규칙한 형태도 제거하여 균일한 플랫면을 만든다.
백-엔드 제조는 최종 웨이퍼를 개별 다이로 컷팅 및 싱귤래이팅한 후에 구조적 지지 및 환경적 분리를 위해 상기 다이를 패키징하는 것을 말한다. 다이를 싱귤레이트하기 위해서 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비-기능 영역을 따라서 줄이 그어지고 브로큰된다. 웨이퍼는 레이저 컷팅 공구 또는 톱날을 이용하여 싱귤레이트된다. 싱귤레이션 후에 각각의 다이들은 다른 시스템 부품들과의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드가 이어서 패키지내의 접촉 패드에 접속된다. 전기적 접속은 솔더 범프, 스터드 범프, 전도 페이스트 또는 와이어본드로 이루어질 수 있다. 봉지재 또는 다른 몰딩 재료가 패키지 위에 증착되어 물리적 지지 및 전기적 분리를 제공한다. 최종 패키지는 이어서 전기 시스템 안에 삽입되고, 반도체 소자의 기능이 다른 시스템 부품에 이용가능하게 발휘된다.
도 1은 그것의 표면상에 장착된 다수 반도체 패키지를 구비한 칩 캐리어 기판 또는 프린트 회로보드(PCB, 52)를 갖는 전자 소자(50)를 도시하고 있다. 전자 소자(50)는 적용에 따라서 한 형태의 반도체 패키지 또는 멀티플 형태의 반도체 패키지를 가질 수 있다. 그리고, 반도체 패키지의 상이한 형태들이 도 1에 도시되어 있다.
상기 전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 또한, 상기 전자 소자(50)는 보다 큰 시스템의 하부 부품일 수 있다. 예를 들면, 핸드폰, 개인용 디지털 어시스턴트(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 부분일 수 있다. 또한, 상기 전자 소자(50)는 컴퓨터에 삽입될 수 있는 그래픽 카드, 네트워크 인터페이스 카드 또는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 특정 용도 직접 회로(ASIC), 로직 회로, 아날로그 회로, RF회로, 개별 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다. 이들 제품들이 시장에 의해 수용되기 위해서는 소형화 및 중량 감소가 필수적이다. 반도체 소자들 사이의 거리는 보다 높은 집적을 위해 감소되어야 한다.
도 1에서, PCB(52)는 PCB상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 증착 공정을 이용하여 PCB(52)의 표면 위에 또는 PCB층들 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 부품들 그리고 다른 외부 시스템 부품들 사이에 전기적 통신을 제공한다. 트레이스(54)는 또한 반도체 패키지 각각에 전력 및 접지 접속을 제공한다.
일부 실시예에서, 반도체 소자는 두 가지의 패키징 레벨을 갖는다. 제1레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착시키는 기술이다. 그리고, 제2레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 소자는 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제1레벨 패키징만을 가질 수 있다.
도시의 목적으로, 와이어 본드 패키지(56) 및 플립칩(58)을 포함하는 제1레벨 패키징의 여러 형태들이 PCB(52)상에 도시되어 있다. 추가적으로, 볼 그리드 어레이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어레이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드(quad) 플랫 넌-리디드 패키지(QFN)(70) 및 쿼드 플랫 패키지(72)를 포함하는 제2레벨 패키징의 여러 형태가 PCB(52)상에 장착된 것으로 도시되었다. 시스템 요건에 따라서, 다른 전자 부품뿐 아니라 제1 및 제2레벨 패키징 형태의 어떤 조합으로 구성된 반도체 패키지의 어떤 조합이라도 PCB(52)에 연결될 수 있다. 일부 실시예에서, 전자 소자(50)는 싱글 부착 반도체 패키지를 포함하지만 다른 실시예는 멀티플 상호접속 패키지를 요구한다. 싱글 기판 위에 하나 이상의 반도체 패키지를 조합시킴으로써, 제조자는 전자 소자 및 시스템안에 기-제조된 부품들을 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 갖기 때문에, 전자 소자는 보다 싼 부품과 간소화된 제조 공정을 이용하여 제조될 수 있다. 결과적으로 소자들은 고장이 적으며 제조하는데 저렴하여 소비자에게 낮은 비용을 초래한다.
도 2a-2c는 예시적인 반도체 패키지를 도시하고 있다. 도 2a는 PCB(52)상에 장착된 DIP(64)의 다른 상세 사항을 도시하고 있다. 반도체 다이(74)는 그 안에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브 영역을 포함하고, 다이의 전기적 디자인에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 반도체 다이(74)내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 레지스터 및 다른 회로 부재들을 포함한다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 전도성 재료로 구성된 하나 이상의 층이고, 반도체 다이(74)내에 형성된 회로 부재와 전기적으로 접속된다. DIP(64)의 조립 동안에, 반도체 다이(74)는 금-은 공정층 또는 열 에폭시 또는 에폭시 수지와 같은 부착재를 이용하여 중간 캐리어(78)에 부착된다. 패키지 몸체는 폴리머 또는 세라믹과 같은 절연 패키징 재료를 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74) 및 PCB(52) 사이에 전기적 접속을 제공한다. 습분(moisture)과 입자들의 패키지로의 침투를 방지하고 반도체 다이(74) 또는 본드 와이어(82)의 오염을 방지하는 것에 의한 환경적 보호를 위해서 패키지 위에 봉지재(encapsulant, 84)가 증착된다.
도 2b는 PCB(52)상에 장착된 BCC(62)의 다른 상세 사항을 도시하고 있다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 부착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 본드 와이어(94)는 접촉 패드(96,98) 사이에 제1레벨 패키징 상호접속을 제공한다. 몰딩 화합물 또는 봉지재(100)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(88) 및 본드 와이어(94) 위에 증착된다. 접촉 패드(102)가 전해 도금 또는 무전해 도금과 같은 적절한 금속 증착 공정을 이용하여 산화 방지를 위해 PCB(52)의 표면 위에 형성된다. 접촉 패드(102)는 PCB(52)의 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 2c에서, 반도체 다이(58)는 플립 칩 형태 제1레벨 패키징을 구비한 상태로 중간 캐리어(106)에 하향으로 접하면서 장착된다. 반도체 다이(58)의 액티브 영역(108)은 다이의 전기적 디자인에 따라서 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함한다. 예를 들면, 상기 회로는 액티브 영역(108) 내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해서 캐리어(06)에 전기적으로 그리고 기계적으로 접속된다.
BGA(60)가 범프(112)를 이용하여 BGA 형태 제 2 레벨 패키징을 구비한 상태로 PCB(52)에 전기적으로 그리고 기계적으로 접속된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해서 PCB(52)의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(58) 및 캐리어(106) 위에 증착된다. 플립 칩 반도체 소자는 신호 전파 거리 감축, 보다 낮은 캐패시턴스(capacitance) 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58)상의 액티브 소자로부터 PCB(52)상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 하나의 실시예에서, 반도체 다이(58)는 중간 개리어(106) 없이 플립 칩 형태 제1레벨 패키징을 이용하여 PCB(52)에 기계적 및 전기적으로 직접 접속될 수 있다.
도 3a는 실리콘, 게르마늄, 비화 갈늄, 인화 인듐 또는 탄화 실리콘과 같은 구조적 지지를 위한 베이스 기판 재료(122)를 구비한 반도체 웨이퍼(120)를 도시하고 있다. 전술한 바와 같은 쏘우 스트리트(126)에 의해 분리된 다수 반도체 다이 또는 부품들(124)이 웨이퍼(120)상에 형성된다.
도 3b는 반도체 웨이퍼(120) 일부의 단면을 도시하고 있다. 각 반도체 다이(124)는 후방 표면(128)과, 다이의 전기적 디자인 또는 기능에 따라서 기계적 및 전기적으로 상호 접속되고 다이 내에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로 구현된 아날로그 및 디지털 회로들을 포함하는 액티브 표면(130)을 갖는다. 예를 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(130) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 신호 부재들을 포함할 수 있다. 반도체 다이(124)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 하나의 실시예에서, 반도체 다이(124)는 플립 칩 형태 반도체 다이이다.
전기 전도층(132)이 PVD, CVD, 전해 도금, 무전해 도금 공정 또는 다른 적절한 금속 증착 공정을 이용하여 액티브 표면(130)상에 형성된다. 전도층(132)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 전도 재료의 하나 이상의 층일 수 있다. 전도층(132)은 액티브 표면(130)상의 회로에 전기적으로 접속된 접촉 패드로서 작용한다.
도 3c는 접촉 패드(132) 상에 형성된 상호 접속 구조체를 구비한 반도체 웨이퍼(120)의 일부를 도시하고 있다. 전기적 전도 범프 재료(134)가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 접촉 패드(132)상에 증착된다. 상기 범프 재료(134)는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료(134)는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료(134)는 일반적으로 유순하고 약 250g의 수직 부하와 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(134)는 적절한 부착 또는 본딩 공정을 이용하여 접촉 패드(132)에 본딩 된다. 예를 들면, 범프 재료(134)는 접촉 패드(132)에 압착 본딩될 수 있다. 범프 재료(134)는 또한 도 3d에 도시된 바와 같이, 구형 볼 또는 범프(136)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하여 리플로우시킬 수 있다. 일부 응용에서, 범프(136)는 두 번 리플로우되어 접촉 패드(132)에의 전기적 접촉을 개선시킨다. 범프(136)는 접촉 패드(132)상에 형성될 수 있는 상호 접속 구조체의 한 형태를 나타낸다. 상기 상호 접속 구조체는 스터드 범프, 마이크로 범프 또는 다른 전기적 접속체를 사용할 수 있다.
도 3e는 비가용성 또는 비붕괴성부(140) 및 가용성 또는 붕괴성부(142)를 포함하는 복합 범프(138)로서 접촉 패드(132) 위에 형성된 상호 접속 구조체의 다른 하나의 실시예를 도시하고 있다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대한 범프(138)에 대해 정의 된다. 비가용성부(140)는 Au, Cu, Ni, 고-리드 솔더(high-lead solder) 또는 납-주석 합금일 수 있다. 가용성부(142)는 Sn, 리드-프리(lead-free) 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-인듐(In) 합금, 공정 솔더(eutectic solder), Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 하나의 실시예에서, 100㎛의 접촉 패드(132) 폭 또는 직경이 주어지는 경우에, 비가용성부(140)는 높이 약 45㎛, 그리고 가용성부(142)는 높이 약 35㎛가 된다.
도 3f는 전도성 필라(146)위의 범프(144)로서 접촉 패드(132)위에 형성된 상호 접속 구조체에 대한 다른 하나의 실시예를 도시하고 있다. 범프(144)는 가용성 또는 붕괴성이고 전도성 필라(146)는 비가용성 또는 비붕괴성이다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우(reflow) 조건에 대하여 정의된다. 범프(144)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 전도성 필라(146)는 Au, Cu, Ni, 고-리드 솔더 또는 납-주석 합금일 수 있다. 하나의 실시예에서, 전도성 필라(146)는 Cu 필라이고 범프(144)는 솔더 캡이다. 접촉 패드(132)의 폭 또는 직경이 100㎛로 주어진 경우에, 전도성 필라(146) 높이는 약45㎛이고 범프(144) 높이는 약 35㎛이다.
도 3g는 돌기(150)를 구비한 범프 재료(148)로서 접촉 패드(132)위에 형성된 상호 접속 구조체의 다른 실시예를 도시하고 있다. 범프 재료(148)는 범프 재료(134)와 비슷하게, 낮은 인장 강도와 파손에 대한 높은 신장율을 구비하고, 연성이고 리플로우 조건하에서 변형가능하다. 돌기(150)는 도금 마무리 표면으로 형성되고 도시의 목적으로 도면에서 확대되어 있다. 돌기(150)의 크기는 또한 일반적으로 1-25㎛이다. 돌기는 또한 범프(136), 복합 범프(138) 및 범프(144)상에 형성될 수 있다.
도 3h에서, 반도체 웨이퍼(120)는 쏘우 블래이드(saw blade) 또는 레이저 컷팅 공구(152)를 이용하여 쏘우 스트리트(126)를 따라서 개별적인 반도체 다이(124)로 싱귤레이트된다.
도 4a는 전도성 트레이스(156)를 구비한 기판 또는 PCB(154)를 도시하고 있다. 이때, 기판(154)은 싱글 사이드 FR5 라미네이트 또는 2-사이드 BT-수지 라미네이트일 수 있다. 또한, 도 12a-12g를 참조하면, 반도체 다이(124)는 범프 재료(134)가 전도성 트레이스(156)의 상호 접속 사이트와 나란하게 정렬되도록 위치되어 있다. 또한, 범프 재료(134)는 기판(154)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란하게 배열될 수 있다. 범프 재료(134)는 전도성 트레이스(156)보다 넓다. 하나의 실시예에서, 범프 재료(134)는 80㎛ 폭을 갖고 전도성 트레이스 또는 패드(156)는 150㎛의 범프 피치에 대해서 35㎛의 폭을 갖는다. 압력 또는 힘(F)이 반도체 다이(124)의 후방 표면(128)에 인가되어 범프 재료(134)를 전도성 트레이스(156)로 압착한다. 힘(F)은 고온 상태에서 인가될 수 있다. 범프 재료(134)의 컴플라이언트한(compliant) 성질로 인해서 범프 재료는 범프-온-리드(BOL)로 참조되는 바와 같이, 전도성 트레이스(156)의 정상면(top) 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(134)가 약 250g의 수직 하중에 해당하는 힘(F) 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪게 하고, 도 4b에 도시된 바와 같이, 전도성 트레이스의 정상면 또는 측면을 커버하게 한다. 범프 재료(134)는 또한 범프 재료를 전도성 트레이스와 물리적으로 접촉시키고 범프 재료를 리플로우 온도하에서 리플로우시키는 것에 의해 전도성 트레이스(156)와 금속학적으로 연결될 수 있다. 전도성 트레이스(156)를 범프 재료(134)보다 협소하게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(156)는 전도성 트레이스 주변의 범프 재료(134)를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차를 갖는 동일 평면성을 유지하고 균일한 -z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스(156) 주위의 범프 재료(134)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이의 시프팅 또는 다이의 플로팅을 방지한다.
도 4c는 반도체 다이(124)의 접촉 패드(132) 위에 형성된 범프(136)를 도시하고 있다. 반도체 다이(124)는 범프(136)가 전도성 트레이스(156)상의 상호 접속 사이트와 나란하게 되도록 위치된다. 또한, 범프(136)는 기판(154)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프(136)는 전도성 트레이스(156)보다 넓다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 범프(136)를 전도성 트레이스(156)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(136)의 컴플라이언트한 성질로 인해서 범프는 전도성 트레이스(156)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(136)가 플라스틱 변형을 겪게 하고 전도성 트레이스(156)의 정상면 및 측면을 커버하게 한다. 범프(136)는 또한 리플로우 온도하에서 전도성 트레이스와 범프를 물리적으로 접촉시키는 것에 의해 전도성 트레이스(156)와 금속학적으로 연결된다.
전도성 트레이스(156)를 범프(136)보다 협소하게 만들므로, 전도성 트레이스 피치가 감소되어 라우팅 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(156)는 전도성 트레이스 주변의 범프 재료(134)를 변형시키는데 필요한 힘(F)을 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위 내의 동일 평면성을 유지하고 군일한 -z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호접속과 작은 다이에 대해서 유용하다. . 추가하여, 전도성 트레이스(156) 주위의 범프 재료(134)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이의 시프팅 또는 다이의 플로팅을 방지한다.
도 4d는 반도체 다이(124)의 접촉 패드(132) 위에 형성된 복합 범프(138)를 도시하고 있다. 반도체 다이(124)는 복합 범프(138)가 전도성 트레이스(156)상의 상호 접속 사이트와 나란하게 되도록 위치된다. 또한, 복합 범프(138)는 기판(154)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 복합 범프(138)는 전도성 트레이스(156)보다 넓다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 가용성부(142)를 전도성 트레이스(156)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 가용성부(142)의 컴플라이언트한 성질로 인해서, 가용성부는 전도성 트레이스(156)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 가용성부(142)가 플라스틱 변형을 겪게 하고 전도성 트레이스(156)의 정상면 및 측면을 커버하게 한다. 복합 범프(138)는 또한 가용성부(142)를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(156)와 금속학적으로 연결될 수 있다. 비가용성부(140)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(124) 및 기판(154) 사이에서 그것의 높이와 수직 스탠드오프(standoff)로서 모양을 유지한다. 반도체 다이(124) 및 기판(154) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다.
리플로우 공정 중에, 반도체 다이(124) 상의 큰 수(예를 들면, 수천)의 복합 범프(138)가 기판(154)의 전도성 트레이스(156) 상의 상호접속 사이트에 부착된다. 범프(138)의 일부는 특히 다이(124)가 뒤틀어진 경우에 전도성 트레이스(156)에의 적절한 접속에 실패한다. 복합 범프(138)는 전도성 트레이스(156)보다 넓다. 인가되는 적절한 힘을 가지고 가용성부(142)는 전도성 트레이스(156)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(138)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(156)보다 연성이고 컴플라이언트한 가용성부(142)의 성질, 그리고 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(138) 및 전도성 트레이스(156) 사이의 기계적 인터로킹은 리플로우 중에 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(156)와 맞물리는 복합 범프(138)는 범프 상호 접속 불량을 감소시킨다.
도 4e는 반도체 다이(124)의 접촉 패드(132) 위에 형성된 전도성 필라(146) 및 범프(144)를 도시하고 있다. 반도체 다이(124)는 범프(144)가 전도성 트레이스(156)의 상호접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프(144)는 기판(154)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프(144)는 전도성 트레이스(156)보다 넓다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 범프(144)를 전도성 트레이스(156)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(144)의 컴플라이언트한 성질로 인해서 범프는 전도성 트레이스(156)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(144)가 플라스틱 변형을 겪게 하고 전도성 트레이스(156)의 정상면 및 측면을 커버하게 한다. 전도 필라(146) 및 범프(144)는 또한 범프를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(156)와 금속학적으로 연결될 수 있다. 전도 필라(146)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(124) 및 기판(154) 사이에서 그것의 높이와 수직 스탠드오프로서 모양을 유지한다. 반도체 다이(124) 및 기판(154) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다. 보다 넓은 범프(144) 및 보다 협소한 전도성 트레이스(156)는 범프 재료(134) 및 범프(136)에 대해 전술한 것과 비슷한 낮은 필수적 압착력, 기계적 로킹 특징 및 장점을 갖는다.
도 4f는 반도체 다이(124)의 접촉 패드(132) 위에 형성된 돌기(150)를 구비한 범프 재료(148)를 도시하고 있다. 반도체 다이(124)는 범프 재료(148)가 전도성 트레이스(156)의 상호접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(148)는 기판(154)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프 재료(148)는 전도성 트레이스(156)보다 넓다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 범프 재료(148)를 전도성 트레이스(156)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(148)의 컴플라이언트한 성질로 인해서, 범프는 전도성 트레이스(156)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(148)가 플라스틱 변형을 겪게 하고 전도성 트레이스(156)의 정상면 및 측면을 커버하게 한다. 또한, 돌기(150)는 전도성 트레이스(156)와 금속학적으로 연결된다. 이때, 돌기(150)는 약 1-25㎛크기이다.
도 4g는 각진 또는 경사진 측부를 갖는 사다리꼴 전도성 트레이스(160)를 구비한 PCB(158)를 도시하고 있다. 범프 재료(161)가 반도체 다이(124)의 접촉 패드(132)위에 형성된다. 반도체 다이(124)는 범프 재료(161)가 전도 트레이스(160)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(161)는 기판(154)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(161)는 전도 트레이스(160)보다 넓다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 범프 재료(161)를 전도 트레이스(160)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(161)의 컴플라이언트한 성질로 인해서 범프 재료는 전도성 트레이스(160)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(161)가 힘(F) 아래서 플라스틱 변형을 겪게 하고 전도성 트레이스(160)의 정상면 및 각진 측면을 커버하게 한다. 범프 재료(161)는 또한 범프 재료를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키고 그 후에 리플로우시키는 것에 의해 전도성 트레이스(160)와 금속학적으로 연결될 수 있다.
도 5a-5d는 반도체 다이(124)와, 비가용성 또는 비붕괴성부(164) 그리고 가용성 또는 붕괴성부(166)를 갖는 신장된 복합 범프(162)의 BOL 실시예를 도시하고 있다. 비가용성부(164)는 Au, Cu, Ni, 고-리드 솔더 또는 납-주석 합금일 수 있다. 가용성부(166)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 비가용성부(164)는 가용성부(166) 보다 복합 범프(162)의 더 큰 부분을 이루고 있다. 비가용성부(164)는 반도체 다이(124)의 접촉 패드(132)에 고정된다.
반도체 다이(124)는 도 5a에 도시된 바와 같이, 복합 범프(162)가 기판(170)에 형성된 전도성 트레이스(168)상의 상호접속 사이트와 나란하게 되도록 위치된다. 복합 범프(162)는 전도성 트레이스(168)를 따라 테이퍼되는데, 즉 복합 범프는 웨지 모양을 갖고, 전도성 트레이스(168)의 길이를 따라서 보다 길고 전도성 트레이스를 횡단하면서 보다 협소해진다. 복합 범프(162)의 테이퍼된 양상은 전도 트레이스(168)의 길이를 따라서 발생한다. 도 5a는 보다 짧은 양상 또는 전도성 트레이스(168)와 동일 선상의 좁아진 테이퍼를 도시하고 있다. 도 5a에 수직인 도 5b는 웨지-모양 복합 범프(162)의 보다 긴 양상을 도시하고 있다. 복합 범프(162)의 보다 짧아진 양상은 전도성 트레이스(168)보다 넓다. 가용성부(166)는 도 5c 및 도 5d에 도시된 바와 같이, 압력의 인가 및/또는 열로 리플로우시킴에 따라서 전도성 트레이스(168) 주위에서 붕괴된다. 비가용성부(164)는 리플로우 동안에 용융 또는 변형되지 않고 그것의 형태와 모양을 유지한다. 비가용성부(164)는 반도체 다이(124) 및 기판(170) 사이에 스탠드오프 거리를 제공하도록 크기가 결정된다. Cu OSP와 같은 마무리재가 기판(170)에 인가될 수 있다.
리플로우 공정 중에, 반도체 다이(124)상의 큰 수(예를 들면, 수천)의 복합 범프(162)가 기판(170)의 전도성 트레이스(168)상의 상호접속 사이트에 부착된다. 범프(162)의 일부는 특히 반도체 다이(124)가 뒤틀어진 경우에 전도성 트레이스(168)에의 적절한 접속에 실패한다. 복합 범프(162)는 전도성 트레이스(168)보다 넓다. 인가되는 적절한 힘을 가지고 가용성부(166)는 전도성 트레이스(168)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(162)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(168)보다 연성이고 유순한 가용성부(166)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(162)의 웨지-모양은 범프 및 전도 트레이스 사이, 즉 도 5a 및 도 5c의 보다 짧은 양상을 따르는 피치의 희생없이 도 5b 및 도 5d의 보다 긴 양상을 따라서 접촉 면적을 증가시킨다. 복합 범프(162) 및 전도 트레이스(168) 사이의 기계적 인터로킹은 리플로우 동안에 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(168)와 맞물리는 복합 범프(162)는 범프 상호 접속 불량을 감소시킨다.
도 6a-6d는 도 3c와 비슷하게, 접촉 패드(132)위에 형성된 범프 재료(174)를 구비한 반도체 다이(124)의 BOL 실시예를 도시하고 있다. 범프 재료(174)는 일반적으로 컴플라이언트하고 약 250g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(174)는 기판(178)상의 전도성 트레이스(176) 보다 넓다. 다수 돌기(180)가 약 1-25㎛의 높이로 전도성 트레이스(176)상에 형성된다.
도 6a에는, 반도체 다이(124)가, 범프 재료(174)가 전도성 트레이스(176)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 범프 재료(174)는 기판(178)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어, 도 6b에 도시된 바와 같이, 범프 재료(174)를 전도성 트레이스(176) 및 돌기(180)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(174)의 컴플라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(176) 및 돌기(180)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(174)가 플라스틱 변형을 겪게 하고 전도성 트레이스(176) 및 돌기(180)의 정상면 및 측면을 커버하게 한다. 범프 재료(174)의 플라스틱 유동은 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면과 측면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료(174)의 플라스틱 유동은 전도성 트레이스(176) 및 돌기(180)의 정상면과 측면 주위에서 발생하지만, 전기적 쇼팅 및 다른 결점을 유발시킬 수 있는 기판(178)까지 과도하게 연장되지는 않는다. 범프 재료와 전도 트레이스(176) 및 돌기(180)의 정상면과 측면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 캡슐화 과정과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다.
도 6c는 전도성 트레이스(176)보다 협소한 범프 재료(174)를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 범프 재료(174)를 전도성 트레이스(176) 및 돌기(180)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(174)의 클라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(176) 및 돌기(180)의 정상면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(174)가 플라스틱 변형을 겪게 하고 전도성 트레이스(176) 및 돌기(180)의 정상면을 커버하게 한다. 범프 재료(174)의 플라스틱 유동은 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면 사이의 기계적 인터로킹은 또한 봉지(encapsulation) 과정과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다.
도 6d는 전도성 트레이스(176)의 에지 위에 형성된 범프 재료(174), 즉, 범프 재료의 일부가 전도성 트레이스 위에 있고 범프 재료의 일부는 전도성 트레이스 위에 있지 않는 범프 재료를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어, 범프 재료(174)를 전도 트레이스(176) 및 돌기(180)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(174)의 클라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(176) 및 돌기(180)의 정상면 및 측면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(174)가 플라스틱 변형을 겪게 하고 전도성 트레이스(176) 및 돌기(180)의 정상면 및 측면을 커버하게 한다. 범프 재료(174)의 플라스틱 유동은 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면과 측면 사이에 거시적인 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면과 측면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(176) 및 돌기(180)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다.
도 7a-7c는 도 3c와 비슷하게, 접촉 패드(132)위에 형성된 범프 재료(184)를 구비한 반도체 다이(124)의 다른 BOL 실시예를 도시하고 있다. 도 7a에 도시된 바와 같이, 범프 재료(184)의 몸체 보다 협소한 팁(186)을 구비한 계단형 범프로서 범프 재료(184)의 몸체로부터 팁(186)이 연장된다. 반도체 다이(124)는, 범프 재료(184)가 기판(190)의 전도성 트레이스(188)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(186)은 전도 트레성 트레이스(188)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(184)와 팁(186)은 기판(190)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(184)는 기판(190)상의 전도성 트레이스(188)보다 넓다.
전도성 트레이스(188)는 일반적으로 컴플라리언트하고 약 250g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 팁(184)을 전도성 트레이스(188)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(188)의 컴플라리언트한 성질로 인해서 전도성 트레이스는 도 7b에 도시된 바와 같이, 팁(186) 주위에서 변형된다. 특히, 압력의 인가는 전도 트레이스(188)가 플라스틱 변형을 겪게 하고 팁(186)의 정상면 및 측면을 커버하게 한다.
도 7c는 접촉 패드(132)위에 형성된 둥근 범프 재료(194)를 구비한 다른 BOL 실시예를 도시하고 있다. 범프 재료(194)의 몸체 보다 협소한 팁을 구비한 스터드 범프를 형성하도록 범프 재료(194)의 몸체로부터 팁(196)이 연장된다. 반도체 다이(124)는, 범프 재료(194)가 기판(200)의 전도성 트레이스(198)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(196)은 전도성 트레이스(198)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(194)와 팁(196)은 기판(200)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(194)는 기판(200)상의 전도성 트레이스(198)보다 넓다.
전도성 트레이스(198)는 일반적으로 컴플라이언트하고 약 250g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 팁(196)을 전도성 트레이스(198)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(198)의 유순한 성질로 인해서 전도성 트레이스는 팁(196) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(198)가 플라스틱 변형을 겪게 하고 팁(196)의 정상면 및 측면을 커버하게 한다.
도 4a-4g, 5a-5d 및 도 6a-6d에 기술된 전도성 트레이스 또한 도 7a-7c에 기술된 것과 같이 컴플라리언트한 재료일 수 있다.
도 8a-8b는 도 3c와 비슷하게, 접촉 패드(132)위에 형성된 범프 재료(204)를 구비한 반도체 다이(124)의 다른 BOL 실시예를 도시하고 있다. 범프 재료(204)는 일반적으로 컴플라리언트하고 약 250g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(204)는 기판(208)상의 전도성 트레이스(206)보다 넓다. 전도 비아(via, 210)가 도 8a에 도시된 바와 같이, 개구(212) 및 전도 측벽(214)을 구비한 상태로 전도성 트레이스(206)를 관통하여 형성된다.
도 12a-12g를 참조하면 반도체 다이(124)가, 범프 재료(204)가 전도성 트레이스(206)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 범프 재료(204)는 기판(208)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(124)의 후방면(128)에 인가되어 범프 재료(204)를 전도성 트레이스(206) 및 전도 비아(210)의 개구(212)안으로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(204)의 컴플라이언트한 성질로 인해서, 도 8b에 도시된 바와 같이, 범프 재료는 전도성 트레이스(206)의 정상면 및 측면 주위에서 그리고 전도 비아(210)의 개구(212)안으로 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(204)가 플라스틱 변형을 겪게 하고 전도성 트레이스(206)의 정상면 및 측면과 전도 비아(210)의 개구(212)안을 커버하게 한다. 범프 재료(204)는 따라서 기판(208)을 관통하는 z-방향 수직 상호접속을 위해 전도성 트레이스(206) 및 전도 측벽(214)에 전기적으로 연결된다. 범프 재료(204)의 플라스틱 유동은 범프 재료와 전도성 트레이스(206)의 정상면과 측면 및 전도 비아(210)의 개구(212) 사이에 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(206)의 정상면과 측면 및 전도 비아(210)의 개구(212) 사이의 기계적 인터로킹은 본딩력을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(206)의 정상면과 측면 및 전도 비아(210)의 개구(212) 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다. 전도 비아(210)가 범프 재료(204)를 구비한 상호접속 사이트 내에 형성되기 때문에, 전체 기판 상호접속 면적이 감소된다.
도 4a-4g, 도 5a-5d, 도 6a-6d, 도 7a-7c 및 도 8a-8b의 BOL 실시예에서, 전도성 트레이스를 상호 접속 구조체 보다 좁게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스는 전도성 트레이스 주변의 상호접속 구조체를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스 주위의 상호접속 구조체를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이의 시프팅 또는 다이의 플로팅을 방지한다.
도 9a-9c는 봉지재를 반도체 다이와 기판 사이의 범프 주위에 증착시키기 위한 몰드 언더필(MUF)공정을 도시하고 있다. 도 9a는 도 4b로부터의 범프 재료(134)를 이용하여 기판(154)에 장착되고 체이스 몰드(220)의 상부 몰드 지지체(216)와 하부 몰드 지지체(218) 사이에 위치된 반도체 다이(124)를 도시하고 있다. 도 4a-4g, 5a-5d, 6a-6d, 7a-7c 및 8a-8b로부터의 다른 반도체 다이 및 기판 조합이 체이스 몰드(220)의 상부 몰드 지지체(216) 및 하부 몰드 지지체(218) 사이에 위치될 수 있다. 상부 몰드 지지체(216)는 압축성 해제 필름(222)을 포함한다.
도 9b에서, 상부 몰드 지지체(216) 및 하부 몰드 지지체(218)가 기판 위와 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(124) 및 기판(154)을 감싸도록 함께 모아진다. 압축성 해제 필름(222)이 반도체 다이(124)의 후방면(128) 및 측면에 일치되게 배열되어 이들 표면에 봉지재의 형성을 차단한다. 액체 상태의 봉지재(224)가 노즐(226)을 이용하여 체이스 몰드(220)의 한 사이드안으로 주입되는 동안 선택적인 진공 어시스트(228)가 맞은편으로부터 압력을 유인하여 기판(154)위의 오픈 스페이스 및 반도체 다이(124) 및 기판(154) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(224)는 에폭시 수지 필러, 에폭시 아크릴래이트 필러 또는 적절한 폴리머 필러와 같은 폴리머 복합재일 수 있다. 봉지재(224)는 비-전도성이고 외부 요소 및 오염물로부터 반도체 소자를 환경적으로 보호한다. 압축성 재료(222)는 봉지재(224)가 반도체 다이(124)의 후방면(128)위에 그리고 측면 주위에 유동하는 것을 방지한다. 봉지재(224)는 경화된다. 반도체 다이(124)의 후방면 및 측면은 봉지재(224)로부터 노출된 상태로 남는다.
도 9c는 압축성 재료(222)가 없는 상태의 MUF 및 몰드 오버필(MOF)에 대한 실시예를 도시하고 있다. 반도체 다이(124) 및 기판(154)은 체이스 몰드(220)의 상부 몰드 지지체(216) 및 하부 몰드 지지체(218) 사이에 위치된다. 상부 몰드 지지체(216) 및 하부 몰드 지지체(218)가 기판 위, 반도체 다이 주변 그리고 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(124) 및 기판(154)을 감싸도록 함께 모아진다. 액체 상태의 봉지재(224)가 노즐(226)을 이용하여 체이스 몰드(220)의 한 사이드안으로 주입되는 동안 선택적인 진공 어시스트(228)가 맞은편으로부터 압력을 유인하여 반도체 다이(124) 주변 및 기판(154)위의 오픈 스페이스와 반도체 다이(124) 및 기판(154) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시키고, 봉지재(224)는 경화된다.
다른 하나의 실시예에서, 노즐은 또한 체이스 몰드의 중심 영역 또는 다이 스트립에 위치되어 봉지재를 반도체 다이 및 기판의 에지로 외측을 향해 분배할 수 있다.
도 10은 봉지재를 반도체 다이(124) 주변 그리고 반도체 다이(124) 및 기판(154) 사이의 갭에 증착시키는 다른 실시예를 도시하고 있다. 반도체 다이(124) 및 기판(154)은 댐(230)에 의해 감싸진다. 봉지재(232)가 액체 상태로 노즐(234)로부터 댐(230)안으로 분배되어 기판(154) 위의 오픈 스페이스와 반도체 다이(124) 및 기판(154) 사이의 오픈 스페이스로 충진된다. 노즐(234)로부터 분배되는 캡슐화제(232)의 부피는 반도체 다이(124)의 후방면(128) 및 측면을 커버하지 않고 댐(230)을 충진하도록 제어되고 봉지재(232)는 경화된다.
도 11은 도 9a, 도 9c 및 도 10으로부터의 MUF공정 후의 반도체 다이(124) 및 기판(154)을 도시하고 있다. 봉지재(224)는 기판(124) 위와 반도체 다이(124) 및 기판(154) 사이의 범프 재료(134) 주위에 균일하게 분포된다.
도 12a-12g는 기판 또는 PCB(240)상의 다양한 전도성 트레이스 래이아웃의 평면도이다. 도 12a에서, 전도성 트레이스(242)는 기판(240)상에 형성된 집적 범프 패드 또는 상호접속 사이트(244)를 구비한 스트래이트 콘덕터이다. 기판 범프 패드(244)의 측부는 전도성 트레이스(242)와 동일 선상에 있을 수 있다. 종래 기술에서는, 솔더 레지스트레이션 오픈닝(SRO)이 일반적으로 리플로우 중에 범프 재료를 수용하도록 상호접속 사이트 위에 형성된다. 상기 SRO는 상호접속 피치를 증가시키고 I/O 카운트를 감소시킨다. 대조적으로, 마스킹 층(246)이 기판(240)의 일부 위에 형성될 수 있으나, 마스킹 층은 전도성 트레이스(242)의 기판 범프 패드(244) 주변에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(242) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹 층(246)의 어떤 SRO도 결여된다.
반도체 다이(124)는 기판(240) 위에 위치되고 범프 재료(134)는 기판 범프 패드(244)와 나란하게 배열된다. 범프 재료(134)는, 그것을 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(244)에 전기적 그리고 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기적 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(244)위에 증착된다. 범프 재료는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 기판 범프 패드(244)에 본딩 된다. 하나의 실시예에서, 범프 재료는 도 12b에 도시된 바와 같이, 범프 또는 상호접속 구조체(248)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(248)는 두 번 리플로우되어 기판 범프 패드(244)에 전기적 접촉을 개선시킨다. 협소한 기판 범프 패드(244) 주위의 범프 재료는 리플로우 동안에 다이 위치를 유지시킨다.
높은 라우팅 밀도 응용에서, 전도성 트레이스(242)의 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(242) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(132) 또는 기판 범프 패드(244) 주위에 형성되지 않기 때문에, 전도성 트레이스(242)는 보다 미세한 피치로 형성될 수 있는데, 즉 전도성 트레이스(242)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(244) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(242) 사이의 피치는 P=D+ PLT + W/2로 주어지는데, 여기서 D는 범프(248)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(242)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(242)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 솔더 마스크 레지스트레이션 오차(SRT) 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
범프 재료가, 마스킹 층없이 다이 범프 패드(132)를 금속학적 그리고 전기적으로 기판 범프 패드(244)에 연결시키기 위해서 리플로우 되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-컨파인먼트(confinement) 상태로 유지시키고, 다이 펌프 패드(132) 및 기판 범프 패드(244) 사이 공간과 범프 패드의 풋프린트내의 전도 트레이스(242)에 바로 인접한 기판(240)부분에 보유시킨다.
원하는 셀프-컨파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도 트레이스(242)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(132) 또는 기판 범프 패드(244)에 위치되기 전에 플럭스 용액에 함침될 수 있다. 용융 범프 재료는 플럭스 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 국한하여 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(240)이 다이 펌프 패드(132) 또는 기판 범프 패드(244) 주위에 필요하지 않다.
도 12c는 기판(250)상에 형성된 집적된 직사각형 범프 패드 또는 상호접속 사이트(254)를 구비한 스트레이트 컨덕터로서 평행한 전도성 트레이스(252)의 다른 실시예를 도시하고 있다. 이 경우에, 기판 범프 패드(254)는 전도성 트레이스(242)보다 넓고 맞물림 범프의 폭보다 덜하다. 기판 범프 패드(254)의 측부들은 전도성 트레이스(252)와 평행할 수 있다. 마스킹층(256)이 기판(250)의 일부 위에 형성될 수 있으나, 마스킹층은 전도성 트레이스(252)의 기판 범프 패드(254) 주위에 형성되지는 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(252) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(256)의 어떤 SRO도 결여된다.
도 12d는 최대 상호접속 밀도 및 용량을 위해 기판(266)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(264)를 구비한 멀티 로우의 어레이에 배열된 전도성 트레이스(260,262)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(260,262)는 범프 패드(264)로 라우팅하기 위한 엘보우를 포함한다. 각 기판 범프 패드(264)의 측부들은 전도성 트레이스(260,262)와 동일선상에 있다. 마스킹층(268)이 기판(266)의 일부에 형성될 수 있으나, 마스킹층(268)은 전도성 트레이스(260,262)의 기판 범프 패드(264) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(260,262) 부분은 리플로우 동안에 범프 수용을 위해 사용될 수 있는 마스킹층(268)의 어떤 SRO도 결여된다.
도 12e는 최대 상호접속 밀도 및 용량을 위해 기판(276)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(274)를 구비한 멀티 로우의 어레이에 배열된 전도성 트레이스(270,272)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(270,272)는 범프 패드(274)로 라우팅하기 위한 엘보우를 포함한다. 이 경우에, 기판 범프 패드(274)는 라운드되고 전도성 트레이스(270,272)보다 넓지만, 맞물림 상호접속 범프 재료의 폭 보다 덜하다. 마스킹층(278)이 기판(276)의 일부에 형성될 수 있으나, 마스킹층(278)은 전도성 트레이스(270,272)의 기판 범프 패드(274) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(270,272) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(278)의 어떤 SRO도 결여된다.
도 12f는 최대 상호접속 밀도 및 용량을 위해 기판(286)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(284)를 구비한 멀티 로우의 어레이에 배열된 전도성 트레이스(280,282)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(280,282)는 범프 패드(284)로 라우팅하기 위한 엘보우를 포함한다. 이 경우에, 기판 범프 패드(284)는 직사각형이고 전도성 트레이스(280,282)보다 넓지만, 맞물림 상호접속 범프 재료의 폭보다 덜하다. 마스킹층(288)이 기판(286)의 일부 위에 형성될 수 있으나, 마스킹층(288)은 전도성 트레이스(280,282)의 기판 범프 패드(284) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(280,282) 부분은 리플로우 동안에 범프 수용을 위해 사용될 수 있는 마스킹층(288)의 어떤 SRO도 결여된다.
상호접속 공정의 한 예로서, 반도체 다이(124)는 기판(266) 위에 위치되고 범프 재료(134)는 도 12d로부터의 기판 범프 패드(264)와 나란하게 된다. 범프 재료(134)는, 도 4a-4g, 5a-5d, 6a-6d, 7a-7c 및 8a-8b에서 기술한 바와 같이, 범프 재료를 가압하거나 또는 범프 재료를 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(264)에 전기적 및 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(264)위에 증착된다. 범프 재료는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩(bonding) 공정을 이용하여 기판 범프 패드(264)에 본딩된다. 하나의 실시예에서, 범프 재료는 도 12g에 도시된 바와 같이, 범프 또는 상호접속 구조체(290)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우 된다. 일부 응용에서, 범프(290)는 두 번 리플로우되어 기판 범프 패드(264)에 전기적 접촉을 개선 시킨다. 협소한 기판 범프 패드(264) 주위의 범프 재료는 리플로우 중에 다이 위치를 유지시킨다. 범프 재료(134) 또는 범프(290)는 또한 도 12a-12g의 기판 범프 패드 구조상에 형성될 수있다.
높은 라우팅 밀도 응용에서, 전도성 트레이스(260,262) 또는 도 12a-12g의 다른 전도성 트레이스 구성의 이스케이프 피치(escape pitch)를 최소화하는 것이 바람직하다. 전도성 트레이스(260,262) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(132) 또는 기판 범프 패드(264) 주위에 형성되지 않기 때문에, 전도성 트레이스(260,262)는 보다 미세한 피치로 형성될 수 있는데, 즉, 전도성 트레이스(260,262)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(264) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(260,262) 사이의 피치는 P=D+ PLT + W/2로 주어지는데, 여기서 D는 범프(290)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(260,262)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(260,262)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 솔더 마스크 레지스트레이션(SRT), 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
범프 재료가, 마스킹 층없이 다이 범프 패드(132)를 금속학적으로 그리고 전기적으로 기판 범프 패드(264)에 연결시키기 위해서 리플로우되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-컨파인먼트(confinement) 상태로 유지시키고, 다이 펌프 패드(132) 및 기판 범프 패드(264) 사이의 공간내에, 그리고 범프 패드 풋프린트 내의 전도성 트레이스(260,262)에 바로 인접한 기판(266)의 부분에 유지시킨다.
원하는 셀프-컨파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도성 트레이스(260,262)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(132) 또는 기판 범프 패드(264)에 위치되기 전에 유제 용액에 함침될 수 있다. 용융 범프 재료는 플럭스 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에서 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹층(268)이 다이 펌프 패드(132) 또는 기판 범프 패드(264) 주위에 필요하지 않다.
도 13a에서, 마스킹층(292)이 전도성 트레이스(294,296)의 일부 위에 증착된다. 그러나 마스킹층(292)은 집적된 범프 패드(298) 위에는 형성되지 않는다. 결과적으로, 기판(300)상의 각 범프 패드(298)에 대해 어떤 SRO도 존재하지 않는다. 비-습윤성 마스킹 패치(302)가 집적 범프 패드(298)의 어레이 내에, 즉, 인접한 범프 패드 사이에 침입형으로 기판(300)상에 형성된다. 마스킹 패치(302)는 또한 다이 범프 패드(132)의 어레이 내에 침입형으로 반도체 다이(124) 상에 형성될 수 있다. 특히, 마스킹 패치는 적은 습윤성 영역으로의 진행을 막을 수 있는 어떤 배열의 집적 범프 패드에 근접한 부분에 형성된다.
반도체 다이(124)는 기판(300) 위에 위치되고 범프 재료(134)는 기판 범프 패드(298)와 나란하게 된다. 범프 재료(134)는, 도 4a-4g, 5a-5d, 6a-6d, 7a-7c 및 8a-8b에서 기술한 바와 같이, 범프 재료를 가압하거나 또는 범프 재료를 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(298)에 전기적 및 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 다이 집적 범프 패드(298) 위에 증착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 집적 범프 패드(298)에 본딩 된다. 하나의 실시예에서, 범프 재료는, 구형 볼 또는 범프(304)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(304)는 두 번 리플로우되어 집적 범프 패드(298)에 전기적 접촉을 개선시킨다. 범프는 또한 집적 범프 패드(298)에 압착 본딩될 수 있다. 범프(304)는 집적 범프 패드(298)위에 형성될 수 있는 상호접속 구조체의 한 형태를 나타낸다. 상호접속 구조체는 또한 스터드 범프, 마이크로 범프 또는 다른 전기적 상호접속체일 수 있다.
높은 라우팅 밀도 응용에서, 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(294,296) 사이의 피치를 감소시키기 위해서, 범프 재료는 마스킹 층 없이 집적 범프 패드(298) 주위로 리플로우된다. 전도성 트레이스(294,296) 사이의 이스케이프 피치는 리플로우 수용목적을 위한 마스킹층 및 집적 범프 패드 주위의 관련 SRO를 제거함으로써, 즉, 마스킹층 없이 범프 재료를 리플로우시킴으로써 감소될 수 있다. 마스킹층(292)은 전도성 트레이스(294,296) 및 집적 범프 패드(298)로부터 떨어진 기판(300)의 일부 위에 형성될 수 있으나, 마스킹층(292)은 집적 범프 패드(298) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(294,296) 부분은 리플로우 동안 범프 수용을 위해 사용될 수 있는 마스킹 층(292)의 어떤 SRO도 결여된다.
또한, 마스킹 패치(302)가 집접 범프 패드(298)의 어레이 내에 침입형으로 기판(300)상에 형성된다. 마스킹 패치(302)는 비-습윤성 재료이다. 마스킹 패치(302)는 마스킹 층(292)과 동일한 재료이고 동일한 공정 단계 동안에 인가되거나 또는 상이한 재료이고 상이한 공정 단계 동안에 인가될 수 있다. 마스킹 패치(302)는 집적 범프 패드(298) 어레이 내의 트레이스 또는 패드 부분의 선택적인 산화, 도금 또는 다른 처리에 의해 형성될 수 있다. 마스킹 패치(302)는 범프 재료 유동을 집적 범프 패드(298)에 한정하여 전도 범프 재료의 인접 구조체로의 침출을 방지한다.
범프 재료가 집적 범프 패드(298) 어레이 내에 침입형으로 위치된 마스킹 패치(302)를 구비한 상태로 리플로우되는 경우에, 습윤 및 표면장력은 범프재료를, 다이 범프 패드(132)와 집적 범프 패드(298) 사이의 공간내에, 그리고 전도성 트레이스(294,296)에 바로 인접하고 집적 범프 패드(298)의 풋프린트 내의 기판(300) 부분에 한정 및 보유시킨다.
원하는 컨파인먼트 특성을 달성하기 위해서, 범프 재료가, 범프 재료와 접촉하는 영역을 전도성 트레이스(294,296)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(132) 또는 집적 범프 패드(298)에 위치되기 전에 플럭스 용액에 함침될 수 있다. 용융 범프 재료는 플럭스 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역내에 국한되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(292)이 다이 펌프 패드(132) 또는 집적 범프 패드(298) 주위에 필요하지 않다.
어떤 SRO도 다이 범프 패드(132) 또는 집적 범프 패드(298) 주위에 형성되지 않기 때문에, 전도성 트레이스(294,296)는 보다 미세한 피치로 형성될 수 있는데, 즉, 접촉을 이루고 그리고 전기적 쇼트 형성 없이도 전도성 트레이스는 인접한 구조체에 근접하여 놓일 수 있다. 동일한 솔더 레지스트레이션 디자인 룰을 가정하면, 전도성 트레이스(294,296) 사이의 피치는 P=(1.1D + W)/2로 주어지는데, 여기서 D는 범프(304)의 베이스 직경, 그리고 W는 전도성 트레이스(294,296)의 폭이다. 하나의 실시예에서, 100㎛의 범프 직경, 그리고 20㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(294,296)의 최소 이스케이프 피치는 65㎛가 된다. 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트(ligament) 공간과 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다. ,
도 14는 다이 부착 어드헤시브(adhesive, 310)를 이용하여 반도체 다이(308)위에 적재된 반도체 다이(306)를 구비한 패키지-온-패키지(PoP)(305)를 도시하고 있다. 반도체 다이(306, 308) 각각은, 다이의 전기적 디자인 및 기능에 따라서 다이내에 형성되고 전기적으로 상호접속된 활성 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함하는 활성 표면을 갖는다. 예를 들면, 상기 회로는 DSP, ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 회로를 구현하기 위한 활성 표면내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 소자를 포함할 수 있다. 반도체 다이(306,308)는 또한 RF신호 처리용 인덕터 캐패시터 및 레지스터와 같은 IPD를 포함할 수 있다.
반도체 다이(306)는 도 4a-4g, 5a-5d, 6a-6d, 7a-7c 또는 8a-8b로부터의 어떤 실시예를 사용하여 접촉 패드(318) 상에 형성된 범프 재료(316)를 사용하여 기판(314)상에 형성된 전도성 트레이스(312)에 장착된다. 반도체 다이(308)는 본드 와이어(322)를 이용하여 기판(314)상에 형성된 접촉 패드(320)에 전기적으로 연결된다. 본드 와이어(322)의 대향 단부는 반도체 다이(306)상의 접촉 패드(324)에 본딩된다.
마스킹층(326)이 기판(314)위에 형성되고 반도체 다이(306)의 풋프린트를 넘어 개방된다. 마스킹층(326)은 리플로우 중에 범프 재료(316)를 전도성 트레이스(312)에 국한시키지 않지만, 오픈 마스크는 댐으로 작용하여 봉지재(328)가 MUF동안에 접촉 패드(320) 또는 본드 와이어(322)로 이주하는 것을 방지한다. 봉지재(328)는 도 9a-9c와 비슷하게, 반도체 다이(308) 및 기판(314) 사이에 증착된다. 마스킹층(326)은 MUF 봉지재(328)가 접촉 패드(320) 및 본드 와이어(322)에 도달하는 것을 차단하는데, 도달하면 결함을 초래할 수 있다. 마스킹층(326)은 봉지재(328)가 접촉 패드(320)로 빠지지는 위험없이 보다 큰 반도체 다이가 주어진 기판상에 위치되게 한다.
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 청구범위에 기재된 본 발명의 범위를 이탈하지 않는 범위에서 그 실시예들에 변형 및 적용이 이루어질 수 있다는 것을 이해할 것이다.

Claims (26)

  1. 반도체 다이의 활성 표면상에 형성된 복수의 범프(304)를 갖는 반도체 다이를 제공하는 단계;
    기판(300)을 제공하는 단계;
    상기 범프(304)보다 폭이 좁은 상호접속 사이트(interconnect site)를 구비한 복수의 전도성 트레이스(294,296)을 상기 기판 위에 형성하는 단계;
    상기 상호접속 사이트들 사이에서 이들로터 분리된 복수의 개별적인 마스킹 패치(302)를 기판의 한 영역 위에 형성하는 단계;
    상기 범프(304)가 상기 상호접속 사이트의 상부 표면 및 측부 표면을 덮도록 상기 범프를 상기 상호접속 사이트에 본딩하는 단계; 및
    반도체 다이 위, 상기 반도체 다이 밖 기판 위, 그리고 상기 반도체 다이와 기판 사이의 범프 주위에 봉지재를 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 상호접속 사이트 또는 범프 위에 돌기를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 범프는 가용성부(fusible portion) 및 비가용성부(non-fusible portion)를 포함하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 반도체 다이의 표면상에 형성된 복수의 상호접속 구조체를 갖는 반도체 다이를 제공하는 단계;
    기판(300)을 제공하는 단계;
    상기 상호접속 구조체보다 폭이 좁은 상호접속 사이트를 구비한 복수의 전도성 트레이스(294,296)을 상기 기판 위에 형성하는 단계;
    상호접속 사이트들 사이에서 이들로터 분리된 복수의 마스킹 패치(302)를 기판의 한 영역 위에 형성하는 단계;
    상기 상호접속 구조체가 상기 상호접속 사이트의 상부 표면 및 측부 표면을 덮도록 상기 상호접속 구조체를 상호접속 사이트에 본딩하는 단계; 및
    반도체 다이 위 그리고 상기 반도체 다이와 기판 사이의 상호접속 구조체 주위에 봉지재를 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    압력 또는 리플로우 온도하에서 상기 상호접속 구조체를 상기 상호접속 사이트에 본딩시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제7항에 있어서,
    상기 상호접속 구조체는 범프 또는 범프 재료를 포함하는 반도체 소자의 제조 방법.
  11. 제7항에 있어서,
    상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 상호접속 구조체는 전도성 필라 및 상기 전도성 필라 위에 형성된 범프를 포함하는 반도체 소자의 제조 방법.
  13. 삭제
  14. 반도체 다이의 표면상에 형성된 복수의 상호접속 구조체를 갖는 반도체 다이를 제공하는 단계;
    기판(300)을 제공하는 단계;
    상기 상호접속 구조체보다 폭이 좁은 상호접속 사이트를 구비한 복수의 전도성 트레이스(294,296)을 상기 기판 위에 형성하는 단계;
    상호접속 사이트들 사이에서 이들로부터 분리된 복수의 마스킹 패치(302)를 기판의 한 영역 위에 형성하는 단계; 및
    상기 상호접속 구조체가 상기 상호접속 사이트의 상부 표면 및 측부 표면을 덮도록 마스크 개구 없이 상기 상호접속 구조체를 상호접속 사이트에 본딩하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    압력 또는 리플로우 온도하에서 상기 상호접속 구조체를 상기 상호접속 사이트에 본딩시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 반도체 다이와 기판 사이의 상호접속 구조체 주변에 봉지재를 증착시키는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 삭제
  18. 삭제
  19. 제14항에 있어서,
    상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 상호접속 사이트 또는 상호접속 구조체 위에 돌기를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  21. 반도체 다이의 표면상에 형성된 복수의 상호접속 구조체를 갖는 반도체 다이;
    기판(300);
    상기 상호접속 구조체보다 폭이 좁은 상호접속 사이트를 상기 기판 위에 구비하되, 상기 상호접속 구조체가 상기 상호접속 사이트의 상부 표면 및 측부 표면을 커버하도록 상기 상호접속 구조체가 상호접속 사이트에 본딩된 복수의 전도성 트레이스(294,296);
    기판의 한 영역 위에 상호접속 사이트들 사이에서 형성된 복수의 마스킹 패치(302); 그리고
    반도체 다이 위, 반도체 다이 밖 기판 위, 및 상기 반도체 다이와 기판 사이의 상호접속 구조체의 주위에 증착된 봉지재를 포함하는 반도체 소자.
  22. 제21항에 있어서,
    상기 상호접속 구조체는 압력 또는 리플로우 온도하에서 상기 상호접속 사이트에 본딩된 반도체 소자.
  23. 제21항에 있어서,
    상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자.
  24. 제21항에 있어서,
    상기 상호접속 구조체는 전도성 필라 및 상기 전도성 필라 위에 형성된 범프를 포함하는 반도체 소자.
  25. 제21항에 있어서,
    상기 상호접속 사이트 또는 상기 상호접속 구조체 위에 돌기가 형성된 반도체 소자.
  26. 제21항에 있어서, 상호접속 사이트들 사이의 기판 영역 위에 형성되는 복수의 마스킹 패치를 더 포함하는 반도체 소자.
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