JPH11204913A - 回路基板及び実装方法並びにプリント配線板 - Google Patents

回路基板及び実装方法並びにプリント配線板

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JPH11204913A
JPH11204913A JP10002863A JP286398A JPH11204913A JP H11204913 A JPH11204913 A JP H11204913A JP 10002863 A JP10002863 A JP 10002863A JP 286398 A JP286398 A JP 286398A JP H11204913 A JPH11204913 A JP H11204913A
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printed wiring
wiring board
electrodes
electronic component
semiconductor chip
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Yukihiko Tsukuda
幸彦 津久田
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】実装の信頼性を大幅に向上し得るようにする。 【解決手段】本発明は、一面側に複数の突起電極が形成
された表面実装型電子部品と、一面側に表面実装型電子
部品の各突起電極にそれぞれ対応させて複数の電極が形
成されると共に、各電極の所定位置に所定形状の凹部又
は貫通部が設けられたプリント配線板とを設け、表面実
装型電子部品の各突起電極をプリント配線板のそれぞれ
対応する電極の凹部又は貫通部に嵌め込むようにして表
面実装型電子部品がプリント配線板の一面側に実装する
ようにしたことにより、各突起電極とそれぞれ対応する
各電極との接触面積を大幅に増大させ、かつ各突起電極
とそれぞれ対応する各電極との位置ずれを防止して接続
の信頼性を大幅に向上させることができ、かくして実装
の信頼性を大幅に向上し得る回路基板及び実装方法並び
にプリント配線板を実現することができる。

Description

【発明の詳細な説明】
【０００１】
【目次】以下の順序で本発明を説明する。
【０００２】発明の属する技術分野 従来の技術（図１０〜図１２） 発明が解決しようとする課題（図１３） 課題を解決するための手段（図１〜図１１） 発明の実施の形態 （１）本実施の形態による回路基板の構成（図１〜図
３） （２）半導体チツプの実装方法（図４及び図５） （３）本実施の形態の動作及び効果（図１〜図４） （４）他の実施の形態（図１〜図９） 発明の効果
【０００３】
【発明の属する技術分野】本発明は回路基板及び実装方
法並びにプリント配線板に関し、例えばプリント配線板
の一面（以下、これを実装面と呼ぶ）に半導体チツプが
実装されてなる回路基板及びこの半導体チツプの実装方
法並びに半導体チツプをフリツプチツプ実装するプリン
ト配線板に適用して好適なものである。
【０００４】
【従来の技術】近年、電子機器は軽薄短小傾向を強め、
高機能集積化及び信号処理の高速化が進んできており、
これに伴い半導体チツプの電極間ピツチも 100〔μm 〕
以下が要求されるようになつてきている。
【０００５】この場合このような電極間ピツチの狭い半
導体チツプをはんだを用いてプリント配線板上に実装す
ることは技術的に極めて困難であり、また耐環境性が全
世界的に重要視されてきていることから、近年では半導
体チツプをはんだを用いることなくプリント配線板の実
装面にフリツプチツプ実装する方法が盛んに検討されて
きている。
【０００６】このような方法において代表的なものとし
ては、半導体チツプの電極上に例えば金でなる突起電極
（以下、これを金バンプと呼ぶ）を形成し、当該金バン
プをプリント配線板の対応するランドに圧接するように
してこのプリント配線板の実装面に半導体チツプを実装
する方法（以下、これを圧接実装方法と呼ぶ）がある。
【０００７】すなわちこの圧接実装方法では、図１０
（Ａ）〜図１２（Ｂ）に示すように、半導体チツプ１の
一面１Ａの最外周に沿つて複数の電極２が所定ピツチに
形成されており（図１０（Ａ））、これら各電極２上に
それぞれ金バンプ３を形成し（図１０（Ｂ））、この後
各金バンプ３の上部をレベリングツール４によつて押し
つぶすことにより平坦化する（図１０（Ｃ））。
【０００８】因みに半導体チツプ１の各電極２上に金バ
ンプ３を形成するには、所定のバンプボンダ装置が用い
られ、円筒状でなるキヤピラリ５の先端を半導体チツプ
１の電極２と対向させて位置決めした後、当該キヤピラ
リ５の先端から金線６を所定長さだけ突出させ（図１１
（Ａ））、この金線６をトーチ７の先端からの放電によ
り球状に丸める（図１１（Ｂ））。
【０００９】そしてキヤピラリ５を半導体チツプ１の一
面１Ａに近づけるように移動させることにより金線６先
端の球状部分６Ａを半導体チツプ１の電極２に押し付
け、この状態においてこの球状部分６Ａを所定温度で加
熱し、かつ超音波振動を加えて電極２上に接続する。こ
の後キヤピラリ５を半導体チツプ１から離れる方向に移
動させながら金線６を球状部分６Ａから引きちぎること
により電極２上に金バンプ３を形成し（図１１
（Ｃ））、この金バンプ３上部を平坦化する（図１１
（Ｄ））。
【００１０】次いでプリント配線板８の実装面８Ａにお
いて、半導体チツプ１の各電極２に対応させて形成され
た各ランド９によつて囲まれる部分に印刷法等によつて
所定の封止樹脂１０をポツテイングし、この状態におい
て半導体チツプ１の各電極２と、プリント配線板８のそ
れぞれ対応するランド９とを対向させて位置決めする
（図１２（Ａ））。
【００１１】そして半導体チツプ１の各電極２上の金バ
ンプ３とプリント配線板８のそれぞれ対応するランド９
とを当接させた後、各金バンプ３により各ランド９をプ
リント配線板８の厚み方向に例えば10〔μm 〕程度沈み
込ませるように半導体チツプ１を加圧する。このように
して各金バンプ３とランド９との接続の信頼性を確保
し、この後半導体チツプ１の一面１Ａとプリント配線板
８の実装面８Ａとの間で各金バンプ３を包み込みように
広がつた封止樹脂１０を所定温度で加熱する。
【００１２】このとき加熱された封止樹脂１０が収縮し
ながら硬化することにより、これに伴い半導体チツプ１
及びプリント配線板８間に引き合うような力が加えら
れ、これにより各電極２とそれぞれ対応するランド９と
が金バンプ３を介して電気的及び物理的に接続され、か
くしてプリント配線板８の実装面８Ａに半導体チツプ１
を実装することができる（図１２（Ｂ））。
【００１３】
【発明が解決しようとする課題】ところでこのような圧
接実装方法においては、図１３（Ａ）に示すように、プ
リント配線板８のランド９の中央部分に金バンプ３の平
坦化された上部が接続させることが望まれる。
【００１４】ところが図１３（Ｂ）に示すように、例え
ばプリント配線板８に反りが生じる等して半導体チツプ
１の一面１Ａとプリント配線板８の実装面８Ａとの平行
度が充分に得られないまま封止樹脂１０を硬化させる
と、この封止樹脂１０の収縮によつて半導体チツプ１が
例えばプリント配線板８の厚み方向と直行する方向に引
つ張られることによりランド９と金バンプ３とがずれて
接触面積が大幅に小さくなる場合があり、このようにこ
の圧接実装方法では金バンプ３とランド９との接触面積
を安定させ難いために接続の信頼性が低い問題があつ
た。
【００１５】またこの圧接実装方法では、ランド９に金
バンプ３の上部（平坦化された）の僅かな部分しか接触
していないことから、プリント配線板８上に実装された
半導体チツプ１が実際に動作して発熱すると、当該プリ
ント配線板８と半導体チツプ１との熱膨張係数の違いに
起因してランド９と金バンプ３とが離れてしまう場合が
あり、実装の信頼性が著しく低い問題があつた。
【００１６】本発明は以上の点を考慮してなされたもの
で、実装の信頼性を大幅に向上し得る回路基板及び実装
方法並びにプリント配線板を提案しようとするものであ
る。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、回路基板において、一面側に
複数の突起電極が形成された表面実装型電子部品と、一
面側に表面実装型電子部品の各突起電極にそれぞれ対応
させて複数の電極が形成されると共に、各電極の所定位
置に所定形状の凹部又は貫通部が設けられたプリント配
線板とを設けるようにして、表面実装型電子部品の各突
起電極をプリント配線板のそれぞれ対応する電極の凹部
又は貫通部に嵌め込むようにして表面実装型電子部品が
プリント配線板の一面側に実装されるようにした。
【００１８】この結果、各突起電極とそれぞれ対応する
各電極との接触面積を大幅に増大させ、かつ各突起電極
とそれぞれ対応する各電極との位置ずれを防止して接続
の信頼性を大幅に向上させることができる。
【００１９】また本発明においては、実装方法におい
て、一面側に複数の突起電極が形成された表面実装型電
子部品を作製すると共に、一面側に表面実装型電子部品
の各突起電極にそれぞれ対応させて所定位置に所定形状
の凹部又は貫通部が設けられた複数の電極が形成された
プリント配線板を作製する第１のステツプと、表面実装
型電子部品の各突起電極をプリント配線板のそれぞれ対
応する電極の凹部又は貫通部に嵌め込むようにして表面
実装型電子部品をプリント配線板の一面側に実装する第
２のステツプとを設けるようにした。
【００２０】この結果、各突起電極とそれぞれ対応する
各電極との接触面積を大幅に増大させ、かつ各突起電極
とそれぞれ対応する各電極との位置ずれを防止して表面
実装型電子部品をプリント配線板の一面側に実装するこ
とができる。
【００２１】さらに本発明においては、プリント配線板
において、一面側に表面実装型電子部品の各突起電極に
それぞれ対応させて所定位置に所定形状の凹部又は貫通
部が設けられた複数の電極を設けるようにした。
【００２２】この結果、一面側に実装される表面実装型
電子部品の突起電極とそれぞれ対応する各電極との接触
面積を大幅に増加させ、かつ各電極に接触する突起電極
の位置ずれを凹部又は貫通部によつて防止することか
ら、接続の信頼性を大幅に向上させることができる。
【００２３】
【発明の実施の形態】以下図面について、本発明の一実
施の形態を詳述する。
【００２４】（１）本実施の形態による回路基板の構成 図１において、２０は全体として本発明による回路基板
を示し、半導体チツプ２１の一面２１Ａに形成された複
数の電極２２と、プリント配線板２３の実装面２３Ａの
逆テーパ状のスリツト２４Ａが設けられた対応する複数
のランド２４とがそれぞれ当該ランド２４のスリツト２
４Ａにラツパ状でなる先端部２５Ａが嵌め込まれた金バ
ンプ２５を介して電気的及び物理的に接続されることに
より当該プリント配線板２３の実装面２３Ａに半導体チ
ツプ２１が実装されて構成されている。
【００２５】この場合半導体チツプ２１の一面２１Ａに
は、各電極２２が最外周に沿つて所定ピツチに形成され
ると共に、これら各電極２２上には、それぞれ金バンプ
２５が形成され、これら各金バンプ２５は中央部に肩部
を有すると共に、当該肩部からラツパ状に広がる先端部
２５Ａを有する。
【００２６】一方、図２に示すように、プリント配線板
２３の実装面２３Ａには、半導体チツプ２１の各電極２
２にそれぞれ対応させてランド２４が形成されていると
共に、各ランド２４にそれぞれ電気的に接続された導電
性金属でなる配線パターン２７が形成されている。
【００２７】また図３（Ａ）及び（Ｂ）に示すように、
各ランド２４には、それぞれ先端部中央から当該ランド
２４の長手方向に沿つてスリツト２４Ａが形成されてお
り、このスリツト２４Ａは、プリント配線板２３の実装
面２３Ａからランド２４の高さ方向に沿つて順次スリツ
ト幅が狭くなるように逆テーパ状に形成されている。
【００２８】これによりこの回路基板２０では、半導体
チツプ２１の各電極２２上に形成された金バンプ２５の
ラツパ状の先端部２５Ａが、プリント配線板２３の対応
するランド２４の逆テーパ状のスリツト２４Ａに嵌め込
まれることにより、プリント配線板２３の実装面２３Ａ
に実装された半導体チツプ２１が実際に動作して発熱し
ても、ランド２４のスリツト２４Ａから金バンプ２５の
先端部２５Ａが抜けたり、又は位置ずれが生じることを
防止することができるようになされている。
【００２９】また各金バンプ２５の先端部２５Ａと、そ
れぞれ対応するランド２４のスリツト２４Ａ内部とを接
触させると共に、これら各金バンプ２５の肩部と、それ
ぞれ対応するランド２４の上面とを接触させ、これら金
バンプ２５とランド２４との接触面積を大幅に増大させ
ていると共に、上述したようにランド２４のスリツト２
４Ａに対する金バンプ２５の抜けや位置ずれを防止し得
るようになされていることから、この金バンプ２５とラ
ンド２４との接触面積を常に維持することができ、かく
して接続の信頼性を向上させることができるようになさ
れている。
【００３０】（２）半導体チツプの実装方法 ここで実際上この回路基板２０では、図４（Ａ）〜図５
（Ｂ）に示す以下の手順によりプリント配線板２３の実
装面２３Ａに半導体チツプ２１を実装することができ
る。
【００３１】すなわちまず図４（Ａ）に示すように、絶
縁基板３０の一面３０Ａに銅箔３１を貼り付けて銅張積
層板３２を形成し、次いで図４（Ｂ）に示すように、こ
の銅張積層板３２の銅箔３１上の各ランド２４の形成位
置にそれぞれ当該ランド２４の形状及び配線パターン
（図示せず）の形状に応じてレジスト３３を塗布する。
【００３２】続いて図４（Ｃ）に示すように、銅張積層
板３２の銅箔３１を露光し、この後この銅箔３１をエツ
チング液（図示せず）を滴下してエツチングする。因み
にこのときレジスト３３の下側部分において除去されず
に残つた銅箔３１は、その側面へのエツチング液の回り
込みにより絶縁基板３０の一面３０Ａに近づくほど細く
なるようなくさび状にエツチングされる。
【００３３】そして図４（Ｄ）に示すように、この後絶
縁基板３０の一面３０Ａを洗浄してレジスト３３を除去
し、これにより絶縁基板３０の一面３０Ａに配線パター
ンと、逆テーパ状のスリツト２４Ａが設けられた複数の
ランド２４とを形成し、かくして実装面２３Ａに配線パ
ターン及びランド２４が形成されてなるプリント配線板
２３を作製することができる。
【００３４】次いで図５（Ａ）に示すように、所定のワ
イヤボンダ装置（図示せず）を用い、半導体チツプ２１
の各電極２２上にそれぞれ金線の先端部を球状に丸めて
接合した後、この球状部分から金線を引きちぎり、これ
により球状部分の径が50〔μm 〕程度でなり、かつこの
球状部分から金線を引きちぎることによりひげ状に形成
された先端部２５Ａから半導体チツプ２１の一面２１Ａ
までの距離が60〜70〔μm 〕程度となる金バンプ２５を
形成する。
【００３５】続いてこの半導体チツプ２１の各電極２２
とプリント配線板２３のそれぞれ対応するランド２４と
を対向させて位置決めする。因みにこのとき金バンプ２
５の先端部２５Ａは、対応するランド２４のスリツト２
４Ａの間に位置する。
【００３６】そして図５（Ｂ）に示すように、半導体チ
ツプ２１の一面２１Ａをプリント配線板２３の実装面２
３Ａに近づける方向に移動させ、そのまま半導体チツプ
２１をその他面から例えば30〜50〔g 〕程度の圧力で加
圧して各金バンプ２５の先端部２５Ａをそれぞれ対応す
るランド２４のスリツト２４Ａを介してプリント配線板
２３の実装面２３Ａに押し付ける。
【００３７】これにより金バンプ２５の先端部２５Ａを
ランド２４のスリツト２４Ａの形状に合わせてラツパ状
に変形させてこの先端部２５Ａをランド２４のスリツト
２４Ａの内面と接触させると共に、この金バンプ２５の
肩部２５Ｂをランド２４の上面と接触させ、かくしてプ
リント配線板２３の実装面２３Ａに半導体チツプ２１を
実装することができる。
【００３８】（３）本実施の形態の動作及び効果 以上の構成において、この回路基板２０では、各ランド
２４にそれぞれ逆テーパ状でなるスリツト２４Ａを形成
すると共に、半導体チツプ２１の各電極２２上にそれぞ
れ先端部２５Ａがひげ状でなる金バンプ２５を形成し、
当該半導体チツプ２１の各電極２２と、プリント配線板
２３のそれぞれ対応するランド２４とを対向させて位置
決めした後、各金バンプ２５の先端部２５Ａをそれぞれ
対応するランド２４のスリツト２４Ａを介してプリント
配線板２３の実装面２３Ａに押し付けるようにして半導
体チツプ２１の他面から所定の圧力を加える。
【００３９】これにより各金バンプ２５の先端部２５Ａ
をそれぞれ対応するランド２４のスリツト２４Ａの形状
に応じて変形させるようにしてプリント配線板２３の実
装面２３Ａに半導体チツプ２１を実装する。
【００４０】従つてこの回路基板２０では、各ランド２
４のスリツト２４Ａに対応する金バンプ２５の先端部２
５Ａを嵌め込むようにしたことから、プリント配線板２
３の実装面２３Ａに実装された半導体チツプ２１が動作
して発熱しても、ランド２４のスリツト２４Ａから金バ
ンプ２５の先端部２５Ａが抜けたり、又は当該ランド２
４と金バンプ２５とに位置ずれが生じることを防止する
ことができ、かくして接続の信頼性を大幅に向上させる
ことができる。
【００４１】これに加えてこの回路基板２０では、各金
バンプ２５とそれぞれ対応するランド２４との接触面積
を大幅に増大させたことからさらに接続の信頼性を向上
させることができる。
【００４２】さらにプリント配線板２３の実装面２３Ａ
に半導体チツプ２１を実装する実装方法では、当該半導
体チツプ２１の各電極２２上に形成した金バンプ２５を
平坦化しないことから、この実装工程を簡略化すること
ができると共に、回路基板２０に封止樹脂を用いなくて
も各金バンプ２５とそれぞれ対応するランド２４とを電
気的及び物理的に確実に接続することができることか
ら、このように封止樹脂を用いない分、実装工程をさら
に簡略化することができる。
【００４３】以上の構成によれば、半導体チツプ２１の
各電極２２上にそれぞれひげ状の先端部２５Ａを有する
金バンプ２５を形成すると共に、プリント配線板２３の
各ランド２４にそれぞれ逆テーパ状のスリツト２４Ａを
形成し、各金バンプ２５の先端部２５Ａをそれぞれ対応
するランド２４のスリツト２４Ａの形状に応じて変形さ
せるようにして当該プリント配線板２３の実装面２３Ａ
に半導体チツプ２１を実装するようにしたことにより、
各金バンプ２５及び対応する各ランド２４とが離れた
り、位置ずれが生じたりすることを防止してこれら各金
バンプ２５とランド２４との接続の信頼性を大幅に向上
させることができ、かくして実装の信頼性を向上し得る
回路基板及び実装方法並びにプリント配線板を実現する
ことができる。
【００４４】（４）他の実施の形態 なお上述の実施の形態においては、プリント配線板２３
の実装面２３Ａに逆テーパ状のスリツト２４Ａが設けら
れたランド２４を形成するようにした場合について述べ
たが、本発明はこれに限らず、図６に示すように、当該
プリント配線板２３の実装面２３Ａに所定位置（実装時
に金バンプ２５と対向する位置）に円錐状でなる孔部４
０Ａが穿設されたランド４０を形成するようにしても良
い。またこの他にも三角錐状又は四角錐状等のようなこ
の他種々の形状でなる凹部又は貫通部を設けるようにし
たランドを形成するようにしても良く、これらの場合に
も上述した実施の形態と同様な効果を得ることができ
る。
【００４５】因みに図７（Ａ）及び（Ｂ）に示すよう
に、テーパを付けずにスリツト４１Ａが設けられたラン
ド４１（図７（Ａ））や、溝部４２Ａが設けられたスリ
ツト４２（図７（Ｂ））をプリント配線板２３の実装面
２３Ａに形成するようにしても良く、テーパを付けない
スリツト４１Ａが設けられたランド４１をプリント配線
板２３の実装面２３Ａに形成する場合には、図８に示す
ように、金バンプ４５の肩部４５Ａと先端部４５Ｂの側
面とをそれぞれこのランド４１の対応する上面４１Ｂと
スリツト４１Ａの内面に接触させることができ、又溝部
４２Ａが設けられたランド４２をプリント配線板２３の
実装面２３Ａに形成する場合には、図９に示すように、
金バンプ４５の下側をそのままこのランド４２に接触さ
せることができる。なおこの場合にはそれぞれプリント
配線板の実装面に半導体チツプを実装した後、この半導
体チツプを当該実装面に一体に封止する必要がある。
【００４６】また上述の実施の形態においては、半導体
チツプ２１の実装時に、当該半導体チツプ２１をその裏
面から例えば30〜50〔g 〕程度の圧力で加圧して各金バ
ンプ２５の先端部２５Ａをそれぞれ対応するランド２４
のスリツト２４Ａの形状に応じて変形させるようにした
場合について述べたが、本発明はこれに限らず、バンプ
を構成する導電性金属の種類、当該バンプの大きさ及び
数等に応じて、この他種々の圧力で加圧するようにして
も良い。
【００４７】因みにこのとき半導体チツプ２１を加圧す
ることに加えて、金バンプ２５を所定温度で加熱するよ
うにしても良く、これにより金バンプ２５を上述した実
施の形態の場合よりもより変形し易くしてこの金バンプ
２５の先端部２５Ａをスリツト２４Ａの形状になじませ
ることができる。さらにこのときプリント配線板２３の
実装面２３Ａに実装した半導体チツプ２１をエポキシ系
等の所定の封止樹脂によつてこのプリント配線板２３の
実装面２３Ａに一体に封止することにより、各金バンプ
２５とそれぞれ対応するランド２４とを上述した実施の
形態の場合よりもさらに確実に電気的及び物理的に接続
させることができる。
【００４８】さらに上述の実施の形態においては、半導
体チツプ２１の各電極２２上にそれぞれ球状部分の径が
50〔μm 〕程度でなり、かつこの球状部分から延びるひ
げ状でなる先端部２５Ａから半導体チツプ２１の一面２
１Ａまでの距離が60〜70〔μm 〕程度となるように金バ
ンプ２５を形成するようにした場合について述べたが、
本発明はこれに限らず、プリント配線板２３の実装面２
３Ａに形成されるランドの凹部又は貫通部の深さや大き
さ等に応じてバンプをこの他種々の形状及び大きさに形
成するようにしても良い。
【００４９】さらに上述の実施の形態においては、本発
明のプリント配線板の一面側に実装される表面実装型電
子部品として、半導体チツプ２１を適用するようにした
場合について述べたが、本発明はこれに限らず、この他
種々の表面実装型電子部品を適用することができる。
【００５０】さらに上述の実施の形態においては、本発
明の表面実装型電子部品に形成された突起電極として金
バンプ２５を適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の導電性材でな
る突起電極を適用することができる。
【００５１】
【発明の効果】上述のように本発明によれば、一面側に
複数の突起電極が形成された表面実装型電子部品と、一
面側に表面実装型電子部品の各突起電極にそれぞれ対応
させて複数の電極が形成されると共に、各電極の所定位
置に所定形状の凹部又は貫通部が設けられたプリント配
線板とを設けるようにして、表面実装型電子部品の各突
起電極をプリント配線板のそれぞれ対応する電極の凹部
又は貫通部に嵌め込むようにして表面実装型電子部品が
プリント配線板の一面側に実装されるようにしたことに
より、各突起電極とそれぞれ対応する各電極との接触面
積を大幅に増大させ、かつ各突起電極とそれぞれ対応す
る各電極との位置ずれを防止して接続の信頼性を大幅に
向上させることができ、かくして実装の信頼性を大幅に
向上し得る回路基板を実現することができる。
【００５２】また一面側に複数の突起電極が形成された
表面実装型電子部品を作製すると共に、一面側に表面実
装型電子部品の各突起電極にそれぞれ対応させて所定位
置に所定形状の凹部又は貫通部が設けられた複数の電極
が形成されたプリント配線板を作製する第１のステツプ
と、表面実装型電子部品の各突起電極をプリント配線板
のそれぞれ対応する電極の凹部又は貫通部に嵌め込むよ
うにして表面実装型電子部品をプリント配線板の一面側
に実装する第２のステツプとを設けるようにしたことに
より、各突起電極とそれぞれ対応する各電極との接触面
積を大幅に増大させ、かつ各突起電極とそれぞれ対応す
る各電極との位置ずれを防止して表面実装型電子部品を
プリント配線板の一面側に実装することができ、かくし
て実装の信頼性を大幅に向上し得る実装方法を実現する
ことができる。
【００５３】さらに一面側に表面実装型電子部品の各突
起電極にそれぞれ対応させて所定位置に所定形状の凹部
又は貫通部が設けられた複数の電極を設けるようにした
ことにより、一面側に実装される表面実装型電子部品の
突起電極とそれぞれ対応する各電極との接触面積を大幅
に増加させ、かつ各電極に接触する突起電極の位置ずれ
を凹部又は貫通部によつて防止することから、接続の信
頼性を大幅に向上させることができ、かくして実装の信
頼性を大幅に向上し得るプリント配線板を実現すること
ができる。
【図面の簡単な説明】
【図１】本発明による回路基板の構成の一実施の形態を
示す略線的断面図である。
【図２】プリント配線板の構成を示す略線的斜視図であ
る。
【図３】ランドの構成を示す略線的斜視図及び略線的断
面図である。
【図４】半導体チツプの実装方法を示す略線的断面図で
ある。
【図５】半導体チツプの実装方法を示す略線的断面図で
ある。
【図６】他の実施の形態によるプリント配線板のランド
を示す略線的斜視図及び略線的断面図である。
【図７】他の実施の形態によるプリント配線板のランド
を示す略線的斜視図である。
【図８】スリツトが設けられたランドと金バンプとの接
続の説明に供する略線的断面図である。
【図９】溝部が設けられたランドと金バンプとの接続の
説明に供する略線的断面図である。
【図１０】半導体チツプの各電極上への金バンプの形成
方法を示す略線的斜視図及び略線的断面図である。
【図１１】金バンプの形成方法を示す略線的断面図であ
る。
【図１２】従来の金バンプを用いたフリツプチツプ実装
の説明に供する略線的断面図である。
【図１３】従来のランドと金バンプとの接続の説明に供
する略線的断面図である。
【符号の説明】 ２０……回路基板、２１……半導体チツプ、２１Ａ……
一面、２２……電極、２３……プリント配線板、２３Ａ
……実装面、２４、４０、４１、４２……ランド、２４
Ａ、４１Ａ……スリツト、２５……金バンプ、４０Ａ…
…孔部、４２Ａ……溝部。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｋ 3/34 ５０１ Ｈ０５Ｋ 13/04 Ｍ 13/04 Ｈ０１Ｌ 21/92 ６０２Ｒ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】一面側に複数の突起電極が形成された表面
    実装型電子部品と、 一面側に上記表面実装型電子部品の各上記突起電極にそ
    れぞれ対応させて複数の電極が形成されると共に、当該
    各電極の所定位置に所定形状の凹部又は貫通部が設けら
    れたプリント配線板とを具え、上記表面実装型電子部品
    の各上記突起電極を上記プリント配線板のそれぞれ対応
    する上記電極の上記凹部又は貫通部に嵌め込むようにし
    て上記表面実装型電子部品が上記プリント配線板の上記
    一面側に実装されてなることを特徴とする回路基板。
  2. 【請求項２】各上記電極は、 それぞれ所定位置に設けられた上記凹部又は貫通部が上
    記プリント配線板の厚み方向に沿つて順次開口を小さく
    するような逆テーパ状でなることを特徴とする請求項１
    に記載の回路基板。
  3. 【請求項３】上記突起電極は、 それぞれ対応する各上記電極の上記凹部又は貫通部に嵌
    め込まれることにより当該凹部又は貫通部の形状に応じ
    て変形するような材質でなることを特徴とする請求項２
    に記載の回路基板。
  4. 【請求項４】上記プリント配線板の上記一面側に実装さ
    れた上記表面実装型電子部品を当該一面側に一体に封止
    する封止手段を具えることを特徴とする請求項１に記載
    の回路基板。
  5. 【請求項５】一面側に複数の突起電極が形成された表面
    実装型電子部品を作製すると共に、一面側に上記表面実
    装型電子部品の各上記突起電極にそれぞれ対応させて所
    定位置に所定形状の凹部又は貫通部が設けられた複数の
    電極が形成されたプリント配線板を作製する第１のステ
    ツプと、 上記表面実装型電子部品の各上記突起電極を上記プリン
    ト配線板のそれぞれ対応する上記電極の上記凹部又は貫
    通部に嵌め込むようにして上記表面実装型電子部品を上
    記プリント配線板の上記一面側に実装する第２のステツ
    プとを具えることを特徴とする実装方法。
  6. 【請求項６】上記第１のステツプでは、 上記プリント配線板の各上記電極の上記所定位置に上記
    プリント配線板の厚み方向に沿つて順次開口を小さくす
    るような逆テーパ状でなる上記凹部又は貫通部を設ける
    ことを特徴とする請求項５に記載の実装方法。
  7. 【請求項７】上記第２のステツプでは、 各上記突起電極をそれぞれ対応する各上記電極の上記凹
    部又は貫通部に嵌め込むことにより各上記突起電極を当
    該凹部又は貫通部の形状に応じて変形させることを特徴
    とする請求項６に記載の実装方法。
  8. 【請求項８】上記第２のステツプでは、 上記プリント配線板の上記一面側に実装した上記表面実
    装型電子部品を当該一面側に一体に封止することを特徴
    とする請求項５に記載の実装方法。
  9. 【請求項９】一面側に表面実装型電子部品が実装される
    プリント配線板において、 上記一面側に上記表面実装型電子部品の各上記突起電極
    にそれぞれ対応させて所定位置に所定形状の凹部又は貫
    通部が設けられた複数の電極を具えることを特徴とする
    プリント配線板。
  10. 【請求項１０】各上記電極は、 それぞれ所定位置に設けられた上記凹部又は貫通部が上
    記プリント配線板の厚み方向に沿つて順次開口を小さく
    するような逆テーパ状でなることを特徴とする請求項９
    に記載のプリント配線板。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217236A (ja) * 2001-01-17 2002-08-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002222828A (ja) * 2001-01-29 2002-08-09 Kyocera Corp 半導体素子実装用基板
JP2003526937A (ja) * 2000-03-10 2003-09-09 チップパック，インク． フリップチップ接合構造
US6887738B2 (en) 2000-06-28 2005-05-03 Sharp Kabushiki Kaisha Method of making semiconductor device with flip chip mounting
JP2006210591A (ja) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7129586B2 (en) 2003-06-27 2006-10-31 Denso Corporation Flip chip packaging structure and related packaging method
JP2007258281A (ja) * 2006-03-20 2007-10-04 Sharp Corp フレキシブル配線基板およびその接続構造
JP2010157844A (ja) * 2008-12-26 2010-07-15 Murata Mfg Co Ltd 非可逆回路素子
US10388626B2 (en) 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
CN113115584A (zh) * 2021-04-16 2021-07-13 苏州高斯韦伯驱动技术有限公司 一种基于pcb板的直线电机结构

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994636B2 (en) 2000-03-10 2011-08-09 Stats Chippac, Ltd. Flip chip interconnection structure
US10388626B2 (en) 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
JP2003526937A (ja) * 2000-03-10 2003-09-09 チップパック，インク． フリップチップ接合構造
US8697490B2 (en) 2000-03-10 2014-04-15 Stats Chippac, Ltd. Flip chip interconnection structure
JP4903966B2 (ja) * 2000-03-10 2012-03-28 スタッツ・チップパック・インコーポレイテッド フリップチップ接合構造及びフリップチップ接合構造を形成する方法
US6887738B2 (en) 2000-06-28 2005-05-03 Sharp Kabushiki Kaisha Method of making semiconductor device with flip chip mounting
JP4520052B2 (ja) * 2001-01-17 2010-08-04 パナソニック株式会社 半導体装置およびその製造方法
JP2002217236A (ja) * 2001-01-17 2002-08-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4587573B2 (ja) * 2001-01-29 2010-11-24 京セラ株式会社 半導体素子実装体および半導体素子実装体の製造方法
JP2002222828A (ja) * 2001-01-29 2002-08-09 Kyocera Corp 半導体素子実装用基板
US7129586B2 (en) 2003-06-27 2006-10-31 Denso Corporation Flip chip packaging structure and related packaging method
JP4573657B2 (ja) * 2005-01-27 2010-11-04 パナソニック株式会社 半導体装置及びその製造方法
JP2006210591A (ja) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007258281A (ja) * 2006-03-20 2007-10-04 Sharp Corp フレキシブル配線基板およびその接続構造
JP2010157844A (ja) * 2008-12-26 2010-07-15 Murata Mfg Co Ltd 非可逆回路素子
CN113115584A (zh) * 2021-04-16 2021-07-13 苏州高斯韦伯驱动技术有限公司 一种基于pcb板的直线电机结构
CN113115584B (zh) * 2021-04-16 2024-02-09 南通勒诚智能科技有限公司 一种基于pcb板的直线电机结构

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