KR101798657B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR101798657B1
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라젠드라 디. 펜세
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스태츠 칩팩 피티이. 엘티디.
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H01L2224/1713—Square or rectangular array
    • H01L2224/17133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
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    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
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    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

반도체 소자는 다이 패드 레이아웃을 구비한 반도체 다이를 갖는다. 다이 패드 레이아웃의 신호 패드가 반도체 다이 주변 근처에 주로 위치되고, 동력 및 접지 패드가 신호 패드로부터 내측에 주로 위치된다. 신호 패드는 반도체 다이 에지에 일반적으로 평행한 주변의 열 또는 주변의 어레이에 배열된다. 범프가 신호 패드, 동력 패드 및 접지 패드 위에 형성된다. 상기 범프는 가용성부 및 비가용성부를 가질 수 있다. 상호접속 사이트를 구비한 전도성 트레이스가 기판 위에 형성된다. 법프는 상호접속 사이트보다 넓다. 범프는 상호접속 사이트의 정상면 및 측면을 커버하도록 상호접속 사이트에 본딩된다. 봉지재가 반도체 다이 및 기판 사이의 범프 주위에 증착된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING PAD LAYOUT FOR FLIPCHIP SEMICONDUCTOR DIE}
본 발명은 반도체 소자, 특히 플립칩 반도체 다이용의 패드 레이아웃(layout)을 형성하는 방법에 관한 것이다.
반도체 소자는 현대의 전자 제품에서 일반적으로 사용된다. 반도체 소자는 전기 부품의 숫자 및 밀도에서 가변적이다. 개별 반도체 소자는 일반적으로 전기 부품, 즉, 발광 다이오드(LED), 소형 신호 트랜지스터, 래지스터, 캐패시터, 인덕터 및 MOS 전계 효과 트랜지스터(MOSFET) 중의 한 형태를 포함한다. 집적 반도체 소자는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 소자의 예로서 마이크로콘트롤러, 마이크로프로세서, 차지드-접속 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.
상기 반도체 소자는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 태양광의 전기로의 변환 및 텔레비젼 디스플레이를 위한 비쥬얼 프로젝션 형성등과 같은 넓은 범위의 기능들을 수행한다. 이러한 반도체 소자는 엔터테인먼트, 통신, 동력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야에 사용되며, 또한 군사 응용, 항공, 자동차, 산업 제어기 및 사무용 기기에서도 사용된다.
상기 반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해서 그것의 전기 전도성을 배가시킨다. 도핑은 불순물을 반도체 재료에 도입시키어 반도제 소자의 전도성을 배가 또는 제어한다.
반도체 소자는 액티브 및 패시브 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 액티브 구조체는 전류의 흐름을 제어한다. 도핑 그리고 전계 효과 또는 베이스 전류의 레벨을 변화시킴으로써 트랜지스터는 전류 흐름을 촉진 또는 제한하게 된다. 레지스터, 캐패시터 및 인덕터를 포함하는 패시브 구조체는 다양한 전기적 기능들을 수행하는데 필요한 전압과 전류 사이의 상호 관계를 만들어 낸다. 상기 액티브 및 패시브 구조체들은 전기적으로 연결되어 회로를 형성하고 이것이 반도체 소자가 고속의 계산 및 다른 유용한 기능들을 수행할 수 있게 한다.
반도체 소자는 일반적으로 두 개의 복합 제조 공정, 즉, 각각이 잠재적으로 수백개 단계들이 관여되는 프론트-엔드(front-end) 공정 및 백-엔드(back-end) 공정을 사용하여 제조된다. 상기 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성하는 것을 포함한다. 각 다이는 기본적으로 동일하고 액티브 및 패시브 부품들을 전기적으로 연결하여 형성되는 회로를 포함한다. 또한, 상기 백-엔드 제조는 최종 웨이퍼로부터 각 다이를 싱귤레이팅(singulating)하고, 구조적 지지와 환경적 분리를 제공하기 위해 상기 다이를 패키징하는 것을 포함한다.
반도체 제조의 한 가지 목적은 보다 소형의 반도체 소자를 제조하는 것이다. 소형의 반도체 소자는 적은 전력을 소모하고, 높은 성능을 가지며, 그리고 보다 효율적으로 제조될 수 있다. 또한, 소형의 반도체 소자는 소형의 풋프린트(footprint)를 갖는데 이것은 보다 소형의 최종 제품에 바람직하다. 소형의 다이 크기는 보다 소형의 고밀도 액티브 및 패시브 부품들을 구비한 다이를 초래하는 프론트-엔드 공정의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 재료 패키징에서의 개선에 의해 보다 소형 풋프린트를 구비한 반도체 소자 패키지를 초래할 수 있다.
플립칩 패키지에서, 반도체 다이는 다이의 액티브 사이드가 기판과 접하는 상태로 패키지 기판에 장착된다. 반도체 다이 회로와 기판 회로의 상호접속은, 다이상의 상호접속 패드 어레이에 부착되고 그리고 기판상의 상호접속 패드에 대응하는 보완적 어레이에 본딩된 범프를 경유해서 이루어진다.
신호, 동력 및 접지 기능을 위한 반도체 다이 상의 패드는 통상적으로 어레이에 걸쳐서 분포되고, 기판상의 대응 패드는 외부 제2레벨 상호접속체의 적절한 회로에 연결된다. 상기 제2레벨 상호접속체는 플립칩 상호접속 구조체보다 큰 피치를 갖고, 따라서 기판상의 라우팅은 통상적으로 흩어진다. 반도체 다이 상의 패드와 패키지 외부 핀 사이의 팬-아웃(fan-out) 라우팅은 패키지 기판 내의 멀티플 금속층상에 형성된다.
멀티플 층 기판은 비싸고 통상적인 플립칩 구조물에서는 기판 홀로 통상 패티지 비용의 반 이상을 차지한다. 이러한 멀티층 기판의 높은 비용은 주류 제품에서 플립칩 기술의 확산을 제한하는 한 요인이 되어 왔다. 통상적인 플립칩 구조물에서 이스케이프 라우팅 패턴은 일반적으로 추가적인 전기적 파라시틱(parasitic)을 들여오는데, 라우팅이 비차폐 권선의 쇼트런(short run)과 신호 전달 경로에서 권선층 사이에 비아(via)를 포함하기 때문이다. 전기적 파라시틱은 패키지 성능을 크게 제한할 수 있다.
통상적인 플립칩 패키지에서, 반도체 다이(13)상의 입력/출력 패드, 총괄하여 신호 패드는, 도 1에서 10으로 평면도로 도시된 바와 같이, 다이의 액티브 표면(12)을 커버하는 영역 어레이에 배열된다. 각각 반도체 다이(13)의 신호, 동력 및 접지 기능과 관련된 신호 패드(18,19), 동력 패드(14) 및 접지 패드(16)는 어레이내의 멀티플 로우 및 칼럼에 걸쳐서 분포된다. 특히, 신호 패드(18) 중의 일부는 어레이 주변에 배열되지만, 다른 신호 패드(19)는 그렇지 않다. 일반적으로, 다양한 신호 패드가 동력 패드 및/또는 접지 패드에 의해 감싸지거나 또는 적어도 그것들에 인접하게 되도록 패드를 배열하기 위해 일부 디자인 시도가 이루어진다.
많은 통상적인 플립칩 패키지가 세라믹 기판을 이용하여 제조된다. 세라믹 기판은 비교적 저렴한 많은 수의 층을 구비한 상태로 제조될 수 있고, 블라인드 비아가 어려움없이 세라믹층에 만들어질 수 있다. 통상적인 세라믹 기판에의 사용을 위한 통상적인 칩에서, 패드 피치는 전형적으로 150-250㎛ 범위에, 그리고 많은 칩에서 그리드 피치는 225㎛가 전형적이다.
기판에서 팬-아웃 라우팅, 즉, 기판상의 대응 패드를 패키지의 외부 단자와 연결하는 기판상의 권선이 신호 권선과 동력 및 접지 권선을 제공하도록 패턴화된 멀티플 금속 층에서 구현된다. 다이 패드 레이아웃(10)에 대응하는 기판 패드의 배열이 도 2에서 20으로 평면도로 도시되었다. 신호 패드(28,29), 동력 패드(24) 및 접지 패드(26)가 기판 표면(22)의 보완적 어레이에 배열되어 다이 상의 대응 패드에 부착된 신호, 동력 및 접지 범프를 수용하고 각각에 본딩된다. 통상적인 배열에서, 신호 라우팅과 관련된 패드(28)의 일부는 어레이 주변에 위치되지만, 다른 패드(29)는 그렇지 않다. 어레이 주변상의 신호 패드에 대한 이스케이프 라우팅은 기판의 최상부 금속층에서 트레이스(30)로서 다이 에지(23) 아래를 직접 횡단할 수 있다. 어레이 주변에 있지 않는 기판상의 패드는 쇼트 트레이스 또는 비아를 통하여 기판의 보다 깊은 금속층에 연결된다. 신호 패드(29)는 쇼트 트레이스(신호 스터브 또는 조그)(32)를 경유하여 신호 비아(34)를 통하여 아래 여러 금속층들 중의 하나에 있는 신호 트레이스에 연결된다. 이와 유사하게, 동력 패드(24)는 쇼트 트레이스(동력 스터브(stub) 또는 조그(jog))(36)을 경유하여 동력 비아(38)를 통하여 아래 금속층의 동력 트레이스에 연결되고, 접지 패드(26)는 쇼트 트레이스(접지 스터브 또는 조그)(40)를 경유하여 접지 비아(42)를 통하여 아래 금속층의 동력 트레이스에 연결된다.
약 1000개의 외부 단자를 갖는 통상적인 패키지에서, 기판에서 신호 권선의 적어도 2개 또는 3개 층과, 동력 및 접지 권선의 적어도 4개 또는 5개 층이 존재하는데, 전체 층수는 6 개 또는 8개 정도가 된다. 일반적인 룰로서, 신호 권선 층 숫자의 증가는 패키지에서 전달 라인 전기 환경을 유지하기 위한 필요성으로 인해동력 및 접지 층에서의 수반되는 증가를 요구하고, 이것은 전체 층 카운트를 또한 증가시킨다. 추가적인 층에 대한 필요성은 또한 보다 긴 신호 경로 및 다층 대 다층 비아를 초래하고, 이것은 바람직하지 않은 전기적 파라시틱 및 성능 열화를 부가하는 문제가 있다.
도 1은 플립칩 패키지를 위한 다이 상의 통상적인 패드 레이아웃에 대한 평면도.
도 2는 플립칩 기판 상의 패드 및 라우팅 배열에 대한 평면도.
도 3은 표면 상에 상이한 형태의 패키지가 장착된 PCB를 도시한 도면.
도 4a-4c는 PCB에 장착된 반도체 패키지의 다른 상세 사항을 도시한 도면.
도 5는 플립칩 패키지를 위한 다이 상의 패드 레이아웃을 도시한 도면.
도 6은 플립칩 기판상에서 패드 및 라우팅 배열을 도시한 도면.
도 7a-7c은 다이 패드 레이아웃 및 기판 패드 배열을 갖는 기판상에 장착된 플립칩의 일부를 도시한 도면.
도 8a-8b는 플립칩 패키지를 위한 다이 상의 제1패드 레이아웃을 도시한 도면.
도 9a-9b는 플립칩 패키지를 위한 다이 상의 제2패드 레이아웃을 도시한 도면.
도 10a-10b는 플립칩 패키지를 위한 다이 상의 제3패드 레이아웃을 도시한 도면.
도 11a-11b는 플립칩 패키지를 위한 다이 상의 제4패드 레이아웃을 도시한 도면.
도 12a-12h는 기판상의 전도성 트레이스에의 본딩을 위한 반도체 다이 위에 형성된 다양한 상호접속 구조체를 도시한 도면.
도 13a-13g는 전도성 트레이스에 본딩된 반도체 다이 및 상호접속 구조체를 도시한 도면.
도 14a-14d는 전도성 트레이스에 본딩된 웨지형 상호접속 구조체를 구비한 반도체 다이를 도시한 도면.
도 15a-15는 전도성 트레이스에 본딩된 반도체 다이 및 상호접속 구조체의 다른 하나의 실시예를 도시한 도면.
도 16a-16c는 전도성 트레이스에 본딩된 스텝 범프 및 스터드 범프 상호접속 구조체를 도시하는 도면.
도 17a-17b는 전도 비아를 구비한 전도성 트레이스를 도시한 도면.
도 18a-18c는 반도체 다이 및 기판 사이의 몰드 언더필을 도시한 도면.
도 19는 반도체 다이 및 기판 사이의 또 다른 몰드 언더필을 도시한 도면.
도 20은 몰드 언더필 후의 반도체 다이 및 기판을 도시한 도면.
도 21a-21g는 오픈 솔더 레지스트레이션을 구비한 전도성 트레이스의 다양한 배열을 도시한 도면.
도 22a-22b는 전도성 트레이스 사이에 패치를 구비한 오픈 솔더 레지스트레이션을 도시하는 도면.
도 23은 몰드 언더필 동안에 봉지재를 제한하기 위한 마스킹층 댐을 구비한 POP를 도시한 도면.
라우팅 밀도를 증가시키고 상호접속층의 필수적 숫자를 최소화시키면서 동력 패드 및 접지 패드뿐 아니라 신호 패드를 수용하는 플립칩 반도체 다이의 다이 패드 레이아웃에 대한 필요성이 존재한다. 따라서, 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것인데, 그 방법은, 반도체 다이의 주변 영역에 주로 위치된 신호 패드와, 상기 신호 패드로부터 반도체 다이의 내측 영역에 주로 위치된 접지 패드 및 동력 패드를 구비한 다이 패드 레이아웃을 갖는 반도체 다이를 제공하는 단계; 상기 신호 패드, 동력 패드 및 접지 패드 상에 다수의 범프를 형성하는 단계; 기판을 제공하는 단계; 상기 범프보다 협소한 상호접속 사이트를 구비한 다수의 전도성 트레이스를 기판 위에 형성하는 단계; 상기 범프가 상기 상호접속 사이트의 정상면 및 측면을 커버하도록 상기 범프를 상기 상호접속 사이트에 본딩시키는 단계; 및 상기 반도체 다이와 기판 사이의 범프 주변에 봉지재를 증착시키는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것인데, 그 방법은, 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 기판의 주변 근처에 위치된 신호 사이트와, 상기 신호 사이트로부터 내측에 위치된 접지 사이트 및 동력 사이트를 구비한 레이아웃에 배열된 기판 위에 상호접속 사이트를 갖는 다수의 전도성 트레이스를 형성하는 단계; 및 상호접속 구조체가 상호접속 사이트의 정상면 및 측면을 커버하도록 반도체 다이 및 기판 사이에 상호접속 구조체를 형성하는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것인데, 그 방법은, 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 상기 기판의 주변 영역에 주로 위치된 신호 사이트와, 신호 패드로부터 상기 기판의 내측 영역에 주로 위치된 접지 사이트 및 동력 사이트를 구비한 레이아웃에 배열된 기판 위에 상호접속 사이트를 갖는 다수의 전도성 트레이스를 형성하는 단계; 상기 반도체 다이를 상기 상호접속 사이트에 본딩시키는 단계; 및 상기 반도체 다이와 기판 사이에 봉지재를 증착시키는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자에 관한 것인데, 그 반도체 소자는 반도체 다이의 주변 영역에 주로 위치된 신호 패드와, 상기 신호 패드로부터 반도체 다이의 내측 영역에 주로 위치된 접지 패드 및 동력 패드를 구비한 다이 패드 레이아웃을 갖는 반도체 다이; 기판; 상기 기판 위에 형성되고 상기 반도체 다이와 본딩된 상호접속 사이트를 구비한 다수의 전도성 트레이스; 및 상기 반도체 다이와 기판 사이에 증착된 봉지재를 포함한다.
본 발명은 비슷한 참조 번호가 동일 또는 유사한 요소를 나타내는 도면을 참조하여 다음 설명의 하나 이상의 실시예에서 기술된다. 비록 본 발명은 본 발명의 목적을 달성하기 위한 최선의 모드 관점에서 기술되지만, 당업자는 그것이 첨부된 청구범위에 의해 한정되는 본 발명의 정신 및 범위와 다음의 상세한 설명 및 도면에 의해 지지되는 균등범위에 포함될 수 있는 치환, 변형 및 균등물을 커버하려는 의도라는 것을 이해할 것이다.
반도체 소자는 일반적으로 두 개 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수의 다이를 형성시키는 것을 포함한다. 웨이퍼 상의 각 다이는 액티브 및 패시브 전기 부품들을 포함하는데, 그것들은 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 액티브 전기 부품은 전류 흐름을 제어할 수 있는 능력을 갖는다. 캐패시터, 인덕터, 레지스터 및 트랜스포머와 같은 패시브 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 형성한다.
이러한 액티브 및 패시브 부품들은 도핑, 증착, 포토리소그래피(photolithography), 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼 표면상에 형성된다. 이때, 도핑은 이온 주입 또는 열 확산과 같은 기술에 의해 반도체 재료 안에 불순물을 도입시킨다. 도핑 공정은 액티브 소자에서 반도체 재료의 전기 전도성을 변형시키고, 반도체 재료를 절연체 또는 도체로 변형시키거나, 또는 전기장 또는 베이스 전류에 반응하여 반도체 재료 전도성을 극적으로 변화시킨다. 트랜지스터는, 전기장 또는 베이스 전류의 인가에 따라서 트랜지스터가 전류 흐름을 촉진 또는 제한할 수 있도록 하는데 필요한 것으로 배열된 도핑의 다양한 정도 및 형태의 영역들을 포함한다.
액티브 및 패시브 부품들은 상이한 전기적 특성들을 갖는 재료층들에 의해 형성된다. 상기 층들은 증착되는 재료의 형태에 의해 부분적으로 결정된 다양한 증착 기술에 의해 형성될 수 있다. 예를 들면, 박막 증착은 화학적 증착(CVD), 물리적 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함한다. 각 층은 일반적으로 패턴화되어 액티브 부품, 패시브 부품 및 그들 사이의 전기적 접속부의 부분들을 형성한다.
상기 층들은, 패턴화되는 층위에 광 민감 재료, 즉, 포토레지스트를 증착시키는 것을 포함하는 포토리소그래피를 이용하여 패턴화된다. 하나의 패턴이 빛을 이용하여 포토마스크로부터 포토레지스트로 이동한다. 빛을 접한 포토레지스트 패턴의 부분은 용매를 이용하여 제거되고, 패턴화되는 하부층이 노출된다. 포토레지스트의 나머지 부분은 제거되어 뒤에 패턴화된 층을 남겨둔다. 또한, 재료의 일부 형태는, 무전해 및 전해 도금과 같은 기술을 이용하는 앞선 증착/에칭 공정에 의해 형성된 영역 또는 보이드(void) 안으로 재료를 직접 증착시키는 것에 의해 패턴화된다.
이미 존재하는 패턴 상에 재료의 박막 필름을 증착시키는 것은 하부 패턴을 악화시키고 비균일 플랫면을 형성시킬 수 있다. 균일 플랫면이 보다 소형의 밀한 패킹된 액티브 및 패시브 부품들을 만들기 위해서 요구된다. 평탄화는 웨이퍼 표면에서 재료를 제거하고 균일한 플랫면을 생성하는데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼 표면을 폴리싱하는 공정을 포함한다. 폴리싱 중에 마모재 및 부식 화학재가 웨이퍼 표면에 첨가된다. 화학재의 마모 및 부식 작용의 조합된 기계적 작용은 어떤 불규칙한 형태도 제거하여 균일한 플랫면을 만든다.
백-엔드 제조는 최종 웨이퍼를 개별 다이로 컷팅 및 싱귤레이팅한 후에 구조적 지지 및 환경적 분리를 위해 상기 다이를 패키징하는 것을 말한다. 다이를 싱귤레이트하기 위해서 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비기능 영역을 따라서 줄이 그어지고 부수어진다. 웨이퍼는 레이저 컷팅 공구 또는 톱날을 이용하여 싱귤레이트된다. 싱귤레이션 후에 각각의 다이들은 다른 시스템 부품들과의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이위에 형성된 접촉 패드가 이어서 패키지내의 접촉 패드에 접속된다. 전기적 접속은 솔더(solder) 범프, 스터드(stud) 범프, 전도성 페이스트 또는 와이어 본드로 이루어질 수 있다. 봉지재 또는 다른 몰딩 재료가 패키지 위에 증착되어 물리적 지지 및 전기적 분리를 제공한다. 최종 패키지는 이어서 전기 시스템 안에 삽입되고, 반도체 소자의 기능이 다른 시스템 부품에 이용가능하게 발휘된다.
도 3은 표면 상에 장착된 다수 반도체 패키지를 구비한 칩 캐리어 기판 또는 프린트 회로 보드(PCB, 52)를 갖는 전자 소자(50)를 도시하고 있다. 전자 소자(50)는 적용에 따라서 한 형태의 반도체 패키지 또는 멀티플 형태의 반도체 패키지를 가질 수 있다. 반도체 패키지의 상이한 형태들이 도시 목적으로 도 3에 도시되었다.
전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 또한, 전자 소자(50)는 큰 시스템의 하부 부품일 수 있다. 예를 들면, 전자 소자(50)는 핸드폰, 개인용 디지털 어시스턴트(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 부분일 수 있다. 또한 전자 소자(50)는 컴퓨터에 삽입될 수 있는 그래픽 카드, 네트워크 인터페이스 카드 또는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 특정 용도 직접 회로(ASIC), 로직 회로, 아날로그 회로, RF회로, 개별 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다. 이들 제품들이 시장에 의해 수용되기 위해서는 소형화 및 중량 감소가 필수적이다. 반도체 소자들 사이의 거리는 고집적을 위해 감소되어야 한다.
도 3에서, PCB(52)는 PCB상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 증착 공정을 이용하여 PCB(52) 표면위에 또는 PCB층들내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 부품들 그리고 다른 외부 시스템 부품들 사이에 전기적 통신을 제공한다. 트레이스(54)는 또한 반도체 패키지 각각에 전력 및 접지 접속을 제공한다.
일부 실시예에서, 반도체 소자는 두 패키지 레벨을 갖는다. 제1레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착시키는 기술이다. 제2레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 소자는 단지 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제1레벨 패키징을 가질 수 있다.
도시의 목적으로, 와이어 본드 패키지(56) 및 플립 칩(58)을 포함하는 제1레벨 패키징의 여러 형태들이 PCB(52)상에 도시되었다. 추가적으로, 볼 그리드 어레이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어레이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드(quad) 플랫 넌-리디드 패키지(QFN)(70) 및 쿼드 플랫 패키지(72)를 포함하는 제2레벨 패키징의 여러 형태가 PCB(52)상에 장착된 것으로 도시되었다. 시스템 요건에 따라서, 다른 전자 부품뿐 아니라 제1 및 제2레벨 패키징 형태의 어떤 조합으로 구성된 반도체 패키지의 어떤 조합이라도 PCB(52)에 접속될 수 있다. 일부 실시예에서, 전자 소자(50)는 싱글 부착 반도체 패키지를 포함하지만, 다른 실시예는 멀티플 상호접속 패키지를 요구한다. 싱글 기판상에 하나 이상의 반도체 패키지를 조합시킴으로써, 제조자는 전자 소자 및 시스템안에 기 제조된 부품들을 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 갖기 때문에, 전자 소자는 보다 싼 부품과 간소화된 제조 공정을 이용하여 제조될 수 있다. 결과적으로 소자들은 고장이 적으며 제조하는데 저렴하여 소비자에게 낮은 비용을 갖게 해 준다.
도 4a-4c는 예시적인 반도체 패키지를 도시하고 있다. 도 4a는 PCB(52)에 장착된 DIP(64)의 다른 상세 사항을 도시하고 있다. 반도체 다이(74)는 그 안에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브 영역을 포함하고, 다이의 전기적 디자인에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 반도체 다이(74) 내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 레지스터 및 다른 회로 부재들을 포함한다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 전도 재료로 구성된 하나 이상의 층이고, 반도체 다이(74) 내에 형성된 회로 부재와 전기적으로 접속된다. DIP(64)의 조립 동안에, 반도체 다이(74)는 금-은 공정층 또는 열 에폭시 또는 에폭시 수지와 같은 부착재를 이용하여 중간 캐리어(78)에 장착된다. 패키지 몸체는 폴리머 또는 세라믹과 같은 절연 패키징 재료를 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74) 및 PCB(52) 사이에 전기적 접속을 제공한다. 습분(moisture)과 입자들의 패키지로의 침투를 방지하고 반도체 다이(74) 및 본드 와이어(82)의 오염을 방지하는 것에 의한 환경적 보호를 위해서 패키지 위에 봉지재(84)가 증착된다.
도 4b는 PCB(52)상에 장착된 BCC(62)의 다른 상세 사항을 도시하고 있다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 부착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 본드 와이어(94)는 접촉 패드(96,98) 사이에 제1레벨 패키징 상호접속을 제공한다. 몰딩 화합물 또는 봉지재(100)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(88) 및 본드 와이어(94) 위에 증착된다. 접촉 패드(102)가 전해 도금 또는 무전해 도금과 같은 적절한 금속 증착 공정을 이용하여 산화 방지를 위해 PCB(52) 표면 위에 형성된다. 접촉 패드(102)는 PCB(52)의 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 4c에서, 반도체 다이(58)는 플립 칩 형태 제1레벨 패키징 상태로 중간 캐리어(106)에 하향으로 접하여 장착된다. 반도체 다이(58)의 액티브 영역(108)은 다이의 전기적 디자인에 따라서 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함한다. 예를 들면, 상기 회로는 액티브 영역(108)내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해서 캐리어(106)에 전기적으로 그리고 기계적으로 접속된다.
BGA(60)가 범프(112)를 이용하여 BGA 형태 제2레벨 패키징 상태로 PCB(52)에 전기적으로 그리고 기계적으로 접속된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해서 PCB(52)의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(58) 및 캐리어(106) 위에 증착된다. 플립 칩반도체 소자는 신호 전파 거리 감축, 보다 낮은 캐패시턴스 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58)상의 액티브 소자로부터 PCB(52)상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 하나의 실시예에서, 반도체 다이(58)는 중간 캐리어(106)없이 플립 칩 형태 제1레벨 패키징을 이용하여 PCB(52)에 기계적 및 전기적으로 직접 접속될 수 있다.
플립칩 상호접속 패드 레이아웃에서, 모든 또는 거의 모든 신호 패드가 반도체 다이의 주변(marginal) 부분 및 대응 패키지 기판에 위치된다. 다이 신호 패드는 반도체 다이 주변 근처의 다이 표면 상에 배열되고, 다이 동력 및 접지 패드는 신호 패드로부터 다이 표면의 내측(inboard) 상에 배열된다. 대응 패키지 기판상의 신호 패드는 다이 패드 레이아웃에 보완적인 방법으로 배열된다. 신호라인은 신호 패드로부터 다이 풋프린트로부터 떨어진 다이 에지 아래로 루트되고, 동력 및 접지 라인은 다이 풋프린트 아래의 비아로 루트된다.
패드 레이아웃은 칩 마진에서 높은 신호 트레이스 이스케이프 라우팅 밀도를 제공한다. 패키지 기판은 적은 수의 금속층을 갖는데, 패드 레이아웃을 이용하여 구성된 패키지가 매우 낮은 비용으로 만들어질 수 있다. 신호 전달 경로로부터 적은 수의 금속층이 존재하고, 그리고 비아 숫자가 감소 또는 거의 제거되기 때문에, 전기적인 파라시틱(parasitics)이 감소되고 패키지가 개선된 성능을 가질 수 있다.
플립칩 상호접속을 위한 다이 패드 레이아웃은 반도체 다이 주변 근처에 주로 위치된 신호 패드와, 신호 패드로부터 주로 인보드에 위치된 접지 및 동력 패드를 가질 수 있다. 신호 패드는 다이 에지에 일반적으로 평행한 열(row)에 배열될 수 있다. 또한, 신호 패드는 다이 에지에 평행한 둘 이상의 어레이(array)에 배열될 수 있다. 일부 실시예에서, 인접한 열들의 패드는 엇걸림(staggered)된다. 신호 패드의 열 또는 어레이가 위치되는 반도체 다이 영역은 다이의 주변 영역으로 언급된다.
다른 실시예에서, 동력 및 접지 패드는 반도체 다이 중심 근처의 직사각형 어레이에 배열된다. 또한, 반도체 다이의 중심 영역에는 어떤 패드도 갖지 않을 수 있다. 이러한 동력 및 접지 패드는 또한 신호 패드 근처의 다이 에지에 평행한 열에, 또는 다이 패드 근처 다이 에지에 평행한 두 개 이상의 어레이에 배열될 수 있다. 동력 및 접지 패드의 열 또는 어레이가 위치되는 반도체 다이 영역은 다이의 내측 영역으로 언급된다.
도 5는 다이 패드 레이아웃(120)에 대한 실시예를 도시하고 있다. 신호 패드(122)가 다이 에지(126)에 평행한 열의 반도체 다이의 주변 근처 다이 표면(124) 상에 배열된다. 신호 패드(122)는 도 1의 통상적인 혼합 패드 어레이의 패드보다 미세한 피치(pitch)를 갖는다. 동력 패드(128) 및 접지 패드(130)는 다이 표면(124)의 내측 영역의 어레이 상에 배열된다. 다이 표면(124)의 중심 영역(132)은 동력 패드(128) 및 접지 패드(130)를 포함하여 모든 패드가 없다.
도 5의 다이 패드 레이아웃(120)에 대응하는 기판 패드 배열이 도 6에서 134로 평면도로 도시되었다. 신호 패드(136), 동력 패드(138) 및 접지 패드(140)가 기판 표면(142)상의 보완적 어레이에 배열되어 그 패드들이 반도체 다이 상의 대응 패드에 부착된 신호, 동력 및 접지 범프를 각각 수용하고 그들에 본딩된다. 이 배열에서, 신호 라우팅과 관련된 모든 패드(136)는 어레이 주변에 위치되고, 어레이 주변상의 신호 패드용 이스케이프 라우팅(escape routing)은 기판 최상 금속층의 트레이스(146)로서 다이 에지(144) 아래를 직접 횡단할 수 있다. 어레이 주변에 있지 않은 기판상의 신호 패드(136) 및 동력 패드(138)는 쇼트 트레이스 및 비아를 경유하여 기판의 보다 깊은 금속층에 연결된다. 동력 패드(138)는 동력 비아(150)를 통하여 쇼트 트레이스(동력 스터브(stub) 또는 조그(jog))(148)를 경유하여 아래 금속층의 동력 트레이스에 연결되고, 접지 패드(140)는 접지 비아(154)를 경유하여 쇼트 트레이스(접지 스터브 또는 조그)(152)를 경유하여 아래 금속층의 동력 트레이스에 연결된다.
도 5 및 도 6에서, 모든 신호 라인이 다이 풋프린트로부터 멀어지는 신호 패드(136)로부터 라우팅되고, 모든 동력 및 접지 라인은 다이 풋프린트 아래 비아로 라우팅된다. 따라서, 어떤 스터브 또는 비아도 신호 경로에서 요구되지 않으며, 신호 전달에서 파라시틱도 방지된다. 비록 신호 트레이스들이 너무 밀접하게 이루어져 신호 간섭이 인접한 라인에서 발생할 수 있지만, 신호 트레이스는 트레이스 형성 기술이 허용하여 이용가능한 기술로서 함께 밀접하게 라우팅될 수 있다. 신호 패드(136)는 트레이스 형성과 범프 본딩 기술이 허용하여 이용가능한 기술로서 밀접하게 함께 이루어질 수 있다.
도 7은 기판(158)의 다이 부착 영역 상에 장착된 반도체 다이(157)를 갖는 플립칩 패키지(156)의 일부를 도시하고 있다. 신호 패드(159), 동력 패드(160) 및 접지 패드(161)를 포함하는 다이 패드들이 반도체 다이(157)의 액티브 사이드(155) 상에 또는 그 안에 형성된다. 전도성 볼 또는 범프가 다이 패드에 부착되고, 기판(158)에의 플립칩 상호접속이 볼 또는 범프를 기판의 상부 금속층(162)의 대응 패턴 트레이스 상의 상호접속 사이트에 본딩되는 것에 의해 이루어진다. 신호 범프(163)가 신호 패드(159)에 부착되고 신호 트레이스(164) 상의 상호접속 사이트에 본딩된다. 동력 범프(165)가 동력 패드(160)에 부착되고 동력 트레이스(166) 상의 상호접속 사이트에 본딩되고, 접지 범프(167)가 접지 패드(161)에 부착되고 접지 트레이스(168) 상의 상호접속 사이트에 본딩된다.
기판(158)은 빌드업(build-up) 형태 기판일 수 있는데, 보다 두꺼운 중간 2층 기판의 상부면 및 하부면 각각에 고정된 하나 이상의 보다 얇은 교번적인 절연층 및 금속층을 갖는데, 이것은 코어로 언급된다. 이러한 빌드업 기판(158)은 일반적으로 정상부 상에서 하부 상에서와 동일한 수의 싱글 금속층을 갖는다. 따라서, 1-2-1 빌드업 기판은 하나의 절연층을 구비하고 코어의 정상부 및 하부 각각에 고정되는 하나의 보다 얇은 싱글 금속층을 갖게 되어 모두 4 개의 금속층을 만든다. 2-2-2 빌드업 기판은 절연층들을 구비하고 코어의 정상부 및 하부 각각에 고정된 두 개의 보다 얇은 싱글 금속층을 갖게 되어 모두 6개의 금속층을 만든다. 3-2-3 빌드업 기판은 절연층들을 구비하고 코어의 정상부 및 하부 각각에 고정된 세 개의 보다 얇은 싱글 금속층을 갖게 되어 모두 8개의 금속층을 만든다. 빌드업 층의 각 추가적인 세트는 빌드업 기판의 비용을 증가시키고, 보다 적은 층들을 요구하는 회로 레이아웃이 따라서 바람직하다.
빌드업 공정은 스핀온(spin-on) 공정에 의해 코어의 표면 상에 또는 이미 설정된 빌드업 층상에 절연 재료를 한 층으로 인가하고 이어서 절연층을 금속화하고 그 금속화물을 마스크 및 에칭 공정에 의해 패터닝하는 것을 수반할 수 있다.
기판(158)은 절연물의 정상부 및 하부면 상에 패턴화된 금속층, 즉, 두 개의 금속층 기판을 갖는 프린트 회로 기판을 코어로서 포함한다. 프린트 회로 보드의 절연물 두께는 전형적으로 약 500㎛이다. 실제적 문제로서, 코어상의 금속층의 특징적 피치는 약 100㎛ 범위의 하한을 갖고, 비아 캡쳐 패드 직경은 약 300㎛ 범위의 하한을 갖는다. 대조적으로, 보다 얇은 싱글 빌드업 층의 절연물 두께는 일반적으로 약 50㎛이다. 빌드업 층상의 금속층은 일반적으로 보다 두꺼운 코어층의 그것들보다 얇다. 빌드업 층에서 금속층의 특징적 피치는 약 50㎛ 범위의 하한을 갖고, 비아 캡쳐 패드 직경은 약 120㎛ 범위의 하한을 갖는다.
도 7의 실시예 기판(158)은 빌드업 1-2-1 형태의 네 개의 금속 층기판을 갖는다. 즉, 기판(158)은 중간의 보다 두꺼운 두 개의 금속 층 기판(172) 위에 형성된 상부 및 하부의 얇은 싱글 금속 층 기판(170,171)을 포함한다. 두 개의 금속 층 기판(172)은 패턴화된 상부 및 하부 금속층(173,174)을 갖는다. 싱글 금속 층 기판(170,171)은 패턴화된 금속 층(162,176)을 갖는다. 패턴화된 금속층들(162, 173, 174, 176) 각각은 신호, 동력 및 접지 회로를 위한 트레이스를 갖는다. 예를 들면, 금속층(173)은 접지 회로에 주어진 트레이스(177)와, 동력 회로에 주어진 트레이스(178)를 포함하고, 금속층(174)은 동력 트레이스(179) 및 접지 트레이스(180)를 포함한다.
낮은 금속층(176)은 패턴화되어 장치의 마더보드와 같은 프린트 회로 보드상의 설치 패키지의 제2레벨 솔더 범프 상호접속을 위한 본딩 사이트를 제공한다. 특히, 접지 범프(181), 신호 범프(182) 및 동력 범프(183)는 패키지 기판(158) 언더사이드의 경계(margin) 상에 배열된 접지 범프 사이트(184), 신호 범프 사이트(185) 및 동력 범프 사이트(186)에 부착된다. 코어 접지 범프(187) 및 코어 동력 범프(188)는 패키지 기판(158) 언더사이드 상의 다이 아래에 배열된 코어 접지 범프 사이트(189) 및 코어 동력 범프 사이트(190)에 부착된다.
상부 접지 트레이스(168) 및 동력 트레이스(166)는 접지 및 동력 범프(167, 165)의 플립칩 부착을 위한 사이트를 포함하고, 다이 풋프린트 아래의 비아(191, 192)에 의해 금속층(173)의 트레이스(177, 178)에 연결된다. 트레이스(177, 178)는 비아(198, 193)에 의해 금속층(174)의 트레이스(180, 194)에 연결된다. 트레이스(180, 194)는 차례로 비아에 의해 제2레벨 상호접속 사이트(189, 190)(코어 접지 및 코어 동력)(184, 186)(접지 및 동력)에 연결된다.
다이 신호 패드(159)는 반도체 다이 주변 근처에 배열되고, 기판(158)상의 대응 신호 트레이스 라인(164)은 다이 풋프린트로부터 떨어진 다이 에지(195) 아래로 루트된다. 신호 트레이스(164)는 제2레벨 신호 범프 사이트(185)에 일반적으로 놓이는 기판(158) 영역에 직접 루트되어 상부 금속층(162)에서 신호 트레이스의 범프 사이트(185)로의 접속은 짧아질 수 있고, 하부 금속층(173, 174, 176)내의 최소 신호 회로 상태로 비아(196, 197)에 의해 기본적으로 이루어질 수 있다. 제2레벨 신호 범프 및 하향으로 이어지는 비아가 근처의 접지, 동력 범프 및 비아 사이에 위치될 수 있다.
일반적으로, 패키지 기판의 접지 라인은 인접한 신호 라인 사이의 거리와 적어도 동일한 크기와 비교되는 거리로 신호 라인으로부터 양호하게 분리되어 신호에 의해 생성된 필드 라인이 다른 신호를 간섭하는 것보다 접지로 이어진다. 따라서, 양호하게는, 제2금속층(173)이 접지 평면으로서 기본적으로 작용하고, 상부 금속층에서 절연물의 두께는 상부층상의 인접한 신호라인들 사이의 최소 공간과 동일하거나 또는 그 미만이다. 따라서, 패키지(156)용의 많은 팬-아웃 접지 회로가 제2금속층(173)에 형성되고, 이것은 단지 박막 상부층 절연물에 의해 분리된다. 상부 및 하부 싱글 금속층 기판의 절연물 두께는 약 50㎛ 일수 있고, 인접한 신호 라인 사이의 명목 거리가 약 50㎛ 이상인 경우에, 신호들을 위한 안정적인 마이크로스트립(microstrip)-콘트롤 임피던스 전달 라인 환경을 제공하기 위한 접지 및 신호 라인의 바람직한 공간이 얻어진다.
아래에 기술되는 바와 같이, 보다 적은 수의 선택된 신호 패드가 다이의 내측 영역, 즉, 다이의 코어 회로 영역내의 접지 및 동력 패드 중에 위치된다. 디자인이 요구되는 경우에, 또는 보다 양호한 다이 회로가 이루어지는 경우에, 반도체 다이의 코어 회로 영역내의 접지 또는 동력 패드 중에 위치된 신호 패드는 그 다이의 코어 회로 영역의 풋프린트내의 기판상에 대응하는 패드를 가질 수 있고, 비아에서 기판 코어를 관통해서 더 하부층으로 하향하여 직접 루트될 수 있다.
비록 전술한 바와 같이, 추가층이 부가되는 만큼 비용이 증가하지만, 다른 빌드업 기판이 사용될 수 있는데, 보다 적은 수의 층들을 갖는 기판이 선호될 수 있다. 2-2-2 기판이 사용되는 경우에, 정상부 및 하부 빌드-업 층들이 1-2-1 기판에 대해 전술한 것 만큼 패턴화될 수 있다. 중간 기판상의 금속층이 동력 라우팅을 위해 주로 사용될 수 있고, 중간층 위와 아래의 빌드업 층상의 금속층이 접지 평면으로서 기본적으로 사용될 수 있다. 빌드업 기판에서 보다 큰 수의 층들이 사용되는 경우에, 신호 비아가 전기적 파라시틱에 의한 신호 열화를 감소시키기 위해 접지 및 동력 비아들에 의해 실용가능한 정도로 감싸지도록 기판층 상의 레이아웃이 배열될 수 있다.
네 개층 빌드-업 형태 0-4-0 적층 기판이 빌드업 층 없이 사용될 수 있는데, 이것은 코어 기판의 코스 디자인 룰(coarse design rule) 범위내에 맞는 특징 피치 및 비아 캡쳐 패드 디자인을 제공한다. 빌드업의 필요성을 방지하는 것은 적층 준비물에서 큰 비용 절감을 제공할 수 있다.
다이 신호 패드가 다이 주변 근처에 배열되고, 다이 동력 및 접지 패드가 신호 패드로부터 인보드상에 배열된 다른 다이 패드 레이아웃이 만들어질 수 있다. 다른 레이아웃 배열에서, 신호 패드는, 다이 패드 레이아웃과 보완적인 방법으로, 또는, 신호 라인이 다이 풋프린트로부터 떨어진 다이 에지 아래의 신호 패드로부터 루트되고 동력 및 접지 라인이 다이 풋프린트 아래의 비아로 루트되는 상태로 배열된다. 도 8a-8b, 9a-9b, 10a-10b 및 11a-11b는 대응 기판의 패드 레이아웃의 도식적인 네 개의 예를 도시하고 있다.
도 8a의 다이 패드 레이아웃(200)에서, 신호 패드(202)는 다이 에지(206)에 평행한 두 개의 엇갈림(staggered) 열의 배열로 반도체 다이 주변 근처의 다이 표면(204)상에 배열된다. 신호 패드(202)는 도 5에서와 같은 싱글 열의 실시예에서의 패드와 대략 동일한 피치를 갖는 것으로 도시되었고, 따라서 보다 큰 수의 신호 패드가 반도체 다이 주변 상에 수용될 수 있다. 또한, 싱글 열의 실시예에서와 동일한 수의 패드가 두 개의 열에 수용되고 엇갈림 될 수 있어서 패드 피치 및 패드 직경과 대응 상호접속 범프 또는 볼들이 보다 커질 수 있고, 따라서 제조 비용을 감소시킬 수 있다. 동력 패드(208) 및 접지 패드(210)가 도 5와 비슷하게, 다이 표면 인보드 영역 상에 패드가 없는 중심 영역을 갖는 어레이에 배열된다. 도면에 도시된 것보다 더 많은 다이 패드가 일반적인 다이에 존재할 수 있는데, 일부 다이는 수 백개의 패드를 가질 수 있음을 이해하여야 한다. 예를 들면, 반도체 다이는 150개의 동력 및 접지 패드와 350개의 신호 패드를 포함하여 전체 500개의 패드를 가질 수 있다.
도 8a의 다이 패드 레이아웃(200)에 대응하는 기판 패드의 배열이 도 8b에서 212로 평면으로 도시되었다. 신호 패드(214), 동력 패드(216) 및 접지 패드(218)가 도 8a의 다이 패드 레이아웃에 보완적 어레이로 기판 표면(220)상에 배열되어 그 패드들이 반도체 다이(204) 상의 대응 패드에 부착된 신호, 동력 및 접지 범프들 각각을 수용하고 본딩될 수 있다. 이 배열에서, 신호 라우팅과 관련된 모든 신호 패드(214)는 어레이 주변의 두 개의 엇갈림 열의 어레이에 배열되고, 어레이 주변 상의 신호 패드용 이스케이프 라우팅은 기판의 최상부 금속층에서 트레이스(224)로서 다이 에지(222) 아래를 직접 횡단할 수 있다. 비록 신호 패드(214)가 도 6의 패드와 대략 동일한 피치를 갖지만 신호 트레이스(224)는 신호 트레이스(146) 피치의 대략 절반을 갖는다. 즉, 이스케이프 밀도가 주어진 패드 피치에 대해 두 배가될 수 있다. 어레이 주변에 존재하지 않는 기판(220)상의 신호 패드(214) 및 동력 패드(216)는 쇼트 트레이스 및 비아를 경유하여 기판의 보다 깊은 금속층에 연결된다. 도 8b에서, 동력 패드(216)는 동력 스터브 또는 조그(226)를 경유하여 동력 비아(228)를 통해서 아래 금속층의 동력 트레이스에 연결된다. 접지 패드(218)는 접지 스터브 또는 조그(230)를 경유하여 접지 비아(232)를 통하여 아래 금속층의 동력 트레이스에 연결된다.
도 9a는 신호 패드(236)가 다이 에지(240)에 평행한 열에서 다이 주변 근처의 다이 표면(238)상에 배열된 상태의 다이 패드 레이아웃(234)을 도시하고 있다. 신호 패드(236)는 도 5의 패드와 대략 동일한 피치를 갖는 것으로 도시되어 있다. 동력 패드(242) 및 접지 패드(244) 또한 다이 에지(240)에 평행하고 신호 패드(236) 열의 내측 열에 배열된다. 동력 패드(242)는 열에서 접지 패드(244)와 교번될 수 있다. 모든 패드들은 외측 열의 신호 패드와 내측 열의 패드들을 엇갈림 시킴으로써 보다 밀접하게 형성될 수 있다.
일반적으로, 다이 액티브층의 입력/출력 회로는 하나 이상의 에지 근처의 다이 주변을 따라서 구성된다. 모든 패드들을 반도체 다이 주변 근처에 한정시키는 것은 온-다이(on-die) 라우팅 양을 감소시키는 것에 의해 다이 비용 감소를 허용하는 패드 링을 형성하고, 칩 디자인 툴들이 다이 구성시에 사용될 수 있다.
도 9a의 다이 패드 레이아웃(234)에 대응하는 기판 패드의 배열은 도 9b에서 일반적으로 250으로 평면으로 도시되었다. 신호 패드(252), 동력 패드(254) 및 접지 패드(256)가 도 9a의 다이 패드 레이아웃(234)에 보완적 어레이로 기판 표면(258)상에 배열되어 그 패드들이 반도체 다이(238)상의 대응 패드에 부착된 신호, 동력 및 접지 범프들 각각을 수용하고 본딩될 수 있다. 이 배열에서, 신호 라우팅과 관련된 모든 신호 패드(252)는 어레이 주변의 열에 배열되고, 어레이 주변상의 신호 패드용 이스케이프 라우팅은 기판의 최상부 금속층에서 트레이스(262)로서 다이 에지(260) 아래를 직접 횡단할 수 있다. 어레이 주변 근처의 신호 패드 내측에 있는 기판(258)상의 접지 패드(256) 및 동력 패드(254)는 쇼트 트레이스 및 비아를 경유하여 기판의 보다 깊은 금속층에 연결된다. 도 9b에서, 동력 패드(254)는 동력 스터브 또는 조그(264)를 경유하여 동력 비아(266)를 통해서 아래 금속층의 동력 트레이스에 연결된다. 접지 패드(256)는 접지 스터브 또는 조그(268)를 경유하여 접지 비아(269)를 통하여 아래 금속층의 동력 트레이스에 연결된다.
도 9a 및 도 9b에서, 적은 수의 접지 패드 및/또는 적은 수의 동력 패드들이 다이 에지에 보다 근접한 외측 열에 위치될 수 있다. 기판에서, 접지 패드 및/또는 동력 패드는 대응하는 방법으로 배열될 수 있다. 구성들은 외측 로우의 접지 및 동력 패드의 10%, 보다 일반적으로는 약 5% 이하, 또는 약 2% 이하의 숫자를 가질 수 있지만, 동력 또는 접지 패드를 외측에 위치시키는 것은 신호 패드 이스케이프 밀도를 감소시키는 결과를 가져온다. 신호 패드 이스케이프 밀도는 패드 주연에서 동력 또는 접지 패드의 숫자를 최소화시키는 것에 의해 최대화될 수 있다. 일부 실시예에서, 외측 열에 어떤 동력 패드 또는 접지 패드도 존재하지 않는다. 이와 유사하게, 적은 수의 신호 패드가 다이 주변으로부터 안쪽으로 동력 및 접지 패드 중에 위치될 수 있고, 기판에서 신호 패드는 대응되는 방법으로 배열될 수 있다. 그러나, 그러한 배열은 보다 낮은 기판층을 요구하고, 이것은 비아의 사용을 초래하고 신호 경로 길이를 증가시킨다.
전술한 바와 같이, 신호 패드 이스케이프 밀도는 외측 열에서 접지 및/또는 동력 패드 숫자가 최소가 되는 곳에서 최대가 되고, 따라서, 이스케이프 밀도는 외측 열에서 어떤 접지 패드 또는 동력 패드도 존재하지 않은 곳에서 최대가 될 수 있다. 그러나, 라디오 주파수(RF)로 작용하는 신호 패드는 한 측에 인접한 접지 패드를 가질 수 있거나 또는 신호의 전자기 차폐를 위해 신호 패드 및 접지 패드에 의해 두 측에 위치될 수 있다. 신호 패드 이스케이프 제한된 정도로 변화될 수 있고, 다이 주연 근처 신호 패드의 둘 또는 세 측부상에 동력 및/또는 접지 패드를 정렬시키는 것은 유용한 절충물을 제공할 수 있다.
도 10a의 다이 패드 레이아웃(270)에서, 신호 패드(271)는 다이 에지(273)에 평행한 열에서 다이 주변 근처의 다이 표면(272)상에 배열된다. 신호 패드(271)는 도 5의 패드와 대략 동일한 피치를 갖는 것으로 도시되었다. 동력 패드(274) 및 접지 패드(275)가 다이 에지(273)에 평행한 열에 그리고 신호 패드(271)의 열의 내측에 배열된다. 동력 패드(274) 및 접지 패드(275)는 숫자가 줄어 들어있다. 즉, 도 9a에 도시된 동력 및 접지 패드 숫자의 대략 절반이 존재한다. 동력 패드(274)는 열에서 접지 패드(275)와 교번한다. 모든 패드는 내측 열의 패드들을 외측 열의 신호 패드와 엇갈림시킴으로써 보다 밀접하게 형성될 수 있다.
동력 및 접지 패드들의 숫자를 감소시키는 것은 도 10b에 도시된 바와 같이, 도 10a의 다이 패드 레이아웃(270)에 대응하는 일반적으로 평면도에서 270으로 기판 패드의 배열을 보여주는 반도체 다이 셰도우(shadow)하에서, 보다 큰 접지 비아 및 동력 비아를 갖는 레이아웃을 허용한다. 신호 패드(278), 동력 패드(279) 및 접지 패드(280)가 도 10a의 다이 패드 레이아웃에 보완적인 어레이에서 기판 표면(281)상에 배열되어, 그 패드들이 각각 반도체 다이(272) 상의 대응 패드에 부착된 신호, 동력 및 접지 범프를 수용하고 본딩된다. 이 배열에서, 신호 라우팅과 관련된 모든 패드(278)들이 어레이 주변의 열에 배열되고, 어레이 주변상의 신호 패드를 위한 이스케이프 라우팅이 기판(281)의 최상부 금속층에서 트레이스(283)로서 다이 에지(282) 아래를 직접 횡단할 수 있다. 어레이 주변 근처의 신호 패드의 내측에 있는 기판(281)상의 접지 패드(280) 및 동력 패드(279)는 쇼트 트레이스 및 비아를 경유하여 기판의 보다 깊은 금속층에 연결된다. 동력 패드(279)는 동력 비아(285)를 통하여 동력 스터브 또는 조그(284)를 경유하여 아래 금속층의 동력 트레이스에 연결된다. 접지 패드(280)는 접지 비아(287)를 경유하여 접지 스터브 또는 조그(286)를 경유하여 아래 금속층의 동력 트레이스에 연결된다.
접지 및 동력 비아의 직경은 일반적으로 라인 피치의 약 2-3배로 이루어진다. 보다 큰 동력 및 접지 비아 크기를 위해서, 교번하는 스터브가 상이한 길이가 되어 동력 및 접지 비아가 도 10b에 도시된 바와 같이, 엇갈림 어레이에 배열된다. 약 100㎛의 싱글 라인 이스케이프 피치에 대해서, 접지 비아 및 동력 비아 사이의 효과적인 비아 피치는 약 220㎛, 그리고 비아 직경은 약 250㎛ 정도로 클 수 있다. 보다 큰 비아를 갖는 기판은 비용이 크게 저렴할 수 있고, 그러한 구성은 완성된 패키지의 비용에서 상당한 감소를 제공할 수 있다.
도 11a의 다이 패드 레이아웃(288)에서, 신호 패드(289)는 다이 에지(291)에 평행한 두 열의 일반적인 직교 어레이에서 반도체 다이 주변 근처의 다이 표면(290) 상에 배열된다. 각 열의 신호 패드(289)는 도 8a의 외측 열의 패드와 대략 동일한 피치를 갖는 것으로 도시되었고, 내측 및 외측 열은 도 5의 싱글 열에서 인접한 패드들 보다 약각 더 이격되었다. 즉, 도 8a의 엇갈림 주변 어레이에서와 동일한 수의 신호 패드(289)가 도 11a의 직교 주변 어레이에 존재한다. 도 11a에서, 직교 주변 신호 피치 어레이는 도 8a의 엇갈림 주변 신호 피치 어레이가 점유하는 것 보다 약간 큰 면적을 점유하지만, 직교 어레이에서 최근접한 패드 사이 피치는 엇갈림 어레이의 최근접 패드 사이 피치보다 적어서 상호접속 형태, 즉, 패드 피치 및 패드 직경과 대응하는 상호 접속 범프 또는 볼들이 제조 비용감소를 보다 크게 할 수 있다. 동력 패드(292) 및 접지 패드(293)는 도 5 및 도 8a와 유사하게, 다이 표면의 내측 영역 상에 패드가 없는 중심 영역을 갖는 어레이에 배열된다.
다이 패드 레이아웃(288)에 대응하는 기판 패드 배열이 도 11b에서 294로 평면도로 도시되었다. 신호 패드(295), 동력 패드(296) 및 접지 패드(297)가 도 11a의 다이 패드 레이아웃(288)에 보완적 어레이로 기판 표면(298)상에 배열되어 그 패드들이 반도체 다이(290)상의 대응 패드에 부착된 신호, 동력 및 접지 범프들 각각을 수용하고 본딩될 수 있다. 이 배열에서, 신호 라우팅과 관련된 모든 신호 패드(295)는 어레이 주변의 두 열의 직교 어레이에 배열되고, 어레이 주변상의 신호 패드용 이스케이프 라우팅은 기판의 최상부 금속층에서 트레이스(302)로서 다이 에지(3000) 아래를 직접 횡단할 수 있다. 어레이 주변에 있지 않는 기판(298)상의 신호 패드(295) 및 동력 패드(296)는 쇼트 트레이스 및 비아를 경유하여 기판의 보다 깊은 금속층에 연결된다. 동력 패드(296)는 동력 스터브 또는 조그(304)를 경유하여 동력 비아(306)를 통해서 아래 금속층의 동력 트레이스에 연결된다. 접지 패드(297)는 접지 스터브 또는 조그(310)를 경유하여 접지 비아(312)를 통하여 아래 금속층의 동력 트레이스에 연결된다.
도 8b, 9b, 10b 및 11b의 실시예의 신호 라인들은 다이 풋프린트로부터 멀리 통과하여 신호 패드로부터 라우팅되고, 모든 동력 및 접지 라인은 다이 풋프린트 아래의 비아에 루트된다. 신호 트레이스는 기판상의 싱글 상부 금속층에 모두 루트될 수 있다. 따라서, 어떤 스터브 또는 비아도 신호 경로에 요구되지 않고, 신호 전달에 파라스틱이 방지된다. 신호 트레이스가 트레이스 형성을 위해 이용가능한 기술이 허용하는 것에 가까운 것으로 이루어질 수 있다.
전술한 예들은 어떤 접지 또는 동력 상호접속체도 다이 주변 또는 기판상의 다이 풋프린트 가장 근처의 신호 상호 접속체 중에 위치되지 않은 실시예들을 보여주고 있다. 어떤 신호 상호 접속체도 다이 및 다이 풋프린트의 대략 중심의 코어 어레이 내의 동력 및 접지 상호 접속체 중에 위치되지 않는다. 일부 환경에서는, 하나 또는 몇 개의 신호 상호 접속체가 코어 어레이 내에, 통상적으로는 접지 상호 접속체에 인접하여 위치될 수 있고, 따라서, 기판의 하나 또는 몇 개의 신호 라인을 다이 풋프린트 아래의 비아에 루트시키고, 기판의 하부 금속층에 연결시키거나 또는 기판 상부 금속층의 그러한 신호 라인들을 다이 에지 아래 외측 다이 풋프린트내로부터 루트시킨다. 일부 환경에서, 하나 또는 몇 개의 동력 접속체 또는 보다 통상적으로는 신호 상호 접속체 중의 보다 주변에 하나 또는 몇 개의 신호 상호 접속체가 다이의 주변 근처, 따라서, 기판상의 다이 풋프린트 주변 근처에 위치될 수 있다. 일부 회로 디자인들은 클락(clock) 신호 상호 접속체를 접지 상호 접속체에 보다 인접하여 위치시킨다.
모든 또는 거의 모든 다이 신호 패드는 다이 주변의 열 또는 어레이에 배열된다. 모든 또는 거의 모든 다이 동력 및 접지 패드는 모든 다이 신호 패드로부터 내측에 위치된다. 특히, 코어의 접지 및 동력 패드 주변 근처의 신호패드들을 분리시키는 잇점이 비분리된 패드의 숫자 또는 비율이 증가함에 따라서 크게 손상될 수 있다. 주변 열 또는 주변 어레이에 있지 않는 신호 패드 비율은 모든 신호 패드들의 약 10% 이하, 보다 통상적으로는 모든 신호 패드들의 약 5% 이하, 보다 통상적으로는 모든 신호 패드들의 0% 또는 0 ~ 약 2% 범위에 있다. 신호 패드의 주변 열 또는 주변 어레이로부터 내측에 있지 않는 접지 또는 동력 패드들의 비율은 모든 동력 및 접지 패드들의 약 10% 이하, 보다 통상적으로는 모든 동력 및 접지 패드들의 약 5% 이하, 보다 통상적으로는, 모든 신호 패드들의 0% 또는 0 ~ 약 2% 범위에 있다.
신호 패드들은 다이 전체 주변을 따라서, 즉, 사각형 다이의 4개의 에지를 따라서 열 또는 어레이에 배열된다. 일부 실시예에서, 신호 패드들은 모든 다이 에지 보다는 작은 에지를 따라서 배열되고, 잇점은 신호 패드가 4 다이 에지중에 어떤 두 개 이상의 에지를 따르는 주변 열 또는 주변 어레이를 따라 배열되는 실시예들에서 특히 실현될 수 있다.
플립칩 패키지는 층들이 없는 기판을 사용하여 만들어질 수 있고, 다양한 층들상의 회로가 기능에 따라서 효과적으로 할당되어 성능개선뿐 아니라 기판 비용을 감소시킨다.
도 12-17은 도 5-11에 도시된 바와 같은, 신호 패드, 동력 패드 및 접지 패드를 포함하는 다이 패드 레이아웃과 조합되어 사용될 수 있는 다양한 상호접속 구조체를 구비한 다른 실시예들을 도시하고 있다. 특히, 반도체 다이 접촉 패드 및 대응 상호접속 전도성 트레이스가 다이 패드 레이아웃의 신호 패드, 동력 패드 및 접지 패드와 대응될 수 있다. 도 12a는 실리콘, 게르마늄, 비화 갈늄, 인화 인듐 또는 실리콘 카바이드와 같은 구조적 지지를 위한 베이스 기판 재료(322)를 구비한 반도체 웨이퍼(320)를 도시하고 있다. 다수 반도체 다이 또는 성분들(324)이 전술한 바와 같은 쏘우 스트리트(326)에 의해 분리되어 웨이퍼(320)상에 형성된다.
도 12b는 반도체 웨이퍼(320) 일부에 대한 단면도이다. 각 반도체 다이(324)는 후방면(328) 및 다이 내에 형성되고 다이의 전기적 디자인 및 기능에 따라서 전기적으로 상호접속된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브면(330)을 갖는다. 예들 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(330) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 신호 부재들을 포함할 수 있다. 반도체 다이(324)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 하나의 실시예에서, 반도체 다이(324)는 플립칩 형태 반도체 다이이다.
전기 전도층(332)이 PVD, CVD, 전해 도금, 무전해 도금 공정 또는 다른 적절한 금속 증착 공정을 이용하여 액티브 표면(330)상에 형성된다. 전도층(332)은 Al, Cu, Ni, Au, Ag 또는 다른 적절한 전기 전도 재료의 하나 이상의 층일 수 있다. 전도층(332)은 액티브면(330)상의 회로에 전기적으로 연결된 접촉 패드로서 작용한다.
도 12c는 접촉 패드(332)상에 형성된 상호 접속 구조체를 구비한 반도체 웨이퍼(320)의 일부를 도시하고 있다. 하나의 전기 전도 범프 재료(334)가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스트린 프린팅 공정을 이용하여 접촉 패드(332)상에 증착된다. 상기 범프 재료(334)는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료(334)는 공정(eutectic) Sn/Pb, 고-리드 솔더(high-lead solder) 또는 리드-프리 솔더(lead-free solder)일 수 있다. 범프 재료(334)는 일반적으로 컴플라이언트(compliant)하고 약 200g의 수직 부하의 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(334)는 적절한 부착 또는 본딩 공정을 이용하여 접촉 패드(332)에 본딩된다. 예를 들면, 범프 재료(334)는 접촉 패드(332)에 압착 본딩될 수 있다. 범프 재료(334)는 또한 도 12d에 도시된 바와 같이, 구형 볼 또는 범프(336)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킬 수 있다. 일부 응용에서, 범프(336)는 두 번 리플로우되어 접촉 패드(332)에 전기적 접촉을 개선시킨다. 범프(336)는 접촉 패드(332)상에 형성될 수 있는 상호 접속 구조체의 한 형태를 나타낸다. 상기 상호 접속 구조체는 스터드 범프, 마이트로 범프 또는 다른 전기적 접속체를 사용할 수 있다.
도 12e는 비가용성 또는 비붕괴성부(340) 및 가용성 또는 붕괴성부(342)를 포함하는 복합 범프(338)로서 접촉 패드(332)상에 형성된 상호 접속 구조체의 다른 하나의 실시예를 도시하고 있다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대하여 범프(338)에 대해 정의 된다. 비가용성부(340)는 Au, Cu, Ni, 고-리드 솔더 또는 납-주석 합금일 수 있다. 가용성부(342)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-인듐(In) 합금, 공정 솔더(eutectic solder), Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 하나의 실시예에서, 100㎛의 접촉 패드(332) 폭 또는 직경이 주어지는 경우에, 비가용성부(340)는 높이 약 45㎛, 그리고 가용성부(342)는 높이 약 35㎛가 된다.
도 12f는 전도성 필라(346) 위의 범프(344)로서 접촉 패드(332)위에 형성된 상호 접속 구조체에 대한 다른 하나의 실시예를 도시하고 있다. 범프(344)는 가용성 또는 붕괴성이고 전도성 필라(346)는 비가용성 또는 비붕괴성이다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대하여 정의된다. 범프(344)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 전도성 필라(346)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 하나의 실시예에서, 전도성 필라(346)는 Cu 필라이고 범프(344)는 솔더 캡이다. 접촉 패드(332)의 폭 또는 직경이 100㎛로 주어진 경우에, 전도성 필라(346) 높이는 약 45㎛이고 범프(344) 높이는 약 35㎛이다.
도 12g는 돌기(350)를 구비한 범프 재료(348)로서 접촉 패드(332)위에 형성된 상호 접속 구조체의 다른 실시예를 도시하고 있다. 범프 재료(348)는 범프 재료(334)와 비슷하게, 낮은 인장 강도와 파손에 대한 높은 신장 상태에서 리플로우 조건하에서 연성이고 변형가능하다. 돌기(350)는 도금 마무리 표면으로 형성되고 도시의 목적으로 도면에서 확대되어 있다. 돌기(350)의 크기는 또한 일반적으로 약 1-25㎛이다. 돌기는 또한 범프(336), 복합 범프(338) 및 범프(344) 상에 형성될 수 있다.
도 12h에서, 반도체 웨이퍼(320)는 쏘우 블래이드 또는 레이저 컷팅 공구(352)를 이용하여 쏘우 스트리트(326)를 관통하여 개별적인 반도체 다이(324)로 싱귤레이트된다.
도 13a는 전도성 트레이스(356)를 구비한 기판 또는 PCB(354)를 도시하고 있다. 이때, 기판(354)은 싱글 사이드 FR5 라미네이트 또는 2-사이드 BT-수지 라미네이트일 수 있다. 도 21a-21g 를 참조하면 반도체 다이(324)는 범프 재료(334)가 전도성 트레이스(356)의 상호접속 사이트와 나란하게 정렬되도록 위치한다. 또한, 범프 재료(334)는 기판(354)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란하게 정렬될 수 있다. 범프 재료(334)는 전도성 트레이스(356)보다 넓다. 하나의 실시예에서, 범프 재료(334)는 100㎛ 미만의 폭을 갖고 전도성 트레이스 또는 패드(356)는 150㎛의 범프 피치에 대해서 35㎛의 폭을 갖는다. 접촉 패드(332) 및 전도성 트레이스(356)는 도 5-11의 다이 패드 레이아웃에서 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
압력 또는 힘(F)이 반도체 다이(324)의 후방 표면(328)에 인가되어 범프 재료(334)를 전도성 트레이스(356)로 압착한다. 힘(F)은 고온 상태에서 인가될 수 있다. 범프 재료(334)의 컴플라이언트한 성질로 인해서 범프 재료는 범프-온-리드(BOL, Bump On Lead)로 참조되는 바와 같이, 전도성 트레이스(356)의 정상면(top) 및 측면 주위에서 변형 또는 압출된다. 특히 압력의 인가는 범프 재료(334)가 약 200g의 수직 하중에 해당하는 힘(F) 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪게 하고, 도 13b에 도시된 바와 같이, 전도성 트레이스의 정상면 또는 측면을 커버하게 한다. 범프 재료(334)는 또한 범프 재료를 전도성 트레이스와 물리적으로 접촉시키고 범프 재료를 리플로우 온도하에서 리플로우시키는 것에 의해 전도성 트레이스(356)와 금속학적으로 연결될 수 있다.
전도성 트레이스(356)를 범프 재료(334)보다 좁게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅 밀도(routing density) 및 IO/카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(356)는 전도성 트레이스 주변의 범프 재료(334)를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)는 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차를 갖는 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스(356) 주위의 범프 재료(334)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이 시프팅 또는 다이 플로팅을 방지한다.
도 13c는 반도체 다이(324)의 접촉 패드(332) 위에 형성된 범프(336)를 도시하고 있다. 반도체 다이(324)는 범프(336)가 전도성 트레이스(356) 상의 상호 접속 사이트와 나란하게 되도록 위치된다. 또한, 범프(336)는 기판(354) 상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프(336)는 전도성 트레이스(356)보다 넓다. 접촉 패드(332) 및 전도성 트레이스(356)는 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 범프(336)를 전도성 트레이스(356)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(336)의 컴플라이언트한 성질로 인해서, 범프는 전도성 트레이스(356)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(336)가 플라스틱 변형을 겪게 하고 전도성 트레이스(356)의 정상면 및 측면을 커버하게 한다. 범프(336)는 또한 리플로우 온도하에서 전도성 트레이스와 범프를 물리적으로 접촉시키는 것에 의해 전도성 트레이스(356)와 금속학적으로 연결된다.
전도성 트레이스(356)를 범프(336)보다 좁게 만들므로, 전도성 트레이스 피치가 감소되어 라우팅 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(356)는 전도성 트레이스 주변의 범프 재료(334)를 변형시키는데 필요한 힘(F)을 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 군일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스(356) 주위의 범프 재료(334)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이 시프팅 또는 다이 플로팅을 방지한다.
도 13d는 반도체 다이(324)의 접촉 패드(332)위에 형성된 복합 범프(338)를 도시하고 있다. 반도체 다이(324)는 복합 범프(338)가 전도성 트레이스(356)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 복합 범프(338)는 기판(354) 상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 복합 범프(338)는 전도성 트레이스(356)보다 넓다. 접촉 패드(332) 및 전도성 트레이스(356)는 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 가용성부(342)를 전도성 트레이스(356)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 가용성부(342)의 컴플라이언트한 성질로 인해서, 가용성부는 전도성 트레이스(356)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 가용성부(342)가 플라스틱 변형을 겪게 하고 전도성 트레이스(356)의 정상면 및 측면을 커버하게 한다. 복합 범프(338)는 또한 가용성부(342)를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(356)와 금속학적으로 연결될 수 있다. 비가용성부(340)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(324) 및 기판(354) 사이에서 그것의 높이와 수직 스탠드오프로서 모양을 유지한다. 반도체 다이(324) 및 기판(354) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다.
리플로우 공정 중에, 반도체 다이(324) 상의 큰 수(예를 들면, 수천)의 복합 범프(338)가 기판(354)의 전도성 트레이스(356)상의 상호접속 사이트에 부착된다. 범프(338)의 일부는 특히 다이(324)가 뒤틀어진 경우에 전도성 트레이스(356)에의 적절한 접속에 실패한다. 복합 범프(338)가 전도성 트레이스(356)보다 넓은 것을 상기하라. 인가되는 적절한 힘을 가지고 가용성부(342)는 전도성 트레이스(356)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(338)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(356)보다 연성이고 컴플라이언트한 가용성부(342)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(338) 및 전도성 트레이스(356) 사이의 기계적 인터로킹은 리플로우 중에 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(356)와 맞물리는 복합 범프(338)는 범프 상호 접속 불량을 감소시킨다.
도 13e는 반도체 다이(324)의 접촉 패드(332)위에 형성된 전도성 필라(346) 및 범프(344)를 도시하고 있다. 반도체 다이(324)는 범프(344)가 전도성 트레이스(356)의 상호접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프(344)는 기판(154)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프(344)는 전도성 트레이스(356)보다 넓다. 접촉 패드(332) 및 전도성 트레이스(356)는 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 범프(344)를 전도성 트레이스(156)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(344)의 컴플라이언트한 성질로 인해서, 범프는 전도성 트레이스(356)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(344)가 플라스틱 변형을 겪게 하고 전도성 트레이스(356)의 정상면 및 측면을 커버하게 한다. 전도 필라(346) 및 범프(344)는 또한 범프를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(356)와 금속학적으로 연결될 수 있다. 전도성 필라(346)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(324) 및 기판(354) 사이에서 그것의 높이와 수직 스탠드오프(stand-off)로서 모양을 유지한다. 반도체 다이(324) 및 기판(354) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다. 보다 넓은 범프(344) 및 보다 협소한 전도성 트레이스(356)는 범프 재료(334) 및 범프(336)에 대해 전술한 것과 비슷한 낮은 필수적 압착력, 기계적 로킹 특징 및 장점을 갖는다.
도 13f는 반도체 다이(324)의 접촉 패드(332)위에 형성된 돌기(350)를 구비한 범프 재료(348)를 도시하고 있다. 반도체 다이(324)는 범프 재료(348)가 전도성 트레이스(356)의 상호접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(348)는 기판(354) 상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(348)는 전도성 트레이스(356)보다 넓다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 범프 재료(348)를 전도성 트레이스(356)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(348)의 컴플라이언트한 성질로 인해서, 범프는 전도성 트레이스(356)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(348)가 플라스틱 변형을 겪게 하고 전도성 트레이스(356)의 정상면 및 측면을 커버하게 한다. 또한, 돌기(350)는 전도성 트레이스(356)와 금속학적으로 연결된다. 돌기(350)는 약 1-25㎛크기이다.
도 13g는 각진 또는 경사진 측부를 갖는 사다리꼴 전도성 트레이스(360)를 구비한 PCB(358)를 도시하고 있다. 범프 재료(361)가 반도체 다이(324)의 접촉 패드(332)위에 형성된다. 반도체 다이(324)는 범프 재료(361)가 전도성 트레이스(360)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(360)는 기판(354)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프 재료(361)는 전도성 트레이스(360)보다 넓다. 접촉 패드(332) 및 전도성 트레이스(360)은 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 범프 재료(361)를 전도성 트레이스(360)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(361)의 컴플라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(360)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(361)가 힘(F) 아래서 플라스틱 변형을 겪게 하고 전도성 트레이스(360)의 정상면 및 각진 측면을 커버하게 한다. 범프 재료(361)는 또한 범프 재료를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키고 그 후에 리플로우 시키는 것에 의해 전도성 트레이스(360)와 금속학적으로 연결될 수 있다.
도 14a-14d는 반도체 다이(324)와, 비-가용성 또는 비붕괴성부(364) 그리고 가용성 또는 붕괴성부(366)를 갖는 신장된 복합 범프(362)의 BOL을 도시하고 있다. 비가용성부(364)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 가용성부(366)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더(eutectic solder), Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더(melt solder)일 수 있다. 비가용성부(364)는 가용성부(366)보다 복합 범프(362)의 더 큰 부분을 이루고 있다. 비가용성부(364)는 반도체 다이(324)의 접촉 패드(332)에 고정된다.
반도체 다이(324)는 도 14a에 도시된 바와 같이, 복합 범프(362)가 기판(370)에 형성된 전도성 트레이스(368)상의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 복합 범프(362)는 전도성 트레이스(368)를 따라 테이퍼되는데, 즉, 복합 범프는 웨지 모양을 갖고, 전도성 트레이스(368)의 길이를 따라서 보다 길고 전도성 트레이스를 횡단하면서 보다 좁아진다. 복합 범프(362)의 테이퍼된 양상은 전도성 트레이스(368)의 길이를 따라서 발생한다. 도 14a는 보다 짧은 양상 또는 전도성 트레이스(368)과 동일 선상의 좁아진 테이퍼를 도시하고 있다. 도 14a에 수직인 도 14b는 웨지-모양 복합 범프(362)의 보다 긴 양상을 도시하고 있다. 복합 범프(362)의 보다 짧아진 양상은 전도성 트레이스(368)보다 넓다. 가용성부(366)는 도 14c 및 도 14d에 도시된 바와 같이, 압력의 인가 및/또는 열을 리플로우시킴에 따라서 전도성 트레이스(368) 주위에서 붕괴된다. 비가용성부(364)는 리플로우 주어에 용융 또는 변형되지 않고 그것의 형태와 모양을 유지한다. 비가용성부(364)는 반도체 다이(324) 및 기판(370) 사이에 스탠드오프 거리를 제공하도록 크기가 결정된다. Cu OSP와 같은 마무리재가 기판(370)에 인가될 수 있다. 접촉 패드(332) 및 전도성 트레이스(368)가 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
리플로우 공정 중에, 반도체 다이(324)상의 큰 수(예를 들면, 수천)의 복합 범프(362)가 기판(370)의 전도성 트레이스(368)상의 상호접속 사이트에 부착된다. 범프(362)의 일부는 특히 반도체 다이(324)가 뒤틀어진 경우에 전도성 트레이스(356)에의 적절한 접속에 실패한다. 복합 범프(362)가 전도성 트레이스(368)보다 넓은 것을 상기하라. 인가되는 적절한 힘을 가지고 가용성부(366)는 전도성 트레이스(368)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(362)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(368)보다 연성이고 컴플라이언트한 가용성부(366)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(362)의 웨지 모양은 범프 및 전도성 트레이스 사이, 즉 도 14a 및 도 14c의 보다 짧은 양상을 따르는 피치의 희생없이 도 14b 및 도 14d의 보다 긴 양상을 따라서 접촉 면적을 증가시킨다. 복합 범프(362) 및 전도성 트레이스(368) 사이의 기계적 인터로킹은 리플로우 중에 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(368)와 맞물리는 복합 범프(362)는 범프 상호 접속 불량을 감소시킨다.
도 15a-15d는 도 12c와 비슷하게, 접촉 패드(332) 위에 형성된 범프 재료(374)를 구비한 반도체 다이(324)의 BOL 실시예를 도시하고 있다. 도 15a에서, 범프 재료(374)는 일반적으로 컴플라이언트하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(374)는 기판(378)상의 전도성 트레이스(376)보다 넓다. 다수 돌기(380)가 약 1-25㎛의 높이로 전도성 트레이스(376) 상에 형성된다.
반도체 다이(324)가, 범프 재료(374)가 전도성 트레이스(376)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 범프 재료(374)는 기판(378)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 도 15b에 도시된 바와 같이, 범프 재료(374)를 전도성 트레이스(376) 및 돌기(380)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(374)의 컴플라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(376) 및 돌기(380)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(374)가 플라스틱 변형을 겪게 하고 전도성 트레이스(376) 및 돌기(380)의 정상면 및 측면을 커버하게 한다. 범프 재료(374)의 플라스틱 유동은 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면과 측면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료(374)의 플라스틱 유동은 전도성 트레이스(376) 및 돌기(380)의 정상면과 측면 주위에서 발생하지만, 전기적 쇼팅 및 다른 결점을 유발시킬 수 있는 기판(378)까지 과도하게 연장되지는 않는다. 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면과 측면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 봉지 과정(encapsulation)과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다. 접촉 패드(332) 및 전도성 트레이스(376)는 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
도 15c는 전도성 트레이스(376)보다 협소한 범프 재료(374)를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 범프 재료(374)를 전도성 트레이스(376) 및 돌기(380)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(374)의 컴플라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(376) 및 돌기(380)의 정상면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(374)가 플라스틱 변형을 겪게 하고 전도성 트레이스(376) 및 돌기(380)의 정상면을 커버하게 한다. 범프 재료(374)의 플라스틱 유동은 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다.
도 15d는 전도성 트레이스(376)의 에지 위에 형성된 범프 재료(374), 즉, 범프 재료의 일부가 전도성 트레이스 위에 있고 범프 재료의 일부는 전도성 트레이스 위에 있지 않은 범프 재료를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어, 범프 재료(374)를 전도성 트레이스(376) 및 돌기(380)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(374)의 컴플라이언트한 성질로 인해서, 범프 재료는 전도성 트레이스(376) 및 돌기(380)의 정상면 및 측면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(374)가 플라스틱 변형을 겪게 하고 전도성 트레이스(376) 및 돌기(380)의 정상면 및 측면을 커버하게 한다. 범프 재료(374)의 플라스틱 유동은 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면과 측면 사이에 거시적인 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면과 측면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(376) 및 돌기(380)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이의 시프팅을 감소시킨다.
도 16a-16c는 도 12c와 비슷하게, 접촉 패드(332) 위에 형성된 범프 재료(384)를 구비한 반도체 다이(324)의 다른 BOL 실시예를 도시하고 있다. 도 16a에 도시된 바와 같이, 범프 재료(384)의 몸체보다 협소한 팁(386)을 구비한 계단형 범프로서 범프 재료(384)의 몸체로부터 팁(386)이 연장된다. 반도체 다이(324)는, 범프 재료(384)가 기판(390)의 전도성 트레이스(388)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(386)은 전도성 트레이스(388)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(384)와 팁(386)은 기판(390)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(384)는 기판(390)상의 전도성 트레이스(388)보다 넓다.
전도성 트레이스(388)는 일반적으로 컴플라이언트하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 팁(384)을 전도성 트레이스(388)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(388)의 컴플라이언트한 성질로 인해서 전도성 트레이스는 도 16b에 도시된 바와 같이, 팁(386) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(388)가 플라스틱 변형을 겪게 하고 팁(386)의 정상면 및 측면을 커버하게 한다. 접촉 패드(332) 및 전도성 트레이스(388)는 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
도 16c는 접촉 패드(332)위에 형성된 둥근 범프 재료(394)를 구비한 다른 BOL 실시예를 도시하고 있다. 범프 재료(394)의 몸체 보다 협소한 팁을 구비한 스터드 범프를 형성하도록 범프 재료(394)의 몸체로부터 팁(396)이 연장된다. 반도체 다이(324)는, 범프 재료(394)가 기판(400)의 전도성 트레이스(398)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(396)은 전도성 트레이스(398)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(394)와 팁(396)은 기판(400)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(394)는 기판(400)상의 전도성 트레이스(398)보다 넓다.
전도성 트레이스(398)는 일반적으로 컴플라이언트하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 팁(396)을 전도성 트레이스(398)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(398)의 컴플라이언트한 성질로 인해서 전도성 트레이스는 팁(396) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(398)가 플라스틱 변형을 겪게 하고 팁(396)의 정상면 및 측면을 커버하게 한다. 접촉 패드(332) 및 전도성 트레이스(398)는 도 5-11의 다이 패드 레이아웃에서 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
도 13a-13g, 도 14a-14d 및 도 15a-15d에 기술된 전도성 트레이스들은 또한 도 16a-16c에 도시된 바와 같은 컴플라이언트한 재료일 수 있다.
도 17a-17b는 도 11c와 비슷하게, 접촉 패드(332)위에 형성된 범프 재료(404)를 구비한 반도체 다이(324)의 다른 BOL 실시예를 도시하고 있다. 범프 재료(404)는 일반적으로 컴플라이언트하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(404)는 기판(408)상의 전도성 트레이스(406) 보다 넓다. 전도 비아(410)가 도 17a에 도시된 바와 같이, 개구(412) 및 전도 측벽(414)을 구비한 상태로 전도성 트레이스(406)를 관통하여 형성된다. 접촉 패드(332) 및 전도성 트레이스(406)는 도 5-11의 다이 패드 레이아웃에서 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다.
반도체 다이(324)가, 범프 재료(404)가 전도성 트레이스(406)상의 상호접속 사이트와 나란하게 되도록 위치되는데, 도 21-21g를 참조하라. 또한, 범프 재료(404)는 기판(408)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(324)의 후방면(328)에 인가되어 범프 재료(404)를 전도성 트레이스(406) 및 전도 비아(410)의 개구(412)안으로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(404)의 컴플라이언트한 성질로 인해서, 도 17b에 도시된 바와 같이, 범프 재료는 전도성 트레이스(406)의 정상면 및 측면 주위에서 그리고 전도 비아(410)의 개구(412)안으로 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(404)가 플라스틱 변형을 겪게 하고 전도성 트레이스(406)의 정상면 및 측면과 전도 비아(410)의 개구(412)안을 커버하게 한다. 범프 재료(404)는 따라서 기판(408)을 관통하는 z 방향 수직 상호접속을 위해 전도성 트레이스(406) 및 전도 측벽(414)에 전기적으로 연결된다. 범프 재료(404)의 플라스틱 유동은 범프 재료와 전도성 트레이스(406)의 정상면과 측면 및 전도 비아(410)의 개구(412) 사이에 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(406)의 정상면과 측면 및 전도 비아(410)의 개구(412) 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(406)의 정상면과 측면 및 전도 비아(410)의 개구(412) 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다. 전도 비아(410)가 범프 재료(404)를 구비한 상호접속 사이트내에 형성되기 때문에, 전체 기판 상호접속 면적이 감소된다.
도 13a-13g, 도 14a-14d, 도 15a-15d, 도 16a-16c 및 도 17a-17b의 BOL 실시예에서, 전도성 트레이스(156)를 상호접속 구조체 보다 좁게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 IO/카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스는 전도성 트레이스 주변의 상호접속 구조체를 변형시키는데 필요한 힘(F)을 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스 주위의 상호접속 구조체를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이의 시프팅 또는 다이의 플로팅을 방지한다.
도 18a-18c는 봉지재를 반도체 다이와 기판 사이에 증착시키기 위한 몰드 언더필(MUF) 공정을 도시하고 있다. 도 18a는 도 13b로부터의 범프 재료(334)를 이용하여 기판(354)에 장착되고 체이스 몰드(420)의 상부 몰드 지지체(416) 및 하부 몰드 지지체(418) 사이에 위치된 반도체 다이(324)를 도시하고 있다. 도 13a-13g, 14a-14d, 15a-15d, 16a-16c 및 17a-17b로부터의 다른 반도체 다이 및 기판 조합이 체이스 몰드(420)의 상부 몰드 지지체(416) 및 하부 몰드 지지체(418) 사이에 위치될 수 있다. 상부 몰드 지지체(416)는 압축성 해제 필름(compressible releasing film, 422)을 포함한다.
도 18b에서, 상부 몰드 지지체(416) 및 하부 몰드 지지체(418)가 기판 위와 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(324) 및 기판(354)을 감싸도록 함께 모아진다. 압축성 해제 필름(422)이 반도체 다이(324)의 후방면(328) 및 측면에 일치되게 배열되어 이들 공간에 봉지재의 형성을 차단한다. 액체 상태의 봉지재(424)가 노즐(426)을 이용하여 체이스 몰드(420)의 한 사이드 안으로 주입되는 동안 선택적인 진공 어시스트(428)가 맞은편으로부터 압력을 유인하여 기판(354)위의 오픈 스페이스 및 반도체 다이(324) 및 기판(354) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(424)는 에폭시 수지 필러, 에폭시 아크릴래이트 필러 또는 적절한 폴리머 필러와 같은 폴리머 복합재일 수 있다. 봉지재(424)는 비전도성이고 외부 요소 및 오염물로부터 반도체 소자를 환경적으로 보호한다. 압축성 재료(422)는 봉지재(424)가 반도체 다이(324)의 후방면(328) 위에 그리고 측면 주위에 유동하는 것을 방지한다. 봉지재(424)는 경화된다. 반도체 다이(324)의 후방면 및 측면은 봉지재(424)로부터 노출된 상태로 남는다.
도 18c는 MUF 및 몰드 오버필(MOF), 즉 압축성 재료(422)가 없는 것의 실시예를 도시하고 있다. 반도체 다이(324) 및 기판(354)은 체이스 몰드(420)의 상부 몰드 지지체(416) 및 하부 몰드 지지체(418) 사이에 위치된다. 상부 몰드 지지체(416) 및 하부 몰드 지지체(418)가 기판 위, 반도체 다이 주변 그리고 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(324) 및 기판(354)을 감싸도록 함께 모아진다. 액체 상태의 봉지재(424)가 노즐(426)을 이용하여 체이스 몰드(420)의 한 사이드 안으로 주입되는 동안 선택적인 진공 어시스트(428)가 맞은편으로부터 압력을 유인하여 반도체 다이(324) 주변 및 기판(354)위의 오픈 스페이스와 반도체 다이(324) 및 기판(354) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(424)는 경화된다.
도 19는 봉지재를 반도체 다이(324) 주변 그리고 반도체 다이(324) 및 기판(354) 사이의 갭에 증착시키는 다른 실시예를 도시하고 있다. 반도체 다이(324) 및 기판(354)은 댐(430)에 의해 감싸진다. 봉지재(432)가 액체 상태로 노즐(434)로부터 댐(430)안으로 분배되어 기판(354) 위의 오픈 스페이스와 반도체 다이(324) 및 기판(354) 사이의 오픈 스페이스로 충진된다. 노즐(334)로부터 분배되는 봉지재(432)의 부피는 반도체 다이(324)의 후방면(328) 및 측면을 커버하지 않게 댐(430)을 충진하도록 제어된다. 봉지재(432)는 경화된다.
도 20은 도 18a, 18c 및 19로부터의 MUF공정 후의 반도체 다이(324) 및 기판(354)을 도시하고 있다. 봉지재(424)는 기판(354) 위와 반도체 다이(324) 및 기판(354) 사이의 범프 재료(334) 주위에 균일하게 분포된다.
도 21a-21g는 기판 또는 PCB(440)상의 다양한 전도성 트레이스 레이아웃의 평면도이다. 도 21a에서, 전도성 트레이스(442)는 기판(440)상에 형성된 집적된 범프 패드 또는 상호접속 사이트(444)를 구비한 스트레이트 콘덕터(conductor)이다. 기판 범프 패드(444)의 측부는 전도성 트레이스(442)와 동일 선상에 있을 수 있다. 종래 기술에서는, 솔더 레지스트레이션 오픈닝(SRO)이 일반적으로 리플로우 중에 범프 재료를 수용하도록 상호접속 사이트 위에 형성된다. SRO는 상호접속 피치를 증가시키고 I/O 카운트를 감소시킨다. 대조적으로, 마스킹 층(446)이 기판(440)의 일부 위에 형성될 수 있으나, 마스킹 층은 전도성 트레이스(442)의 기판 범프 패드(444) 주변에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(442) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹 층(446)의 어떤 SRO도 결여된다.
반도체 다이(324)는 기판(440) 위에 위치되고 범프 재료는 기판 범프 패드(444)와 나란하게 배열된다. 범프 재료는, 그것을 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(444)에 전기적 그리고 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(444) 위에 증착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 기판 범프 패드(444)에 본딩된다. 하나의 실시예에서, 범프 재료는 도 21b에 도시된 바와 같이, 범프 또는 상호접속 구조체(448)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하여 리플로우된다. 일부 응용에서, 범프(448)는 두 번 리플로우되어 기판 범프 패드(444)에 전기적 접촉을 개선시킨다. 협소한 기판 범프 패드(444) 주위의 범프 재료는 리플로우 중에 다이 위치를 유지시킨다.
높은 라우팅 밀도 응용에서, 전도성 트레이스(442)의 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(442) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(332) 또는 기판 범프 패드(444) 주위에 형성되지 않기 때문에, 전도성 트레이스(442)는 보다 미세한 피치로 형성될 수 있는데, 즉 전도성 트레이스(442)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(444) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(442) 사이의 피치는 P=D+ PLT + W/2로 주어지는데, 여기서 D는 범프(448)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(442)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(442)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 솔더마스크 래지스트레이션 오차(SRT), 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
범프 재료가, 마스킹 층없이 다이 범프 패드(332)를 금속학적으로 그리고 전기적으로 기판 범프 패드(444)에 연결시키기 위해서 리플로우 되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-콘파인먼트(confinement) 상태로 유지시키고, 다이 펌프 패드(332) 및 기판 범프 패드(444) 사이의 공간 내와, 범프 패드 풋프린트 내의 전도성 트레이스(442)에 바로 인접한 기판(440)의 부분에 보유시킨다.
원하는 셀프-콘파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도성 트레이스(442)의 주변 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(332) 또는 기판 범프 패드(444)에 위치되기 전에 플럭스 용액에 함침될 수 있다. 용융 범프 재료는 유제 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 한정되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(440)이 다이 펌프 패드(332) 또는 기판 범프 패드(444) 주위에 필요하지 않다.
도 21c는 기판(450)상에 형성된 집적된 직사각형 범프 패드 또는 상호접속 사이트(454)를 구비한 스트레이트 컨덕터로서 평행한 전도성 트레이스(452)의 다른 실시예를 도시하고 있다. 이 경우에, 기판 범프 패드(454)는 전도성 트레이스(452)보다 넓고 맞물림 범프의 폭 보다 덜하다. 기판 범프 패드(454)의 측부들은 전도성 트레이스(452)와 평행할 수 있다. 마스킹층(456)이 기판(450)의 일부 위에 형성될 수 있으나, 마스킹층은 전도성 트레이스(452)의 기판 범프 패드(454) 주위에 형성되지는 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(452) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(456)의 어떤 SRO도 결여된다.
도 21d는 최대 상호접속 밀도 및 용량을 위해 기판(466)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(464)를 구비한 멀티 열의 어레이에 배열된 전도성 트레이스(460,462)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(460,462)는 범프 패드(464)로 라우팅하기 위한 엘보우를 포함한다. 각 기판 범프 패드(464)의 측부들은 전도성 트레이스(460,462)와 동일선상에 있다. 마스킹층(468)이 기판(466)의 일부에 형성될 수 있으나, 마스킹층(468)은 전도성 트레이스(460, 462)의 기판 범프 패드(464) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(460,462) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(468)의 어떤 SRO도 결여된다.
도 21e는 최대 상호접속 밀도 및 용량을 위해 기판(476) 상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(474)를 구비한 멀티플 열의 어레이에 배열된 전도성 트레이스(470,472)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(470,472)는 범프 패드(474)로 라우팅하기 위한 엘보우를 포함한다. 이 경우에, 기판 범프 패드(474)는 라운드되고 전도성 트레이스(470,472)보다 넓지만, 맞물림 상호접속 범프 재료의 폭 보다 덜하다. 마스킹층(478)이 기판(476)의 일부에 형성될 수 있으나, 마스킹층(478)은 전도성 트레이스(470,472)의 기판 범프 패드(474) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(470,472) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(478)의 어떤 SRO도 결여된다.
도 21f는 최대 상호접속 밀도 및 용량을 위해 기판(486)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(484)를 구비한 멀티플 열의 어레이에 배열된 전도성 트레이스(480,482)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(480,482)는 범프 패드(484)로 라우팅하기 위한 엘보우를 포함한다. 이 경우에, 기판 범프 패드(484)는 직사각형이고 전도성 트레이스(480,482)보다 넓지만, 맞물림 상호접속 범프 재료의 폭 보다 덜하다. 마스킹층(488)이 기판(486)의 일부 위에 형성될 수 있으나, 마스킹층(488)은 전도성 트레이스(480,482)의 기판 범프 패드(484) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(480,482) 부분은 리플로우 동안에 범프 수용을 위해 사용될 수 있는 마스킹층(488)의 어떤 SRO도 결여된다.
상호접속 공정의 한 예로서, 반도체 다이(324)는 기판(466) 위에 위치되고 범프 재료(334)는 도 21d로부터의 기판 범프 패드(464)와 나란하게 된다. 범프 재료(334)는, 도 13a-13g, 14a-14d, 15a-15d, 16a-16c 및 17a-17b에서 기술한 바와 같이, 범프 재료를 가압하거나 또는 범프 재료를 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(464)에 전기적 및 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(464)위에 증착된다. 범프 재료는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 기판 범프 패드(464)에 본딩된다. 하나의 실시예에서, 범프 재료는 도 21g에 도시된 바와 같이, 범프 또는 상호접속 구조체(490)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(490)는 두 번 리플로우되어 기판 범프 패드(464)에 전기적 접촉을 개선 시킨다. 협소한 기판 범프 패드(464) 주위의 범프 재료는 리플로우 중에 다이의 위치를 유지시킨다. 범프 재료(334) 또는 범프(490)는 또한 도 21a-21g의 기판 범프 패드 구성 상에 형성될 수있다.
높은 라우팅 밀도 응용에서, 전도성 트레이스(460,462) 또는 도 21a-21g의 다른 전도성 트레이스 구성의 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(460,462) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(332) 또는 기판 범프 패드(464) 주위에 형성되지 않기 때문에, 전도성 트레이스(460,462)는 보다 미세한 피치로 형성될 수 있는데, 즉, 전도성 트레이스(460,462)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(464) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(460,462) 사이의 피치는 P=D/2 + PLT + W/2로 주어지는데, 여기서 D는 범프(490)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(460,462)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(460,462)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트(ligament) 공간, 솔더 마스크 레지스트레이션(SRT) 그리고 최소 레졸버블(resolvable) SRO 에 대한 설명 필요성을 제거시킨다.
범프 재료가, 마스킹 층없이 다이 범프 패드(332)를 금속학적으로 그리고 전기적으로 기판 범프 패드(464)에 연결시키기 위해서 리플로우되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-콘파인먼트(confinement) 상태로 유지시키고, 다이 펌프 패드(332) 및 기판 범프 패드(464) 사이의 공간 내와 범프 패드 풋프린트 내의 전도성 트레이스(460,462)에 바로 인접한 기판(466)의 부분에 보유시킨다.
원하는 셀프-콘파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도성 트레이스(460,462)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(332) 또는 기판 범프 패드(464)에 위치되기 전에 플럭스 용액에 함침될 수 있다. 용융 범프 재료는 유제 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 한정되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹층(468)이 다이 펌프 패드(332) 또는 기판 범프 패드(464) 주위에 필요하지 않다.
도 22a에서, 마스킹층(492)이 전도성 트레이스(494,496)의 일부 위에 증착된다. 그러나 마스킹층(492)은 집적된 범프 패드(498) 위에는 형성되지 않는다. 결과적으로, 기판(500)상의 각 범프 패드(498)에 대해 어떤 SRO도 존재하지 않는다. 비습윤성 마스킹 패치(502)가 집적 범프 패드(498)의 어레이 내에, 즉, 인접한 범프 패드 사이에 침입형으로 기판(500)상에 형성된다. 마스킹 패치(502)는 또한 다이 범프 패드(498)의 어레이 내에 침입형으로 반도체 다이(324)상에 형성될 수 있다. 특히, 마스킹 패치는 적은 습윤성 영역으로의 진행을 막기 위해서 어떤 배열에서의 집적 범프 패드에 근접하여 형성된다.
반도체 다이(324)는 기판(500)위에 위치되고 범프 재료는 기판 범프 패드(498)와 나란하게 된다. 범프 재료는, 도 13a-13g, 14a-14d, 15a-15d, 16a-16c 및 17a-17b에서 기술한 바와 같이, 범프 재료를 가압하거나 또는 범프 재료를 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(498)에 전기적 및 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 다이 집적 범프 패드(498) 위에 증착된다. 범프 재료는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 집적 범프 패드(498)에 본딩된다. 하나의 실시예에서, 범프 재료는, 구형 볼 또는 범프(504)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(504)는 두 번 리플로우되어 집적 범프 패드(498)에 전기적 접촉을 개선시킨다. 범프는 또한 집적 범프 패드(498)에 압착 본딩될 수 있다. 범프(504)는 집적 범프 패드(498)위에 형성될 수 있는 상호접속 구조체의 한 형태를 나타낸다. 상호접속 구조체는 또한 스터드 범프, 마이크로 범프 또는 다른 전기적 상호접속체일 수 있다.
높은 라우팅 밀도 응용에서, 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(494,496) 사이의 피치를 감소시키기 위해서, 범프 재료는 마스킹 층 없이 집적 범프 패드(498) 주위로 리플로우된다. 전도 트레이스(494,496) 사이의 이스케이프 피치는 리플로우 수용목적을 위한 마스킹층 및 집적 범프 패드 주위의 관련 SRO를 제거함으로써,즉, 마스킹층 없이 범프 재료를 리플로우시킴으로써 감소될 수 있다. 마스킹층(492)은 전도성 트레이스(494,496) 및 집적 범프 패드(498)로부터 떨어진 기판(500)의 일부 위에 형성될 수 있으나, 마스킹층(492)은 집적 범프 패드(498) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(494,496) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(492)의 어떤 SRO도 결여된다.
또한, 마스킹 패치(502)가 집접 범프 패드(498)의 어레이 내에 침입형으로 기판(500)상에 형성된다. 마스킹 패치(502)는 비-습윤성 재료이다. 마스킹 패치(502)는 마스킹 층(492)와 동일한 재료이고 동일한 공정 단계 동안에 인가되거나 또는 상이한 재료이고 상이한 공정 단계 동안에 인가될 수 있다. 마스킹 패치(502)는 집적 범프 패드(498) 어레이 내의 트레이스 또는 패드 부분의 선택적인 산화, 도금 또는 다른 처리에 의해 형성될 수 있다. 마스킹 패치(502)는 범프 재료 유동을 집적 범프 패드(498)에 한정하여 전도 범프 재료의 인접 구조체로의 침출을 방지한다.
범프 재료가 집적 범프 패드(498) 어레이 내에 침입형으로 위치된 마스킹 패치(502)를 구비한 상태로 리플로우되는 경우에, 습윤 및 표면장력은 다이 범프 패드(332) 및 집적 범프 패드(498) 사이의 공간 내와 그리고 전도성 트레이스(494,496)에 바로 인접하고 집적 범프 패드(498)의 풋프린트 내의 기판(500) 부분에 범프 재료를 한정 및 보유시킨다.
원하는 콘파인먼트 특성을 달성하기 위해서, 범프 재료와 접촉하는 영역을 전도성 트레이스(494,496)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(332) 또는 집적 범프 패드(498)에 위치되기 전에 유제 용액에 범프 재료가 함침될 수 있다. 용융 범프 재료는 유제 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 한정되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(492)이 다이 펌프 패드(332) 또는 집적 범프 패드(498) 주위에 필요하지 않다.
어떤 SRO도 다이 범프 패드(332) 또는 집적 범프 패드(498) 주위에 형성되지 않기 때문에, 전도성 트레이스(494,496)는 보다 미세한 피치로 형성될 수 있는데, 즉, 접촉을 이루고 그리고 전기적 쇼트 형성 없이도 전도성 트레이스는 인접한 구조체에 근접하여 놓일 수 있다. 동일한 솔더 레지스트레이션 디자인 룰을 가정하면, 전도성 트레이스(494,496) 사이의 피치는 P=(1.1D + W)/2로 주어지는데, 여기서 D는 범프(504)의 베이스 직경, 그리고 W는 전도성 트레이스(494,496)의 폭이다. 하나의 실시예에서, 100㎛의 범프 직경, 그리고 20㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(494,496)의 최소 이스케이프 피치는 65㎛가 된다. 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
도 23는 다이 부착 어데시브(510)를 이용하여 반도체 다이(508) 위에 적재된 반도체 다이(506)를 구비한 패키지-온-패키지(PoP)를 도시하고 있다. 반도체 다이(506,508) 각각은, 다이의 전기적 디자인 및 기능에 따라서 다이 내에 형성되고 전기적으로 상호접속된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함하는 활성 표면을 갖는다. 예를 들면, 상기 회로는 DSP, ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 회로를 구현하기 위한 활성 표면 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 소자를 포함할 수 있다. 반도체 다이(506,508)는 또한 RF신호 처리용 인덕터 캐패시터 및 레지스터와 같은 IPD를 포함할 수 있다.
반도체 다이(506)는 도 13a-13g, 14a-14d, 15a-15d, 16a-16c 또는 17a-17b로부터의 어떤 실시예를 사용하여 접촉 패드(518)상에 형성된 범프 재료(516)를 사용하여 기판(514) 상에 형성된 전도성 트레이스(512)에 장착된다. 접촉 패드(518) 및 전도성 트레이스(512)는 도 5-11의 다이 패드 레이아웃의 신호 패드, 동력 패드 또는 접지 패드에 대응할 수 있다. 반도체 다이(508)는 본드 와이어(522)를 이용하여 기판(514) 상에 형성된 접촉 패드(520)에 전기적으로 연결된다. 본드 와이어(522)의 대향 단부는 반도체 다이(506)상의 접촉 패드(524)에 본딩된다.
마스킹층(526)이 기판(514)위에 형성되고 반도체 다이(506)의 풋프린트를 넘어 개방된다. 마스킹층(526)은 리플로우 중에 범프 재료(516)를 전도성 트레이스(512)에 한정시키지 않지만, 오픈 마스크는 댐으로 작용하여 봉지재(528)가 MUF동안에 접촉 패드(520) 또는 본드 와이어(522)로 이주하는 것을 방지한다. 봉지재(528)는 도 18a-18c와 비슷하게, 반도체 다이(508) 및 기판(514) 사이에 증착된다. 마스킹층(526)은 MUF 봉지재(528)가 접촉 패드(520) 및 본드 와이어(522)에 도달하는 것을 차단하는데, 도달하면 결함을 초래할 수 있다. 마스킹층(526)은 봉지재(528)가 접촉 패드(520)로 빠지지 않고 보다 큰 반도체 다이가 주어진 기판 상에 위치되게 한다.
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 청구범위에 기재된 본 발명의 범위를 이탈하지 않는 범위에서 그 실시예들에 변형 및 적용이 이루어질 수 있다는 것을 이해할 것이다.

Claims (37)

  1. 반도체 다이의 주변 영역(perimeter region)에 위치된 신호 패드와, 상기 신호 패드로부터 반도체 다이의 내측 영역에 위치된 접지 패드 및 동력 패드를 구비한 다이 패드 레이아웃을 갖는 반도체 다이를 제공하는 단계;
    상기 신호 패드, 동력 패드 및 접지 패드 상에 복수의 범프를 형성하는 단계;
    기판을 제공하는 단계;
    기판 위에 배치되는 상호접속 사이트를 구비한 복수의 전도성 트레이스를 전도성 트레이스의 길이를 따르는 중간 위치에 형성하는 단계 - 상기 전도성 트레이스는 상호접속 사이트와 대향하는 방향으로 뻗어 있고 범프는 상호접속 사이트보다 넓음 - ;
    상기 범프가 상기 상호접속 사이트의 정상면 및 측면을 덮도록 상기 범프를 상기 상호접속 사이트에 본딩하는 단계 - 상기 상호접속 사이트를 따라 이어지는 범프의 길이는 범프의 길이에 직교하는 상호접속 사이트들 간의 범프의 폭보다 큼; 및
    범프에 대향하는 반도체 다이의 표면 위에 그리고 상기 반도체 다이와 기판 사이의 범프 주위에 봉지재를 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 범프는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    인접한 열에 엇갈림 배열 또는 직교 배열로 상기 신호 패드를 배열하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 동력 패드 및 접지 패드의 10% 이하의 수가 상기 반도체 다이의 주변 영역에 위치되고, 상기 신호 패드의 10% 이하의 수가 상기 반도체 다이의 내측 영역 내에 위치되는 반도체 소자의 제조 방법.
  6. 삭제
  7. 반도체 다이를 제공하는 단계;
    기판을 제공하는 단계;
    기판 위에 배치된 상호접속 사이트를 구비한 복수의 전도성 트레이스를 전도성 트레이스의 길이를 따르는 중간 위치에 형성하는 단계 - 상기 전도성 트레이스는 상호접속 사이트로부터 대향하는 방향으로 뻗어 있고, 상호접속 사이트는 기판의 주변부 근처에 위치하는 신호 사이트 및 상기 신호 사이트로부터 내측에 위치하는 접지 사이트 및 동력 사이트를 구비하는 레이아웃으로 배열됨 - , 및
    상호접속 구조체가 상호접속 사이트의 정상면 및 측면을 덮도록 반도체 다이와 기판 사이에 복수의 상호접속 구조체를 형성하는 단계 - 상기 상호접속 사이트를 따라 이어지는 범프의 길이는 범프의 길이에 직교하는 상호접속 사이트들 간의 범프의 폭보다 큼 - 를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체 다이 및 기판 사이에 봉지재를 증착시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제7항에 있어서,
    상기 반도체 다이의 중심 영역은 어떤 패드도 갖고 있지 않는 반도체 소자의 제조 방법.
  14. 반도체 다이를 제공하는 단계;
    기판을 제공하는 단계;
    기판 위에 배치되고, 기판의 주변 영역에 위치하는 신호 사이트, 신호 패드로부터 기판의 내측 영역에 위치하는 접지 사이트 및 동력 사이트를 구비하는 레이아웃으로 배열되는 상호접속 사이트를 구비하는 복수의 전도성 트레이스를 상기 전도성 트레이스의 길이에 따라 중간 위치에 형성하는 단계;
    기판 상에서 상호접속 사이트와 반도체 다이 사이에 범프를 형성함으로써 상기 반도체 다이를 상기 상호접속 사이트에 본딩하는 단계 - 상기 상호접속 사이트를 따라 이어지는 범프의 길이는 범프의 길이에 직교하는 상호접속 사이트들 간의 범프의 폭보다 큼; 및
    상기 반도체 다이와 기판 사이에 봉지재를 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 범프는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 동력 사이트 및 접지 사이트의 10% 이하의 수가 상기 반도체 다이의 주변 영역 내에 위치되는 반도체 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 신호 사이트의 10% 이하의 수가 상기 반도체 다이의 내측 영역 내에 위치되는 반도체 소자의 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 다이의 주변 영역에 위치된 신호 패드와, 상기 신호 패드로부터 반도체 다이의 내측 영역에 위치된 접지 패드 및 동력 패드를 구비한 다이 패드 레이아웃을 갖는 반도체 다이;
    기판;
    기판 위에 전도성 트레이스의 길이를 따르는 중간 위치에 형성되고 상기 반도체 다이와 본딩된 상호접속 사이트를 구비한 복수의 전도성 트레이스;
    기판 상에서 상호접속 사이트와 반도체 다이 사이에 형성되는 범프 - 상기 상호접속 사이트를 따라 이어지는 범프의 길이는 범프의 길이에 직교하는 상호접속 사이트들 간의 범프의 폭보다 큼; 및
    상기 반도체 다이와 기판 사이에 증착된 봉지재를 포함하는 반도체 소자.
  22. 제21항에 있어서,
    상기 범프는 가용성부 및 비가용성부를 포함하는 반도체 소자.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제21항에 있어서, 상호접속 사이트들 사이에서 상호접속 사이트와 물리적으로 분리되는 기판 위에 형성되는 복수의 마스킹 패치를 더 포함하는, 반도체 소자.
  27. 삭제
  28. 제21항에 있어서, 범프의 폭이 반도체 다이에 근접할수록 넓어지고 반도체 다이에 대향하는 범프의 단부에 근접할수록 좁아지도록 범프의 길이를 따라 테이퍼링(taper)되는, 반도체 소자.
  29. 제1항에 있어서, 상호접속 사이트들 사이에 상기 상호접속 사이트로부터 물리적으로 분리되도록 기판 위에 복수의 마스킹 패치를 형성하는 단계를 더 포함하는, 반도체 소자의 제조 방법.
  30. 삭제
  31. 제1항에 있어서, 범프의 폭은 반도체 다이에 근접할수록 넓어지고 반도체 다이에 대향하는 범프의 단부에 근접할수록 좁아지도록 길이를 따라 테이퍼링되는, 반도체 소자의 제조 방법.
  32. 제7항에 있어서, 상호접속 사이트들 사이에 상기 상호접속 사이트로부터 물리적으로 분리되도록 기판 위에 복수의 마스킹 패치를 형성하는 단계를 더 포함하는, 반도체 소자의 제조 방법.
  33. 삭제
  34. 제7항에 있어서, 상호접속 구조물의 폭이 상기 반도체 다이에 근접할수록 넓고 반도체 다이에 대향하는 상호접속 구조물의 단부에 근접할수록 좁도록 상호접속 구조물의 길이를 따라 테이퍼링되는, 반도체 소자의 제조 방법.
  35. 제14항에 있어서, 상호접속 사이트들 사이에 상기 상호접속 사이트로부터 물리적으로 분리되도록 기판 위에 복수의 마스킹 패치를 형성하는 단계를 더 포함하는, 반도체 소자의 제조 방법.
  36. 삭제
  37. 제14항에 있어서, 상기 범프의 폭은 반도체 다이에 근접할수록 넓어지고 상기 반도체 다이에 대향하는 범프의 단부에 근접할수록 좁아지도록 상기 범프의 길이를 따라 테이퍼링되는, 반도체 소자의 제조 방법.
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