CN115881559B - 一种fpga芯片及其封装方法和基板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 138
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims abstract description 50
- 230000006870 function Effects 0.000 claims description 22
- 239000004973 liquid crystal related substance Substances 0.000 claims 4
- 238000013461 design Methods 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 23
- 238000005516 engineering process Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 18
- 239000000463 material Substances 0.000 description 11
- 238000012858 packaging process Methods 0.000 description 11
- 229910000679 solder Inorganic materials 0.000 description 9
- 239000004033 plastic Substances 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000002041 carbon nanotube Substances 0.000 description 2
- 229910021393 carbon nanotube Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910021389 graphene Inorganic materials 0.000 description 2
- WABPQHHGFIMREM-AHCXROLUSA-N lead-203 Chemical compound [203Pb] WABPQHHGFIMREM-AHCXROLUSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000000741 silica gel Substances 0.000 description 2
- 229910002027 silica gel Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 241001124569 Lycaenidae Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 235000014987 copper Nutrition 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 230000014616 translation Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种FPGA芯片及其封装方法和基板，所述封装方法包括：提供FPGA芯片，所述FPGA芯片包括多个功能区，所述FPGA芯片的有源面上配置有多个衬垫，所述FPGA芯片在所述有源面上的正投影呈轴对称图形，所述轴对称图形包括第一对称轴，其中，多个所述衬垫关于所述第一对称轴对称排布，多个所述功能区关于所述第一对称轴对称排布；对所述FPGA芯片进行引线键合封装或倒装芯片封装。如此，通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容倒装封装和引线键合封装。
Description
技术领域
本发明属于集成电路技术领域，尤其涉及一种FPGA芯片及其封装方法和基板。
背景技术
随着整机系统向小型化、轻量化的方向发展，对集成电路的性能和尺寸也提出了更高的要求，封装后的芯片必须具有更为强大的功能以及更小的尺寸。伴随于此的是集成电路的封装工艺的快速进步，封装尺寸越来越小，芯片功能越来越强大。目前市场上主流的封装互连技术为：引线键合（Wire Bonding，WB）、载带自动键合（Tape Automated Bonding，TAB）和倒装芯片（Flip Chip，FC）。其中WB是应用最广泛、最成熟的封装内部互连技术，而FC是目前封装尺寸最接近裸芯片（DIE）的封装内部互连技术。
WB技术是通过金属引线分别将芯片和管脚进行键合，从而形成电气上的连接。引线键合技术经过几十年的发展，目前已经非常成熟，产品封装良品率高，价格成本低，但是由于芯片性能要求、设备能力以及材料特性等原因，封装后的芯片体积难以进一步缩小，难以实现芯片更小更轻薄的要求。
FC技术是在芯片表面预先制作凸点（Bump），然后将芯片正面朝下粘在基板上，通过回流焊，实现芯片与基板的焊接，由于芯片是倒扣在封装基板上的，与常规封装芯片放置方向相反，故称为倒装芯片。与引线键合方式的区别在于倒装芯片技术芯片正面朝下，芯片焊接区与基板焊接区直接连接。FC技术通过将芯片上原本周边排布的焊盘（PAD）进行再布局，最终以阵列方式引出，实现拥有更高密度的I/O（Input/Output）数。
现场可编程门阵列（Field Programmable Gate Array，FPGA）作为一种“万能芯片”，广泛使用WB和FC封装互连技术，然而由于在WB和FC封装中，芯片的朝向不同，由于FC技术的特殊性，如果想要保证封装后芯片保持与WB相同的引脚位置关系，就需要对连接基板进行复杂的走线和引脚设计，将增大基板设计难度，增加制造成本和制作周期。
因此，如何优化FPGA芯片的封装方法，降低基板设计难度，进一步减少制造成本和制作周期，推动封装技术发展，是亟待解决的问题。
发明内容
本发明是为解决上述现有技术的全部或部分问题，提供了一种FPGA芯片的封装方法，进一步减少制造成本和制作周期。
本发明提供了一种FPGA芯片的封装方法，包括：提供FPGA芯片，所述FPGA芯片包括多个功能区，所述FPGA芯片的有源面上配置有多个衬垫，所述FPGA芯片在所述有源面上的正投影呈轴对称图形，所述轴对称图形包括第一对称轴，其中，多个所述衬垫关于所述第一对称轴对称排布，多个所述功能区关于所述第一对称轴对称排布；对所述FPGA芯片进行引线键合封装或倒装芯片封装。通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容FC封装和WB封装时。在芯片朝向相反的两个封装工艺下，功能区和衬垫的功能、位置相同，从而简化了基板线路设计，FC封装和WB封装基板的线路布局相似，降低了设计复杂性，缩短设计、生产时间，减少生产成本。
对所述FPGA芯片进行引线键合封装或倒装芯片封装，包括：提供第一基板或第二基板，所述第一基板和第二基板分别用于引线键合封装和倒装芯片封装；所述第一基板和所述第二基板沿竖直方向上从上至下依次包括键合层、中间电路层和引脚，所述键合层用于与所述FPGA芯片键合，所述中间电路层用于键合层和所述引脚通信；其中，所述第一基板的中间电路层和所述第二基板的中间电路层布局相同，所述第一基板的引脚和所述第二基板的引脚布局相同。
对所述FPGA芯片进行引线键合封装，包括：将所述FPGA芯片的有源面竖直向上放置于所述第一基板的键合层上，所述第一基板的键合层上包括多个焊盘，所述焊盘与所述衬垫一一对应，所述FPGA芯片在所述第一基板上的正投影与所述焊盘不重叠；通过键合线分别将所述衬垫与对应的所述焊盘连接。
对所述FPGA芯片进行倒装芯片封装，包括：在所述FPGA芯片的有源面形成再布线层，所述再布线层包括阵列排布的上凸块，所述上凸块与所述衬垫对应连接；将所述FPGA芯片的有源面竖直向下放置于所述第二基板的键合层上，所述第二基板的键合层上设置有阵列排布的下凸块，所述上凸块和所述下凸块一一对应；通过固晶工艺将第所述上凸块与对应的所述下凸块连接。
所述轴对称图形包括第二对称轴；其中，多个所述衬垫关于所述第二对称轴整体对称，多个所述功能区关于所述第二对称轴整体对称，所述第一对称轴与所述第二对称轴相互垂直。如此，减少了芯片贴装工艺的难度。在多个所述功能区同时关于第一对称轴和第二对称轴整体对称的情况下，即使芯片贴装在旋转180°后，功能区可以相互替换，不需要返工。
所述轴对称图形包括第三对称轴；其中，多个所述衬垫关于所述第三对称轴整体对称，多个所述功能区关于所述第三对称轴整体对称，所述第三对称轴、所述第一对称轴和所述第二对称轴互相不重合。在多个所述功能区同时关于第一对称轴、第二对称轴和第三对称轴整体对称的情况下，即使芯片贴装在旋转90°后，功能区可以相互替换，不需要返工。减少了芯片贴装工艺的难度。
在一些实施例中，提供FPGA芯片之后，所述方法还包括：
提供第三基板，所述第三基板沿竖直方向上从上至下依次包括键合层、中间电路层和引脚，所述键合层用于与所述FPGA芯片键合，所述中间电路层用于键合层和所述引脚通信；所述第三基板的键合层上包括多个焊盘和阵列排布的下凸块，所述焊盘与所述衬垫一一对应，所述焊盘围绕所述下凸块；
对所述FPGA芯片进行引线键合封装包括：
将所述FPGA芯片的有源面竖直向上放置于所述第三基板的键合层上，所述FPGA芯片在所述第三基板上的正投影与所述焊盘不重叠；通过键合线分别将所述衬垫与对应的所述焊盘连接；
对所述FPGA芯片进行倒装芯片封装包括：
在所述FPGA芯片的有源面形成再布线层，所述再布线层包括阵列排布的上凸块，所述上凸块与所述衬垫对应连接；将所述FPGA芯片的有源面竖直向下放置于所述第三基板的键合层上，所述上凸块和所述下凸块一一对应；通过固晶工艺将第所述上凸块与对应的所述下凸块连接。
本发明还提供了一种FPGA芯片，包括：多个功能区，所述FPGA芯片的有源面上配置有多个衬垫，所述FPGA芯片在所述有源面上的正投影呈轴对称图形，所述轴对称图形包括第一对称轴，其中，多个所述衬垫关于所述第一对称轴对称排布，多个所述功能区关于所述第一对称轴对称排布。如此，通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容FC封装和WB封装时。在芯片朝向相反的两个封装工艺下，功能区和衬垫的功能、位置相同，从而简化了基板线路设计，FC封装和WB封装基板的线路布局相似，降低了设计复杂性，缩短设计、生产时间，减少生产成本。
本发明还提供了一种基板，包括：沿竖直方向上从上至下依次包括键合层、中间电路层和引脚，所述中间电路层用于所述键合层和所述引脚通信；所述键合层包括多个焊盘和阵列排布的凸块，所述焊盘围绕所述凸块；其中，所述键合层被配置为：通过多个焊盘与FPGA芯片引线键合封装，或通过阵列排布的凸块与FPGA芯片倒装芯片封装。如此，可以通过同一个基板兼容引线键合封装和倒装芯片封装，极大的减少了成本。降低基板设计、加工难度的同时，可以提高最终FPGA芯片的可靠性，节省设计和加工时间，极大节省人力和费用。
与现有技术相比，本发明的主要有益效果：
本发明提供了一种FPGA芯片的封装方法，通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容FC封装和WB封装时。在芯片朝向相反的两个封装工艺下，功能区和衬垫的功能、位置相同，从而简化了基板线路设计，FC封装和WB封装基板的线路布局相似，降低了设计复杂性，缩短设计、生产时间，减少生产成本。
附图说明
图1为相关技术中WB技术芯片封装的结构示意图；
图2为相关技术中FC技术芯片封装的结构示意图；
图3为本发明实施例提供的FPGA芯片的封装方法；
图4为本发明实施例提供的FPGA芯片；
图5-图10为本发明实施例提供的FPGA芯片的封装方法在封装过程中的结构示意图；
图11为本发明实施例提供的基板；
图12-图14为本发明实施例提供的FPGA芯片的封装方法在封装过程中的结构示意图。
实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见附图1和附图2，对相关技术进行示例性说明，以便于更好地理解本发明但不以任何形式限制本发明。图1示例的是相关技术中WB技术芯片封装的结构示意图，其中图1中的I图为剖面示意图，II图为俯视图。如图1所示，芯片101正面向上粘贴至基板102上，将金属键合线103的两端分别焊接至芯片101的衬垫104（PAD）和基板102的焊盘105（Finger）上，从而实现芯片101和基板102的电气互连。完成封装后，基板102背面的焊球106对应芯片101不同的引脚功能。基板102还包括过孔107，基板的焊盘105通过基板走线108与过孔107的一端连接，过孔107的另一端连接基板102背面的焊球106。位于基板102上方的塑封料109覆盖芯片101。
图2示例的是相关技术中FC技术芯片封装的结构示意图，其中图2中的I图为剖面示意图，II图为俯视图。如图2所示，芯片101正面向下通过凸块110（bump）焊接到基板102上，从而形成电气连接。凸块110通过基板走线108与过孔107的一端连接，过孔107的另一端连接基板102背面的焊球106。为方便理解，附图2的II图中示出了附图1的II图中衬垫104的相对位置。在实际操作中，采用FC技术的芯片可以在形成衬垫104的布局后再用过再布线（RDL）形成凸块110的布局。
如附图1和附图2中的II图所示，将芯片101分为8个区域，分别记为编号①-⑧，这8个区域例如分别对应芯片不同的功能区域。由于FC技术将芯片反向固定至基板上，WB技术将芯片正向固定至基板上。附图1的II图中芯片中①和④区域，相对于附图2的II图中芯片中①和④区域，是左右互换的。假设附图1的II图中芯片左侧①区域对外引脚是基板左侧的焊球，芯片右侧④区域对外引脚是基板右侧的焊球。而附图2的II图中芯片是倒装的，芯片①区域位于右侧，芯片①区域同样连接基板左侧的焊球需要额外的走线。同样芯片④区域位于左侧，芯片④区域同样连接基板右侧的焊球需要额外的走线。
由于芯片在设计过程中，芯片上存在不同的功能区域，往往左右PAD的数量、功能完全不同，如果想要保证WB和FC技术封装后的对外引脚功能完全一致，就需要对FC的基板进行单独复杂设计，将极大增加设计难度、生产费用、生产周期等。
基于此，参见附图3，本实施例中提供了一种FPGA芯片的封装方法，包括：
步骤S1：提供FPGA芯片，FPGA芯片包括多个功能区，FPGA芯片的有源面上配置有多个衬垫，FPGA芯片在有源面上的正投影呈轴对称图形，轴对称图形包括第一对称轴，其中，多个衬垫关于第一对称轴整体对称，多个功能区关于第一对称轴整体对称；
步骤S2：对FPGA芯片进行引线键合封装或倒装芯片封装。
如此，通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容FC封装和WB封装时。在芯片朝向相反的两个封装工艺下，功能区和衬垫的功能、位置相同，从而简化了基板线路设计，FC封装和WB封装基板的线路布局相似，降低了设计复杂性，缩短设计、生产时间，减少生产成本。
附图4为本发明实施例提供的FPGA芯片；图5-图10为本发明实施例提供的FPGA芯片的封装方法在封装过程中的结构示意图；图11为本发明实施例提供的基板；图12-图14为本发明实施例提供的FPGA芯片的封装方法在封装过程中的结构示意图，其中，图4-图14中的I图为剖面示意图，II图为俯视图。
下面结合附图4-附图14，对本申请实施例提供的封装方法作进一步阐述。
首先，执行步骤S1，参见附图4，附图4为本申请提供的FPGA芯片的结构示意图，其中图4中的I图为剖面示意图，II图为俯视图。提供FPGA芯片10，FPGA芯片10包括多个功能区111，FPGA芯片10的有源面上配置有多个衬垫104，FPGA芯片10在有源面上的正投影呈轴对称图形，轴对称图形包括第一对称轴AA’，其中，多个衬垫104关于第一对称轴AA’整体对称，多个功能区111关于第一对称轴AA’整体对称。有源面为FPGA芯片10形成有器件层（图中未示出）的一侧。多个功能区111的数量例如可以为2~12个。
FPGA芯片10是一种半定制电路。可以通过硬件编程语言描述电路功能，重新配置电路功能，得到想要的电路的等效电路；它的所有功能都可以利用电路来直接实现的，所有的功能都是可以并行执行。可编程输入输出单元（IOB），是芯片与外界电路的接口部分，完成不同电气特性下对输入、输出信号的驱动与匹配要求。为了便于管理和适应多种电器标准，FPGA芯片的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种接口电压，但不同bank的接口电压可以不同。
这里，功能区111可以为FPGA芯片的bank，每个bank可以单独供电，可以设置为不同的电气标准，各bank可以分配为不同的功能模块。
轴对称图形包括但不限于矩形、正方形等。衬垫104的材料，包括但不限于铜、金、银、铝、镍、钨、钛、锡、导电性石墨烯或碳纳米管中的一种或多种形成的合金。
接着，执行步骤S2，对FPGA芯片10进行引线键合封装或倒装芯片封装。
参见附图5-附图7，对FPGA芯片进行引线键合封装，包括：
首先，参见附图5，附图5为本申请提供的第一基板的结构示意图，其中图5中的I图为剖面示意图，II图为俯视图。提供第一基板20，第一基板20沿竖直方向上从上至下依次包括键合层201、中间电路层202和引脚203，键合层201用于与FPGA芯片10键合，中间电路层202用于键合层201和引脚203通信。
这里，键合层201可以为基板的顶层信号层（Top Layer），可以用来放置芯片、元器件（例如电容、电阻）等，也可以用来布线。中间电路层202（Mid Layer），可以包括多个导电图层，多个导电图层之间可以通过过孔进行通信，在多层板中可以用于布信号线。引脚203可以为基板的底层信号层（Bottom Layer），可用于布线及焊接，也可以放置元器件。在实际操作中，引脚203包括阵列排布的焊球。
参见附图6，将FPGA芯片10的有源面竖直向上放置于第一基板20的第一键合层201上，第一基板20的第一键合层201上包括多个焊盘105，焊盘105与衬垫104一一对应，FPGA芯片10在第一基板20上的正投影与焊盘105不重叠。在实际操作中，第一基板20可以通过粘合剂205固定在第一键合层201上。焊盘105的材料，包括但不限于铜、金、银、铝、镍、钨、钛、锡、导电性石墨烯或碳纳米管中的一种或多种形成的合金。粘合剂205例如可以是硅胶、环氧树脂或其他生物相容性胶水。
参见附图7，通过键合线103分别将衬垫104与对应的焊盘105连接。键合线103包括但不限于金线、铜线、铝线或其组合。引线键合具有较佳的成本效益和灵活性。
在实际操作中，通过键合线103分别将衬垫104与对应的焊盘105连接之后，封装方法还包括：形成塑封料，塑封料位于FPGA芯片10上方且覆盖FPGA芯片10。塑封料的材料例如可以为环氧树脂，酚醛树脂，聚酰亚胺、硅胶或旋涂硅玻璃等。塑封料可以保护封装结构不受外界灰尘、潮气和机械冲击的影响，提高封装结构的可靠性。
参见附图8-附图10，对FPGA芯片进行倒装芯片封装，包括：
首先，参见附图8，在FPGA芯片10的有源面形成再布线层113，再布线层113包括阵列排布的上凸块114，上凸块114与衬垫104对应连接。
需要说明的是，由于FPGA芯片的多个功能区和多个衬垫整体对称排布，可大大简化再布线的难度，进而提高FPGA芯片的可靠性，降低FPGA芯片的厚度。
接着，参见附图9，提供第二基板30，第二基板30沿竖直方向上从上至下依次包括键合层201、中间电路层202和引脚203，键合层201用于与FPGA芯片10键合，中间电路层202用于键合层201和引脚203通信。
参见附图10，将FPGA芯片10的有源面竖直向下放置于第二基板30的键合层201上，第二基板30的键合层201上包括阵列排布的下凸块206，上凸块114和下凸块206一一对应。
参见附图10，通过固晶工艺将第上凸块114与对应的下凸块206连接。固晶工艺例如可以为回流焊，上凸块114与对应的下凸块206经过高温回流后，形成凸块110。在实际操作中，在形成凸块110后，还可以通过底封胶207（underfill）填充凸块之间的间隙。这里凸块110、上凸块114和/或下凸块206包括但不限于微凸块（micro-bumps）、铜柱凸块（Copperpillar）和预焊料等。在其他实施例中，固晶工艺可以为热压键合、激光键合等。
在有些实际操作中，通过固晶工艺将第上凸块114与对应的下凸块206连接之后，封装方法还包括：形成塑封料，塑封料位于FPGA芯片10上方且覆盖FPGA芯片10。塑封料的材料例如可以为环氧树脂，酚醛树脂，聚酰亚胺、硅胶或旋涂硅玻璃等。塑封料可以保护封装结构不受外界灰尘、潮气和机械冲击的影响，提高封装结构的可靠性。
在一些实施例中，对FPGA芯片10进行引线键合封装或倒装芯片封装，包括：参见附图5-附图10，提供第一基板20或第二基板30，第一基板20和第二基板30分别用于引线键合封装和倒装芯片封装；第一基板20和第二基板30沿竖直方向上从上至下依次包括键合层201、中间电路层202和引脚203，键合层201用于与FPGA芯片10键合，中间电路层202用于键合层201和引脚203通信；其中，第一基板20的中间电路层和第二基板30的中间电路层布局相同，第一基板20的引脚203和第二基板30的引脚203布局相同。这里，引脚布局相同是指引脚位置关系相同，对应芯片的引脚功能相同。
需要说明的是，由于FPGA芯片的多个功能区和多个衬垫整体对称排布，在将FPGA芯片进行引线键合封装或倒装芯片封装时，对应引线键合封装的第一基板20和对应倒装芯片封装的第二基板30封装后的对外引脚功能完全一致，不需要对FC的基板进行单独复杂设计，极大降低了设计难度、生产费用、生产周期等。假设FPGA芯片的多个功能区和多个衬垫整体不对称排布，想要两种工艺封装后的对外引脚功能完全一致，一方面需要针对再布线层113进行复杂的设计，同时需要对基板的中间电路层202进行复杂的设计。例如，引线键合封装的基板的中间电路层是8层，在FPGA芯片的多个功能区和多个衬垫整体对称排布的情况下，倒装芯片封装基板的层数同样是8层。在FPGA芯片的多个功能区和多个衬垫整体不对称排布的情况下，倒装芯片封装基板的中间电路层可能需要增加至10层。
在一些实施例中，参见附图4，轴对称图形包括第二对称轴BB’；其中，多个衬垫104关于第二对称轴BB’整体对称，多个功能区111关于第二对称轴BB’整体对称，第一对称轴AA’与第二对称轴BB’相互垂直。在芯片为矩形的情况下，第一对称轴AA’和第二对称轴BB’分别为矩形的两个对称轴，即矩形对边的中点连接起来的直线。如此，减少了芯片贴装工艺的难度。芯片贴装工艺包括：将FPGA芯片10的有源面竖直向上放置于第一基板20的第一键合层201上；将FPGA芯片10的有源面竖直向下放置于第二基板30的键合层201上。芯片贴装工艺下可能存在贴装错误，由于矩形芯片是中心对称图形，芯片贴装可能存在旋转180°后贴装错误的风险。在多个功能区111同时关于第一对称轴AA’和第二对称轴BB’整体对称的情况下，即使芯片贴装在旋转180°后，功能区可以相互替换，不需要返工。
在一些实施例中，参见附图4，轴对称图形包括第三对称轴CC’；其中，多个衬垫104关于第三对称轴CC’整体对称，多个功能区111关于第三对称轴CC’整体对称，第三对称轴CC’、第一对称轴AA’和第二对称轴BB’互相不重合。这里，轴对称图形例如可以为正方形。芯片贴装工艺下可能存在贴装错误，由于正方形芯片是中心对称图形，且芯片各边长度一样，芯片贴装可能存在旋转90°后贴装错误的风险。在多个功能区111同时关于第一对称轴AA’、第二对称轴BB’和第三对称轴CC’整体对称的情况下，即使芯片贴装在旋转90°后，功能区可以相互替换，不需要返工。减少了芯片贴装工艺的难度。
在一些实施例中，参见附图11，提供FPGA芯片之后，方法还包括：提供第三基板40，第三基板40沿竖直方向上从上至下依次包括键合层201、中间电路层202和引脚203，键合层201用于与FPGA芯片10键合，中间电路层202用于键合层201和引脚203通信；第三基板40的键合层201上包括多个焊盘105和阵列排布的下凸块206，焊盘105与衬垫104一一对应，焊盘105围绕下凸块206。这里，焊盘105和下凸块206通过共接节点与中间电路层202连接。
对FPGA芯片进行引线键合封装包括：
参见附图12，将FPGA芯片10的有源面竖直向上放置于第三基板40的键合层201上，FPGA芯片10在第三基板40上的正投影与焊盘105不重叠；
参见附图13，通过键合线103分别将衬垫104与对应的焊盘105连接。
对FPGA芯片进行倒装芯片封装包括：
参见附图8，在FPGA芯片10的有源面形成再布线层113，再布线层113包括阵列排布的上凸块114，上凸块114与衬垫104对应连接。
参见附图13，将FPGA芯片10的有源面竖直向下放置于第三基板40的键合层201上，上凸块114和下凸块206一一对应；通过固晶工艺将第上凸块114与对应的下凸块206连接。固晶工艺例如可以为回流焊，上凸块114与对应的下凸块206经过高温回流后，形成凸块110。在实际操作中，在形成凸块110后，还可以通过底封胶207（underfill）填充凸块之间的间隙。
本发明还提供了一种FPGA芯片，参见附图4，包括：多个功能区111，FPGA芯片10的有源面上配置有多个衬垫104，FPGA芯片10在有源面上的正投影呈轴对称图形，轴对称图形包括第一对称轴AA’，其中，多个衬垫104关于第一对称轴AA’整体对称，多个功能区111关于第一对称轴AA’整体对称。如此，通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容FC封装和WB封装时。在芯片朝向相反的两个封装工艺下，功能区和衬垫的功能、位置相同，从而简化了基板线路设计，FC封装和WB封装基板的线路布局相似，降低了设计复杂性，缩短设计、生产时间，减少生产成本。
本发明还提供了一种基板，参见附图11，包括：沿竖直方向上从上至下依次包括键合层201、中间电路层202和引脚203，中间电路层202用于键合层201和引脚203通信；键合层201包括多个焊盘105和阵列排布的下凸块206，焊盘105围绕下凸块206；其中，键合层201被配置为：通过多个焊盘105与FPGA芯片10引线键合封装，或通过阵列排布的下凸块206与FPGA芯片10倒装芯片封装。如此，可以通过同一个基板兼容引线键合封装和倒装芯片封装，极大的减少了成本。降低基板设计、加工难度的同时，可以提高最终FPGA芯片的可靠性，节省设计和加工时间，极大节省人力和费用。
综上，本发明提供了一种FPGA芯片及其封装方法和基板，通过将FPGA芯片的多个功能区和多个衬垫整体对称排布，使得FPGA芯片可同时兼容FC封装和WB封装时。在芯片朝向相反的两个封装工艺下，功能区和衬垫的功能、位置相同，从而简化了基板线路设计，FC封装和WB封装基板的线路布局相似，降低了设计复杂性，缩短设计、生产时间，减少生产成本。
本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。
还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
Claims (8)
1.一种FPGA芯片的封装方法，其特征在于，包括：
提供FPGA芯片，所述FPGA芯片包括多个功能区，所述FPGA芯片的有源面上配置有多个衬垫，所述FPGA芯片在所述有源面上的正投影呈轴对称图形，所述轴对称图形包括第一对称轴，其中，多个所述衬垫关于所述第一对称轴对称排布，多个所述功能区关于所述第一对称轴对称排布；其中，所述功能区被配置为通过硬件编程语言描述电路功能，获得实现电路功能的等效电路；沿第一对称轴对称排布的两个功能区的电路功能相同，沿第一对称轴对称排布的两个衬垫功能相同；
对所述FPGA芯片进行引线键合封装或倒装芯片封装，包括：
提供第一基板或第二基板，所述第一基板和第二基板分别用于引线键合封装和倒装芯片封装；
所述第一基板和所述第二基板沿竖直方向上从上至下依次包括键合层、中间电路层和引脚，所述键合层用于与所述FPGA芯片键合，所述中间电路层用于键合层和所述引脚通信；其中，
所述第一基板的中间电路层和所述第二基板的中间电路层布局相同，所述第一基板的引脚和所述第二基板的引脚布局相同。
2.根据权利要求1所述的封装方法，其特征在于，对所述FPGA芯片进行引线键合封装，包括：
将所述FPGA芯片的有源面竖直向上放置于所述第一基板的键合层上，所述第一基板的键合层上包括多个焊盘，所述焊盘与所述衬垫一一对应，所述FPGA芯片在所述第一基板上的正投影与所述焊盘不重叠；
通过键合线分别将所述衬垫与对应的所述焊盘连接。
3.根据权利要求1所述的封装方法，其特征在于，对所述FPGA芯片进行倒装芯片封装，包括：
在所述FPGA芯片的有源面形成再布线层，所述再布线层包括阵列排布的上凸块，所述上凸块与所述衬垫对应连接；
将所述FPGA芯片的有源面竖直向下放置于所述第二基板的键合层上，所述第二基板的键合层上包括阵列排布的下凸块，所述上凸块和所述下凸块一一对应；
通过固晶工艺将第所述上凸块与对应的所述下凸块连接。
4.根据权利要求1所述的封装方法，其特征在于，
所述轴对称图形包括第二对称轴；其中，多个所述衬垫关于所述第二对称轴整体对称，多个所述功能区关于所述第二对称轴整体对称，所述第一对称轴与所述第二对称轴相互垂直。
5.根据权利要求4所述的封装方法，其特征在于，
所述轴对称图形包括第三对称轴；其中，多个所述衬垫关于所述第三对称轴整体对称，多个所述功能区关于所述第三对称轴整体对称，所述第三对称轴、所述第一对称轴和所述第二对称轴互相不重合。
6.根据权利要求1所述的封装方法，其特征在于，提供FPGA芯片之后，所述方法还包括：
提供第三基板，所述第三基板沿竖直方向上从上至下依次包括键合层、中间电路层和引脚，所述键合层用于与所述FPGA芯片键合，所述中间电路层用于键合层和所述引脚通信；
所述第三基板的键合层上包括多个焊盘和阵列排布的下凸块，所述焊盘与所述衬垫一一对应，所述焊盘围绕所述下凸块；
对所述FPGA芯片进行引线键合封装包括：
将所述FPGA芯片的有源面竖直向上放置于所述第三基板的键合层上，所述FPGA芯片在所述第三基板上的正投影与所述焊盘不重叠；
通过键合线分别将所述衬垫与对应的所述焊盘连接；
对所述FPGA芯片进行倒装芯片封装包括：
在所述FPGA芯片的有源面形成再布线层，所述再布线层包括阵列排布的上凸块，所述上凸块与所述衬垫对应连接；
将所述FPGA芯片的有源面竖直向下放置于所述第三基板的键合层上，所述上凸块和所述下凸块一一对应；
通过固晶工艺将第所述上凸块与对应的所述下凸块连接。
7.一种FPGA芯片，所述FPGA芯片应用于权利要求1-6任一项所述的封装方法，其特征在于，包括：
多个功能区，所述FPGA芯片的有源面上配置有多个衬垫，所述FPGA芯片在所述有源面上的正投影呈轴对称图形，所述轴对称图形包括第一对称轴，其中，多个所述衬垫关于所述第一对称轴对称排布，多个所述功能区关于所述第一对称轴对称排布。
8.一种FPGA基板，所述FPGA基板应用于权利要求1-6任一项所述的封装方法，其特征在于，包括：
沿竖直方向上从上至下依次包括键合层、中间电路层和引脚，所述中间电路层用于所述键合层和所述引脚通信；
所述键合层包括多个焊盘和阵列排布的下凸块，所述焊盘围绕所述下凸块；其中，
所述键合层被配置为：通过多个焊盘与FPGA芯片引线键合封装，或通过阵列排布的下凸块与FPGA芯片倒装芯片封装。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| CN115881559A CN115881559A (zh) | 2023-03-31 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310061521.7A Active CN115881559B (zh) | 2023-01-18 | 2023-01-18 | 一种fpga芯片及其封装方法和基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115881559B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111696983A (zh) * | 2020-06-24 | 2020-09-22 | 悦虎晶芯电路(苏州)股份有限公司 | 多芯片水平封装的芯片模组、晶圆结构和加工方法 |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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