JP2015523743A - Bvaインタポーザ - Google Patents

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Abstract

インタポーザを作製するための方法は、第1要素の1つ以上の第1表面に結合された、複数のワイヤボンドを形成することを含む。隣接するワイヤボンドを互いに隔てる、ワイヤボンドの縁部表面に接触する誘電封止材が形成される。更なる加工処理は、第1要素の少なくとも諸部分を除去することを含み、このインタポーザは、少なくとも封止材によって互いに隔てられた反対側の第1面及び第2面を有し、このインタポーザは、それぞれ第1コンポーネント及び第2コンポーネントとの接続のために、反対側の第1面及び第2面に、それぞれ、第1コンタクト及び第2コンタクトを有し、第1コンタクトは、ワイヤボンドを通じて第2コンタクトと電気的に接続される。

Description

本出願は、2012年8月3日に出願された、米国仮出願第61/679,653号の出願日の利益を主張するものであり、その開示は、参照により本明細書に援用される。
本出願は、非パッケージ化半導体ダイ又はパッケージ化半導体ダイを含み得る小型電子組立体内に組み込むことが可能なものなどの、インタポーザ、並びにそのようなインタポーザを作製するための方法を説明する。具体的には、結合ビアのアレイ、例えば、成形封止材などの封止材の主表面で露出された末端部を有する、鉛直に延在するワイヤボンドのアレイを組み込む、インタポーザ、及びインタポーザを作製する方法が、本明細書で説明される。
半導体チップなどの小型電子デバイスは、典型的には、他の電子コンポーネントに対する多くの入出力接続を必要とする。半導体チップ又は他の同等のデバイスの入出力コンタクトは、一般的に、そのデバイスの表面を実質的に覆う格子状パターン(通常、「エリアアレイ」と称されるもの)で、又は、そのデバイスの前面の各縁部に平行かつ隣接して延在し得る細長い列を成して、又は、その前面の中心に配置される。典型的には、チップなどのデバイスは、プリント回路板などの基板上に物理的に実装しなければならず、そのデバイスのコンタクトは、回路板の導電機構に電気的に接続されなければならない。
半導体チップは、通常、製造の間のチップの取り扱い、及び、回路板若しくは他の回路パネルなどの外部基板上へのチップの実装の間のチップの取り扱いを容易にするパッケージ内に提供される。例えば、多くの半導体チップは、表面実装のために好適なパッケージ内に提供される。この一般的なタイプの数多くのパッケージが、様々な用途のために提案されてきた。最も一般的には、そのようなパッケージは、通常「チップキャリア」と称される誘電要素を含み、この誘電要素は、メッキ又はエッチングされた金属構造体として形成された端子をその誘電体上に有する。これらの端子は、典型的には、チップキャリア自体に沿って延在する薄いトレースなどの機構によって、また、チップのコンタクトと端子若しくはトレースとの間に延在する細いリード又はワイヤによって、チップ自体のコンタクトに接続される。表面実装の操作では、パッケージは、そのパッケージ上の各端子が、回路板上の対応する導体パッドと位置合わせされるように回路板上に定置される。はんだ又は他の結合材料が、それらの端子と導体パッドとの間に提供される。それらの組立体を加熱することにより、はんだを融解又は「リフロー」させるか、又は他の方式で結合材料を活性化することによって、そのパッケージを定位置で恒久的に結合させることができる。
多くのパッケージは、パッケージの端子に取り付けられた、典型的には直径約0.1mm〜約0.8mm(5〜30ミル)のはんだボールの形態の、はんだ塊を含む。その底面から突出するはんだボールのアレイを有するパッケージは、通常、ボールグリッドアレイ又は「BGA」パッケージと称される。ランドグリッドアレイ又は「LGA」パッケージと称される他のパッケージは、はんだから形成された薄層又はランドによって、基板に固定される。このタイプのパッケージは、極めてコンパクトにすることができる。通常「チップスケールパッケージ」と称される特定のパッケージは、そのパッケージ内に組み込まれたデバイスの領域に等しい回路板の領域、又は僅かにのみ大きい回路板の領域を占める。このことは、組立体の全体のサイズを低減し、基板上の様々なデバイス間での短い相互接続子の使用を可能とし、またそのため、デバイス間の信号伝搬時間が抑制されることにより、その組立体の高速な動作を容易にする点で、有利である。
インタポーザは、コンタクトを有する相互接続要素として提供することができ、その上面及び底面は、その上面又は底面のうちの一方で、1つ以上のパッケージ化若しくは非パッケージ化半導体ダイと電気的に接続され、その上面又は底面のうちの他方で、別のコンポーネントと電気的に接続される。その別のコンポーネントは、一部の場合には、パッケージ基板とすることができ、このパッケージ基板も、回路パネルであり得るか又は回路パネルを含み得る、別のコンポーネントと電気的に接続することができる。
当該技術分野における上述の全ての進歩にもかかわらず、依然として、インタポーザ、及びインタポーザを作製する方法の、更なる改善が望まれる。
本発明の一態様によれば、インタポーザを作製するための方法が提供される。そのような態様によれば、第1端部を有する複数のワイヤボンドを形成することができる。第1端部は、第1要素の1つ以上の表面に結合された、基底部を含み得る。ワイヤボンドは、第1端部とは反対側の第2端部を含み得る。ワイヤボンドは、第1端部と第2端部との間に延在する、縁部表面を有し得る。そのような態様によれば、誘電封止材が、その縁部表面に接触して、隣接するワイヤボンドを互いに隔てることができる。
次いで、第1要素の少なくとも諸部分を、更なる加工処理の間に除去することができる。この更なる加工処理の後、少なくとも封止材によって互いに隔てられた反対側の第1面及び第2面を有する、インタポーザを提供することができる。このインタポーザは、それぞれ第1コンポーネント及び第2コンポーネントとの接続のために、反対側の第1面及び第2面に、それぞれ、第1コンタクト及び第2コンタクトを有し得る。このインタポーザの第1コンタクトは、ワイヤボンドを通じて、第2コンタクトと電気的に接続することができる。
一部の態様では、第1要素は、1つ以上の表面を有する金属層を含み得る。そのような態様では、この金属層は、第1要素の諸部分の除去の間に、部分的に除去することができ、それにより、基底部は、第1要素の諸部分が除去された後に残存する、金属層の第2部分に結合されたまま維持される。
一部の態様では、金属層が除去される際、この金属をパターン形成することにより、金属層の部分的除去の間に、封止層の少なくとも諸部分によって互いに絶縁された第1導電性要素を形成することができる。そのような態様では、ワイヤボンドのうちの少なくとも一部の基底部は、第1導電性要素に結合させたまま維持することができる。
一部の態様では、第1要素は、1つ以上の表面を有する金属層を含み得る。そのような態様では、第1要素の諸部分の除去の間に、この金属層を完全に除去することにより、基底部の少なくとも諸部分を露出させることができる。
一部の態様では、第1要素は、1つ以上の表面を有する金属層を含み得る。そのような態様では、封止材には、第1要素の諸部分の除去の間に、その封止材の表面での研削、ラッピング、又は研磨を施すことができる。
一部の態様では、ワイヤボンドの基底部の少なくとも諸部分は、第1コンタクト又は第2コンタクトとして、インタポーザの第1面又は第2面のうちの一方に存在する。
一部の態様では、基底部以外の、ワイヤボンドの第1端部及び第2端部のうちの少なくとも一方の少なくとも諸部分は、第1コンタクト及び第2コンタクトのうちの少なくとも一方として、インタポーザの第1面及び第2面のうちの少なくとも一方に存在する。
一部の態様では、ワイヤボンドの第1端部を第1コンタクトと電気的に接続する、導電性構造体を形成することができる。
一部の態様では、封止材の上に重ね合わされる誘電体層を形成することができる。そのような態様では、誘電体層の表面は、インタポーザの第1面に存在し得る。そのような態様では、誘電体層に沿って延在する、導電性構造体を形成することができる。
一部の態様では、少なくとも一部の第1コンタクトのそれぞれは、その第1コンタクトを電気的に接続することが可能なワイヤボンドの第1端部から、オフセットさせることができる。そのような態様では、導電性構造体は、第1コンタクトと、第1コンタクトに接続されるワイヤボンドとの間で、横方向に延在する部分を少なくとも有し得る。
一部の態様では、ワイヤボンドの第2端部を第2コンタクトと電気的に接続する、導電性構造体を形成することができる。
そのような態様では、封止材の上に重ね合わされる誘電体層を形成することができる。そのような態様では、誘電体層の表面は、インタポーザの第1面に存在し得る。そのような態様では、誘電体層に沿って延在する、導電性構造体を形成することができる。
そのような態様では、少なくとも一部の第2コンタクトのそれぞれは、その第2コンタクトを電気的に接続することが可能なワイヤボンドの第2端部から、オフセットさせることができる。そのような態様では、導電性構造体の少なくとも一部分は、第2コンタクトと、第2コンタクトに接続されるワイヤボンドとの間で、横方向に延在するように形成することができる。
一部の態様では、ワイヤボンドの第2端部を第2コンタクトと電気的に接続する、導電性構造体を形成することができる。
一部の態様では、封止材の上に重ね合わされる誘電体層を形成することができる。そのような態様では、誘電体層の表面は、インタポーザの第1面に存在し得る。そのような態様では、誘電体層に沿って延在する、導電性構造体を形成することができる。
一部の態様では、少なくとも一部の第2コンタクトのそれぞれは、その第2コンタクトを電気的に接続することが可能なワイヤボンドの第2端部から、オフセットさせることができる。そのような態様では、導電性構造体は、第2コンタクトと、第2コンタクトに接続されるワイヤボンドとの間で、横方向に延在する部分を少なくとも有し得る。
一部の態様では、ワイヤボンドの第2端部のうちの少なくとも一部は、それらの対応のワイヤボンドの第1端部から、第2表面に平行な少なくとも1つの横方向に、変位させることができる。
一部の態様では、基底部は、第1の最小ピッチを有し得る第1のパターンで配置構成することができる。そのような態様では、ワイヤボンドの非封止部分は、第1の最小ピッチよりも大きい第2の最小ピッチを有するパターンで、配置構成することができる。
一部の態様では、基底部は、第1の最小ピッチを有する第1のパターンで配置構成することができる。そのような態様では、ワイヤボンドの非封止部分は、第1の最小ピッチよりも小さい第2の最小ピッチを有するパターンで、配置構成することができる。
一部の態様では、ワイヤボンドの基底部は、ボールボンドの形態にすることができる。
一部の態様では、第1要素の他の要素と電気的に接続されないワイヤボンドの基底部が電気的に接続される導体パッドとして、第1導電性要素を、導電層の諸部分の選択的除去の間に形成することができる。
一部の態様では、第1要素は、研削又は研磨のうちの一方によって薄化加工される。
一部の態様では、ワイヤボンドの端面が実質的に覆われるような初期厚さを有する、封止層を形成することができる。そのような態様では、端面が封止層によって封止されないように、封止層の一部分を、第1要素の薄化加工の間に除去することができる。
一部の態様では、封止材は、第1要素及びワイヤボンドの少なくとも縁部表面と接触する封止層の形成の間に、成形することができる。
一部の態様では、金属層は、20マイクロメートル未満の厚さを有し得る。
一部の態様では、誘電封止材は、反対向きの第1表面及び第2表面を有し得る。そのような態様では、インタポーザは、反対向きの第1面と第2面との間に延在する、貫通開口部を有し得る。この開口部は、小型電子素子の主表面全体を受容するように、寸法決めすることができる。
一部の態様では、インタポーザは、第1面と第2面との間に延在する、少なくとも1つの周縁部表面を有し得る。そのような態様では、ワイヤボンドは、貫通開口部と少なくとも1つの周縁部表面との間の、封止材の一部分の内部に配置することができる。
一部の態様では、1つ以上の周縁部表面は、反対向きの第1外側面及び第2外側面と、その反対向きの第1外側面及び第2外側面のそれぞれと交差する、反対向きの第3外側面及び第4外側面とによって画定することができる。そのような態様では、貫通開口部は、反対向きの第1内側面及び第2内側面と、その反対向きの第1内側面及び第2内側面のそれぞれと交差する、反対向きの第3内側面及び第4内側面とによって画定することができる。
本発明の一態様によれば、インタポーザが提供される。このインタポーザは、反対向きの第1表面及び第2表面を有し得る、誘電封止材を含み得る。このインタポーザは、封止材によってそれぞれが互いに隔てられた複数のワイヤボンドを更に含み得る。各ワイヤボンドは、第1表面及び第2表面に、それぞれ、封止材によって完全には覆われていない、反対側の第1端部及び第2端部を有し得る。各ワイヤボンドは、第1端部と第2端部との間に縁部表面を有し得るものであり、この縁部表面は、封止材によって接触することができ、かつ封止材によって、隣接するワイヤボンドの縁部表面から隔てることができる。各ワイヤボンドの端部の少なくとも一方は、そのようなワイヤボンドの基底部とすることができる。
このインタポーザは、反対側の第1面及び第2面を有し得る。このインタポーザは、それぞれ第1コンポーネント及び第2コンポーネントとの電気的接続のために、反対側の第1面及び第2面に、それぞれ、第1コンタクト及び第2コンタクトを更に有し得る。第1コンタクトは、ワイヤボンドを通じて、第2コンタクトと電気的に接続することができる。
一部の態様では、ワイヤボンドの基底部の少なくとも諸部分は、第1コンタクト又は第2コンタクトとして、インタポーザの第1面又は第2面のうちの一方に存在し得る。
一部の態様では、基底部以外の、ワイヤボンドの第1端部又は第2端部のうちの少なくとも一方の少なくとも諸部分は、第1コンタクト又は第2コンタクトのうちの少なくとも一方として、インタポーザの第1面又は第2面のうちの少なくとも一方に存在し得る。
一部の態様では、誘電体層を、封止材の第1表面の上に重ね合わせることができる。そのような態様では、誘電体層は、露出表面を有し得る。そのような態様では、インタポーザは、ワイヤボンドの第1端部を第1コンタクトと電気的に接続する、導電性構造体を更に含み得る。
一部の態様では、少なくとも一部の第1コンタクトのそれぞれは、その第1コンタクトを電気的に接続することが可能なワイヤボンドの第1端部から、オフセットさせることができる。そのような態様では、導電性構造体は、第1コンタクトと、第1コンタクトに接続されるワイヤボンドとの間で、横方向に延在する部分を少なくとも有し得る。
一部の態様では、誘電体層を、封止材の第2表面の上に重ね合わせることができる。そのような態様では、誘電体層は、露出表面を有し得る。そのような態様では、インタポーザは、ワイヤボンドの第2端部を第2コンタクトと電気的に接続する、導電性構造体を更に含み得る。
一部の態様では、少なくとも一部の第2コンタクトのそれぞれは、その第2コンタクトを電気的に接続することが可能なワイヤボンドの第2端部から、オフセットさせることができる。そのような態様では、導電性構造体は、第2コンタクトと、第2コンタクトに接続されるワイヤボンドとの間で、横方向に延在する部分を少なくとも有し得る。
一部の態様では、第2誘電体層を、封止材の第2表面の上に重ね合わせることができる。そのような態様では、第2誘電体層は、露出表面を有し得る。そのような態様では、インタポーザは、ワイヤボンドの第2端部を第2コンタクトと電気的に接続する、導電性構造体を更に含み得る。
そのような態様では、少なくとも一部の第2コンタクトのそれぞれは、その第2コンタクトを電気的に接続することが可能なワイヤボンドの第2端部から、オフセットさせることができる。そのような態様では、導電性構造体は、第2コンタクトと、第2コンタクトに接続されるワイヤボンドとの間で、横方向に延在する部分を少なくとも有し得る。
一部の態様では、ワイヤボンドの第2端部のうちの少なくとも一部は、それらの対応のワイヤボンドの第1端部から、第2表面に平行な少なくとも1つの横方向で、変位させることができる。
一部の態様では、小型電子組立体を提供することができる。この小型電子組立体は、本発明の1つ以上の態様によるインタポーザを含み得る。この小型電子組立体は、第1コンタクトと電気的に接続される第1コンポーネントコンタクトを有し得る、第1コンポーネントを更に含み得る。この小型電子組立体は、第2コンポーネントを更に含み得る。第2コンポーネントは、面と、第2コンタクトに向き合い電気的に接続される、その面上の複数の第2コンポーネントコンタクトとを有し得る。
一部の態様では、第2コンポーネントは、小型電子素子とすることができる。そのような態様では、第2コンポーネントコンタクトは、その小型電子素子の面の素子コンタクトとすることができる。
一部の態様では、小型電子素子は、第1小型電子素子とすることができる。そのような態様では、小型電子組立体は、第2小型電子素子を更に含み得る。第2小型電子素子は、面と、第2コンタクトに向き合い電気的に接続される、その面上の複数の第2素子コンタクトとを有し得る。
小型電子組立体が提供される一部の態様では、インタポーザは、そのインタポーザ上に導電性構造体を更に含み得る。この導電性構造体は、第1面及び第2面に平行な横方向で延在し得る。第1素子コンタクトのうちの少なくとも一部は、この構造体を通じて、第2素子コンタクトのうちの少なくとも一部と電気的に接続することができる。
小型電子組立体が提供される一部の態様では、第1面と第2面との間のインタポーザの厚さは、1ミリメートル未満とすることができる。
一部の態様では、第1コンポーネントは、回路パネルとすることができる。
一部の態様では、この回路パネルのコンタクトは、第1コンタクトに向き合うことができる。そのようなコンタクトは、導電性結合材料で、第1コンタクトに結合させることができる。
一部の態様では、導電性結合材料は、少なくとも1種のリフロー可能な結合金属を含み得る。
一部の態様では、第2コンポーネントは、小型電子パッケージとすることができる。そのような態様では、第2コンポーネントコンタクトは、その小型電子パッケージの面の複数の端子とすることができる。そのような態様では、小型電子パッケージは、小型電子素子を含み得るものであり、この小型電子素子は、第2コンポーネントコンタクトと電気的に接続される、その小型電子素子の面上の複数の素子コンタクトを有する。
一部の態様では、小型電子組立体と、その小型電子組立体と電気的に接続される1つ以上の第3コンポーネントとを含む、システムを提供することができる。
本発明の一態様によれば、インタポーザが提供される。このインタポーザは、反対向きの第1表面及び第2表面を有し得る、誘電封止材を含み得る。この誘電封止材は、反対向きの第1表面と第2表面との間に延在し得る、貫通開口部を有し得る。この開口部は、小型電子素子の主表面全体を受容するように、寸法決めすることができる。
このインタポーザは、第1コンポーネント及び第2コンポーネントとの電気的接続のための、複数のワイヤボンドを更に含み得る。これらのワイヤボンドは、封止材によって互いに隔てることができる。各ワイヤボンドは、反対向きの第1表面及び第2表面の少なくとも一方に、それぞれ、封止材によって少なくとも完全には覆われていない、反対側の第1端部及び第2端部を有し得る。各ワイヤボンドは、封止材によって接触される、第1端部と第2端部との間の縁部表面を更に有し得る。各ワイヤボンドは、封止材によって、隣接するワイヤボンドの縁部表面から隔てることができる。
一部の態様では、インタポーザは、それぞれ少なくとも誘電封止材の反対向きの第1表面及び第2表面によって互いに隔てられる、反対向きの第1面及び第2面を含み得る。
一部の態様では、インタポーザは、それぞれ第1コンポーネント及び第2コンポーネントとの電気的接続のために、反対側の第1面及び第2面に、それぞれ、第1コンタクト及び第2コンタクトを含み得る。第1コンタクトは、ワイヤボンドを通じて、第2コンタクトと電気的に接続することができる。
一部の態様では、インタポーザは、少なくとも1つの導電性構造体を含み得る。導電性構造体のうちの少なくとも一部は、複数のワイヤボンドの複数の第1端部のうちの1つから横方向に延出し得る部分であって、その複数のワイヤボンドの複数の第1端部のうちの1つを、第1コンタクトのうちの対応する1つに電気的に接続することができる部分を、少なくとも有し得る。そのような態様では、第1コンタクトのうちの対応する1つは、複数の第1端部のうちの1つからオフセットさせることができる。
一部の態様では、インタポーザは、少なくとも第2の導電性構造体を含み得る。この第2の導電性構造体は、複数のワイヤボンドの複数の第2端部のうちの1つから横方向に延出し得る部分であって、その複数のワイヤボンドの複数の第2端部のうちの1つを、第2コンタクトのうちの対応する1つに電気的に接続することができる部分を、少なくとも含み得る。そのような態様では、第2コンタクトのうちの対応する1つは、複数の第2端部のうちの1つからオフセットさせることができる。
一部の態様では、反対向きの第1面と第2面との間のインタポーザの厚さは、1ミリメートル未満とすることができる。
一部の態様では、積層小型電子組立体を提供することができる。この積層小型電子組立体は、本発明の1つ以上の態様による、第1コンポーネント及び第2コンポーネントとの電気的接続のためのインタポーザを含み得る。そのような態様では、第1コンポーネントは、第1小型電子パッケージとすることができる。この小型電子パッケージは、複数の第1端子を含み得る。そのような態様では、第2コンポーネントは、第2小型電子パッケージとすることができる。第2小型電子パッケージは、複数の第2端子を含み得る。第2小型電子パッケージは、インタポーザを通じて、第1小型電子パッケージと電気的に接続することができる。
第1小型電子パッケージは、インタポーザの第1面に向き合う表面を含み得る。第2小型電子パッケージは、インタポーザの第2面に向き合う表面を含み得る。第1小型電子パッケージのそれぞれの複数の第1端子のうちの少なくとも一部は、インタポーザの複数のワイヤボンドの対応する第1端部と、電気的に接続することができる。第2小型電子パッケージのそれぞれの複数の第2端子のうちの少なくとも一部は、インタポーザの複数のワイヤボンドの対応する第2端部と、電気的に接続することができる。
一部の態様では、第1小型電子パッケージは、第1小型電子素子を含み得る。第1小型電子素子の主表面は、貫通開口部の内部に受容させることができる。第1小型電子素子は、インタポーザを通じて第2小型電子パッケージに電気的に接続される、第1素子コンタクトを含み得る。
一部の態様では、第2小型電子パッケージは、第2小型電子素子を含み得る。第2小型電子素子は、インタポーザを通じて第1小型電子パッケージに電気的に接続される、第2素子コンタクトを含み得る。
一部の態様では、第1素子コンタクトは、再配線構造体の上に重ね合わされるもの、及び再配線構造体の内部に少なくとも部分的に埋め込まれるもののうちの少なくとも一方である、複数の第1導電性要素を通じて、インタポーザに電気的に接続することができる。この再配線構造体は、インタポーザの誘電封止材の上に重ね合わされる再配線誘電体層を含み得るものであり、その再配線誘電体層を通る複数の第2導電性要素を含み得る。
そのような態様では、第1素子コンタクトは、再配線構造体の反対面上の接合要素に、電気的に接続することができる。
一部の態様では、貫通開口部は、第1小型電子素子に対するインタポーザの場所を固定するために、封止材で充填することができる。
一部の態様では、第1小型電子パッケージは、回路パネルとすることができる。
本発明の一態様によれば、積層小型電子組立体を形成する方法が提供される。そのような態様によれば、第1コンポーネントを、インタポーザの第1面に向き合うように定置することができる。複数の第1端子が、第1コンポーネント上に存在し得る。インタポーザは、第1面とは反対方向を向く第2面を有し得る。インタポーザの第1面及び第2面は、それぞれ、少なくとも誘電封止材の反対向きの第1表面及び第2表面によって、隔てることができる。
インタポーザは、反対向きの第1面と第2面との間に延在する、貫通開口部を含み得る。この開口部は、小型電子素子の主表面全体を受容するように、寸法決めすることができる。インタポーザは、第1コンポーネント及び第2コンポーネントとの電気的接続のための、複数のワイヤボンドを含み得る。これらのワイヤボンドは、封止材によって互いに隔てることができる。各ワイヤボンドは、反対向きの第1表面及び第2表面の少なくとも一方に、それぞれ、封止材によって少なくとも完全には覆われていない、反対側の第1端部及び第2端部を有し得る。各ワイヤボンドは、第1端部と第2端部との間に縁部表面を有し得るものであり、この縁部表面は、封止材によって接触することができ、封止材によって、隣接するワイヤボンドの縁部表面から隔てることができる。
インタポーザの少なくとも一部のワイヤボンドの第1端部は、第1コンポーネント上の複数の第1端子のうちの少なくとも一部に接続することができる。
第2コンポーネントを、インタポーザの第2面に向き合うように定置することができる。複数の第2端子が、第2コンポーネント上に存在し得る。
第2コンポーネントは、複数のワイヤボンドのうちの少なくとも一部の第2端部に接続することができる。
一部の態様では、第1コンポーネントは、第1小型電子パッケージとすることができる。複数の第1端子が、この小型電子パッケージの第1接続表面に沿って位置し得る。複数のワイヤボンドのうちの少なくとも一部の第1端部は、第1小型電子パッケージの複数の第1端子のうちの少なくとも一部に、物理的に接続することができる。
一部の態様では、第2コンポーネントは、第2小型電子パッケージとすることができる。第2小型電子パッケージは、その第2小型電子パッケージの第2接続表面に沿って、導電層を有し得る。複数の第2端子が、第2小型電子パッケージの第3接続表面に沿って位置し得る。そのような態様では、複数のワイヤボンドのうちの少なくとも一部の第2端部は、第2小型電子パッケージの導電層で、第2小型電子パッケージに物理的に接続することができる。
一部の態様では、インタポーザは、反対側の第1面及び第2面に、それぞれ、第1コンタクト及び第2コンタクトを含み得る第1コンタクトは、ワイヤボンドを通じて、第2コンタクトと電気的に接続することができる。そのような態様では、少なくとも1つの導電性構造体を形成することができる。それらの1つ以上の導電性構造体は、複数のワイヤボンドの複数の第1端部のうちの1つから横方向に延在し得る部分であって、その複数のワイヤボンドの複数の第1端部のうちの1つを、第1コンタクトのうちの対応する1つに電気的に接続することができる部分を、少なくとも有し得る。この第1コンタクトのうちの対応する1つは、そのような複数の第1端部からオフセットさせることができる。
そのような態様では、少なくとも第2の導電性構造体を形成することができる。第2の導電性構造体は、複数のワイヤボンドの複数の第2端部のうちの1つから横方向に延在し得る部分であって、その複数のワイヤボンドの複数の第2端部のうちの1つを、第2コンタクトのうちの対応する1つに電気的に接続することができる部分を、少なくとも有し得る。この第2コンタクトのうちの対応する1つは、その複数の第2端部のうちの1つからオフセットさせることができる。
一部の態様では、第1小型電子パッケージは、第1小型電子素子を含み得る。そのような態様では、第1小型電子素子は、インタポーザの貫通開口部の内部に露出される、第1コンポーネントの一部分上に実装することができる。
一部の態様では、第1小型電子素子は、インタポーザの厚さ以下の既定の厚さまで、薄化加工することができる。
そのような態様では、小型電子素子の薄化加工は、インタポーザ内への挿入前又は挿入後に、実行することができる。
一部の態様では、第1小型電子パッケージの第1接続表面は、その第1接続表面がインタポーザと同じ高さとなるように、インタポーザの第1表面に当接させることができる。
本発明の一実施形態による、インタポーザを含む小型電子組立体の断面図である。 本発明の一実施形態による、インタポーザを含む小型電子組立体の断面図である。 本発明の一実施形態による、インタポーザの断面図である。 本発明の一実施形態による、インタポーザの平面図である。 本発明の実施形態による、インタポーザ内で使用するための、ステッチボンディング、ウェッジボンディング、又はボールボンディングなどの技術によって形成されたワイヤボンドの様々な配置構成の断面図である。 本発明の実施形態による、インタポーザ内で使用するための、ステッチボンディング、ウェッジボンディング、又はボールボンディングなどの技術によって形成されたワイヤボンドの様々な配置構成の断面図である。 本発明の実施形態による、インタポーザ内で使用するための、ステッチボンディング、ウェッジボンディング、又はボールボンディングなどの技術によって形成されたワイヤボンドの様々な配置構成の断面図である。 本発明の実施形態による、インタポーザ内で使用するための、ステッチボンディング、ウェッジボンディング、又はボールボンディングなどの技術によって形成されたワイヤボンドの様々な配置構成の断面図である。 本発明の実施形態による、インタポーザ内で使用するための、ステッチボンディング、ウェッジボンディング、又はボールボンディングなどの技術によって形成されたワイヤボンドの様々な配置構成の断面図である。 本発明の実施形態による、インタポーザ内で使用するための、ステッチボンディング、ウェッジボンディング、又はボールボンディングなどの技術によって形成されたワイヤボンドの様々な配置構成の断面図である。 ワイヤボンドの先端部の配置構成の平面図である。 ワイヤボンドの先端部の配置構成の平面図である。 本発明の実施形態による、ワイヤボンドの配置構成の断面図である。 本発明の実施形態による、ワイヤボンドの配置構成の断面図である。 本発明の実施形態による、インタポーザに対して実行することが可能な、様々なタイプの加工処理の結果を示す断面図である。 本発明の実施形態による、インタポーザに対して実行することが可能な、様々なタイプの加工処理の結果を示す断面図である。 本発明の実施形態による、インタポーザに対して実行することが可能な、様々なタイプの加工処理の結果を示す断面図である。 本発明の実施形態による、インタポーザの封止材の表面の上方で露出させることが可能な誘電体層を有する、インタポーザの断面図である。 本発明の実施形態による、インタポーザの封止材の表面の上方で露出させることが可能な誘電体層を有する、インタポーザの断面図である。 本発明の実施形態による、インタポーザの封止材の表面の上方で露出させることが可能な誘電体層を有する、インタポーザの断面図である。 本発明の一実施形態による、インタポーザの断面図及び平面図である。 本発明の一実施形態による、インタポーザの断面図及び平面図である。 本発明の一実施形態による、インタポーザの断面図及び平面図である。 本発明の一実施形態による、インタポーザの断面図及び平面図である。 本発明の一実施形態による、図23及び図24のインタポーザの配置構成を含む、小型電子組立体の断面図である。 本発明の一実施形態による、図23及び図24のインタポーザの配置構成を含む、小型電子組立体の断面図である。 本発明の一実施形態による、図23及び図24のインタポーザの配置構成を含む、小型電子組立体の一部分の断面図及び平面図である。 本発明の一実施形態による、図23及び図24のインタポーザの配置構成を含む、小型電子組立体の一部分の断面図及び平面図である。
ここで図に戻ると、これらの図では、同様の数値の参照は同様の機構を示すために使用され、図1では、本発明の一実施形態による、小型電子組立体100が示されている。図1の実施形態は、反対向きの第1面144及び第2面114、例えば、上面及び底面を有する、インタポーザ10を含む、小型電子組立体であり、これらの上面及び底面には、それぞれ小型電子組立体の第1コンポーネント及び第2コンポーネントとの電気的接続のために、それぞれ、第1コンタクト46及び第2コンタクト16が提供されている。インタポーザ、基板、回路パネル、小型電子素子などの、本明細書で説明されるコンポーネントは、その外側表面に誘電体構造を有する。したがって、本開示で使用するとき、導電性要素がコンポーネントの誘電体構造の表面「に」存在するという記述は、そのコンポーネントが、任意の他の要素と組み付けられていない場合に、その導電性要素が、コンポーネントの表面に垂直な方向で、コンポーネントの外側からコンポーネントの表面に向けて移動する理論的な点との接触のために、利用可能であることを示す。それゆえ、コンポーネントの表面に存在する端子又は他の導電性要素は、そのような表面から突出する場合もあり、そのような表面と同一平面となる場合もあり、又は、コンポーネント内の穴若しくは陥凹部内で、そのような表面に対して陥没する場合もある。
図1に示すように、第1コンポーネントは、例えば小型電子素子12などの、能動回路素子をその上に有するコンポーネント、又は他のコンポーネントとすることができる。小型電子素子は、インタポーザ10の第1面144に向き合う面13を有する、パッケージ化又は非パッケージ化半導体ダイとすることができ、インタポーザの第1コンタクト46に接続される際、パッケージ化又は非パッケージ化することができる。図1に更に示すように、インタポーザの第2コンタクト16は、この組立体の別のコンポーネントの、対応するコンタクトと電気的に接続することができ、その別のコンポーネントは、図1に示す実施例ではパッケージ基板20とすることができる。第1コンタクト46と第2コンタクト16との電気的接続は、互いに隔てられ、かつ反対向きの第1面144と第2面114との間のインタポーザの厚さの方向で延在する、ワイヤボンド32を通じて提供される。
図1に示す配置構成の代替として、又はそれに加えて、第2コンタクト16のうちの一部又は全ては、インタポーザの第2面114に向き合う表面を有する、第2の非パッケージ化又はパッケージ化半導体ダイと接続することができる。
インタポーザ10と相互接続されたパッケージ基板20又は他のコンポーネントも、図1に示すように、回路パネル50のコンタクト52に実装することができる。
図2は、第1小型電子素子12及び第2小型電子素子52が、インタポーザ11の第1面144の第1コンタクト46を通じて、インタポーザ11と相互接続することができる、更なる実施例による小型電子組立体102を示す。パッケージ化又は非パッケージ化することが可能な、これらの半導体ダイは、インタポーザの第1面144及び第2面114に平行な方向で延在し得る、インタポーザ上のトレース54などの、インタポーザ上に提供される導電性構造体を通じて、互いに電気的に相互接続することができる。
図3を参照すると、図1又は図2に示すような小型電子組立体内に組み込むことが可能なインタポーザ10を更に示す、断面図が示され、図4は、そのインタポーザの封止材19の上面44又は代替的に底面14に視線を向けている、対応する平面図である。図3及び図4に示されるように、第1コンタクト46及び第2コンタクト16は、コンタクト46A及びコンタクト16Aの場合に見られるように、対応のワイヤボンド32の縁部表面37を越えて、上面44又は底面14に平行な横方向で延在するように、作製することができる。典型的には誘電材料で作製される、絶縁封止材19は、1つ以上の表面にワイヤボンド32を結合させた構造体を少なくとも部分的に取り囲む金型内に、封止材料を注入することによって提供することができ、この場合、本明細書で使用するとき、その封止材は「成形封止材」である。ワイヤボンド32は、例えば、同一所有者の米国出願第13/462,158号、同第13/404,408号、同第13/404,458号、同第13/563,085号、同第13/477,532号、及び同第13/405,125号で説明されるように、コンタクトの表面などの1つ以上の表面に、又は、シート、例えば金属シートの表面に、ワイヤを結合することによって形成することができる。図3に最良に示されるように、一部の場合には、トレース54、54Aを、封止材19の反対向きの上面44及び底面14の一方若しくは双方の上に重ね合わせることができ、又は、例えば、図20に更に示されるように、封止材のそのような表面の一方若しくは双方の上に重ね合わされた、1つ以上の誘電体層の内部に、埋め込むことができる。図2を再び参照すると、一部の場合には、図示のように鉛直に積層させて電気的に相互接続することが可能な、複数の半導体ダイを含む組立体は、第1コンタクト46を通じて、インタポーザ11と電気的に相互接続することができ、またトレース54を通じて、その小型電子組立体の別のダイ12又はパッケージ化ダイと、更に電気的に相互接続することができる。
図3を再び参照すると、封止材の第1表面44と第2表面14との間で封止材19を通って延びる方向で、電気的相互接続を提供する、ワイヤボンド32は、典型的には、1つ以上の表面に、金属ワイヤを、その表面の異なる場所で結合させることによって、ワイヤボンドを形成することによって形成することができ、それらの異なる場所は、アレイの場所とすることができ、その下方に配置された金属層の表面とすることができる。各ワイヤボンドは、その末端部を画定する第1端部33と、その第1末端部の反対側の、ワイヤボンドの第2末端部を画定する第2端部39とを有する。ワイヤボンドは、典型的には、第1端部と第2端部との間に延在する円筒形シャフトと、各ワイヤボンドの第1端部と第2端部との間の方向で延在する縁部表面37とを有する。
特定の実施例では、ボンディングツールにより、層状構造体の露出表面に金属ワイヤを結合させることができ、この層状構造体は、パターン形成されていない金属シート又はパターン形成されている金属シートを含み、その上に1つ以上の仕上げ金属層を含み得る。それゆえ、一実施例では、ワイヤボンドは、アルミニウム、銅、又はそれらの合金などの金属層を有する、基底部上に形成することができ、仕上げ層は、一実施例では、無電解析出によって基底部金属上に成膜されたニッケルの層の後に続く、浸漬プロセスによってニッケル層上に成膜された金の層などの、「ENIG」仕上げを含み得る。別の実施例では、基底部金属層は、基底部金属上に成膜された無電解析出ニッケルの層の後に続く、その上に成膜された無電解析出パラジウムの層、及びその後に続く浸漬プロセスによってパラジウム上に成膜された金の層の組み合わせとすることができるような、「ENEPIG」仕上げを有し得る。
ワイヤボンドは、前述の同一所有者かつ援用される米国出願のうちの1つ以上で従前に説明されているような技術によって、表面に金属ワイヤを結合することによって形成することができる。本明細書で使用するとき、ワイヤボンドの「基底部」34とは、ワイヤボンドの典型的な円筒形状のシャフト以外の、ワイヤボンドの部分を意味し、金属ワイヤのそのような部分を表面に結合することから生じるものである。基底部34は、ワイヤをその先端部で加熱して溶融金属のボールを形成し、表面をそのボールと接触させてボールボンドを形成することにより、例えば図3に示すような、基底部34としてのワイヤの球状部分を形成することなどの、表面に金属ワイヤをボールボンディングすることによって形成することができる。そのような実施例では、ワイヤボンドの基底部は、ボールボンディングによって基底部が形成される場合、ボール又はボールの一部分と同様の形状を有し得る。ボールボンディングによって形成された基底部を有するワイヤボンドは、例えば、その開示が参照により本明細書に援用される米国特許出願第13/462,158号で説明されるような形状を有し得るものであり、その特許出願で説明されるように形成することができる。
あるいは、図5、6、7、又は図8に示されるように、基底部35は、ステッチボンディング又はウェッジボンディングなどの、他の技術によって形成することができ、その場合、ワイヤの縁部表面の一部分が、コンタクト16、46などの表面に結合される。そのような配置構成では、基底部35は、シャフトから離れる方向に実質的角度(例えば、15〜90度)で延出し得る、やや平板化された円筒形状を有し得る。ステッチボンディング又はウェッジボンディングによって形成された基底部を有するワイヤボンドは、概して図5、6、7、及び図8に示されるような形状を有し得るものであり、例えば、その開示が参照により本明細書に援用される米国特許出願第13/404,408号、同第13,404,458号、同第13/405,125号で説明されるように形成することができる。ワイヤボンドの上向きに延出するシャフト部分33は、結合された基底部35に対して鉛直に延出する必要はなく、むしろ、その基底部35から実質的角度(例えば、15〜90度)で延出し得る。この方式で形成されるワイヤボンドの具体的実施例は、これらの援用される出願で説明されるようなものとすることができる。
表面にボールボンディングされた基底部を示す図9及び図10の実施例では、先端部38及び先端部38Aは、ワイヤボンドの円筒形シャフト31から延出するにつれて先細形状にすることができる。具体的には、図9に示すように、先端部38は、基底部34から遠く離れるにつれて、より狭くすることができる。図10に示すように、先端部38Aは、基底部34から遠く離れるにつれて、鉛直シャフト31から離れる方向に湾曲することができる。図10に更に示すように、更に基底部34から遠くなるにつれて、先端部38と同様に、先端部38Aを先細形状にすることができる。
図11及び図12に示すように、ワイヤボンドの先端部41、41Aは、特定の形状を有し得る。図11の実施例では、先端部41は、ワイヤボンドの円筒形シャフト31から延出し得るものであり、1次元で先細形状にすることができる。そのような実施例では、先端部41を1次元で平板化することができ、このことは、別の平坦表面への結合を容易にし得る。図12の実施例では、先端部41Aは、2次元以上で、より狭いプロファイルへと先細形状にすることができる。そのような場合には、先端部41Aは、形状を円錐台にすることができ、又は平板化された円錐台のプロファイルを有し得る。
一部の実施例では、基底部が、ステッチボンディング、ウェッジボンディング、又はボールボンディングのうちのいずれかによって形成される場合、基底部に隣接するワイヤボンドのシャフトの部分は、表面に対して直交しない方向で、基底部から離れる方向に延出することができ、すなわち、シャフトのその部分は、横方向で表面から離れる方向に延出する。
多くの場合、金属ワイヤの末端部は、その末端部を画定するためにワイヤを切断する前、又は切断した後に、そのワイヤの末端部の場所で、ワイヤをボールボンディングするか、又はステッチボンディング若しくはウェッジボンディングすることによって、表面に結合される。しかしながら、金属ワイヤを、その末端の場所以外のワイヤの場所で表面に結合するための技術もまた、存在する。例えば、ワイヤの末端部から遠く離れたワイヤの部分を、そのワイヤが各末端部に向けて結合部分から離れる方向で延出する状態で、表面にステッチボンディングすることができる。
金属ワイヤは、ワイヤの長さの方向で、すなわち、ワイヤの概ね円筒形のシャフトの直径に直角な方向で、伸長させることが可能な金属粒子を内部に有する点を、観察することができる。一部の実施例では、ワイヤは、特に、金、アルミニウム、銅、又は銅合金で作製することができる。図8に示されるような一部の場合には、ワイヤは、例えば、参照により本明細書に援用される米国出願第13/404,408号及び同第13/404,458号で説明されるように、一次金属のコアと、例えばパラジウムなどの、その一次金属とは異なる金属の仕上げ層とを含み得る。
図13に更に示すように、結合金属がワイヤボンドの露出末端部に接触することが可能な、より大きい表面積を提供するために、封止材は、ワイヤボンドの末端部36に隣接する場所で、その主表面44から下向きに陥没させることができる。あるいは、又はそれに加えて、ワイヤボンドの末端部36は、封止材の表面44の上方に、高さHまで延出することができる。そのような実施例では、封止材は、ワイヤボンドが表面44の高さの上方に延出する場所で陥没させることができ、又は平坦にすることもできる。図14は、援用される出願第13/462,158号で説明されるような、更なる実施例を示し、ワイヤの縁部表面を包囲する材料78が、封止材19の主表面44から陥没していることにより、インタポーザのワイヤボンドが接合されるとき、すなわち、別のコンポーネントの対応する導電機構と電気的に接続されるとき、導電性結合材料又は結合金属が流入することが可能な、トレンチ64が提供される。
図15は、例えば、封止材19の形成に引き続き封止材19の表面14に適用される、研削、ラッピング、又は研磨などの、インタポーザを薄化加工する後続の工程によって形成することが可能な、インタポーザを更に示す。そのような場合には、ワイヤボンドの基底部は、薄化加工プロセスの間に除去することができる。そのような技術は、例えば、ワイヤボンドの隣接する基底部間の間隔が、インタポーザ隣接表面14の側のワイヤボンドの末端部に対する後続の接合プロセスに関して所望される間隔又は好適な間隔よりも、近接している恐れがある場合などに、そのワイヤボンドの基底部を除去することを目的として、実行することができる。
図16は、基底部(例えば、ボールボンディングによって形成された基底部、又はステッチボンディング若しくはウェッジボンディングによって形成された基底部)を、封止材の表面14で導電性要素55に取り付けることが可能な、別の実施例を示し、導電性要素55は、ワイヤボンドが結合された金属層からの残存する諸部分とすることができる。そのような場合には、ワイヤボンド32を形成した後、金属層は、例えば、封止材19を形成した後に、引き続きパターン形成することができる。金属層を引き続きパターン形成することにより導電性要素55を形成する、そのような加工処理は、例えば、援用される出願第13/462,158号で説明されるようなものとすることができる。導電性要素55は、インタポーザのコンタクト16若しくはコンタクト46とすることができ、又は、図18〜20に関連して更に説明されるような、コンタクト16若しくはコンタクト46が結合される内部構造体とすることもできる。
図17は、ワイヤボンドの基底部34の少なくとも一部分が、インタポーザのコンタクトとして、例えば、そのインタポーザの第1コンタクト又は第2コンタクトして、封止材の主表面14で露出される、特定の実施例を示す。
図18〜20は、1つ以上の誘電体層を有する再配線構造体21を、インタポーザの第1面144又は第2面114で、封止材の主表面44、14のうちの1つ以上の上に重ね合わせて更に形成することが可能な、更なる実施例を示し、そのような誘電体層の表面は、封止材のそのような表面の上方で露出される。これらの1つ以上の誘電体層は、1つ以上の導電性再配線層を含み得る導電性構造体を支持することができる。封止材の表面44、14に平行な方向で延在するトレース54を含む、再配線構造体21は、誘電体層のうちの1つ以上を通って延在するビア23によって、内部で電気的に接続することができる。それゆえ、インタポーザのコンタクト46は、再配線構造体21を通じて、ワイヤボンド32に電気的に接続することができ、少なくとも、封止材の表面44及び/又は表面14に平行に延在するトレースによって、再配線構造体21を通って接続することができる。図18は、誘電体層及び導電性構造体を含む、再配線構造体が、封止材の表面44の上方の面144に配置される、実施例を示す。図19は、誘電体層及び導電性構造体を含む、再配線構造体が、表面14の上方の面114に配置される、実施例を示す。図20は、再配線構造体21が、対応の表面44、14のそれぞれの上方に配置される、実施例を示す。
図21及び図22は、ワイヤボンドのうちの少なくとも一部の第2端部239が、それらが延出し、かつ対応のワイヤボンドのシャフトを通じて直接接続される、それらの対応の第1端部233から、封止材の表面44に平行な横方向でオフセットされる、インタポーザ210の特定の実施例を更に示す、断面図及び対応する平面図である。図21及び図22で更に示されるように、ワイヤボンドの第2端部は、隣接するワイヤボンド232の第1端部間の元の最小ピッチP1とは異なる、それらの隣接する第2端部間の最小ピッチ、例えばP2で、互いに離間配置することができる。封止材の上面及び底面で異なる配置を有し、それらの封止材の表面で異なる最小ピッチを有するワイヤボンドを作製するための更なる説明は、援用される出願第13/462,158号(その出願内の図18及び図19に関連する説明など)によって提供される。
インタポーザ又はそのインタポーザを組み込む小型電子組立体の上述の実施形態は、援用される出願第13/462,158号の図23に関連して示され、説明されるものなどの、システム内に更に組み込むことができる。
図23及び図24は、インタポーザ310が、そのインタポーザの第1面144から第2面114まで延在する貫通開口部65を有する、上述の実施例のうちのいずれかによるインタポーザの変形形態の、断面図及び上面図を提供する。図24に示すように、ワイヤボンド32の末端部36(又は、基底部34)は、第1面144及び第2面114に露出させることができ、あるいは、インタポーザ310の対応の第1面144及び第2面114の一方若しくは双方に平行な方向で延在し得る、そのインタポーザ上のトレース54、54Aなどの、インタポーザ上に提供された他の導電性構造体と、電気的に接続することもできる。上述の実施例(図18〜20)と同様に、トレース54は、封止材の反対向き表面14、44の一方若しくは双方の上に重ね合わされる場合があり、再配線構造体の一部である場合があり、又は一方若しくは双方の表面14、44に対して埋め込まれる場合もある。
図25は、第1小型電子パッケージ71及び第2小型電子パッケージ81を組み付けて、インタポーザ310を通じて互いに電気的に相互接続することが可能な、小型電子組立体103を示す分解組立図である。小型電子パッケージ71の基板72は、インタポーザ310の第1面144に向き合う、第1表面73を有し得る。このインタポーザの面114のコンタクト16は、誘電要素、例えば小型電子パッケージ81の基板82の、表面83の対応するコンタクト86と位置合わせして、コンタクト86又はコンタクト16の表面の結合材料若しくは結合金属、例えば、金、スズ、インジウム、はんだ、又は共晶材料などを通じて、接合することができる。インタポーザ310のコンタクト46は、例えば基板72の第1表面73に提供することができるような、小型電子パッケージ71の対応する端子56と位置合わせして、端子56に取り付けられた、接合要素58として提供することができるような結合材料を通じて、接合することができる。
図25並びに図26に更に示すように、「フリップチップ」として示される第1小型電子素子75は、基板72の第1表面73の反対側の、基板72の反対向き第2表面74上に定置することができる。図示のようなフリップチップ配置構成では、第1小型電子素子75は、小型電子素子75の第1素子表面に、第2表面74の対応のコンタクト76との接続のための、複数のコンタクト77を有する。図25及び図26で更に示すような、代替的「フェイスアップ」配置構成では、第1小型電子素子75は、第1素子表面の反対側の、小型電子素子75の反対向き第2素子表面に、1つ以上の対応のボンドワイヤ90(図25及び図26では破線として示されるもの)を通じて第2表面74の対応のコンタクト76と電気的に相互接続するための、1つ以上のボンドパッド78を有し得る。そのような配置構成では、コンタクト76のうちの少なくとも一部は、基板72の第1表面73のコンタクト56のうちの少なくとも一部と、電気的に接続することができる。この方式で、第1小型電子素子75は、コンタクト56のうちの少なくとも一部と、電気的に相互接続することができる。
図25及び図26を更に参照すると、第2小型電子パッケージ81は、第2小型電子素子が、基板82の第1表面83上に定置され、かつ電気的に相互接続される、「フリップチップ」構成の、基板82及び第2小型電子素子85を含み得る。図示のように、第2小型電子素子85は、小型電子素子85の第1素子表面に、第1表面83の対応のコンタクト86との接続のための、1つ以上のバンプ87を有し得る。代替的配置構成では、第2小型電子素子85は、第1素子表面の反対側の、小型電子素子85の反対向き第2素子表面に、1つ以上の対応のボンドワイヤ95(図23の破線として示されるもの)を通じて第1表面83の対応のコンタクト86と電気的に相互接続するための、1つ以上のボンドパッド88を有し得る。そのような配置構成を通じて、第2小型電子素子85は、基板82の第1表面83の反対側の、基板82の反対向き第2表面84のコンタクト57と、電気的に相互接続することができる。
基板82を固定位置にして、次いで、インタポーザ310の貫通開口部65が第2小型電子素子85を取り囲む状態で、インタポーザ310を基板82上に定置して接合することができる。あるいは、インタポーザ310を固定位置にして、第2小型電子素子85がインタポーザ310の貫通開口部65内部に定置される状態で、基板82をインタポーザ310に対して定置して接合することができる。いずれの配置構成でも、基板82の第1表面83は、インタポーザ310の第2面114に密着させて定置することができる。図23と図24との対比によって示されるように、第2小型電子素子85は、第2小型電子素子85の第1表面83がインタポーザ310の第2面114に密着して定置される場合に、第2小型電子素子85のいずれの部分もインタポーザ310の第1面144の上方に存在しないような厚さまで、薄化加工することができる。小型電子組立体103の代替的配置構成(図示せず)では、第2小型電子素子85は薄化加工されない場合があり、その代わりに、インタポーザ310の第1面44の上方に存在して、第1小型電子パッケージ71の基板72の接合要素58の間かつ第1表面73の直下の点まで嵌合する部分を有し得る。これらの配置構成のうちのいずれでも、第1小型電子素子75を含む第1小型電子パッケージ71、及び第2小型電子素子85を含む第2小型電子パッケージ81は、インタポーザ310を通じて互いに相互接続することができる。
第2小型電子パッケージ81の基板82の第1表面83は、インタポーザ310の第2面14に向き合うことができる。インタポーザ310は、第1表面83のコンタクト86と、対応のコンタクト86の上に重ね合わせて相互接続することが可能な、インタポーザ310の対応のワイヤボンド32の基底部34との間の接続を通じて、第2小型電子パッケージ81と電気的に相互接続することができる。あるいは、インタポーザ310は、「フリップチップ」実装の配置構成での接続に関して上述されたような、基板82の第1表面83の対応のコンタクト86に向き合うように位置決めして、結合金属などを通じて接合することが可能な、ワイヤボンド32の対応の基底部34からオフセットされたコンタクト(図示せず)を含み得る。
第2小型電子パッケージ81は、基板82の第2表面84に、基板82を通る導電接続子(図示せず)を通じて電気的に相互接続される、端子59を含み得る。可能な構造体のうちでも特に、はんだボールとすることができる接合要素57を、第2小型電子パッケージ81の端子59に接合することができ、それにより、第2小型電子パッケージ81、またそれゆえ小型電子組立体103は、他のデバイス又は部分組立体に、電気的に相互接続することができる。
図27及び図28は、上述の実施例のうちのいずれかによる、小型電子組立体の代替的配置構成を示す。具体的には、図27は、小型電子組立体104のインタポーザ310の貫通開口部65内部に受容された、第2小型電子パッケージ121の断面図であり、図28は、その平面図である。図示の実施例では、小型電子組立体104は、基板81が組立体104の一部を形成しない点を除いて、小型電子組立体103の機構の全てを含み得る。
図示のように、再配線構造体121を、インタポーザ310の第2面114に、封止材の主表面14の上に重ね合わせて形成することができる。再配線構造体121は、図18〜20の実施例に従った構造体を有し得る。図示のように、再配線構造体121は、再配線構造体121の誘電体層の内部に埋め込まれて、第2小型電子素子85をインタポーザ310と電気的に接続することが可能な、トレース54を更に有し得る。図示のように、トレース54は、インタポーザ310の第2面114に平行な方向で延在し、「フリップチップ」構成の場合、ワイヤボンド32の基底部34に、小型電子素子85の第1素子表面のバンプ87を電気的に接続することができる。一部の配置構成では、コンタクト又は他の導電性構造体を、再配線構造体121の誘電体層の上に重ね合わされるトレース54を通じて接続することが可能な、ワイヤボンド32の基底部34又は第2小型電子素子85のバンプ87の上に重ね合わせて接続することができる。
更に図示されるように、貫通開口部65に封止材191を追加することができ、本明細書で更に説明されるように、この封止材191は、貫通開口部を充填することにより、インタポーザ310に対する第2小型電子素子85の位置を固定することができる。インタポーザ310を取り囲むように、封止材192を追加することにより、インタポーザ310に、更なる支持及び剛性を提供することができる。図27に更に示すように、一部の配置構成では、第2小型電子素子85は、第2小型電子素子85のバンプ87から延出してバンプ87に電気的に接続されている、再配線構造体121のビア23によって、インタポーザ310の第2面114で電気的に接続されたコンポーネント又は接合要素に、電気的に接続することができる。
特に図27を参照すると、インタポーザ310及び再配線構造体121の組み付けの前に、一部の配置構成では、インタポーザ310及び第2小型電子素子85を、同時に、又はいずれかの順序で、一時的キャリア(図示せず)上に定置することができる。このキャリアは、ガラス又は金属材料で作製することが可能な、液体キャリアとすることができる。そのような液体キャリアは、回転塗布プロセス、物理的気相成長法、又は、この材料を適用する他の既知の方法を使用して、平坦表面の上で形成することができる。このキャリア上に、インタポーザ310及び第2小型電子素子85を定置した後、第2小型電子素子85とインタポーザ310の貫通開口部65との間の領域を充填するように、封止材191を追加することができる。更には、一部の配置構成では、インタポーザ310を取り囲むように、封止材192を追加することができる。
封止材が硬化するか、又は他の方式で固化した後、インタポーザ310、第2小型電子素子85、封止材191、及び封止材192の組立体は、第2小型電子素子85及びインタポーザ310が、互いに固定された相対位置にある状態で、キャリアから解放することができる。一部の配置構成では、次いで、トレース54を、バンプ87からワイヤボンド32の基底部34へと、封止材191、及びインタポーザ310の封止材の主表面14の上に重ね合わせて適用することにより、インタポーザ310に第2小型電子素子85を電気的に接続することができる。次いで、この組立体の全体を、再配線構造体121の誘電体層上に定置することができる。第2小型電子素子85のバンプ87及びワイヤボンド32の基底部34のうちのいずれか若しくは双方が、位置合わせされていない場合には、トレース54が、これらの導電性要素の間に延在して、再配線構造体121の対応のビアに、それらの導電性要素を電気的に接続することができる。
本発明の1つの態様、実施形態、配置構成、又は構成に関連して示され、論じられる機構は、本発明の任意の他の態様、実施形態、配置構成、又は構成と共に使用することができる点を理解されたい。例えば、特定の図、及びそれらの対応する説明は、鉛直のワイヤボンドを示すものであるが、他の図に示す非鉛直のワイヤボンドもまた、図示又は説明される任意の実施形態に従って使用することができる点を理解されたい。
本明細書における発明は、特定の実施形態を参照して説明されているが、これらの実施形態は、本発明の原理及び適用の単なる例示に過ぎないことを理解されたい。それゆえ、それらの例示的実施形態には、数多くの修正を加えることが可能であり、本明細書で提供される実施形態の他の配置構成及び他の構成が、本出願によって想到されることを理解されたい。本明細書で説明される実施形態で定義されるような、本発明の趣旨及び範囲から逸脱することなく、更なる機能強化を考案することができる。

Claims (27)

  1. インタポーザを作製するための方法であって、
    第1要素の1又は2以上の表面に結合された基底部を含む第1端部、及び前記第1端部とは反対側の第2端部を有する、複数のワイヤボンドを形成する工程であって、前記ワイヤボンドが、前記第1端部と前記第2端部との間に延在する縁部表面を有する、工程と、
    前記縁部表面に接触して、隣接するワイヤボンドを互いに隔てる、誘電封止材を形成する工程と、
    次いで、前記第1要素の少なくとも一部を除去することを含む更なる加工処理を行う工程と、を含み、
    前記更なる加工処理の後、少なくとも前記封止材によって互いに隔てられた反対側の第1面及び第2面を有する前記インタポーザが提供され、前記インタポーザが、それぞれ第1コンポーネント及び第2コンポーネントとの接続のために、反対側の前記第1面及び前記第2面に、それぞれ、第1コンタクト及び第2コンタクトを有し、前記第1コンタクトが、前記ワイヤボンドを通じて前記第2コンタクトと電気的に接続される、方法。
  2. 前記誘電封止材が、反対向きの第1表面及び第2表面を有し、前記インタポーザが、反対向きの前記第1面と前記第2面との間に延在する貫通開口部を有し、前記開口部が、小型電子素子の主表面全体を受容するように寸法決めされる、請求項1に記載の方法。
  3. 前記インタポーザが、前記第1面と前記第2面との間に延在する少なくとも1つの周縁部表面を有し、前記ワイヤボンドが、前記貫通開口部と前記少なくとも1つの周縁部表面との間の、前記封止材の一部分の内部に配置される、請求項2に記載の方法。
  4. 前記少なくとも1つの周縁部表面が、反対向きの第1外側面及び第2外側面と、反対向きの前記第1外側面及び前記第2外側面のそれぞれと交差する、反対向きの第3外側面及び第4外側面とによって画定され、前記貫通開口部が、反対向きの第1内側面及び第2内側面と、反対向きの前記第1内側面及び前記第2内側面のそれぞれと交差する、反対向きの第3内側面及び第4内側面とによって画定される、請求項3に記載の方法。
  5. インタポーザであって、
    反対向きの第1表面及び第2表面を有する、誘電封止材と、
    前記封止材によってそれぞれが互いに隔てられた、複数のワイヤボンドであって、各ワイヤボンドが、前記第1表面及び前記第2表面に、それぞれ、前記封止材によって完全には覆われていない、反対側の第1端部及び第2端部を有し、前記第1端部と前記第2端部との間の縁部表面が、前記封止材によって接触され、かつ前記封止材によって、隣接するワイヤボンドの前記縁部表面から隔てられ、各ワイヤボンドの前記端部の少なくとも一つが、そのようなワイヤボンドの基底部である、複数のワイヤボンドと、を備え、
    前記インタポーザが、反対側の第1面及び第2面と、それぞれ第1コンポーネント及び第2コンポーネントとの電気的接続のために、反対側の前記第1面及び前記第2面に、それぞれ、第1コンタクト及び第2コンタクトとを有し、前記第1コンタクトが、前記ワイヤボンドを通じて前記第2コンタクトと電気的に接続される、インタポーザ。
  6. インタポーザであって、
    反対向きの第1表面及び第2表面を有する誘電封止材であって、反対向きの前記第1表面と前記第2表面との間に延在する貫通開口部を有し、前記開口部が、小型電子素子の主表面全体を受容するように寸法決めされる、誘電封止材と、
    第1コンポーネント及び第2コンポーネントとの電気的接続のための複数のワイヤボンドであって、該複数のワイヤボンドは前記封止材によって互いに隔てられ、各ワイヤボンドが、反対向きの前記第1表面及び前記第2表面の少なくとも一方に、それぞれ、前記封止材によって少なくとも完全には覆われていない、反対側の第1端部及び第2端部を有し、前記第1端部と前記第2端部との間の縁部表面が、前記封止材によって接触され、かつ前記封止材によって、隣接するワイヤボンドの縁部表面から隔てられる、複数のワイヤボンドと、を備える、インタポーザ。
  7. 前記インタポーザが、それぞれ少なくとも前記誘電封止材の反対向きの前記第1表面及び前記第2表面によって互いに隔てられる、反対向きの第1面及び第2面を更に備える、請求項6に記載のインタポーザ。
  8. 前記インタポーザが、それぞれ第1コンポーネント及び第2コンポーネントとの電気的接続のために、反対側の前記第1面及び前記第2面に、それぞれ、第1コンタクト及び第2コンタクトを更に備え、前記第1コンタクトが、前記ワイヤボンドを通じて前記第2コンタクトと電気的に接続される、請求項7に記載のインタポーザ。
  9. 前記複数のワイヤボンドの前記複数の第1端部のうちの1つから横方向に延出し、かつ前記複数のワイヤボンドの前記複数の第1端部のうちの1つを、前記第1コンタクトのうちの対応する1つに電気的に接続する部分を少なくとも有する、少なくとも1つの導電性構造体を更に備え、前記第1コンタクトのうちの前記対応する1つが、前記複数の第1端部のうちの前記1つからオフセットされる、請求項7に記載のインタポーザ。
  10. 前記複数のワイヤボンドの前記複数の第2端部のうちの1つから横方向に延出し、かつ前記複数のワイヤボンドの前記複数の第2端部のうちの1つを、前記第2コンタクトのうちの対応する1つに電気的に接続する部分を少なくとも有する、少なくとも第2の導電性構造体を更に備え、前記第2コンタクトのうちの前記対応する1つが、前記複数の第2端部のうちの前記1つからオフセットされる、請求項9に記載のインタポーザ。
  11. 反対向きの前記第1面と前記第2面との間の前記インタポーザの厚さが、1ミリメートル未満である、請求項7に記載の積層小型電子組立体。
  12. 積層小型電子組立体であって、請求項7に記載の前記インタポーザを含み、
    前記第1コンポーネントが、複数の第1端子を含む第1小型電子パッケージであり、
    前記第2コンポーネントが、複数の第2端子を含む第2小型電子パッケージであり、前記第2小型電子パッケージが、前記インタポーザを通じて、前記第1小型電子パッケージと電気的に接続され、
    前記第1小型電子パッケージが、前記インタポーザの前記第1面に向き合う表面を含み、前記第2小型電子パッケージが、前記インタポーザの前記第2面に向き合う表面を含み、
    前記第1小型電子パッケージの前記それぞれの複数の第1端子のうちの少なくとも一部が、前記インタポーザの前記複数のワイヤボンドの対応する第1端部と電気的に接続され、
    前記第2小型電子パッケージの前記それぞれの複数の第2端子のうちの少なくとも一部が、前記インタポーザの前記複数のワイヤボンドの対応する第2端部と電気的に接続される、積層小型電子組立体。
  13. 前記第1小型電子パッケージが、第1小型電子素子を更に含み、前記第1小型電子素子の主表面が、前記貫通開口部の内部に受容され、前記第1小型電子素子が、前記インタポーザを通じて前記第2小型電子パッケージに電気的に接続される、第1素子コンタクトを含む、請求項12に記載の積層小型電子組立体。
  14. 前記第2小型電子パッケージが、第2小型電子素子を更に含み、前記第2小型電子素子が、前記インタポーザを通じて前記第1小型電子パッケージに電気的に接続される、第2素子コンタクトを含む、請求項13に記載の積層小型電子組立体。
  15. 前記第1素子コンタクトが、(i)再配線構造体の上に重ね合わされるもの、及び(ii)再配線構造体の内部に少なくとも部分的に埋め込まれるもののうちの少なくとも一方である、複数の第1導電性要素を通じて、前記インタポーザに電気的に接続され、前記再配線構造体が、前記インタポーザの前記誘電封止材の上に重ね合わされる再配線誘電体層、及び前記再配線誘電体層を通る複数の第2導電性要素を含む、請求項13に記載の積層小型電子組立体。
  16. 前記第1素子コンタクトが、前記再配線構造体の反対面上の接合要素に、更に電気的に接続される、請求項14に記載の積層小型電子組立体。
  17. 前記貫通開口部が、前記第1小型電子素子に対する前記インタポーザの場所を固定するために、封止材で充填される、請求項13に記載の積層小型電子組立体。
  18. 前記第1小型電子パッケージが、回路パネルである、請求項12に記載の積層小型電子組立体。
  19. 積層小型電子組立体を形成する方法であって、
    第1コンポーネントを、インタポーザの第1面に向き合うように定置する工程であって、前記第1コンポーネントが、その上に複数の第1端子を有し、前記インタポーザが、前記第1面とは反対方向を向く第2面を更に有し、前記第1面及び前記第2面が、それぞれ、少なくとも誘電封止材の反対向きの第1表面及び第2表面によって隔てられ、
    前記インタポーザが、反対向きの前記第1面と前記第2面との間に延在する貫通開口部であって、前記開口部が小型電子素子の主表面全体を受容するように寸法決めされる、貫通開口部と、第1コンポーネント及び第2コンポーネントとの電気的接続のための複数のワイヤボンドであって、該複数のワイヤボンドは前記封止材によって互いに隔てられ、各ワイヤボンドが、反対向きの前記第1表面及び前記第2表面の少なくとも一方に、それぞれ、前記封止材によって少なくとも完全には覆われていない、反対側の第1端部及び第2端部を有し、前記第1端部と前記第2端部との間の縁部表面が、前記封止材によって接触され、かつ前記封止材によって、隣接するワイヤボンドの前記縁部表面から隔てられる、複数のワイヤボンドと、を有する、工程と、
    前記インタポーザの少なくとも一部のワイヤボンドの前記第1端部を、前記第1コンポーネント上の前記複数の第1端子のうちの少なくとも一部に接続する工程と、
    第2コンポーネントを、前記インタポーザの前記第2面に向き合うように定置する工程であって、前記第2コンポーネントが、その上に複数の第2端子を有する、工程と、
    前記第2コンポーネントを、前記複数のワイヤボンドのうちの少なくとも一部の前記第2端部に接続する工程と、を含む、方法。
  20. 前記第1コンポーネントが、第1小型電子パッケージであり、前記複数の第1端子が、前記第1小型電子パッケージの第1接続表面に沿って位置し、前記複数のワイヤボンドのうちの前記少なくとも一部の前記第1端部が、前記第1小型電子パッケージの前記複数の第1端子のうちの前記少なくとも一部に、物理的に接続される、請求項19に記載の方法。
  21. 前記第2コンポーネントが、第2小型電子パッケージであり、前記第2小型電子パッケージが、前記第2小型電子パッケージの第2接続表面に沿って導電層を有し、複数の第2端子が、前記第2小型電子パッケージの第3接続表面に沿って位置し、前記複数のワイヤボンドのうちの前記少なくとも一部の前記第2端部が、前記第2小型電子パッケージの前記導電層で、前記第2小型電子パッケージに物理的に接続される、請求項19に記載の方法。
  22. 前記インタポーザが、反対側の前記第1面及び前記第2面に、それぞれ、第1コンタクト及び第2コンタクトを更に含み、前記第1コンタクトが、前記ワイヤボンドを通じて前記第2コンタクトと電気的に接続され、前記方法が、前記複数のワイヤボンドの前記複数の第1端部のうちの1つから横方向に延出し、かつ前記複数のワイヤボンドの前記複数の第1端部のうちの1つを、前記第1コンタクトのうちの対応する1つに電気的に接続する部分を少なくとも有する、少なくとも1つの導電性構造体を形成することを更に含み、前記第1コンタクトのうちの前記対応する1つが、前記複数の第1端部のうちの前記少なくとも1つからオフセットされる、請求項19に記載の方法。
  23. 前記複数のワイヤボンドの前記複数の第2端部のうちの1つから横方向に延出し、かつ前記複数のワイヤボンドの前記複数の第2端部のうちの1つを、前記第2コンタクトのうちの対応する1つに電気的に接続する部分を少なくとも有する、少なくとも第2の導電性構造体を形成することを更に含み、前記第2コンタクトのうちの前記対応する1つが、前記複数の第2端部のうちの前記1つからオフセットされる、請求項22に記載の方法。
  24. 前記第1小型電子パッケージが、第1小型電子素子を含み、前記方法が、前記インタポーザの前記貫通開口部の内部に露出される、前記第1コンポーネントの一部分上に、前記第1小型電子素子を実装することを更に含む、請求項20に記載の方法。
  25. 前記小型電子素子を、前記インタポーザの厚さ以下の所定の厚さまで薄化加工する工程を更に含む、請求項24に記載の方法。
  26. 前記小型電子素子を薄化加工する前記工程が、前記インタポーザ内への(i)挿入前及び(ii)挿入後のうちの一方で実行される、請求項25に記載の方法。
  27. 前記第1小型電子パッケージの前記第1接続表面を、前記第1接続表面が前記インタポーザと同じ高さとなるように、前記インタポーザの前記第1表面に当接させる工程を更に含む、請求項20に記載の方法。
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CN (1) CN104685622B (ja)
WO (1) WO2014022780A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019111874A1 (ja) * 2017-12-05 2019-06-13 株式会社村田製作所 モジュール
WO2019111873A1 (ja) * 2017-12-05 2019-06-13 株式会社村田製作所 モジュール

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
KR101195786B1 (ko) 2008-05-09 2012-11-05 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 칩 사이즈 양면 접속 패키지의 제조 방법
US9941195B2 (en) 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US9721872B1 (en) * 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9418924B2 (en) 2014-03-20 2016-08-16 Invensas Corporation Stacked die integrated circuit
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9209110B2 (en) * 2014-05-07 2015-12-08 Qualcomm Incorporated Integrated device comprising wires as vias in an encapsulation layer
US9257396B2 (en) 2014-05-22 2016-02-09 Invensas Corporation Compact semiconductor package and related methods
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) * 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9741649B2 (en) * 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9799626B2 (en) 2014-09-15 2017-10-24 Invensas Corporation Semiconductor packages and other circuit modules with porous and non-porous stabilizing layers
US9496154B2 (en) 2014-09-16 2016-11-15 Invensas Corporation Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
US9373585B2 (en) 2014-09-17 2016-06-21 Invensas Corporation Polymer member based interconnect
US9832860B2 (en) * 2014-09-26 2017-11-28 Intel Corporation Panel level fabrication of package substrates with integrated stiffeners
US9502344B2 (en) * 2014-10-06 2016-11-22 Viagan Ltd. Wafer level packaging of electronic device
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9972557B2 (en) 2014-12-11 2018-05-15 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with a solder receiving area and associated methods
CN104409424B (zh) * 2014-12-24 2017-05-24 华进半导体封装先导技术研发中心有限公司 一种基于玻璃转接板的叠层封装体及其制备方法
US9570385B2 (en) 2015-01-22 2017-02-14 Invensas Corporation Method for fabrication of interconnection circuitry with electrically conductive features passing through a support and comprising core portions formed using nanoparticle-containing inks
US9397038B1 (en) 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9666514B2 (en) * 2015-04-14 2017-05-30 Invensas Corporation High performance compliant substrate
US9601472B2 (en) * 2015-04-24 2017-03-21 Qualcomm Incorporated Package on package (POP) device comprising solder connections between integrated circuit device packages
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9520333B1 (en) * 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
CN105097764B (zh) * 2015-06-30 2018-01-30 通富微电子股份有限公司 封装结构
CN105097565B (zh) * 2015-06-30 2018-01-30 通富微电子股份有限公司 封装结构的形成方法
CN105097728B (zh) * 2015-06-30 2018-04-03 通富微电子股份有限公司 封装结构
TWI620296B (zh) * 2015-08-14 2018-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US20170179080A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Semiconductor package interposer having encapsulated interconnects
US10950550B2 (en) * 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
WO2017188944A1 (en) * 2016-04-27 2017-11-02 Intel Corporation High density multiple die structure
JP6712050B2 (ja) * 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
US10651116B2 (en) 2016-06-30 2020-05-12 Intel Corporation Planar integrated circuit package interconnects
US9892985B2 (en) 2016-07-18 2018-02-13 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10879152B2 (en) 2016-12-14 2020-12-29 Intel Corporation Through mold via (TMV) using stacked modular mold rings
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
WO2018125162A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Semiconductor package having passive support wafer
US10424571B2 (en) 2016-12-30 2019-09-24 Samsung Electronics Co., Ltd. Electronic device package
US20180226271A1 (en) * 2017-01-31 2018-08-09 Skyworks Solutions, Inc. Control of under-fill using a film during fabrication for a dual-sided ball grid array package
CN106898557B (zh) * 2017-03-03 2019-06-18 中芯长电半导体(江阴)有限公司 集成有供电传输系统的封装件的封装方法
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
IT201700055983A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti
US10325854B2 (en) 2017-07-18 2019-06-18 Advanced Semiconductor Engineering, Inc. Interposer and semiconductor package device
US10529693B2 (en) * 2017-11-29 2020-01-07 Advanced Micro Devices, Inc. 3D stacked dies with disparate interconnect footprints
US10727204B2 (en) 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
WO2020096309A1 (ko) * 2018-11-08 2020-05-14 주식회사 아모센스 인터포저
US11508683B2 (en) * 2019-06-17 2022-11-22 Western Digital Technologies, Inc. Semiconductor device with die bumps aligned with substrate balls
TWI707410B (zh) * 2019-08-07 2020-10-11 久元電子股份有限公司 具散熱功能的晶片封裝模組及其製造方法
US11271071B2 (en) * 2019-11-15 2022-03-08 Nuvia, Inc. Integrated system with power management integrated circuit having on-chip thin film inductors
DE102019219238A1 (de) 2019-12-10 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrlagiges 3D-Folienpackage
US11289453B2 (en) * 2020-02-27 2022-03-29 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect structure coupled to the substrate
US11410915B2 (en) * 2020-11-03 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor package structure including an encapsulant having a cavity exposing an interposer
US11881448B2 (en) * 2021-05-07 2024-01-23 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having substrate with embedded electronic component and conductive pillars
US20230137977A1 (en) * 2021-10-29 2023-05-04 Nxp B.V. Stacking a semiconductor die and chip-scale-package unit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204399A (ja) * 1992-10-19 1994-07-22 Internatl Business Mach Corp <Ibm> 3次元電子デバイス・パッケージ構造及びその製造方法
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP2002050871A (ja) * 2000-08-02 2002-02-15 Casio Comput Co Ltd ビルドアップ回路基板およびその製造方法

Family Cites Families (801)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2230663A (en) 1940-01-18 1941-02-04 Alden Milton Electric contact and wire assembly mechanism
DE1439262B2 (de) 1963-07-23 1972-03-30 Siemens AG, 1000 Berlin u. 8000 München Verfahren zum kontaktieren von halbleiterbauelementen durch thermokompression
US3358897A (en) 1964-03-31 1967-12-19 Tempress Res Co Electric lead wire bonding tools
US3430835A (en) 1966-06-07 1969-03-04 Westinghouse Electric Corp Wire bonding apparatus for microelectronic components
US3623649A (en) 1969-06-09 1971-11-30 Gen Motors Corp Wedge bonding tool for the attachment of semiconductor leads
DE2119567C2 (de) 1970-05-05 1983-07-14 International Computers Ltd., London Elektrische Verbindungsvorrichtung und Verfahren zu ihrer Herstellung
DE2228703A1 (de) 1972-06-13 1974-01-10 Licentia Gmbh Verfahren zum herstellen einer vorgegebenen lotschichtstaerke bei der fertigung von halbleiterbauelementen
JPS5150661A (ja) 1974-10-30 1976-05-04 Hitachi Ltd
US4072816A (en) 1976-12-13 1978-02-07 International Business Machines Corporation Integrated circuit package
US4067104A (en) 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
US4213556A (en) 1978-10-02 1980-07-22 General Motors Corporation Method and apparatus to detect automatic wire bonder failure
US4327860A (en) 1980-01-03 1982-05-04 Kulicke And Soffa Ind. Inc. Method of making slack free wire interconnections
US4422568A (en) 1981-01-12 1983-12-27 Kulicke And Soffa Industries, Inc. Method of making constant bonding wire tail lengths
US4437604A (en) 1982-03-15 1984-03-20 Kulicke & Soffa Industries, Inc. Method of making fine wire interconnections
JPS59189069A (ja) 1983-04-12 1984-10-26 Alps Electric Co Ltd 電気部品の端子のハンダ塗布装置
JPS59189069U (ja) 1983-06-02 1984-12-14 昭和アルミニウム株式会社 冷却装置
JPS61125062A (ja) 1984-11-22 1986-06-12 Hitachi Ltd ピン取付け方法およびピン取付け装置
US4667267A (en) 1985-01-22 1987-05-19 Rogers Corporation Decoupling capacitor for pin grid array package
US4604644A (en) 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4642889A (en) 1985-04-29 1987-02-17 Amp Incorporated Compliant interconnection and method therefor
JPS61269345A (ja) 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US4716049A (en) 1985-12-20 1987-12-29 Hughes Aircraft Company Compressive pedestal for microminiature connections
US4924353A (en) 1985-12-20 1990-05-08 Hughes Aircraft Company Connector system for coupling to an integrated circuit chip
JPS62158338A (ja) 1985-12-28 1987-07-14 Tanaka Denshi Kogyo Kk 半導体装置
US4793814A (en) 1986-07-21 1988-12-27 Rogers Corporation Electrical circuit board interconnect
US4695870A (en) 1986-03-27 1987-09-22 Hughes Aircraft Company Inverted chip carrier
JPS62226307A (ja) 1986-03-28 1987-10-05 Toshiba Corp ロボツト装置
US4771930A (en) 1986-06-30 1988-09-20 Kulicke And Soffa Industries Inc. Apparatus for supplying uniform tail lengths
JPS6397941A (ja) 1986-10-14 1988-04-28 Fuji Photo Film Co Ltd 感光材料
US4955523A (en) 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
DE3703694A1 (de) 1987-02-06 1988-08-18 Dynapert Delvotec Gmbh Ball-bondverfahren und vorrichtung zur durchfuehrung derselben
JP2642359B2 (ja) 1987-09-11 1997-08-20 株式会社日立製作所 半導体装置
KR970003915B1 (ko) 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPS6412769A (en) 1987-07-07 1989-01-17 Sony Corp Correction circuit for image distortion
US4804132A (en) 1987-08-28 1989-02-14 Difrancesco Louis Method for cold bonding
US4845354A (en) 1988-03-08 1989-07-04 International Business Machines Corporation Process control for laser wire bonding
JPH01313969A (ja) 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
US4998885A (en) 1989-10-27 1991-03-12 International Business Machines Corporation Elastomeric area array interposer
US5077598A (en) 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
US5095187A (en) 1989-12-20 1992-03-10 Raychem Corporation Weakening wire supplied through a wire bonder
AU645283B2 (en) 1990-01-23 1994-01-13 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
AU637874B2 (en) 1990-01-23 1993-06-10 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
US5376403A (en) 1990-02-09 1994-12-27 Capote; Miguel A. Electrically conductive compositions and methods for the preparation and use thereof
US5948533A (en) 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US5083697A (en) 1990-02-14 1992-01-28 Difrancesco Louis Particle-enhanced joining of metal surfaces
US4975079A (en) 1990-02-23 1990-12-04 International Business Machines Corp. Connector assembly for chip testing
US4999472A (en) 1990-03-12 1991-03-12 Neinast James E Electric arc system for ablating a surface coating
US5241456A (en) 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5067382A (en) 1990-11-02 1991-11-26 Cray Computer Corporation Method and apparatus for notching a lead wire attached to an IC chip to facilitate severing the wire
KR940001149B1 (ko) 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법
JPH04346436A (ja) 1991-05-24 1992-12-02 Fujitsu Ltd バンプ製造方法とバンプ製造装置
US5316788A (en) 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
US5133495A (en) 1991-08-12 1992-07-28 International Business Machines Corporation Method of bonding flexible circuit to circuitized substrate to provide electrical connection therebetween
US5203075A (en) 1991-08-12 1993-04-20 Inernational Business Machines Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders
WO1993004375A1 (en) 1991-08-23 1993-03-04 Nchip, Inc. Burn-in technologies for unpackaged integrated circuits
US5220489A (en) 1991-10-11 1993-06-15 Motorola, Inc. Multicomponent integrated circuit package
US5238173A (en) 1991-12-04 1993-08-24 Kaijo Corporation Wire bonding misattachment detection apparatus and that detection method in a wire bonder
JP2931936B2 (ja) 1992-01-17 1999-08-09 株式会社日立製作所 半導体装置用リードフレームの製造方法及び半導体装置用リードフレーム並びに樹脂封止型半導体装置
US5241454A (en) 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
US5831836A (en) 1992-01-30 1998-11-03 Lsi Logic Power plane for semiconductor device
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5438224A (en) 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5494667A (en) 1992-06-04 1996-02-27 Kabushiki Kaisha Hayahibara Topically applied hair restorer containing pine extract
US5977618A (en) 1992-07-24 1999-11-02 Tessera, Inc. Semiconductor connection components and methods with releasable lead support
US6054756A (en) 1992-07-24 2000-04-25 Tessera, Inc. Connection components with frangible leads and bus
US5915752A (en) 1992-07-24 1999-06-29 Tessera, Inc. Method of making connections to a semiconductor chip assembly
US20050062492A1 (en) 2001-08-03 2005-03-24 Beaman Brian Samuel High density integrated circuit apparatus, test probe and methods of use thereof
US6295729B1 (en) 1992-10-19 2001-10-02 International Business Machines Corporation Angled flying lead wire bonding process
JP2716336B2 (ja) 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US5340771A (en) 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5811982A (en) 1995-11-27 1998-09-22 International Business Machines Corporation High density cantilevered probe for electronic devices
US7368924B2 (en) 1993-04-30 2008-05-06 International Business Machines Corporation Probe structure having a plurality of discrete insulated probe tips projecting from a support surface, apparatus for use thereof and methods of fabrication thereof
US20030048108A1 (en) 1993-04-30 2003-03-13 Beaman Brian Samuel Structural design and processes to control probe position accuracy in a wafer test probe assembly
JPH06333931A (ja) 1993-05-20 1994-12-02 Nippondenso Co Ltd 半導体装置における微細電極の製造方法
JP2981385B2 (ja) 1993-09-06 1999-11-22 シャープ株式会社 チップ部品型ledの構造及びその製造方法
US5346118A (en) 1993-09-28 1994-09-13 At&T Bell Laboratories Surface mount solder assembly of leadless integrated circuit packages to substrates
US6741085B1 (en) 1993-11-16 2004-05-25 Formfactor, Inc. Contact carriers (tiles) for populating larger substrates with spring contacts
US6835898B2 (en) 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US5455390A (en) 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
WO1995026047A1 (en) 1994-03-18 1995-09-28 Hitachi Chemical Company, Ltd. Semiconductor package manufacturing method and semiconductor package
US5578869A (en) 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
US5615824A (en) 1994-06-07 1997-04-01 Tessera, Inc. Soldering with resilient contacts
US5802699A (en) 1994-06-07 1998-09-08 Tessera, Inc. Methods of assembling microelectronic assembly with socket for engaging bump leads
JPH07335783A (ja) 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
US5468995A (en) 1994-07-05 1995-11-21 Motorola, Inc. Semiconductor device having compliant columnar electrical connections
US6117694A (en) 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6828668B2 (en) 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US5989936A (en) 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US5656550A (en) 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5659952A (en) 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5541567A (en) 1994-10-17 1996-07-30 International Business Machines Corporation Coaxial vias in an electronic substrate
US5495667A (en) 1994-11-07 1996-03-05 Micron Technology, Inc. Method for forming contact pins for semiconductor dice and interconnects
EP1408337A3 (en) 1994-11-15 2007-09-19 FormFactor, Inc. Probe card assembly
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
JP3377641B2 (ja) 1995-02-21 2003-02-17 三菱重工業株式会社 粉体分配搬送装置およびその搬送開始方法
US5736074A (en) 1995-06-30 1998-04-07 Micro Fab Technologies, Inc. Manufacture of coated spheres
US5971253A (en) 1995-07-31 1999-10-26 Tessera, Inc. Microelectronic component mounting with deformable shell terminals
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US5886412A (en) 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5874781A (en) 1995-08-16 1999-02-23 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5810609A (en) 1995-08-28 1998-09-22 Tessera, Inc. Socket for engaging bump leads on a microelectronic device and methods therefor
US5766987A (en) 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
JP3332308B2 (ja) 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
JPH09134934A (ja) 1995-11-07 1997-05-20 Sumitomo Metal Ind Ltd 半導体パッケージ及び半導体装置
US5718361A (en) 1995-11-21 1998-02-17 International Business Machines Corporation Apparatus and method for forming mold for metallic material
US5731709A (en) 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
JP3146345B2 (ja) 1996-03-11 2001-03-12 アムコー テクノロジー コリア インコーポレーティド バンプチップスケール半導体パッケージのバンプ形成方法
US6000126A (en) 1996-03-29 1999-12-14 General Dynamics Information Systems, Inc. Method and apparatus for connecting area grid arrays to printed wire board
US6821821B2 (en) 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
DE19618227A1 (de) 1996-05-07 1997-11-13 Herbert Streckfus Gmbh Verfahren und Vorrichtung zum Verlöten von elektronischen Bauelementen auf einer Leiterplatte
KR100186333B1 (ko) 1996-06-20 1999-03-20 문정환 칩 사이즈 반도체 패키지 및 그 제조방법
JPH10135221A (ja) 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ形成方法
JPH10135220A (ja) 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ形成方法
KR100377033B1 (ko) 1996-10-29 2003-03-26 트러시 테크날러지스 엘엘시 Ic 및 그 제조방법
US6492719B2 (en) 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
US5976913A (en) 1996-12-12 1999-11-02 Tessera, Inc. Microelectronic mounting with multiple lead deformation using restraining straps
US6121676A (en) 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6225688B1 (en) 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6133072A (en) 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
US6054337A (en) 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US5736785A (en) 1996-12-20 1998-04-07 Industrial Technology Research Institute Semiconductor package for improving the capability of spreading heat
JP3400279B2 (ja) 1997-01-13 2003-04-28 株式会社新川 バンプ形成方法
US5898991A (en) 1997-01-16 1999-05-04 International Business Machines Corporation Methods of fabrication of coaxial vias and magnetic devices
US5839191A (en) 1997-01-24 1998-11-24 Unisys Corporation Vibrating template method of placing solder balls on the I/O pads of an integrated circuit package
JPH1118364A (ja) 1997-06-27 1999-01-22 Matsushita Electric Ind Co Ltd キャプスタンモータ
DE69838849T2 (de) 1997-08-19 2008-12-11 Hitachi, Ltd. Mehrchip-Modulstruktur und deren Herstellung
CA2213590C (en) 1997-08-21 2006-11-07 Keith C. Carroll Flexible circuit connector and method of making same
JP3859318B2 (ja) 1997-08-29 2006-12-20 シチズン電子株式会社 電子回路のパッケージ方法
US6525414B2 (en) 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JP3262531B2 (ja) 1997-10-02 2002-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 曲げられたフライング・リード・ワイヤ・ボンデイング・プロセス
JP2978861B2 (ja) 1997-10-28 1999-11-15 九州日本電気株式会社 モールドbga型半導体装置及びその製造方法
US6038136A (en) 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
JP3393800B2 (ja) 1997-11-05 2003-04-07 新光電気工業株式会社 半導体装置の製造方法
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6222136B1 (en) 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6002168A (en) 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
US6124546A (en) 1997-12-03 2000-09-26 Advanced Micro Devices, Inc. Integrated circuit chip package and method of making the same
US6260264B1 (en) 1997-12-08 2001-07-17 3M Innovative Properties Company Methods for making z-axis electrical connections
US6052287A (en) 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US5973391A (en) 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units
JPH11220082A (ja) 1998-02-03 1999-08-10 Oki Electric Ind Co Ltd 半導体装置
JP3536650B2 (ja) 1998-02-27 2004-06-14 富士ゼロックス株式会社 バンプ形成方法および装置
JPH11260856A (ja) 1998-03-11 1999-09-24 Matsushita Electron Corp 半導体装置及びその製造方法並びに半導体装置の実装構造
US5933713A (en) 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
KR100260997B1 (ko) 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6329224B1 (en) 1998-04-28 2001-12-11 Tessera, Inc. Encapsulation of microelectronic assemblies
US6180881B1 (en) 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
JPH11330134A (ja) 1998-05-12 1999-11-30 Hitachi Ltd ワイヤボンディング方法およびその装置並びに半導体装置
KR100266693B1 (ko) 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
KR100265563B1 (ko) 1998-06-29 2000-09-15 김영환 볼 그리드 어레이 패키지 및 그의 제조 방법
US6414391B1 (en) 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US6164523A (en) 1998-07-01 2000-12-26 Semiconductor Components Industries, Llc Electronic component and method of manufacture
US5854507A (en) 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
US6399426B1 (en) 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6515355B1 (en) 1998-09-02 2003-02-04 Micron Technology, Inc. Passivation layer for packaged integrated circuits
JP2000091383A (ja) 1998-09-07 2000-03-31 Ngk Spark Plug Co Ltd 配線基板
US6194250B1 (en) 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
US6158647A (en) 1998-09-29 2000-12-12 Micron Technology, Inc. Concave face wire bond capillary
US6684007B2 (en) 1998-10-09 2004-01-27 Fujitsu Limited Optical coupling structures and the fabrication processes
US6268662B1 (en) 1998-10-14 2001-07-31 Texas Instruments Incorporated Wire bonded flip-chip assembly of semiconductor devices
JP3407275B2 (ja) 1998-10-28 2003-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション バンプ及びその形成方法
US6332270B2 (en) 1998-11-23 2001-12-25 International Business Machines Corporation Method of making high density integral test probe
US6255126B1 (en) 1998-12-02 2001-07-03 Formfactor, Inc. Lithographic contact elements
US6926796B1 (en) 1999-01-29 2005-08-09 Matsushita Electric Industrial Co., Ltd. Electronic parts mounting method and device therefor
US6206273B1 (en) 1999-02-17 2001-03-27 International Business Machines Corporation Structures and processes to create a desired probetip contact geometry on a wafer test probe
KR100319609B1 (ko) 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US6177729B1 (en) 1999-04-03 2001-01-23 International Business Machines Corporation Rolling ball connector
US6211574B1 (en) 1999-04-16 2001-04-03 Advanced Semiconductor Engineering Inc. Semiconductor package with wire protection and method therefor
JP2000323516A (ja) 1999-05-14 2000-11-24 Fujitsu Ltd 配線基板の製造方法及び配線基板及び半導体装置
US6258625B1 (en) 1999-05-18 2001-07-10 International Business Machines Corporation Method of interconnecting electronic components using a plurality of conductive studs
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6238949B1 (en) 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
JP4367730B2 (ja) 1999-06-25 2009-11-18 株式会社エンプラス Icソケット及び該icソケットのバネ手段
US6228687B1 (en) 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
TW417839U (en) 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
JP4526651B2 (ja) 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP2010192928A (ja) 1999-08-12 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
EP2265101B1 (en) 1999-09-02 2012-08-29 Ibiden Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
US6867499B1 (en) 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
JP3513444B2 (ja) 1999-10-20 2004-03-31 株式会社新川 ピン状ワイヤ等の形成方法
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6362525B1 (en) 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
JP3619410B2 (ja) 1999-11-18 2005-02-09 株式会社ルネサステクノロジ バンプ形成方法およびそのシステム
JP3798597B2 (ja) 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP3566156B2 (ja) 1999-12-02 2004-09-15 株式会社新川 ピン状ワイヤ等の形成方法
US6790757B1 (en) 1999-12-20 2004-09-14 Agere Systems Inc. Wire bonding method for copper interconnects in semiconductor devices
KR100426494B1 (ko) 1999-12-20 2004-04-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
KR20010061849A (ko) 1999-12-29 2001-07-07 박종섭 웨이퍼 레벨 패키지
JP2001196407A (ja) 2000-01-14 2001-07-19 Seiko Instruments Inc 半導体装置および半導体装置の形成方法
US6710454B1 (en) 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
JP2001319992A (ja) 2000-02-28 2001-11-16 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
JP2001339011A (ja) 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP3980807B2 (ja) 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP2001274196A (ja) 2000-03-28 2001-10-05 Rohm Co Ltd 半導体装置
US6581276B2 (en) 2000-04-04 2003-06-24 Amerasia International Technology, Inc. Fine-pitch flexible connector, and method for making same
KR100583491B1 (ko) 2000-04-07 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6531335B1 (en) 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
JP2001326236A (ja) 2000-05-12 2001-11-22 Nec Kyushu Ltd 半導体装置の製造方法
JP2001326304A (ja) 2000-05-15 2001-11-22 Toshiba Corp 半導体装置及びその製造方法
US6522018B1 (en) 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
US6647310B1 (en) 2000-05-30 2003-11-11 Advanced Micro Devices, Inc. Temperature control of an integrated circuit
US6531784B1 (en) 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6395199B1 (en) 2000-06-07 2002-05-28 Graftech Inc. Process for providing increased conductivity to a material
US6560117B2 (en) 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
US6525413B1 (en) 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
US6476583B2 (en) 2000-07-21 2002-11-05 Jomahip, Llc Automatic battery charging system for a battery back-up DC power supply
SE517086C2 (sv) 2000-08-08 2002-04-09 Ericsson Telefon Ab L M Förfarande för säkring av lodkulor och eventuella komponenter, vilka är fästa på en och samma sida av ett substrat
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6462575B1 (en) 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
JP2002076250A (ja) 2000-08-29 2002-03-15 Nec Corp 半導体装置
US6614103B1 (en) 2000-09-01 2003-09-02 General Electric Company Plastic packaging of LED arrays
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6507104B2 (en) 2000-09-07 2003-01-14 Siliconware Precision Industries Co., Ltd. Semiconductor package with embedded heat-dissipating device
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
TW511405B (en) 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
US6734539B2 (en) 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
KR100393102B1 (ko) 2000-12-29 2003-07-31 앰코 테크놀로지 코리아 주식회사 스택형 반도체패키지
AUPR244801A0 (en) 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd A method and apparatus (WSM01)
US6388322B1 (en) 2001-01-17 2002-05-14 Aralight, Inc. Article comprising a mechanically compliant bump
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
US6472743B2 (en) 2001-02-22 2002-10-29 Siliconware Precision Industries, Co., Ltd. Semiconductor package with heat dissipating structure
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JP2002280414A (ja) 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002289769A (ja) 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6874910B2 (en) 2001-04-12 2005-04-05 Matsushita Electric Works, Ltd. Light source device using LED, and method of producing same
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6825552B2 (en) 2001-05-09 2004-11-30 Tessera, Inc. Connection components with anisotropic conductive material interconnection
TW544826B (en) 2001-05-18 2003-08-01 Nec Electronics Corp Flip-chip-type semiconductor device and manufacturing method thereof
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6754407B2 (en) 2001-06-26 2004-06-22 Intel Corporation Flip-chip package integrating optical and electrical devices and coupling to a waveguide on a board
US20030006494A1 (en) 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US6486545B1 (en) 2001-07-26 2002-11-26 Amkor Technology, Inc. Pre-drilled ball grid array package
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
JP4023159B2 (ja) 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
US6550666B2 (en) 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
WO2003019654A1 (en) 2001-08-22 2003-03-06 Tessera, Inc. Stacked chip assembly with stiffening layer
US7176506B2 (en) 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
SG117395A1 (en) 2001-08-29 2005-12-29 Micron Technology Inc Wire bonded microelectronic device assemblies and methods of manufacturing same
US6864166B1 (en) 2001-08-29 2005-03-08 Micron Technology, Inc. Method of manufacturing wire bonded microelectronic device assemblies
US6787926B2 (en) 2001-09-05 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd Wire stitch bond on an integrated circuit bond pad and method of making the same
US20030057544A1 (en) 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US6476506B1 (en) 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
DE10297316T5 (de) 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
JP2003122611A (ja) 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd データ提供方法及びサーバ装置
JP4257771B2 (ja) 2001-10-16 2009-04-22 シンジーテック株式会社 導電性ブレード
JP3875077B2 (ja) 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
US20030094666A1 (en) 2001-11-16 2003-05-22 R-Tec Corporation Interposer
JP2003174124A (ja) 2001-12-04 2003-06-20 Sainekkusu:Kk 半導体装置の外部電極形成方法
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
JP2003197668A (ja) 2001-12-10 2003-07-11 Senmao Koochii Kofun Yugenkoshi 半導体パッケージ用のボンディングワイヤ及びその製造方法
JP3507059B2 (ja) 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
JP2003197669A (ja) 2001-12-28 2003-07-11 Seiko Epson Corp ボンディング方法及びボンディング装置
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW548816B (en) 2002-01-23 2003-08-21 Via Tech Inc Formation method of conductor pillar
JP3935370B2 (ja) 2002-02-19 2007-06-20 セイコーエプソン株式会社 バンプ付き半導体素子の製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
DE10209922A1 (de) 2002-03-07 2003-10-02 Infineon Technologies Ag Elektronisches Modul, Nutzen mit zu vereinzelnden elektronischen Modulen und Verfahren zu deren Herstellung
US6653723B2 (en) 2002-03-09 2003-11-25 Fujitsu Limited System for providing an open-cavity low profile encapsulated semiconductor package
KR100452819B1 (ko) 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
US6979230B2 (en) 2002-03-20 2005-12-27 Gabe Cherian Light socket
JP2003318327A (ja) 2002-04-22 2003-11-07 Mitsui Chemicals Inc プリント配線板および積層パッケージ
US7323767B2 (en) 2002-04-25 2008-01-29 Micron Technology, Inc. Standoffs for centralizing internals in packaging process
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7078822B2 (en) 2002-06-25 2006-07-18 Intel Corporation Microelectronic device interconnects
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP4601892B2 (ja) 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
JP2004047702A (ja) 2002-07-11 2004-02-12 Toshiba Corp 半導体装置積層モジュール
US6756252B2 (en) 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US6987032B1 (en) 2002-07-19 2006-01-17 Asat Ltd. Ball grid array package and process for manufacturing same
TW549592U (en) 2002-08-16 2003-08-21 Via Tech Inc Integrated circuit package with a balanced-part structure
AU2003265417A1 (en) 2002-08-16 2004-03-03 Tessera, Inc. Microelectronic packages with self-aligning features
US6740546B2 (en) 2002-08-21 2004-05-25 Micron Technology, Inc. Packaged microelectronic devices and methods for assembling microelectronic devices
US6964881B2 (en) 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP3765778B2 (ja) 2002-08-29 2006-04-12 ローム株式会社 ワイヤボンディング用キャピラリ及びこれを用いたワイヤボンディング方法
JP2004095799A (ja) 2002-08-30 2004-03-25 Toshiba Corp 半導体装置およびその製造方法
US20040041757A1 (en) 2002-09-04 2004-03-04 Ming-Hsiang Yang Light emitting diode display module with high heat-dispersion and the substrate thereof
US7246431B2 (en) 2002-09-06 2007-07-24 Tessera, Inc. Methods of making microelectronic packages including folded substrates
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7229906B2 (en) 2002-09-19 2007-06-12 Kulicke And Soffa Industries, Inc. Method and apparatus for forming bumps for semiconductor interconnections using a wire bonding machine
AU2003273342A1 (en) 2002-09-30 2004-04-23 Advanced Interconnect Technologies Limited Thermal enhanced package for block mold assembly
US7045884B2 (en) 2002-10-04 2006-05-16 International Rectifier Corporation Semiconductor device package
US7049691B2 (en) 2002-10-08 2006-05-23 Chippac, Inc. Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
US6989122B1 (en) 2002-10-17 2006-01-24 National Semiconductor Corporation Techniques for manufacturing flash-free contacts on a semiconductor package
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
JP4204305B2 (ja) * 2002-11-08 2009-01-07 株式会社Adeka ポリエステル系可塑剤及び塩素含有樹脂組成物
US20050176233A1 (en) 2002-11-15 2005-08-11 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
JP2004172157A (ja) 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
JP2004172477A (ja) 2002-11-21 2004-06-17 Kaijo Corp ワイヤループ形状、そのワイヤループ形状を備えた半導体装置、ワイヤボンディング方法及び半導体製造装置
JP4464041B2 (ja) 2002-12-13 2010-05-19 キヤノン株式会社 柱状構造体、柱状構造体を有する電極、及びこれらの作製方法
JP2004200316A (ja) 2002-12-17 2004-07-15 Shinko Electric Ind Co Ltd 半導体装置
US20050161814A1 (en) 2002-12-27 2005-07-28 Fujitsu Limited Method for forming bumps, semiconductor device and method for manufacturing same, substrate processing apparatus, and semiconductor manufacturing apparatus
KR100621991B1 (ko) 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
JP2004221257A (ja) 2003-01-14 2004-08-05 Seiko Epson Corp ワイヤボンディング方法及びワイヤボンディング装置
JP2006518944A (ja) 2003-02-25 2006-08-17 テッセラ,インコーポレイテッド バンプを有するボールグリッドアレー
TW583757B (en) 2003-02-26 2004-04-11 Advanced Semiconductor Eng A structure of a flip-chip package and a process thereof
US20040217471A1 (en) 2003-02-27 2004-11-04 Tessera, Inc. Component and assemblies with ends offset downwardly
JP3885747B2 (ja) 2003-03-13 2007-02-28 株式会社デンソー ワイヤボンディング方法
JP2004343030A (ja) 2003-03-31 2004-12-02 North:Kk 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
JP2004319892A (ja) 2003-04-18 2004-11-11 Renesas Technology Corp 半導体装置の製造方法
JP4199588B2 (ja) 2003-04-25 2008-12-17 テセラ・インターコネクト・マテリアルズ,インコーポレイテッド 配線回路基板の製造方法、及び、この配線回路基板を用いた半導体集積回路装置の製造方法
JP2004327855A (ja) 2003-04-25 2004-11-18 Nec Electronics Corp 半導体装置およびその製造方法
DE10320646A1 (de) 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
JP4145730B2 (ja) 2003-06-17 2008-09-03 松下電器産業株式会社 半導体内蔵モジュール
US20040262728A1 (en) 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
KR100604821B1 (ko) 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
JP2005033141A (ja) 2003-07-11 2005-02-03 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造
US7227095B2 (en) 2003-08-06 2007-06-05 Micron Technology, Inc. Wire bonders and methods of wire-bonding
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
KR100546374B1 (ko) 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7372151B1 (en) 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
JP2005093551A (ja) 2003-09-12 2005-04-07 Genusion:Kk 半導体装置のパッケージ構造およびパッケージ化方法
JP3999720B2 (ja) 2003-09-16 2007-10-31 沖電気工業株式会社 半導体装置およびその製造方法
US7061096B2 (en) 2003-09-24 2006-06-13 Silicon Pipe, Inc. Multi-surface IC packaging structures and methods for their manufacture
US7129576B2 (en) 2003-09-26 2006-10-31 Tessera, Inc. Structure and method of making capped chips including vertical interconnects having stud bumps engaged to surfaces of said caps
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP4167965B2 (ja) 2003-11-07 2008-10-22 テセラ・インターコネクト・マテリアルズ,インコーポレイテッド 配線回路用部材の製造方法
KR100564585B1 (ko) 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 bga 패키지 및 다중 스택된 bga 패키지
TWI227555B (en) 2003-11-17 2005-02-01 Advanced Semiconductor Eng Structure of chip package and the process thereof
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP2005183923A (ja) 2003-11-28 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7345361B2 (en) 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
JP2005175019A (ja) 2003-12-08 2005-06-30 Sharp Corp 半導体装置及び積層型半導体装置
US8970049B2 (en) 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
DE10360708B4 (de) 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
JP4334996B2 (ja) 2003-12-24 2009-09-30 株式会社フジクラ 多層配線板用基材、両面配線板およびそれらの製造方法
US7495644B2 (en) 2003-12-26 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
JP3917133B2 (ja) 2003-12-26 2007-05-23 株式会社東芝 インターフェイスモジュール付lsiパッケージ及びそれに用いるインターポーザ、インターフェイスモジュール、接続モニタ回路、信号処理lsi
US6917098B1 (en) 2003-12-29 2005-07-12 Texas Instruments Incorporated Three-level leadframe for no-lead packages
US6900530B1 (en) 2003-12-29 2005-05-31 Ramtek Technology, Inc. Stacked IC
US8207604B2 (en) 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
WO2005065207A2 (en) 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
JP2005203497A (ja) 2004-01-14 2005-07-28 Toshiba Corp 半導体装置およびその製造方法
US20050173807A1 (en) 2004-02-05 2005-08-11 Jianbai Zhu High density vertically stacked semiconductor device
US7198987B1 (en) 2004-03-04 2007-04-03 Skyworks Solutions, Inc. Overmolded semiconductor package with an integrated EMI and RFI shield
US8399972B2 (en) 2004-03-04 2013-03-19 Skyworks Solutions, Inc. Overmolded semiconductor package with a wirebond cage for EMI shielding
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
JP4484035B2 (ja) 2004-04-06 2010-06-16 セイコーエプソン株式会社 半導体装置の製造方法
US8092734B2 (en) 2004-05-13 2012-01-10 Aptina Imaging Corporation Covers for microelectronic imagers and methods for wafer-level packaging of microelectronics imagers
US7629695B2 (en) 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US6962864B1 (en) 2004-05-26 2005-11-08 National Chung Cheng University Wire-bonding method for chips with copper interconnects by introducing a thin layer
US7233057B2 (en) 2004-05-28 2007-06-19 Nokia Corporation Integrated circuit package with optimized mold shape
TWI255022B (en) 2004-05-31 2006-05-11 Via Tech Inc Circuit carrier and manufacturing process thereof
US7453157B2 (en) 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
TWI250596B (en) 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
JP3956965B2 (ja) 2004-09-07 2007-08-08 日立エーアイシー株式会社 チップ部品型発光装置及びそのための配線基板
US7290448B2 (en) 2004-09-10 2007-11-06 Yamaha Corporation Physical quantity sensor, lead frame, and manufacturing method therefor
CN1755929B (zh) 2004-09-28 2010-08-18 飞思卡尔半导体(中国)有限公司 形成半导体封装及其结构的方法
US7595548B2 (en) 2004-10-08 2009-09-29 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
JP4385329B2 (ja) 2004-10-08 2009-12-16 Okiセミコンダクタ株式会社 半導体装置の製造方法
JP4671802B2 (ja) 2004-10-18 2011-04-20 富士通株式会社 めっき方法、半導体装置の製造方法及び回路基板の製造方法
US20060087013A1 (en) 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
WO2006050691A2 (de) 2004-11-02 2006-05-18 Imasys Ag Verlegevorrichtung, kontaktiervorrichtung, zustellsystem, verlege- und kontaktiereinheit herstellungsanlage, verfahren zur herstellung und eine transpondereinheit
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
TW200631111A (en) 2004-11-04 2006-09-01 Koninkl Philips Electronics Nv Nanotube-based circuit connection approach
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
JP4917257B2 (ja) 2004-11-12 2012-04-18 浜松ホトニクス株式会社 レーザ加工方法
KR100674926B1 (ko) 2004-12-08 2007-01-26 삼성전자주식회사 메모리 카드 및 그 제조 방법
US7301770B2 (en) 2004-12-10 2007-11-27 International Business Machines Corporation Cooling apparatus, cooled electronic module, and methods of fabrication thereof employing thermally conductive, wire-bonded pin fins
JP4504798B2 (ja) 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
KR100843137B1 (ko) 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
JP2006186086A (ja) 2004-12-27 2006-07-13 Itoo:Kk プリント基板のはんだ付け方法およびブリッジ防止用ガイド板
DE102005006333B4 (de) 2005-02-10 2007-10-18 Infineon Technologies Ag Halbleiterbauteil mit mehreren Bondanschlüssen und gebondeten Kontaktelementen unterschiedlicher Metallzusammensetzung und Verfahren zur Herstellung desselben
DE102005006995B4 (de) 2005-02-15 2008-01-24 Infineon Technologies Ag Halbleiterbauteil mit Kunstoffgehäuse und Außenanschlüssen sowie Verfahren zur Herstellung desselben
KR100867038B1 (ko) 2005-03-02 2008-11-04 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
KR100630741B1 (ko) 2005-03-04 2006-10-02 삼성전자주식회사 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법
US7939934B2 (en) 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US20060216868A1 (en) 2005-03-25 2006-09-28 Advanced Semiconductor Engineering Inc. Package structure and fabrication thereof
US7582963B2 (en) 2005-03-29 2009-09-01 Texas Instruments Incorporated Vertically integrated system-in-a-package
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
TWI284394B (en) 2005-05-12 2007-07-21 Advanced Semiconductor Eng Lid used in package structure and the package structure of having the same
JP2006324553A (ja) 2005-05-20 2006-11-30 Renesas Technology Corp 半導体装置及びその製造方法
US7528474B2 (en) 2005-05-31 2009-05-05 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
US7216794B2 (en) 2005-06-09 2007-05-15 Texas Instruments Incorporated Bond capillary design for ribbon wire bonding
JP4322844B2 (ja) 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
JP2009500821A (ja) 2005-07-01 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子素子
TWI294757B (en) 2005-07-06 2008-03-11 Delta Electronics Inc Circuit board with a through hole wire, and forming method thereof
US7476608B2 (en) 2005-07-14 2009-01-13 Hewlett-Packard Development Company, L.P. Electrically connecting substrate with electrical device
JP4787559B2 (ja) 2005-07-26 2011-10-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7355289B2 (en) 2005-07-29 2008-04-08 Freescale Semiconductor, Inc. Packaged integrated circuit with enhanced thermal dissipation
TWI263313B (en) 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP5522561B2 (ja) 2005-08-31 2014-06-18 マイクロン テクノロジー, インク. マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
US7675152B2 (en) 2005-09-01 2010-03-09 Texas Instruments Incorporated Package-on-package semiconductor assembly
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
US20070080360A1 (en) 2005-10-06 2007-04-12 Url Mirsky Microelectronic interconnect substrate and packaging techniques
KR101241650B1 (ko) 2005-10-19 2013-03-08 엘지이노텍 주식회사 엘이디 패키지
US8810031B2 (en) 2005-10-26 2014-08-19 Industrial Technology Research Institute Wafer-to-wafer stack with supporting pedestal
US7504716B2 (en) 2005-10-26 2009-03-17 Texas Instruments Incorporated Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking
JP2007123595A (ja) 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
JP2009514242A (ja) 2005-11-01 2009-04-02 エヌエックスピー ビー ヴィ 半導体ダイの実装方法および半導体パッケージ
JP4530975B2 (ja) 2005-11-14 2010-08-25 株式会社新川 ワイヤボンディング方法
JP2007142042A (ja) 2005-11-16 2007-06-07 Sharp Corp 半導体パッケージとその製造方法,半導体モジュール,および電子機器
US7344917B2 (en) 2005-11-30 2008-03-18 Freescale Semiconductor, Inc. Method for packaging a semiconductor device
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP4530984B2 (ja) 2005-12-28 2010-08-25 株式会社新川 ワイヤボンディング装置、ボンディング制御プログラム及びボンディング方法
US7378726B2 (en) 2005-12-28 2008-05-27 Intel Corporation Stacked packages with interconnecting pins
JP5192825B2 (ja) 2006-01-17 2013-05-08 スパンション エルエルシー 半導体装置およびその製造方法、ならびに積層半導体装置の製造方法
JP2007194436A (ja) 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
JP2007201254A (ja) 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
JP2007208159A (ja) 2006-02-06 2007-08-16 Hitachi Ltd 半導体装置
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
TWI295115B (en) 2006-02-13 2008-03-21 Ind Tech Res Inst Encapsulation and methods thereof
JP2007234845A (ja) 2006-03-01 2007-09-13 Nec Corp 半導体装置
WO2007102591A1 (ja) 2006-03-09 2007-09-13 Kyocera Corporation 導波路形成装置、誘電体線路形成装置、ピン構造および高周波回路
US7759782B2 (en) 2006-04-07 2010-07-20 Tessera, Inc. Substrate for a microelectronic package and method of fabricating thereof
US7390700B2 (en) 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
JP4949719B2 (ja) 2006-04-07 2012-06-13 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
WO2007116544A1 (ja) 2006-04-10 2007-10-18 Murata Manufacturing Co., Ltd. 複合基板及び複合基板の製造方法
JP5598787B2 (ja) 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US7242081B1 (en) 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
US7910385B2 (en) 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
DE102006022360B4 (de) 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
US7780064B2 (en) 2006-06-02 2010-08-24 Asm Technology Singapore Pte Ltd Wire bonding method for forming low-loop profiles
JP4961848B2 (ja) 2006-06-12 2012-06-27 日本電気株式会社 金属ポストを有する配線基板、半導体装置及び半導体装置モジュールの製造方法
US20070290325A1 (en) 2006-06-16 2007-12-20 Lite-On Semiconductor Corporation Surface mounting structure and packaging method thereof
US7967062B2 (en) 2006-06-16 2011-06-28 International Business Machines Corporation Thermally conductive composite interface, cooled electronic assemblies employing the same, and methods of fabrication thereof
WO2008014633A1 (en) 2006-06-29 2008-02-07 Intel Corporation Apparatus, system, and method for wireless connection in integrated circuit packages
KR100792352B1 (ko) 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
US7612638B2 (en) 2006-07-14 2009-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Waveguides in integrated circuits
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
KR100800478B1 (ko) 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
US20080023805A1 (en) 2006-07-26 2008-01-31 Texas Instruments Incorporated Array-Processed Stacked Semiconductor Packages
JP5132101B2 (ja) 2006-07-27 2013-01-30 新光電気工業株式会社 スタックパッケージ構造体及びその製造に用いる単体パッケージと、それらの製造方法
US8048479B2 (en) 2006-08-01 2011-11-01 Qimonda Ag Method for placing material onto a target board by means of a transfer board
JP2008039502A (ja) 2006-08-03 2008-02-21 Alps Electric Co Ltd 接触子およびその製造方法
US7486525B2 (en) 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
KR100809696B1 (ko) 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
US20080042265A1 (en) 2006-08-15 2008-02-21 Merilo Leo A Chip scale module package in bga semiconductor package
US7425758B2 (en) 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
KR20080020069A (ko) 2006-08-30 2008-03-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
US7560360B2 (en) 2006-08-30 2009-07-14 International Business Machines Corporation Methods for enhancing trench capacitance and trench capacitor
KR100891516B1 (ko) 2006-08-31 2009-04-06 주식회사 하이닉스반도체 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
US7683460B2 (en) 2006-09-22 2010-03-23 Infineon Technologies Ag Module with a shielding and/or heat dissipating element
KR100770934B1 (ko) 2006-09-26 2007-10-26 삼성전자주식회사 반도체 패키지와 그를 이용한 반도체 시스템 패키지
TWI336502B (en) 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
TWI312561B (en) 2006-10-27 2009-07-21 Advanced Semiconductor Eng Structure of package on package and method for fabricating the same
KR100817073B1 (ko) 2006-11-03 2008-03-26 삼성전자주식회사 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
US8174119B2 (en) 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
US8193034B2 (en) 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
WO2008065896A1 (fr) 2006-11-28 2008-06-05 Kyushu Institute Of Technology Procédé de fabrication d'un dispositif semi-conducteur ayant une structure d'électrode à double face et dispositif semi-conducteur fabriqué par le procédé
US7659617B2 (en) 2006-11-30 2010-02-09 Tessera, Inc. Substrate for a flexible microelectronic assembly and a method of fabricating thereof
US7537962B2 (en) 2006-12-22 2009-05-26 Stats Chippac Ltd. Method of fabricating a shielded stacked integrated circuit package system
JP2008166439A (ja) 2006-12-27 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US8598717B2 (en) 2006-12-27 2013-12-03 Spansion Llc Semiconductor device and method for manufacturing the same
SG144124A1 (en) 2006-12-29 2008-07-29 United Test & Assembly Ct Ltd Copper wire bonding on organic solderability preservative materials
KR100757345B1 (ko) 2006-12-29 2007-09-10 삼성전자주식회사 플립 칩 패키지 및 그의 제조 방법
US20080156518A1 (en) 2007-01-03 2008-07-03 Tessera, Inc. Alignment and cutting of microelectronic substrates
TWI332702B (en) 2007-01-09 2010-11-01 Advanced Semiconductor Eng Stackable semiconductor package and the method for making the same
JP5347222B2 (ja) 2007-01-10 2013-11-20 富士通株式会社 半導体装置の製造方法
US7719122B2 (en) 2007-01-11 2010-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. System-in-package packaging for minimizing bond wire contamination and yield loss
KR100827667B1 (ko) 2007-01-16 2008-05-07 삼성전자주식회사 기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를제조하는 방법
CN101617400A (zh) 2007-01-31 2009-12-30 富士通微电子株式会社 半导体器件及其制造方法
JP4823089B2 (ja) 2007-01-31 2011-11-24 株式会社東芝 積層型半導体装置の製造方法
US8685792B2 (en) 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
US20080217708A1 (en) 2007-03-09 2008-09-11 Skyworks Solutions, Inc. Integrated passive cap in a system-in-package
JP5010316B2 (ja) 2007-03-16 2012-08-29 日本電気株式会社 金属ポストを有する配線基板、半導体装置
US7517733B2 (en) 2007-03-22 2009-04-14 Stats Chippac, Ltd. Leadframe design for QFN package with top terminal leads
TWI335070B (en) 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
TW200839971A (en) * 2007-03-23 2008-10-01 Phoenix Prec Technology Corp Chip package module
CN101636830B (zh) 2007-03-23 2012-07-11 三洋电机株式会社 半导体装置及其制造方法
US8198716B2 (en) 2007-03-26 2012-06-12 Intel Corporation Die backside wire bond technology for single or stacked die package
JP4926787B2 (ja) 2007-03-30 2012-05-09 アオイ電子株式会社 半導体装置の製造方法
JPWO2008120755A1 (ja) 2007-03-30 2010-07-15 日本電気株式会社 機能素子内蔵回路基板及びその製造方法、並びに電子機器
US20080246126A1 (en) 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US7589394B2 (en) 2007-04-10 2009-09-15 Ibiden Co., Ltd. Interposer
JP5003260B2 (ja) 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
US7994622B2 (en) 2007-04-16 2011-08-09 Tessera, Inc. Microelectronic packages having cavities for receiving microelectric elements
KR20080094251A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조방법
JP5601751B2 (ja) 2007-04-26 2014-10-08 スパンション エルエルシー 半導体装置
US20080280393A1 (en) 2007-05-09 2008-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming package structures
US20080284045A1 (en) 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for Fabricating Array-Molded Package-On-Package
TWI371809B (en) 2007-06-04 2012-09-01 Advanced Semiconductor Eng Wafer structure and method for fabricating the same
US7872335B2 (en) 2007-06-08 2011-01-18 Broadcom Corporation Lead frame-BGA package with enhanced thermal performance and I/O counts
JP2008306128A (ja) 2007-06-11 2008-12-18 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
KR100865125B1 (ko) 2007-06-12 2008-10-24 삼성전기주식회사 반도체 패키지 및 그 제조방법
US20080308305A1 (en) 2007-06-15 2008-12-18 Ngk Spark Plug Co., Ltd. Wiring substrate with reinforcing member
US7576415B2 (en) 2007-06-15 2009-08-18 Advanced Semiconductor Engineering, Inc. EMI shielded semiconductor package
JP5179787B2 (ja) 2007-06-22 2013-04-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7944034B2 (en) 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US7911805B2 (en) 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
KR20090007120A (ko) 2007-07-13 2009-01-16 삼성전자주식회사 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법
US7781877B2 (en) 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
JP2009044110A (ja) 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
KR101329355B1 (ko) 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
KR101365621B1 (ko) 2007-09-04 2014-02-24 서울반도체 주식회사 열 방출 슬러그들을 갖는 발광 다이오드 패키지
JP2009064966A (ja) 2007-09-06 2009-03-26 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法ならびに半導体装置
US7808439B2 (en) 2007-09-07 2010-10-05 University Of Tennessee Reserch Foundation Substrate integrated waveguide antenna array
US9330945B2 (en) 2007-09-18 2016-05-03 Stats Chippac Ltd. Integrated circuit package system with multi-chip module
US8039960B2 (en) 2007-09-21 2011-10-18 Stats Chippac, Ltd. Solder bump with inner core pillar in semiconductor package
JP5629580B2 (ja) 2007-09-28 2014-11-19 テッセラ,インコーポレイテッド 二重ポスト付きフリップチップ相互接続
KR100902128B1 (ko) 2007-09-28 2009-06-09 삼성전기주식회사 방열 인쇄회로기판 및 반도체 칩 패키지
JP2009088254A (ja) 2007-09-28 2009-04-23 Toshiba Corp 電子部品パッケージ及び電子部品パッケージの製造方法
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
KR20090033605A (ko) 2007-10-01 2009-04-06 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US20090091009A1 (en) 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
US8008183B2 (en) 2007-10-04 2011-08-30 Texas Instruments Incorporated Dual capillary IC wirebonding
US7834464B2 (en) 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
EP2213148A4 (en) 2007-10-10 2011-09-07 Tessera Inc ROBUST MULTILAYER WIRING ELEMENTS AND ASSEMBLIES INCLUDING MICROELECTRONIC ELEMENTS INCLUDED
TWI389220B (zh) 2007-10-22 2013-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
FR2923081B1 (fr) 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
GB0721957D0 (en) 2007-11-08 2007-12-19 Photonstar Led Ltd Ultra high thermal performance packaging for optoelectronics devices
JP2009123863A (ja) 2007-11-14 2009-06-04 Tessera Interconnect Materials Inc バンプ構造形成方法及びバンプ構造
CA2706092C (en) 2007-11-19 2014-08-19 Nexxus Lighting, Inc. Apparatus and methods for thermal management of light emitting diodes
US20090127686A1 (en) 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
JP2009135398A (ja) 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
KR100886100B1 (ko) 2007-11-29 2009-02-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US7902644B2 (en) 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
US7696631B2 (en) 2007-12-10 2010-04-13 International Business Machines Corporation Wire bonding personalization and discrete component attachment on wirebond pads
US7964956B1 (en) 2007-12-10 2011-06-21 Oracle America, Inc. Circuit packaging and connectivity
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
US7706144B2 (en) 2007-12-17 2010-04-27 Lynch Thomas W Heat dissipation system and related method
JP2009158593A (ja) 2007-12-25 2009-07-16 Tessera Interconnect Materials Inc バンプ構造およびその製造方法
US20090170241A1 (en) 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US20090166873A1 (en) 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
JP4989614B2 (ja) 2007-12-28 2012-08-01 サムソン エルイーディー カンパニーリミテッド. 高出力ledパッケージの製造方法
WO2009096950A1 (en) 2008-01-30 2009-08-06 Kulicke And Soffa Industries, Inc. Wire loop and method of forming the wire loop
US20090194829A1 (en) 2008-01-31 2009-08-06 Shine Chung MEMS Packaging Including Integrated Circuit Dies
US8120186B2 (en) 2008-02-15 2012-02-21 Qimonda Ag Integrated circuit and method
US8258015B2 (en) 2008-02-22 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with penetrable film adhesive
US7956456B2 (en) 2008-02-27 2011-06-07 Texas Instruments Incorporated Thermal interface material design for enhanced thermal performance and improved package structural integrity
US8018065B2 (en) 2008-02-28 2011-09-13 Atmel Corporation Wafer-level integrated circuit package with top and bottom side electrical connections
KR101501739B1 (ko) 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US7919871B2 (en) 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US8525214B2 (en) 2008-03-25 2013-09-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with thermal via
US8072079B2 (en) 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
CN101978490B (zh) 2008-03-31 2012-10-17 株式会社村田制作所 电子元器件组件及该电子元器件组件的制造方法
JP5043743B2 (ja) 2008-04-18 2012-10-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US7741156B2 (en) 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
KR20090123680A (ko) 2008-05-28 2009-12-02 주식회사 하이닉스반도체 적층 반도체 패키지
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
US8021907B2 (en) 2008-06-09 2011-09-20 Stats Chippac, Ltd. Method and apparatus for thermally enhanced semiconductor package
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US7932170B1 (en) 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method
DE102008048420A1 (de) 2008-06-27 2010-01-28 Qimonda Ag Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
US7969009B2 (en) 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
TWI473553B (zh) 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US7859033B2 (en) 2008-07-09 2010-12-28 Eastman Kodak Company Wafer level processing for backside illuminated sensors
JP5339800B2 (ja) 2008-07-10 2013-11-13 三菱電機株式会社 半導体装置の製造方法
TWI372453B (en) 2008-09-01 2012-09-11 Advanced Semiconductor Eng Copper bonding wire, wire bonding structure and method for processing and bonding a wire
SG177945A1 (en) 2008-07-18 2012-02-28 United Test & Assembly Ct Lt Packaging structural member
CN102105981B (zh) 2008-07-31 2013-11-13 斯盖沃克斯解决方案公司 集成的干扰屏蔽体的半导体封装体及其制造方法
US8923004B2 (en) 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
US8004093B2 (en) 2008-08-01 2011-08-23 Stats Chippac Ltd. Integrated circuit package stacking system
US7800810B2 (en) 2008-08-06 2010-09-21 Spatial Photonics, Inc. Packaging and testing of multiple MEMS devices on a wafer
TW201007924A (en) 2008-08-07 2010-02-16 Advanced Semiconductor Eng Chip package structure
US20100044860A1 (en) 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
KR100997793B1 (ko) 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR20100033012A (ko) 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US7842541B1 (en) 2008-09-24 2010-11-30 Amkor Technology, Inc. Ultra thin package and fabrication method
US8237257B2 (en) 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US8063475B2 (en) 2008-09-26 2011-11-22 Stats Chippac Ltd. Semiconductor package system with through silicon via interposer
US8569892B2 (en) 2008-10-10 2013-10-29 Nec Corporation Semiconductor device and manufacturing method thereof
JP5185062B2 (ja) 2008-10-21 2013-04-17 パナソニック株式会社 積層型半導体装置及び電子機器
MY149251A (en) 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
KR101461630B1 (ko) 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
TW201023308A (en) 2008-12-01 2010-06-16 Advanced Semiconductor Eng Package-on-package device, semiconductor package and method for manufacturing the same
KR101011863B1 (ko) 2008-12-02 2011-01-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR101015651B1 (ko) 2008-12-05 2011-02-22 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
JP2010135671A (ja) 2008-12-08 2010-06-17 Panasonic Corp 半導体装置及びその製造方法
US7642128B1 (en) 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7898083B2 (en) 2008-12-17 2011-03-01 Texas Instruments Incorporated Method for low stress flip-chip assembly of fine-pitch semiconductor devices
TWI499024B (zh) 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8012797B2 (en) 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
JP2010199528A (ja) 2009-01-27 2010-09-09 Tatsuta System Electronics Kk ボンディングワイヤ
JP2010177597A (ja) 2009-01-30 2010-08-12 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
US20100200981A1 (en) 2009-02-09 2010-08-12 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
CN101825683B (zh) * 2009-03-02 2012-10-10 财团法人工业技术研究院 集成电路装置与其测量系统和方法
US8115283B1 (en) 2009-07-14 2012-02-14 Amkor Technology, Inc. Reversible top/bottom MEMS package
WO2010101163A1 (ja) 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
JP2010206007A (ja) 2009-03-04 2010-09-16 Nec Corp 半導体装置及びその製造方法
US8106498B2 (en) 2009-03-05 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with a dual board-on-chip structure and method of manufacture thereof
DE102009001461A1 (de) 2009-03-11 2010-09-16 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
US8258010B2 (en) 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
US20100244276A1 (en) 2009-03-25 2010-09-30 Lsi Corporation Three-dimensional electronics package
US20110068478A1 (en) 2009-03-26 2011-03-24 Reza Argenty Pagaila Integrated circuit packaging system with package stacking and method of manufacture thereof
US8194411B2 (en) 2009-03-31 2012-06-05 Hong Kong Applied Science and Technology Research Institute Co. Ltd Electronic package with stacked modules with channels passing through metal layers of the modules
US8053814B2 (en) 2009-04-08 2011-11-08 International Business Machines Corporation On-chip embedded thermal antenna for chip cooling
JP2010251483A (ja) 2009-04-14 2010-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
US8039316B2 (en) 2009-04-14 2011-10-18 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and heat spreader with openings and method of manufacture thereof
US20100289142A1 (en) 2009-05-15 2010-11-18 Il Kwon Shim Integrated circuit packaging system with coin bonded interconnects and method of manufacture thereof
US8020290B2 (en) 2009-06-14 2011-09-20 Jayna Sheats Processes for IC fabrication
TWI379367B (en) 2009-06-15 2012-12-11 Kun Yuan Technology Co Ltd Chip packaging method and structure thereof
US20120153444A1 (en) 2009-06-18 2012-06-21 Rohm Co., Ltd Semiconductor device
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
JP5214554B2 (ja) 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US8183678B2 (en) 2009-08-04 2012-05-22 Amkor Technology Korea, Inc. Semiconductor device having an interposer
US20110209908A1 (en) 2009-08-06 2011-09-01 Advanced Chip Engineering Technology Inc. Conductor package structure and method of the same
KR101124102B1 (ko) 2009-08-24 2012-03-21 삼성전기주식회사 발광 소자 패키지용 기판 및 이를 포함하는 발광 소자 패키지
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
US7923304B2 (en) 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US8264091B2 (en) 2009-09-21 2012-09-11 Stats Chippac Ltd. Integrated circuit packaging system with encapsulated via and method of manufacture thereof
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8390108B2 (en) 2009-12-16 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
US8169065B2 (en) 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
TW201123387A (en) 2009-12-25 2011-07-01 xiang-hua Wang Thermal-electric separated metal PCB with a chip carrier.
TWI392066B (zh) 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
JP5550369B2 (ja) 2010-02-03 2014-07-16 新日鉄住金マテリアルズ株式会社 半導体用銅ボンディングワイヤとその接合構造
JP2011166051A (ja) 2010-02-15 2011-08-25 Panasonic Corp 半導体装置及び半導体装置の製造方法
US7990711B1 (en) 2010-02-24 2011-08-02 International Business Machines Corporation Double-face heat removal of vertically integrated chip-stacks utilizing combined symmetric silicon carrier fluid cavity and micro-channel cold plate
US7928552B1 (en) 2010-03-12 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with multi-tier conductive interconnects and method of manufacture thereof
US9496152B2 (en) 2010-03-12 2016-11-15 STATS ChipPAC Pte. Ltd. Carrier system with multi-tier conductive posts and method of manufacture thereof
KR101667656B1 (ko) 2010-03-24 2016-10-20 삼성전자주식회사 패키지-온-패키지 형성방법
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8564141B2 (en) 2010-05-06 2013-10-22 SK Hynix Inc. Chip unit and stack package having the same
US8558392B2 (en) 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
US8288854B2 (en) 2010-05-19 2012-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for making the same
US8217502B2 (en) 2010-06-08 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with multipart conductive pillars and method of manufacture thereof
US20120001336A1 (en) 2010-07-02 2012-01-05 Texas Instruments Incorporated Corrosion-resistant copper-to-aluminum bonds
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
KR20120007839A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 적층형 반도체 패키지의 제조방법
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
JP5713598B2 (ja) 2010-07-20 2015-05-07 新光電気工業株式会社 ソケット及びその製造方法
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
KR101683814B1 (ko) 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8304900B2 (en) 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
US8076184B1 (en) 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8518746B2 (en) 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US8354297B2 (en) 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US8080445B1 (en) 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US20120063090A1 (en) 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
US8409922B2 (en) 2010-09-14 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect
US8349735B2 (en) 2010-09-22 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive TSV with insulating annular ring
US8415704B2 (en) 2010-09-22 2013-04-09 Ut-Battelle, Llc Close-packed array of light emitting devices
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
JP5616739B2 (ja) 2010-10-01 2014-10-29 新日鉄住金マテリアルズ株式会社 複層銅ボンディングワイヤの接合構造
US20120080787A1 (en) 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
CN102024782B (zh) 2010-10-12 2012-07-25 北京大学 三维垂直互联结构及其制作方法
JP2012104790A (ja) 2010-10-12 2012-05-31 Elpida Memory Inc 半導体装置
US8618646B2 (en) 2010-10-12 2013-12-31 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP5591653B2 (ja) 2010-10-27 2014-09-17 東和精工株式会社 ラベル剥離機
US8263435B2 (en) 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
US8697492B2 (en) 2010-11-02 2014-04-15 Tessera, Inc. No flow underfill
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
WO2012067177A1 (ja) * 2010-11-17 2012-05-24 株式会社フジクラ 配線板及びその製造方法
KR20120056052A (ko) 2010-11-24 2012-06-01 삼성전자주식회사 반도체 패키지
US8502387B2 (en) 2010-12-09 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US8772817B2 (en) 2010-12-22 2014-07-08 Cree, Inc. Electronic device submounts including substrates with thermally conductive vias
US8736065B2 (en) 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
KR101215271B1 (ko) 2010-12-29 2012-12-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 반도체 패키지 구조물의 제조 방법
US20120184116A1 (en) 2011-01-18 2012-07-19 Tyco Electronics Corporation Interposer
US8766436B2 (en) 2011-03-01 2014-07-01 Lsi Corporation Moisture barrier for a wire bond
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
US9508622B2 (en) 2011-04-28 2016-11-29 Freescale Semiconductor, Inc. Method for protecting copper wire bonds on aluminum pads of a semiconductor device from corrosion
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8476115B2 (en) * 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US8633059B2 (en) * 2011-05-11 2014-01-21 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
US8669646B2 (en) 2011-05-31 2014-03-11 Broadcom Corporation Apparatus and method for grounding an IC package lid for EMI reduction
US9128123B2 (en) * 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
US9006031B2 (en) 2011-06-23 2015-04-14 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package with standoff conductive layer over encapsulant bumps
KR20130007049A (ko) 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US8476770B2 (en) 2011-07-07 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for forming through vias
US9449941B2 (en) 2011-07-07 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting function chips to a package to form package-on-package
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
US8487421B2 (en) 2011-08-01 2013-07-16 Tessera, Inc. Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US20130037929A1 (en) 2011-08-09 2013-02-14 Kay S. Essig Stackable wafer level packages and related methods
US20130040423A1 (en) 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US8988895B2 (en) 2011-08-23 2015-03-24 Tessera, Inc. Interconnection elements with encased interconnects
US20130049218A1 (en) 2011-08-31 2013-02-28 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation
KR101800440B1 (ko) 2011-08-31 2017-11-23 삼성전자주식회사 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법
US8816404B2 (en) 2011-09-16 2014-08-26 Stats Chippac, Ltd. Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
US9177832B2 (en) 2011-09-16 2015-11-03 Stats Chippac, Ltd. Semiconductor device and method of forming a reconfigured stackable wafer level package with vertical interconnect
KR101900423B1 (ko) 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20130087915A1 (en) 2011-10-10 2013-04-11 Conexant Systems, Inc. Copper Stud Bump Wafer Level Package
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US9105552B2 (en) 2011-10-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
KR101297015B1 (ko) 2011-11-03 2013-08-14 주식회사 네패스 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지
US9196588B2 (en) 2011-11-04 2015-11-24 Invensas Corporation EMI shield
US8916781B2 (en) 2011-11-15 2014-12-23 Invensas Corporation Cavities containing multi-wiring structures and devices
US8552556B1 (en) 2011-11-22 2013-10-08 Amkor Technology, Inc. Wafer level fan out package
US8912651B2 (en) 2011-11-30 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure including stud bulbs and method
TWI464031B (zh) 2011-12-14 2014-12-11 Univ Yuan Ze 抑制柯肯達爾孔洞形成於銲料與銅銲墊之間的方法
KR101924388B1 (ko) 2011-12-30 2018-12-04 삼성전자주식회사 재배선 구조를 갖는 반도체 패키지
US8680684B2 (en) 2012-01-09 2014-03-25 Invensas Corporation Stackable microelectronic package structures
US9258922B2 (en) 2012-01-18 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. PoP structures including through-assembly via modules
US8686570B2 (en) 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
KR20130090143A (ko) 2012-02-03 2013-08-13 삼성전자주식회사 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법
US8742576B2 (en) 2012-02-15 2014-06-03 Oracle International Corporation Maintaining alignment in a multi-chip module using a compressible structure
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
DE102012203293B4 (de) 2012-03-02 2021-12-02 Robert Bosch Gmbh Halbleitermodul mit integriertem Wellenleiter für Radarsignale
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9082763B2 (en) 2012-03-15 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Joint structure for substrates and methods of forming
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
KR20130111780A (ko) 2012-04-02 2013-10-11 삼성전자주식회사 Emi 차폐부를 갖는 반도체 장치
US9405064B2 (en) 2012-04-04 2016-08-02 Texas Instruments Incorporated Microstrip line of different widths, ground planes of different distances
US8922005B2 (en) 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8978247B2 (en) 2012-05-22 2015-03-17 Invensas Corporation TSV fabrication using a removable handling structure
US9171790B2 (en) 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8948712B2 (en) 2012-05-31 2015-02-03 Skyworks Solutions, Inc. Via density and placement in radio frequency shielding applications
US20130323409A1 (en) 2012-05-31 2013-12-05 Skyworks Solutions, Inc. Systems and methods for controlling electromagnetic interference for integrated circuit modules
US8981559B2 (en) 2012-06-25 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8742597B2 (en) 2012-06-29 2014-06-03 Intel Corporation Package substrates with multiple dice
US8653626B2 (en) 2012-07-18 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures including a capacitor and methods of forming the same
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US10115671B2 (en) 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US8642393B1 (en) 2012-08-08 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of forming same
US8828860B2 (en) 2012-08-30 2014-09-09 International Business Machines Corporation Double solder bumps on substrates for low temperature flip chip bonding
US9443797B2 (en) 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US8963339B2 (en) 2012-10-08 2015-02-24 Qualcomm Incorporated Stacked multi-chip integrated circuit package
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
KR101419597B1 (ko) 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9418971B2 (en) 2012-11-08 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure including a thermal isolation material and method of forming the same
US9412661B2 (en) 2012-11-21 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming package-on-package structure
US9401338B2 (en) 2012-11-29 2016-07-26 Freescale Semiconductor, Inc. Electronic devices with embedded die interconnect structures, and methods of manufacture thereof
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US20140175657A1 (en) 2012-12-21 2014-06-26 Mihir A. Oka Methods to improve laser mark contrast on die backside film in embedded die packages
US8729714B1 (en) 2012-12-31 2014-05-20 Intel Mobile Communications GmbH Flip-chip wafer level package and methods thereof
US9378982B2 (en) 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US8940630B2 (en) 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8907500B2 (en) 2013-02-04 2014-12-09 Invensas Corporation Multi-die wirebond packages with elongated windows
US20140225248A1 (en) 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
US9209081B2 (en) 2013-02-21 2015-12-08 Freescale Semiconductor, Inc. Semiconductor grid array package
US20140239479A1 (en) 2013-02-26 2014-08-28 Paul R Start Microelectronic package including an encapsulated heat spreader
US20140239490A1 (en) 2013-02-26 2014-08-28 Unimicron Technology Corporation Packaging substrate and fabrication method thereof
US9461025B2 (en) 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9788466B2 (en) 2013-04-16 2017-10-10 Skyworks Solutions, Inc. Apparatus and methods related to ground paths implemented with surface mount devices
KR20140126598A (ko) 2013-04-23 2014-10-31 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN104603945B (zh) 2013-06-28 2018-04-24 英特尔Ip公司 专用集成电路(asic)上的微机电系统(mems)
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
KR102161173B1 (ko) 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9012263B1 (en) 2013-10-31 2015-04-21 Freescale Semiconductor, Inc. Method for treating a bond pad of a package substrate
US9379078B2 (en) 2013-11-07 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D die stacking structure with fine pitches
KR101631934B1 (ko) 2013-11-13 2016-06-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9653442B2 (en) 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
KR20150091932A (ko) 2014-02-04 2015-08-12 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9224709B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
US9362161B2 (en) 2014-03-20 2016-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming 3D dual side die embedded build-up semiconductor package
US9318452B2 (en) 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9437459B2 (en) 2014-05-01 2016-09-06 Freescale Semiconductor, Inc. Aluminum clad copper structure of an electronic component package and a method of making an electronic component package with an aluminum clad copper structure
US20150340305A1 (en) 2014-05-20 2015-11-26 Freescale Semiconductor, Inc. Stacked die package with redistribution layer
US10325876B2 (en) 2014-06-25 2019-06-18 Nxp Usa, Inc. Surface finish for wirebonding
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
KR101640341B1 (ko) 2015-02-04 2016-07-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9653428B1 (en) 2015-04-14 2017-05-16 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204399A (ja) * 1992-10-19 1994-07-22 Internatl Business Mach Corp <Ibm> 3次元電子デバイス・パッケージ構造及びその製造方法
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP2002050871A (ja) * 2000-08-02 2002-02-15 Casio Comput Co Ltd ビルドアップ回路基板およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019111874A1 (ja) * 2017-12-05 2019-06-13 株式会社村田製作所 モジュール
WO2019111873A1 (ja) * 2017-12-05 2019-06-13 株式会社村田製作所 モジュール
US11264366B2 (en) 2017-12-05 2022-03-01 Murata Manufacturing Co., Ltd. Module
US11322472B2 (en) 2017-12-05 2022-05-03 Murata Manufacturing Co., Ltd. Module

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