KR101472901B1 - 재배선 기판을 구비하는 웨이퍼 레벨 칩 스케일 패키지 및그 제조방법 - Google Patents

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Abstract

패드 피치가 개선된, 재배선용 기판을 구비한 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 개시한다. 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩 및 재배선 기판을 포함한다. 상기 반도체 칩은 일면에 제1피치를 가지고 배열된 다수의 패드를 구비한다. 상기 재배선 기판은 일면에 상기 제1피치보다 큰 제2피치를 가지고 배열되는 다수의 연결 배선을 구비한다. 상기 재배선 기판은 상기 다수의 연결 배선에 상기 다수의 패드들을 전기적으로 연결시켜 패드 피치를 상기 제1피치에서 상기 제2피치로 확장시켜 준다.

Description

재배선 기판을 구비하는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{Wafer level chip scale package including redistribution substrate and method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 반도체 칩의 패드 피치가 개선된, 재배선 기판을 구비하는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다.
전자기기의 소형화, 경량화, 다기능화에 따라 고 집적도의 반도체 패키지가 요구되었다. 이러한 패키지로 완성된 패키지의 크기가 장착된 칩의 크기에 가까운 칩 스케일 패키지가 있다. 칩 스케일 패키지는 베어 칩의 특성을 그대로 패키지상태에서 유지하면서 취급이 용이하고 크기가 크게 축소되어진다. 칩 스케일 패키지는 크기면에서 이점이 있는 반면에 통상적인 패키지에 비하여 신뢰성 확보가 어렵고 제조비용이 상승하게 된다. 이에 따라, 웨이퍼를 개별칩으로 절단하기 전에 집적회로 패키지를 형성하는 웨이퍼 레벨 칩 스케일 패지키가 대두되었다.
상기 웨이퍼 레벨 칩 스케일 패키지는 웨이퍼 상태에서 패키지를 하고 개별 칩화하므로 제조공정이 간단할 뿐만 아니라 패키지의 크기 축소가 가능하지만, 패키지의 크기 축소에 따라 패드간 피치가 감소하게 되어 콘택 불량 등이 발생되어 소자의 신뢰성 저하를 초래하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 칩 패드간 피치가 개선된, 재배선 기판을 구비한 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 웨이퍼 레벨 칩 스케일 패키지를 제공한다. 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩 및 재배선 기판을 포함한다. 상기 반도체 칩은 일면에 제1피치를 가지고 배열된 다수의 패드를 구비한다. 상기 재배선 기판은 일면에 상기 제1피치보다 큰 제2피치를 가지고 배열되는 다수의 연결 배선을 구비한다. 상기 재배선 기판은 상기 다수의 연결 배선에 상기 다수의 패드들을 전기적으로 연결시켜 패드 피치를 상기 제1피치에서 상기 제2피치로 확장시켜 준다.
상기 재배선 기판은 상기 반도체 칩의 주변에 상기 제2피치를 가지고 배열된 다수의 관통홀을 구비하는 기판 부재를 더 포함한다. 상기 연결 배선들이 상기 관통홀들에 매립되고 상기 패드들까지 연장되어 상기 기판 부재의 일면상에 배열되고, 상기 관통홀들에 매립된 상기 연결 배선들의 부분들은 상기 기판 부재의 타면에서 노출된다. 상기 기판 부재는 세라믹 물질 또는 유기물질을 포함하는 절연 기판을 포함할 수 있다. 상기 연결 배선들은 상기 관통홀들에 매립되고 상기 패드들 까지 연장되어 상기 기판 부재의 상기 일면상에 형성되는 제1도전성 패턴; 및 상기 제1도전성 패턴상에 형성되는 제2도전성 패턴을 포함할 수 있다.
상기 반도체 칩의 상기 일면은 상기 재배선 기판의 상기 일면과 대향하도록 배열되고, 상기 패드들상에 배열된 스터드 범프들과 상기 연결 배선들이 플립 칩 본딩될 수 있다. 또는 상기 반도체 칩의 상기 패드들과 상기 재배선 기판의 상기 연결 배선들은 와이어들을 통해 전기적으로 연결될 수 있다. 언더필 물질이 상기 스터드 범프들과 상기 연결 배선들의 접합부를 둘러싸도록 상기 반도체 칩과 상기 재배선 기판사이에 매립될 수 있다. 밀봉 부재가 상기 반도체 칩과 상기 연결 배선들을 덮도록 상기 재배선 기판상에 형성될 수 있다.
또한, 본 발명은 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 제공한다. 먼저, 일면들상에 제1피치를 갖는 다수의 패드들이 배열된 반도체 칩들을 마련하고, 일면상에 상기 제1피치보다 큰 제2피치를 갖는 다수의 연결 배선들이 배열된 마더 재배선 기판을 마련한다. 상기 반도체 칩들의 상기 패드들과 상기 마더 재배선 기판의 상기 연결 배선들을 전기적으로 연결시켜 준다. 상기 반도체 칩들과 상기 연결 배선들을 덮도록 상기 마더 재배선 기판상에 마더 밀봉 부재를 형성한다. 상기 마더 재배선 기판 및 상기 마더 밀봉 부재를 절단하여 개별 패키지들로 만들어 준다.
본 발명의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 따르면, 일정 피치의 패드들을 구비하는 반도체 칩을 상기 패드 피치보다 큰 재배선 기판상에 장착 하고, 상기 반도체 칩의 상기 패드들을 상기 패드들의 상기 피치보다 큰 피치를 갖는 상기 재배선 기판 부재의 연결 배선들과 전기적으로 연결시켜 줌으로써, 패드 피치를 개선할 수 있다. 또한, 반도체 칩들을 재배선 기판 부재상에 장착하고 몰딩공정을 수행한 다음 절단공정을 수행하므로, 공정이 간단하고 통상적인 와이어 본딩 패키지 또는 플립 칩 본딩 패키지에 사용되는 반도체 칩을 변경함없이 그대로 사용할 수 있으므로, 다이 설계의 다양성을 도모할 수 있다. 게다가, 개선된 피치를 갖는 패키지를 작은 사이즈를 요구하는 모바일 제품등에 유용하게 사용할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도를 도시한 것이다. 도 1b는 도 1의 웨이퍼 레벨 칩 스케일 패키지의 평면도이다. 도 1a는 도 1b의 A-A 선에 따른 단면도이다. 도 1a 및 도 1b를 참조하면, 웨이퍼 레벨 칩 스케일 패키지(100a)는 제1피치(P11)를 갖는 다수의 패드(120)를 구비하는 반도체 칩(101) 및 제2피치(P12)를 갖는 다수의 연결 배선(230)을 구비하는 재배선 기판(200)를 구비한다. 상기 재배선 기판(200)의 상기 연결 배선들(230)의 상기 제2피치(P12)는 상기 반도체 칩(101)의 상기 패드들(120)의 상기 제1피치(P11)보다 크다.
상기 반도체 칩(101)은 일면에 집적회로 소자들(미도시)이 형성된 반도체 기판(110) 및 상기 다수의 패드들(120)을 구비한다. 상기 패드들(120)은 상기 반도체 기판(110)의 상기 일면상에 상기 제1피치(P11)를 갖고 배열된다. 절연막(130)이 상기 기판(110) 및 상기 패드들(120)상에 형성되고, 상기 절연막(130)은 상기 패드들(120)의 일부분들을 노출시키는 다수의 개구부들(135)을 구비한다. 상기 반도체 칩(101)은 상기 개구부들(135)에 의해 노출되는 상기 패드들(120)상에 배열되고, 상기 재배선 기판(200)의 상기 연결 배선들(230)과 상기 패드들(120)을 전기적으로 연결시켜 주는 다수의 스터드 범프들(140)을 더 포함한다.
상기 재배선 기판(200)은 상기 제2피치(P12)를 가지고 배열되는 다수의 관통홀(220)을 구비하는 기판 부재(210)와 상기 관통홀들(220)에 매립된 상기 다수의 연결 배선(230)을 포함한다. 상기 연결 배선들(230)은 상기 제2피치(P12)를 가지고 상기 관통홀들(220)에 배열되되, 상기 반도체 칩(101)의 상기 패드들(120)과의 재배선 연결을 위해 상기 패드들(120)까지 연장되어 상기 기판 부재(210)의 상기 일면상에 형성된다. 상기 반도체 칩(101)의 상기 일면과 상기 재배선 기판(200)의 상기 일면이 서로 대향하도록 배열되어, 상기 반도체 칩(101)의 상기 스터드 범프들(140)과 상기 재배선 기판(200)의 상기 연결 배선들(230)이 전기적으로 콘택되어 진다.
상기 반도체 칩(101)의 상기 패드들(120)이 상기 제1피치(P11)로 배열되어 상기 제1피치(P11)보다 큰 상기 제2피치(P12)를 갖는 상기 재배선 기판(200)의 상기 연결 배선들(230)과 상기 전기적으로 콘택된다. 결과적으로, 외부와의 연결을 위한 상기 패키지(100a)의 패드 피치는 상기 반도체 칩(101)의 상기 제1피치(P11)보다 큰 상기 제2피치(P12)로 된다. 도 1b에서의 상기 연결 배선들(230)은 상기 기판(110)의 타면에서 상기 관통홀들(220)에 의해 노출되는 부분이고, 상기 패드들(120)은 상기 절연막(130)의 상기 개구부들(135)에 의해 노출된 부분이다.
상기 스터드 범프들(140)은 Au 또는 Cu 등과 같은 메탈 범프를 포함할 수 있다. 상기 기판 부재(210)는 유기물질 또는 세라믹 물질 등과 같은 절연성 기판을 포함할 수 있다. 상기 연결 배선들(230)은 상기 관통홀들(220)에 매립되고 상기 기판 부재(210)상에 형성되어 상기 패드들(120)까지 연장되는 제1도전성 패턴(231)과 상기 제1도전성 패턴(231)상에 배열된 제2도전성 패턴(235)을 포함할 수 있다. 상기 제1도전성 패턴(231)은 Cu 등과 같은 메탈 패턴을 포함하고, 상기 제2도전성 패턴(235)은 Au 등과 같은 메탈 패턴을 포함할 수 있다.
상기 패키지(100a)는 상기 재배선 기판(200)과 상기 반도체 칩(101)사이에 매립되어, 상기 스터드 범프들(140)과 상기 연결 배선들(230)의 접합부를 덮어주는 언더필 물질(240)을 더 포함할 수 있다. 상기 언더 필 물질(240)은 상기 스터드 범프들(140)과 상기 연결 배선들(230)의 접착력을 강화시켜 상기 스터드 범프들(140)과 상기 연결 배선들(230)간의 접착 불량을 방지하여 준다. 상기 패키지(100a)는 상기 반도체 칩(101), 상기 연결 배선들(230) 및 상기 언더필 물질(240)을 덮도록 상기 재배선 기판(200)상에 배열된 밀봉부재(250)를 더 포함할 수 있다. 상기 밀봉 부재(250)는 에폭시 몰딩 컴파운드를 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다. 도 2는 도 1b의 A-A 선에 대응하는 단면도이다. 도 2를 참조하면, 웨이퍼 레벨 칩 스케일 패키지(100b)는 제1피치(P11)를 갖는 다수의 패드(120)가 배열된 반도체 칩(101) 및 제2피치(P12)를 갖는 다수의 연결 배선(230)가 배열된 재배선 기판(200)를 구비한다. 상기 재배선 기판(200)의 상기 연결 배선들(230)의 상기 제2피치(P12)는 상기 반도체 칩(101)의 상기 패드들(120)의 상기 제1피치(P12)보다 크다.
상기 반도체 칩(101)은 상기 재배선 기판(200)의 일면상에 장착된다. 상기 반도체 칩(101)은 접착제(270)에 의해 상기 재배선 기판(200)의 상기 일면상에 부착될 수 있다. 상기 패드들(120)의 일부분들은 절연막(130)의 개구부들(135)에 의해 노출된다. 상기 재배선 기판(200)의 기판 부재(210)는 제2피치(P12)를 갖는 다수의 관통홀(220)을 구비한다. 상기 연결 배선들(230)은 상기 관통홀들(220)내에 매립되어 상기 기판 부재(210)상에 재배선된다. 상기 패드들(120)의 일부분들과 상기 연결 배선들(230)은 와이어들(280)에 의해 전기적으로 연결되어진다. 상기 패키지(100b)는 상기 반도체 칩(101), 상기 와이어들(280) 및 상기 연결 배선들(230)을 덮어주도록 상기 재배선 기판(200)상에 배열된 밀봉부재(250)를 더 포함할 수 있다.
상기 반도체 칩(101)의 상기 패드들(120)이 상기 제1피치(P11)로 배열되고, 상기 제2피치(P12)를 갖는 상기 재배선 기판(200)의 상기 연결 배선(230)과 상기 와이어들(280)를 통해 전기적으로 연결되므로, 상기 반도체 칩(101)의 크기 증가없이 외부와의 연결을 위한 상기 패키지(100b)의 패드 피치는 상기 반도체 칩(101)의 상기 제1피치(P11)보다 큰 상기 제2피치(P12)로 된다.
도 3a 내지 도 3f는 도 1a의 웨이퍼 레벨 칩 스케일 패키지(100a)의 제조방법을 설명하기 위한 단면도이다. 도 3a를 참조하면, 반도체 칩들(101)을 마련한다. 상기 반도체 칩(101)은 반도체 기판(110), 다수의 패드(120) 및 다수의 스터드 범프(140)를 구비한다. 상기 패드들(120)은 상기 반도체 기판(110)의 일면상에 제1피치(P11)를 가지고 배열된다. 절연막(130)이 상기 패드들(120)과 상기 반도체 기판(110)의 상기 일면상에 형성된다. 상기 절연막(130)은 상기 패드들(120)의 일부분들이 노출시켜 주는 개구부들(135)을 구비한다. 상기 개구부들(135)에 의해 노출된 상기 패드들(135)상에 상기 스터드 범프들(140)이 배열된다.
도 3b를 참조하면, 상기 반도체 칩들(101)이 장착될 마더 재배선 기판(200a)를 마련한다. 상기 마더 재배선 기판(200a)는 기판 부재(210)와 상기 기판 부재(210)에 배열된 다수의 관통홀(220)을 구비한다. 상기 관통홀들(220)은 상기 기판(210)중 상기 반도체 칩들(101)이 장착될 칩영역들 주변에 제2피치(P12)를 가지고 배열된다. 연결 배선들(230)이 상기 기판 부재(210)의 상기 관통홀들(220)에 매립되고 상기 칩영역까지 연장되도록 상기 기판 부재(210)상에 형성된다. 상기 연결 배선들(230)은 상기 관통홀들(220)상에 매립되어 상기 칩영역까지 확장된 제1도전 성 패턴(231)과 상기 제1도전성 패턴(231)상에 형성된 제2도전성 패턴(235)을 구비한다. 상기 연결 배선들(230)은 상기 제1피치(P11)보다 큰 제2피치(P12)를 가지고 배열된다.
도 3c를 참조하면, 상기 반도체 칩들(101)의 상기 일면들과 상기 마더 재배선 기판(200a)의 상기 일면이 서로 대향하도록 배치하여, 상기 반도체 칩들(101)의 상기 스터드 범프들(140)과 상기 마더 재배선 기판(200a)의 상기 연결 배선들(230)을 접촉시켜 준다. 이어서, 울트라소닉 플립 칩 본딩공정을 통해 상기 스터드 범프들(140)과 상기 연결 배선들(230)을 접합시켜 준다. 도 3d를 참조하면, 상기 반도체 칩들(101)의 상기 스터드 범프들(140)과 상기 마더 재배선 기판(200a)의 상기 연결 배선들(230)의 접착력을 강화시켜 주기 위하여, 상기 반도체 칩들(101)과 상기 마더 재배선 기판(200a)사이에 언더필 물질들(240)을 매립하여 상기 스터드 범프들(140)과 상기 연결 배선들(230)의 접합부들을 덮어준다.
도 3e 및 도 3f를 참조하면, 상기 반도체 칩들(101), 상기 언더필 물질들(240) 및 상기 연결 배선들(230)을 덮도록 상기 마더 재배선 기판(200a)의 상기 기판 부재(210)상에 에폭시 몰딩 공정을 통해 마더 밀봉 부재(250a)를 형성한다. 이어서, 상기 마더 밀봉 부재(250a)와 상기 마더 재배선 기판(200a)의 상기 기판 부재(210)를 블레이드(290)나 레이저 등을 이용하여 절단하여 도 1a와 같은 개별 패키지들(100a)로 만들어 준다.
도 4a 내지 도 4f는 도 2의 웨이퍼 레벨 칩 스케일 패키지(100b)의 제조방법을 설명하기 위한 단면도이다. 도 4a를 참조하면, 반도체 칩들(101)을 마련한다. 상기 반도체 칩(101)은 반도체 기판(110) 및 다수의 패드(120)를 구비한다. 상기 패드들(120)은 상기 반도체 기판(110)의 일면상에 제1피치(P11)를 가지고 배열된다. 절연막(130)이 상기 패드들(120)과 상기 반도체 기판(110)의 상기 일면상에 형성된다. 상기 절연막(130)은 상기 패드들(120)의 일부분들을 노출시켜 주는 개구부들(135)을 구비한다.
도 4b를 참조하면, 상기 반도체 칩들(101)이 장착될 마더 재배선 기판(200a)을 마련한다. 상기 마더 재배선 기판(200a)은 기판 부재(210)와 상기 기판 부재(210)에 제2피치(P12)를 가지고 배열된 다수의 관통홀(220)을 구비한다. 상기 관통홀들(220)은 상기 기판 부재(210)중 상기 반도체 칩들(101)이 장착될 칩영역 주변에 배열된다. 상기 기판 부재(210)의 상기 관통홀들(220)에 매립되고 상기 칩영역까지 연장되는 연결 배선들(230)이 상기 기판 부재(210)상에 형성된다. 상기 연결 배선들(230)은 상기 관통홀들(220)상에 매립되어 상기 칩영역까지 재배선되는 제1도전성 패턴(231)과 상기 제1도전성 패턴(231)상에 형성된 제2도전성 패턴(235)을 구비한다. 상기 연결 배선들(230)은 상기 제1피지(P11)보다 큰 제2피치(P12)를 가지고 배열된다.
도 4c를 참조하면, 상기 반도체 칩들(101)을 상기 마더 재배선 기판(200a)의 상기 칩영역상에 장착시켜 준다. 상기 반도체 칩들(101)은 접착제들(270)를 통해 상기 마더 재배선 기판(200a)상에 부착될 수 있다. 도 4d를 참조하면, 와이어 본딩 공정을 통해 상기 마더 재배선 기판(200a)의 상기 연결 배선들(230)과 상기 반도체 칩들(101)의 상기 노출된 패드들(120)을 와이어들(280)을 통해 전기적으로 연결시 켜 준다.
도 4e 및 도 4e를 참조하면, 상기 반도체 칩들(101), 상기 와이어들(280) 및 상기 연결 배선들(230)을 덮도록 상기 마더 재배선 기판(200a)의 상기 기판 부재(210)상에 에폭시 몰딩 공정을 통해 마더 밀봉 부재(250a)를 형성한다. 이어서, 상기 마더 밀봉 부재(250a)와 상기 마더 재배선 기판(200a)의 상기 기판 부재(210)를 블레이드(290)나 레이저 등을 이용하여 절단하여 개별 패키지들(100b)로 만들어 준다.
도 5는 본 발명의 다른 실시예에 따른 패키지의 단면도를 도시한 것이다. 도 5를 참조하면, 패키지(100c)는 외부 연결 기판(300), 재배선 기판(200) 및 상기 재배선 기판(200)상에 장착된 반도체 칩(101)을 포함한다. 상기 외부 연결 기판(300)은 외부 기판 부재(310) 및 다수의 제1외부 연결단자(340)와 다수의 제2외부 연결단자(350)를 포함한다. 상기 외부 기판 부재(310)는 일면상에 배열된 다수의 제1배선 패턴(320) 및 타면상에 배열된 다수의 제2배선 패턴(330)을 포함한다. 상기 외부 기판 부재(310)는 PCB 기판을 포함할 수 있다. 상기 외부 기판 부재(310)는 내부에 상기 제1배선 패턴들(320)과 상기 제2배선 패턴들(330)을 전기적으로 연결시켜 주기 위한 회로 패턴들(미도시)을 더 포함할 수 있다. 상기 제1 및 제2외부 연결단자들(340, 350)은 솔더 볼을 포함할 수 있다.
상기 재배선 기판(200)과 상기 반도체 칩(101)은 도 1a와 동일한 구조를 가질 수 있다. 상기 재배선 기판(200)과 상기 반도체 칩(101)사이에 상기 스터드 범프들(140)과 상기 연결 배선들(230)간의 접착력을 강화시켜 주기 위한 언더필 물 질(240)이 채워지고, 상기 재배선 기판(200)의 기판 부재(210)상에 연결 배선들(230), 상기 반도체 칩(101) 및 상기 언더필 물질(240)을 덮도록 밀봉 부재(250)가 형성된다. 상기 재배선 기판(200)의 타면에서 상기 연결 배선들(230)의 노출된 부분들은 상기 외부 연결 기판(300)의 상기 제1외부 연결단자들(340)과 전기적으로 연결되어진다.
도 6은 본 발명의 또 다른 실시예에 따른 패키지의 단면도를 도시한 것이다. 도 6을 참조하면, 패키지(100d)는 외부 연결 기판(300), 재배선 기판(200) 및 상기 재배선 기판(200)상에 장착된 반도체 칩(101)을 포함한다. 상기 반도체 칩(101)이 상기 재배선 기판(200)상에 접착제(270)를 통해 부착되고, 상기 반도체 칩(101)의 패드들(120)이 상기 재배선 기판(200)의 연결 배선들(230)과 와이어들(280)을 통해 전기적으로 연결되며, 나머지 구조는 도 5의 상기 패키지(100c)와 동일하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 3a 내지 도 3f는 도 1a의 본 발명의 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 도 2의 본 발명의 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.

Claims (20)

  1. 일면에 제1피치를 가지고 배열된 다수의 패드를 구비하는 반도체 칩; 및
    일면에 상기 제1피치보다 큰 제2피치를 가지고 배열되는 다수의 연결 배선을 구비하고, 상기 다수의 연결 배선에 상기 다수의 패드들을 전기적으로 연결시켜 패드 피치를 상기 제1피치에서 상기 제2피치로 확장시켜 주는 재배선 기판;을 포함하되,
    상기 다수의 연결 배선은 각각, 상기 재배선 기판을 관통하고 상기 패드들까지 연장되어 상기 재배선 기판의 상기 일면상에 형성되는 제1도전성 패턴과 상기 제1도전성 패턴의 상면을 덮으며 상기 제1 도전성 패턴 상에 배열되는 제2도전성 패턴으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 일면에 제1피치를 가지고 배열된 다수의 패드를 구비하는 반도체 칩; 및
    일면에 상기 제1피치보다 큰 제2피치를 가지고 배열되는 다수의 연결 배선을 구비하고, 상기 다수의 연결 배선에 상기 다수의 패드들을 전기적으로 연결시켜 패드 피치를 상기 제1피치에서 상기 제2피치로 확장시켜 주는 재배선 기판을 포함하되,
    상기 재배선 기판은,
    상기 반도체 칩의 주변에 상기 제2피치를 가지고 배열된 다수의 관통홀을 구비하는 기판 부재를 더 포함하고,
    상기 연결 배선들이 상기 관통홀들에 매립되고 상기 패드들까지 연장되어 상기 기판 부재의 일면상에 배열되고, 상기 관통홀들에 매립된 상기 연결 배선들의 부분들은 상기 기판 부재의 타면에서 노출되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제 2 항에 있어서, 상기 기판 부재는 세라믹 물질 또는 유기물질을 포함하는 절연 기판을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  4. 제 2 항에 있어서, 상기 연결 배선들은
    상기 관통홀들에 매립되고 상기 패드들까지 연장되어 상기 기판 부재의 상기 일면상에 형성되는 제1도전성 패턴; 및
    상기 제1도전성 패턴상에 형성되는 제2도전성 패턴을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  5. 제 4 항에 있어서, 상기 제1도전성 패턴은 Cu로 된 메탈 패턴을 포함하고, 상기 제2도전성 패턴은 Au 로 된 메탈 패턴을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  6. 제 2 항에 있어서, 상기 반도체 칩과 상기 연결 배선들을 덮도록 상기 재배선 기판상에 형성된 밀봉 부재를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  7. 제 2 항에 있어서, 상기 각 반도체 칩은
    반도체 기판;
    상기 반도체 기판상에 배열되어, 상기 다수의 패드의 일부분들을 노출시키는 다수의 개구부를 구비하는 절연막; 및
    상기 각 반도체 칩은 상기 다수의 패드의 상기 노출된 일부분들에 배열되는 다수의 스터드 범프를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  8. 제 7 항에 있어서, 상기 반도체 칩의 상기 일면은 상기 재배선 기판의 상기 일면과 대향하도록 배열되어, 상기 스터드 범프들과 상기 연결 배선들이 플립 칩 본딩되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  9. 제 8 항에 있어서, 상기 스터드 범프들은 Au 또는 Cu 로 된 메탈 범프들을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  10. 제 8 항에 있어서, 상기 반도체 칩과 상기 재배선 기판사이에 매립되어 상기 스터드 범프들과 상기 연결 배선들의 접합부를 둘러싸는 언더필 물질을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  11. 제 2 항에 있어서, 상기 각 반도체 칩은
    반도체 기판; 및
    상기 반도체 기판상에 배열되어, 상기 다수의 패드의 일부분들을 노출시키는 다수의 개구부를 구비하는 절연막을 더 포함하며,
    상기 반도체 칩의 상기 패드들과 상기 재배선 기판의 상기 연결 배선들은 와이어들을 통해 전기적으로 연결되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  12. 제 2 항에 있어서, 일면상에 배열되고, 상기 기판 부재의 상기 타면에 노출된 상기 연결 배선들의 상기 부분들과 전기적으로 연결되는 다수의 배선 패턴들을 구비하는 외부 연결 기판을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  13. 제 12 항에 있어서, 상기 외부 기판 부재는 PCB 기판을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  14. 일면들상에 제1피치를 갖는 다수의 패드들이 배열된 반도체 칩들을 마련하고;
    일면상에 상기 제1피치보다 큰 제2피치를 갖는 다수의 연결 배선들이 배열된 마더 재배선 기판을 마련하며;
    상기 반도체 칩들의 상기 패드들과 상기 마더 재배선 기판의 상기 연결 배선들을 전기적으로 연결시켜 주고;
    상기 반도체 칩들과 상기 연결 배선들을 덮도록 상기 마더 재배선 기판상에 마더 밀봉 부재를 형성하며; 및
    상기 마더 재배선 기판 및 상기 마더 밀봉 부재를 절단하여 개별 패키지들로 만들어 주는 것을 포함하되,
    상기 재배선 기판은,
    상기 반도체 칩의 주변에 상기 제2피치를 가지고 배열된 다수의 관통홀을 구비하는 기판 부재를 더 포함하고,
    상기 연결 배선들이 상기 관통홀들에 매립되고 상기 패드들까지 연장되어 상기 기판 부재의 일면상에 배열되고, 상기 관통홀들에 매립된 상기 연결 배선들의 부분들은 상기 기판 부재의 타면에서 노출되는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  15. 제 14 항에 있어서, 상기 각 반도체 칩은 상기 다수의 패드상에 배치되는 다 수의 스터드 범프들을 더 포함하며,
    상기 다수의 패드들과 상기 연결 배선들을 전기적으로 연결시켜 주는 것은, 상기 반도체 칩들의 상기 일면들과 상기 마더 재배선 기판의 상기 일면을 대향시켜 상기 스터드 범프와 연결 배선들을 접합시켜 주는 것을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  16. 제 15 항에 있어서, 상기 스터드 범프들과 상기 연결 배선들을 접합시켜 주는 것을 울트라소닉을 이용한 플립칩 본딩공정을 통해 수행하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  17. 제14항에 있어서, 상기 다수의 패드들과 상기 연결 배선들을 전기적으로 연결시켜 주는 것은,
    상기 반도체 칩을 상기 마더 재배선 기판상에 장착하고; 및
    상기 반도체 칩의 상기 패드들과 상기 마더 재배선 기판의 상기 연결 배선들을 와이어 본딩공정을 통해 와이어들로 연결시켜 주는 것을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  18. 삭제
  19. 제 14 항에 있어서, 절단공정후 상기 기판 부재의 상기 타면에서 노출된 상기 연결 배선들의 상기 부분들을 외부 연결 기판의 일면상에 배열된 다수의 배선 패턴들과 전기적으로 연결시켜 주는 것을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  20. 제 19 항에 있어서, 상기 외부 연결 기판은 PCB 기판을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
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