JP6712050B2 - 樹脂基板及びその製造方法、並びに回路基板及びその製造方法 - Google Patents

樹脂基板及びその製造方法、並びに回路基板及びその製造方法 Download PDF

Info

Publication number
JP6712050B2
JP6712050B2 JP2016122946A JP2016122946A JP6712050B2 JP 6712050 B2 JP6712050 B2 JP 6712050B2 JP 2016122946 A JP2016122946 A JP 2016122946A JP 2016122946 A JP2016122946 A JP 2016122946A JP 6712050 B2 JP6712050 B2 JP 6712050B2
Authority
JP
Japan
Prior art keywords
electrode
resin
layer
resin substrate
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016122946A
Other languages
English (en)
Other versions
JP2017228619A (ja
Inventor
靖志 小林
靖志 小林
中田　義弘
義弘 中田
石月　義克
義克 石月
大二郎 石橋
大二郎 石橋
佐々木　伸也
伸也 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2016122946A priority Critical patent/JP6712050B2/ja
Priority to US15/620,091 priority patent/US10483195B2/en
Publication of JP2017228619A publication Critical patent/JP2017228619A/ja
Application granted granted Critical
Publication of JP6712050B2 publication Critical patent/JP6712050B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、樹脂基板及びその製造方法、並びに回路基板及びその製造方法に関するものである。
近年、電子機器に対する小型化、高性能化及び低価格化等の要求に伴い、プリント基板の微細化に向けて、集積回路を有する半導体チップとプリント基板とを微細配線で接続するFan-out ＷＬＰ構造等の開発が行われている。
特開２００４−１４６６０２号公報 特開２００５−１４２２６７号公報 特開２００１−１０２４７７号公報 特開２００７−８１４３３号公報 特開２００８−２７０３４６号公報 国際公開第２００９／０８８０００号
プリント基板上への微細配線形成において、低コストでの実現に向けて、支持基板上にて微細配線回路部のみを形成し、プリント基板上へ微細配線回路部を移し替える形成方法が検討されている。微細配線回路部の強度を向上する手法として、樹脂基板に貫通電極を形成する方法が開発されている。
貫通電極を内包する樹脂基板を用いて、樹脂基板上に、樹脂基板の表面から露出する貫通電極の電極面と接続される配線を有する微細配線層を設け、回路基板を形成する。ところがこの場合、貫通電極の電極面の端部では、エッジ効果により電界集中が生じる。この電界集中により、低耐圧である樹脂基板と微細配線層との材料界面が一致し、短絡が発生するという問題がある。この短絡により、回路基板の信頼性を著しく低下させる。
本発明は、上記の課題を解決すべくなされたものであり、貫通電極における電界集中を緩和し、短絡の発生を抑止する信頼性の高い樹脂基板を提供することを目的とする。
また、上記の樹脂基板を用いて、貫通電極における電界集中を緩和して樹脂基板と配線構造との界面における短絡の発生を抑止し、高歩留まり及び低コストで得ることができる信頼性の高い回路基板を提供することを目的とする。
樹脂基板の一態様は、樹脂層と、前記樹脂層に内包された貫通電極とを含み、前記貫通電極は、側面に張出部及び均一径領域を有し、前記張出部と前記均一径領域とが材料界面を持たずに一体形成され、前記張出部及び前記均一径領域が共に単層の前記樹脂層に囲まれており、前記樹脂層の表面又は裏面から露出する前記張出部の電極面と当該貫通電極の側面とが鈍角を成している。
回路基板の一態様は、上記の樹脂基板と、前記樹脂基板上に設けられた、配線層を有する配線構造とを含み、前記貫通電極の前記電極面と、前記配線構造の前記配線層とが接続されている。
樹脂基板の製造方法の一態様は、支持基板上に接着層を介して貫通電極を立てる工程と、前記貫通電極を封止樹脂で埋め込み、樹脂層を形成する工程と、前記樹脂層を前記接着層から剥離する工程とを含み、前記貫通電極は、側面に張出部及び均一径領域を有し、前記張出部と前記均一径領域とが材料界面を持たずに一体形成され、前記張出部及び前記均一径領域が共に単層の前記樹脂層に囲まれており、前記樹脂層の表面又は裏面から露出する前記張出部の電極面と当該貫通電極の側面とが鈍角を成す。
回路基板の製造方法の一態様は、上記の樹脂基板の製造方法の各工程と、前記貫通電極の前記電極面に配線層を接続して、前記樹脂基板上に配線構造を形成する工程と、前記樹脂層の前記接着層を剥離した面と反対側の面を研削し、前記貫通電極を表出させる工程とを含む。
上記の態様によれば、貫通電極における電界集中を緩和し、短絡の発生を抑止する信頼性の高い樹脂基板が実現する。
また、上記の樹脂基板を用いて、貫通電極における電界集中を緩和して樹脂基板と配線構造との界面における短絡の発生を抑止し、高歩留まり及び低コストで得ることができる信頼性の高い回路基板が実現する。
第１の実施形態による樹脂基板に内包される貫通電極を示す概略断面図である。 第１の実施形態による樹脂基板の製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態による樹脂基板を用いた回路基板の製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の本実施形態による回路基板を用いたFan-out ＷＬＰ構造の半導体装置の製造方法を工程順に示す概略断面図である。 第１の実施形態による樹脂基板の貫通電極における作用効果を説明するための概略断面図である。 第２の実施形態による樹脂基板に内包される貫通電極を示す概略断面図である。 第２の実施形態による樹脂基板の製造方法を工程順に示す概略断面図である。 図７に引き続き、第２の実施形態による樹脂基板を用いた回路基板の製造方法を工程順に示す概略断面図である。 図８に引き続き、第２の実施形態による回路基板を用いたFan-out ＷＬＰ構造の半導体装置の製造方法を工程順に示す概略断面図である。 第２の実施形態による樹脂基板の貫通電極における作用効果を説明するための概略断面図である。 第２の実施形態による樹脂基板の貫通電極の形成方法における作用効果を説明するための概略断面図である。
以下、樹脂基板の構成、樹脂基板を用いた回路基板の構成、回路基板を用いたFan-out ＷＬＰ構造の半導体装置の構成について、これらの製造方法と共に図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態による樹脂基板に内包される貫通電極を示す概略断面図である。図２は、第１の実施形態による樹脂基板の製造方法を工程順に示す概略断面図である。図３は、図２に引き続き、第１の実施形態による樹脂基板を用いた回路基板の製造方法を工程順に示す概略断面図である。図４は、図３に引き続き、第１の実施形態による回路基板を用いたFan-out ＷＬＰ構造の半導体装置の製造方法を工程順に示す概略断面図である。
（樹脂基板の製造方法）
先ず、貫通電極を内包する樹脂基板の製造方法について説明する。
図１に示すように、貫通電極１１を形成する。
貫通電極１１は、導体からなる柱状の電極であり、下方部分がパッド部１、上方部分が柱部２であって、パッド部１と柱部２とが材料界面を持たずに一体形成されている。柱部２は、最小径部分となる均一径領域とされており、均一径の側面１１ｄを有している。パッド部１は、側方に張り出した領域とされており、貫通電極１１の全体を通して最大径部分が存在する。パッド部１は、最大径部分において角部を持たない滑らかな側面１１ｃを有している。貫通電極１１は、下面を第１電極面１１ａ、上面を第２電極面１１ｂとして、第１電極面１１ａとパッド部１の側面１１ｃとの角θが鈍角を成している。
貫通電極１１の材質は、電気伝導性及び加工性の観点から、Ｃｕ，Ａｌ，Ｗ，Ａｕ等が好ましいが、電気伝導性を有するものであれば特に限定されることはない。本実施形態では、貫通電極１１となる金属ピンとして、径１００μｍ程度、長さ２５０μｍ程度のＣｕからなる円柱体を用意する。金属ピンの端が４０μｍ程度突出するよう治具に固定し、突出部を潰して塑性変形を起こした後、治具から取り外して円柱体の反対端をピン長さが２００μｍ程度となるように切断する。このようにして、最大径部をピン末端から１５μｍ程度の位置に有し、最大径部の円弧の高さは３０μｍ程度、最大径１１０μｍ程度とし、柱状径１００μｍ程度、高さ１７０μｍ程度を有するピン高さ２００μｍのＣｕ製の貫通電極１１を形成する。
貫通電極１１を所定の位置に穴の空いた治具上にばらまき、振動と治具下面側からの吸引とによって貫通電極１１を配列させる。このとき、貫通電極１１は治具穴に最大径部部分が引っ掛かるため、治具上面に貫通電極１１の最大径部に近い末端面が配列する。
続いて、図２（ａ）に示すように、貫通電極１１を立てる。
詳細には、例えばＳＵＳ製の支持基板１２の表面に、例えば熱可塑性接着剤（リバアルファ）の接着層１３を貼付し、接着層１３の対面を、貫通電極１１の最大径部に近い末端面である第１電極面１１ａに接触させてピン立てを行う。貫通電極１１の接着層１３への接着は、５００Ｐａ〜１００Ｐａ程度の真空雰囲気下で行う。当該接着は、真空雰囲気下ではなく、例えば常圧雰囲気下で行うことも可能である。
接着層１３は、支持基板１２の表面に貼付し、対面に貫通電極１１を接着することが可能な両面粘着性を有し、且つ封止樹脂にて貫通電極１１を埋め込んだ後に、少なくとも貫通電極１１の接地面側を剥がすことが可能であれば特に限定されない。接着剤として適宜選択することができる。このような接着剤としては、熱可塑性接着剤、ＵＶ剥離接着剤、溶剤溶解性接着剤、酸・アルカリ溶解性接着剤、及び物理剥離弱粘着性接着剤等が挙げられる。しかしながら、封止樹脂及び貫通電極１１にダメージを与えず、短時間で剥離を発生する観点から、熱可塑性接着剤、ＵＶ剥離接着剤、又は物理剥離弱粘着性接着剤であることが好ましい。なお、ＵＶ剥離接着材を用いる場合には、剥離工程においてＵＶ光を接着層１３に照射する必要があるため、封止樹脂又は支持基板１２としては、ＵＶ光を透過する材質のものを使用することが好ましい。封止樹脂側からのＵＶ光照射においては、貫通電極１１の接地部の接着面に対して陰になることから、より好ましくは支持基板１２をＵＶ光透過性のある材質にすることが良い。また、物理剥離弱粘着性接着剤は、その接着性の特性から通常の平坦面を有する貫通電極では密着性が弱く、封止樹脂流入時にピン飛びしてしまうために用いることが不可能である。本実施形態では、後述する貫通電極１１の吸盤効果により、所謂ピン飛びを生ぜしめることなく使用することが可能である。
続いて、図２（ｂ）に示すように、貫通電極１１を埋め込む樹脂層１４を形成する。
詳細には、治具を貫通電極１１から取り外し、例えば液状の封止樹脂を塗布し、金型にて加圧する。これにより、接着層１３上に、貫通電極１１を埋め込む樹脂層１４が形成される。
樹脂層１４は、接着層１３上に立てた貫通電極１１を埋め込み、硬化して基板形成できる封止樹脂からなり、硬化前は流動性を有する。封止樹脂としては、加熱・加圧により硬化可能であれば特に限定されることはなく、液状樹脂、顆粒性樹脂、タブレット型樹脂等から適宜選択することができる。また、封止樹脂中には、基板形成後の熱プロセスによる熱収縮、ＣＴＥ低減による反りの抑制のためにフィラーを含有しても良い。フィラーとしては、例えば、アルミナ、シリカ、水酸化アルミニウム、窒化アルミニウム等が挙げられる。
続いて、図２（ｃ）に示すように、樹脂層１４を接着層１３から剥離する。
詳細には、樹脂層１４が形成された支持基板１２を８０℃〜１７０℃程度の温度で加熱し、樹脂層１４を接着層１３から剥離する。樹脂層１４を１８０℃〜２５０℃程度のオーブン中で１時間程度焼成し、樹脂層１４を完全硬化する。以上により、樹脂層１４に貫通電極１１が内包されてなる、厚み６００μｍ程度の樹脂基板１０が形成される。樹脂基板１０の表面（図２（ｃ）では下面）には、貫通電極１１の第１電極面１１ａが露出している。以上説明した樹脂基板１０の成型において、液状の封止樹脂の流動抵抗によるピン飛びが生じることはない。
（回路基板の製造方法）
次いで、樹脂基板１０を備えた回路基板の製造方法について説明する。
図２（ｃ）に続いて、図３（ａ）に示すように、多層配線構造１７及び第１バンプ１８を形成する。
詳細には、先ず、樹脂層１４の貫通電極１１の第１電極面１１ａが表出する表面に、微細配線形成のための密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。φ１００μｍ程度のランドパターンを有するガラスマスクを用いてコンタクトアライナーで当該レジストを露光し、現像する。これにより、樹脂層１４の貫通電極１１の第１電極面１１ａ上に、φ１００μｍ程度のランドパターンの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、レジストマスクのランドパターンの開口内にメッキを施す。このとき、電気Ｃｕメッキは高さが５μｍ程度になるようにする。レジストマスクを例えばＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、第１電極面１１ａ上にφ１００μｍ程度のランドが形成される。
次に、例えば感光性ポリイミド樹脂材をスピンコートで塗布し、１５０℃程度のホットプレートで２分間程度の仮硬化を行う。その後、φ１００μｍ程度のランドに重なるように配置されたφ７０μｍのビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像する。これにより、感光性ポリイミド樹脂材には、ランドと連通するφ７０μｍ程度のビア溝が形成される。その後、感光性ポリイミド樹脂材を、窒素雰囲気のオーブンを用いて１８０℃〜２５０℃程度で１時間程度、本硬化させる。以上により、厚み１０μｍ程度の第１絶縁層が形成される。
次に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。φ７０μｍ程度のビア溝と重なるように配置されたφ１００μｍ程度のランドパターン及び５μｍ程度の幅の配線パターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ１００μｍ程度のランドパターンと５μｍ程度の配線パターンとの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、レジストマスクのランドパターン及び配線パターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さが５μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、ランド及び配線が形成される。
次に、例えば感光性ポリイミド樹脂材をスピンコートで塗布し、１５０℃程度のホットプレートで２分間程度の仮硬化を行う。その後、φ１００μｍ程度のランドに重なるよう配置されたφ７０μｍ程度のビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像する。これにより、感光性ポリイミド樹脂材には、ランドと連通するφ７０μｍ程度のビア溝が形成される。その後、感光性ポリイミド樹脂材を、窒素雰囲気のオーブンを用いて１８０℃〜２５０℃程度で１時間程度、本硬化させる。以上により、厚み１０μｍ程度の第２絶縁層が形成される。
次に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。φ７０μｍ程度のビア溝と重なるように配置されたφ１００μｍ程度のランドパターン及び５μｍ程度の幅の配線パターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ１００μｍ程度のランドパターンと５μｍ程度の配線パターンとの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、レジストマスクのランドパターン及び配線パターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さが５μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、ランド及び配線が形成される。
次に、例えば感光性ポリイミド樹脂材をスピンコートで塗布し、１５０℃程度のホットプレートで２分間程度の仮硬化を行う。その後、φ１００μｍ程度のランドに重なるよう配置されたφ７０μｍ程度のビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像する。これにより、感光性ポリイミド樹脂材には、ランドと連通するφ７０μｍ程度のビア溝が形成される。その後、感光性ポリイミド樹脂材を、窒素雰囲気のオーブンを用いて１８０℃〜２５０℃程度で１時間程度、本硬化させる。以上により、厚み１０μｍ程度の第３絶縁層が形成される。
以上により、第１絶縁層、第２絶縁層、及び第３絶縁層からなる絶縁層１５内に、ランド及び配線からなる配線層１６が埋め込まれてなる多層配線構造１７が形成される。
なお、上述した多層配線構造１７の製造工程は、本実施形態による一様態であり、必要に応じて他の形成方法であっても適宜選択することができる。また、配線を３層以上積層する際には、上記工程を繰り返すことによって形成することが可能である。
次に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。微細配線部の最上層に形成されたφ７０μｍ程度のビア溝と重なるように配置されたφ１００μｍ程度の第１バンプパターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ１００μｍ程度の第１バンプパターンの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキ、電気Ｎｉメッキ、及び電気ＳｎＡｇメッキにより、レジストマスクの第１バンプパターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さ３０μｍ程度、電気Ｎｉメッキは高さ１０μｍ程度、電気ＳｎＡｇメッキは高さ３０μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、Ｃｕ層１８ａ、Ｎｉ層１８ｂ、及びＳｎＡｇ層１８ｃが順次積層されてなり、配線層１６と電気的に接続された第１バンプ１８が形成される。
続いて、図３（ｂ）に示すように、樹脂層１４の裏面から貫通電極１１の第２電極面１１ｂを露出させる。
詳細には、多層配線構造１７の表面に例えばＢＧテープを貼付し、樹脂基板１０の樹脂層１４の裏面を例えばバックグラインドで研削し、第２電極面１１ｂを露出させる。
続いて、図３（ｃ）に示すように、第２バンプ１９を形成する。
詳細には、第２電極面１１ｂが露出する樹脂層１４の裏面に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。貫通電極１１と重なるように配置されたφ５００μｍ程度の第２バンプパターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ５００μｍ程度の第２バンプパターンの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、第２バンプパターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さが第２電極面１１ｂから１００μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、貫通電極１１と電気的に接続された第２バンプ１９が形成される。
以上により、樹脂基板１０を備えた回路基板２０が形成される。
（半導体装置の製造方法）
次いで、回路基板２０を備えた半導体装置の製造方法について説明する。
図３（ｃ）に続いて、図４（ａ）に示すように、回路基板２０をプリント基板２１上に搭載する。
詳細には、先ず、プリント基板２１上のバンプ２２上に、７００μｍ程度の径のハンダボール２３を配置する。フラックスを塗布し、第２バンプ１９がハンダボール２３に接触するようにマウントする。その後、２６０℃程度の温度でリフローし、フラックス洗浄を施す。
次に、プリント基板２１の表面と回路基板２０の裏面との間をアンダーフィル２４で埋め込む。アンダーフィルの注入には１１０℃程度の加温を行い、注入後１２０℃〜１７０℃程度で１時間程度の硬化処理を行う。アンダーフィル２４の硬化後において、多層配線構造１７に変形等の不良は見られない。
なお、図４（ａ）の形成工程は、回路基板２０をプリント基板２１に接合する一様態であり、必要に応じて他の形成工程であっても適宜選択することができる。また、プリント基板２１の代わりに所定の半導体チップを用い、半導体チップ上に回路基板２０を搭載することも可能である。
続いて、図４（ｂ）に示すように、回路基板２０上に半導体チップ２５を搭載する。
詳細には、先ず、回路基板２０上に半導体チップ２５を、第１バンプ１８と半導体チップ２５のバンプ２６とが当接するように配置する。その後、２６０℃程度の温度でリフローし、フラックス洗浄を施す。
次に、回路基板２０の表面と半導体チップ２５の裏面との間をアンダーフィル２７で埋め込む。アンダーフィルの注入には１１０℃程度の加温を行い、注入後１２０℃〜１７０℃程度で１時間程度の硬化処理を行う。
以上により、回路基板２０に半導体チップ２５が搭載された半導体装置３０が形成される。形成した半導体装置３０について信頼性評価を実施したところ、電気的接続不良及び漏電部は見られず、良好な半導体装置であることが確認された。
なお、図４（ｂ）の形成工程は、半導体チップ２５を回路基板２０に接合する一様態であり、必要に応じて他の形成工程であっても適宜選択することができる。また、半導体チップ２５の代わりに所定のプリント基板を用い、回路基板２０上にプリント基板を搭載することも可能である。
一般的に、貫通電極は、均一径の柱状構造に形成されることが多い。この場合、貫通電極間の電界はエッジ効果により貫通電極の末端のエッジ部分に集中する。即ち、樹脂基板の樹脂層上に多層配線構造を形成すると、樹脂基板の樹脂層と多層配線構造の絶縁層との材料界面に貫通電極間の電界集中が発生し、低耐圧である材料界面で短絡が生じてしまう。また、樹脂基板の表裏面のいずれか一方に貫通電極径が大きくなるテーパ形状とされた貫通電極においては、電極径が大きい側の電界集中が顕著となり、回路基板の信頼性が著しく劣化する。
本実施形態による樹脂基板１０では、図５に示すように、貫通電極１１において、樹脂層１４の表面から露出する第１電極面１１ａとパッド部１の側面１１ｃとの角θが鈍角を成している。この構成により、エッジ部分１１Ａの電界集中が緩和され、絶縁破壊が抑制されて短絡が防止される。
また、貫通電極１１には、最大径部分において角部を持たない滑らかな側面１１ｃを有するパッド部１が形成されており、最大径部分が樹脂層１４の表面及び裏面よりも内側に位置している。この構成により、貫通電極１１間に印加される電界が樹脂基板１０の内側へとシフトし、エッジ部分１１Ａの電界集中が更に緩和される。
また、貫通電極１１では、パッド部１が樹脂層１４の表面側及び裏面側のいずれか一方（図５では表面側）に偏在している。この構成により、貫通電極１１の電極面から最大径部分までの距離により電界集中のシフト効果が異なるところ、最大径部分が電極面（ここでは第１電極面１１ａ）により近い方が電界の集中を効果的にトラップすることが可能となる。
また、貫通電極１１では、パッド部１以外は最小径部分となる均一径領域の柱部２とされている。この構成により、最大径部分以外における箇所に余計な電界集中を抑止することができる。
以上説明したように、本実施形態によれば、貫通電極１１における電界集中を緩和し、短絡の発生を抑止する信頼性の高い樹脂基板１０が実現する。
また、上記の樹脂基板１０を用いて、貫通電極１１における電界集中を緩和して樹脂基板と多層配線構造１７との界面における短絡の発生を抑止し、高歩留まり及び低コストで得ることができる信頼性の高い回路基板２０が実現する。
また、上記の回路基板２０を用いて、多層配線構造１７の十分な機械的強度が得られ、プリント基板２１及びアンダーフィル２４，２７、半導体チップ２５とのＣＴＥのミスマッチによるストレスに対して優れた耐性を有する半導体装置３０が実現する。
（第２の実施形態）
図６は、第２の実施形態による樹脂基板に内包される貫通電極を示す概略断面図である。図７は、第２の実施形態による樹脂基板の製造方法を工程順に示す概略断面図である。図８は、図７に引き続き、第２の実施形態による樹脂基板を用いた回路基板の製造方法を工程順に示す概略断面図である。図９は、図８に引き続き、第２の実施形態による回路基板を用いたFan-out ＷＬＰ構造の半導体装置の製造方法を工程順に示す概略断面図である。
（樹脂基板の製造方法）
先ず、貫通電極を内包する樹脂基板の製造方法について説明する。
図６に示すように、貫通電極３１を形成する。
貫通電極３１は、導体からなる柱状の電極であり、下方部分がパッド部１、上方部分が柱部２であって、パッド部１と柱部２とが材料界面を持たずに一体形成されている。柱部２は、最小径部分となる均一径領域とされており、均一径の側面３１ｄを有している。パッド部１は、側方に張り出した領域とされており、貫通電極３１の全体を通して最大径部分が存在する。パッド部１は、最大径部分において角部を持たない滑らかな側面３１ｃを有している。貫通電極３１は、下面を第１電極面３１ａ、上面を第２電極面３１ｂとして、第１電極面３１ａとパッド部１の側面３１ｃとの角θが鈍角を成している。第１電極面３１ａは、貫通電極３１の中心に向かって緩やかに凹む形状とされており、第１電極面３１ａにおける径が柱部２の均一径よりも大きい。
貫通電極３１の材質は、電気伝導性及び加工性の観点から、Ｃｕ，Ａｌ，Ｗ，Ａｕ等が好ましいが、電気伝導性を有するものであれば特に限定されることはない。本実施形態では、貫通電極３１となる金属ピンとして、径１００μｍ程度、長さ２５０μｍ程度のＣｕからなる円柱体を用意する。金属ピンの端が４０μｍ程度突出するよう治具に固定し、突出部を曲率半径５００μｍの曲面を持つ圧子を用いて潰して塑性変形を起こした後、治具から取り外して円柱体の反対端をピン長さが２００μｍ程度となるように切断する。このようにして、最大径部をピン末端から１５μｍ程度の位置に有し、最大径部の円弧の高さは３０μｍ程度、最大径１１０μｍ程度とし、柱状径１００μｍ程度、高さ１７０μｍ程度を有するピン高さ２００μｍのＣｕ製の貫通電極３１を形成する。貫通電極３１の下面である第１電極面３１ａは、曲率半径５００μｍ程度の緩やかな凹状に形成する。
貫通電極３１を所定の位置に穴の空いた治具上にばらまき、振動と治具下面側からの吸引とによって貫通電極３１を配列させる。このとき、貫通電極３１は治具穴に最大径部部分が引っ掛かるため、治具上面に貫通電極３１の最大径部に近い末端面が配列する。
続いて、図７（ａ）に示すように、貫通電極３１を立てる。
詳細には、例えばＳＵＳ製の支持基板１２の表面に、例えば熱可塑性接着剤（リバアルファ）の接着層１３を貼付し、接着層１３の対面を、貫通電極３１の最大径部に近い末端面である第１電極面３１ａに接触させてピン立てを行う。貫通電極３１の接着層１３への接着は、５００Ｐａ〜１００Ｐａ程度の真空雰囲気下で行う。
接着層１３は、支持基板１２の表面に貼付し、対面に貫通電極３１を接着することが可能な両面粘着性を有し、且つ封止樹脂にて貫通電極３１を埋め込んだ後に、少なくとも貫通電極３１の接地面側を剥がすことが可能であれば特に限定されない。接着剤として適宜選択することができる。このような接着剤としては、熱可塑性接着剤、ＵＶ剥離接着剤、溶剤溶解性接着剤、酸・アルカリ溶解性接着剤、及び物理剥離弱粘着性接着剤等が挙げられる。しかしながら、封止樹脂及び貫通電極３１にダメージを与えず、短時間で剥離を発生する観点から、熱可塑性接着剤、ＵＶ剥離接着剤、又は物理剥離弱粘着性接着剤であることが好ましい。なお、ＵＶ剥離接着材を用いる場合には、剥離工程においてＵＶ光を接着層１３に照射する必要があるため、封止樹脂又は支持基板１２としては、ＵＶ光を透過する材質のものを使用することが好ましい。封止樹脂側からのＵＶ光照射においては、貫通電極３１の接地部の接着面に対して陰になることから、より好ましくは支持基板１２をＵＶ光透過性のある材質にすることが良い。また、物理剥離弱粘着性接着剤は、その接着性の特性から通常の平坦面を有する貫通電極では密着性が弱く、封止樹脂流入時にピン飛びしてしまうために用いることが不可能である。本実施形態では、後述する貫通電極３１の吸盤効果により、所謂ピン飛びを生ぜしめることなく使用することが可能である。
続いて、図７（ｂ）に示すように、貫通電極３１を埋め込む樹脂層１４を形成する。
詳細には、治具を貫通電極３１から取り外し、例えば液状の封止樹脂を塗布し、金型にて加圧する。これにより、接着層１３上に、貫通電極３１を埋め込む樹脂層１４が形成される。
樹脂層１４は、接着層１３上に立てた貫通電極３１を埋め込み、硬化して基板形成できる封止樹脂からなり、硬化前は流動性を有する。封止樹脂としては、加熱・加圧により硬化可能であれば特に限定されることはなく、液状樹脂、顆粒性樹脂、タブレット型樹脂等から適宜選択することができる。また、封止樹脂中には、基板形成後の熱プロセスによる熱収縮、ＣＴＥ低減による反りの抑制のためにフィラーを含有しても良い。フィラーとしては、例えば、アルミナ、シリカ、水酸化アルミニウム、窒化アルミニウム等が挙げられる。
続いて、図７（ｃ）に示すように、樹脂層１４を接着層１３から剥離する。
詳細には、樹脂層１４が形成された支持基板１２を８０℃〜１７０℃程度の温度で加熱し、樹脂層１４を接着層１３から剥離する。樹脂層１４を１８０℃〜２５０℃程度のオーブン中で１時間程度焼成し、樹脂層１４を完全硬化する。以上により、樹脂層１４に貫通電極３１が内包されてなる、厚み６００μｍ程度の樹脂基板４０が形成される。樹脂基板１０の表面（図７（ｃ）では下面）には、貫通電極３１の第１電極面３１ａが露出している。以上説明した樹脂基板４０の成型において、液状の封止樹脂の流動抵抗によるピン飛びが生じることはない。
（回路基板の製造方法）
次いで、樹脂基板４０を備えた回路基板の製造方法について説明する。
図７（ｃ）に続いて、図８（ａ）に示すように、多層配線構造１７及び第１バンプ１８を形成する。
詳細には、先ず、樹脂層１４の貫通電極３１の第１電極面３１ａが表出する表面に、微細配線形成のための密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。φ１００μｍ程度のランドパターンを有するガラスマスクを用いてコンタクトアライナーで当該レジストを露光し、現像する。これにより、樹脂層１４の貫通電極３１の第１電極面３１ａ上に、φ１００μｍ程度のランドパターンの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、レジストマスクのランドパターンの開口内にメッキを施す。このとき、電気Ｃｕメッキは高さが５μｍ程度になるようにする。レジストマスクを例えばＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、第１電極面３１ａ上にφ１００μｍ程度のランドが形成される。
次に、例えば感光性ポリイミド樹脂材をスピンコートで塗布し、１５０℃程度のホットプレートで２分間程度の仮硬化を行う。その後、φ１００μｍ程度のランドに重なるように配置されたφ７０μｍのビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像する。これにより、感光性ポリイミド樹脂材には、ランドと連通するφ７０μｍ程度のビア溝が形成される。その後、感光性ポリイミド樹脂材を、窒素雰囲気のオーブンを用いて１８０℃〜２５０℃程度で１時間程度、本硬化させる。以上により、厚み１０μｍ程度の第１絶縁層が形成される。
次に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。φ７０μｍ程度のビア溝と重なるように配置されたφ１００μｍ程度のランドパターン及び５μｍ程度の幅の配線パターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ１００μｍ程度のランドパターンと５μｍ程度の配線パターンとの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、レジストマスクのランドパターン及び配線パターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さが５μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、ランド及び配線が形成される。
次に、例えば感光性ポリイミド樹脂材をスピンコートで塗布し、１５０℃程度のホットプレートで２分間程度の仮硬化を行う。その後、φ１００μｍ程度のランドに重なるよう配置されたφ７０μｍ程度のビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像する。これにより、感光性ポリイミド樹脂材には、ランドと連通するφ７０μｍ程度のビア溝が形成される。その後、感光性ポリイミド樹脂材を、窒素雰囲気のオーブンを用いて１８０℃〜２５０℃程度で１時間程度、本硬化させる。以上により、厚み１０μｍ程度の第２絶縁層が形成される。
次に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。φ７０μｍ程度のビア溝と重なるように配置されたφ１００μｍ程度のランドパターン及び５μｍ程度の幅の配線パターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ１００μｍ程度のランドパターンと５μｍ程度の配線パターンとの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、レジストマスクのランドパターン及び配線パターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さが５μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、ランド及び配線が形成される。
次に、例えば感光性ポリイミド樹脂材をスピンコートで塗布し、１５０℃程度のホットプレートで２分間程度の仮硬化を行う。その後、φ１００μｍ程度のランドに重なるよう配置されたφ７０μｍ程度のビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像する。これにより、感光性ポリイミド樹脂材には、ランドと連通するφ７０μｍ程度のビア溝が形成される。その後、感光性ポリイミド樹脂材を、窒素雰囲気のオーブンを用いて１８０℃〜２５０℃程度で１時間程度、本硬化させる。以上により、厚み１０μｍ程度の第３絶縁層が形成される。
以上により、第１絶縁層、第２絶縁層、及び第３絶縁層からなる絶縁層１５内に、ランド及び配線からなる配線層１６が埋め込まれてなる多層配線構造１７が形成される。
なお、上述した多層配線構造１７の製造工程は、本実施形態による一様態であり、必要に応じて他の形成方法であっても適宜選択することができる。また、配線を３層以上積層する際には、上記工程を繰り返すことによって形成することが可能である。
次に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。微細配線部の最上層に形成されたφ７０μｍ程度のビア溝と重なるように配置されたφ１００μｍ程度の第１バンプパターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ１００μｍ程度の第１バンプパターンの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキ、電気Ｎｉメッキ、及び電気ＳｎＡｇメッキにより、レジストマスクの第１バンプパターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さ３０μｍ程度、電気Ｎｉメッキは高さ１０μｍ程度、電気ＳｎＡｇメッキは高さ３０μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、Ｃｕ層１８ａ、Ｎｉ層１８ｂ、及びＳｎＡｇ層１８ｃが順次積層されてなり、配線層１６と電気的に接続された第１バンプ１８が形成される。
続いて、図８（ｂ）に示すように、樹脂層１４の裏面から貫通電極３１の第２電極面３１ｂを露出させる。
詳細には、多層配線構造１７の表面に例えばＢＧテープを貼付し、樹脂基板１０の樹脂層１４の裏面を例えばバックグラインドで研削し、第２電極面３１ｂを露出させる。
続いて、図８（ｃ）に示すように、第２バンプ１９を形成する。
詳細には、第２電極面３１ｂが露出する樹脂層１４の裏面に、密着層として厚み０．１μｍ程度のＴｉと、シード層として厚み０．５μｍ程度のＣｕとをスパッタ法により順次形成する。
次に、例えばノボラック型の液状レジストをスピンコート法により塗布する。貫通電極３１と重なるように配置されたφ５００μｍ程度の第２バンプパターンを有するガラスマスクを用いて、コンタクトアライナーで当該レジストを露光し、現像する。これにより、所定の位置にφ５００μｍ程度の第２バンプパターンの開口を有するレジストマスクが形成される。
次に、電気Ｃｕメッキにより、第２バンプパターンの開口にメッキを施す。このとき、電気Ｃｕメッキは高さが第２電極面３１ｂから１００μｍ程度になるようにする。レジストマスクをＮ−メチル−２−ピロリジノンを用いて剥離する。次に、レジストマスクの被覆によってメッキされなかった部分のシード層Ｃｕを過硫酸アンモニウム溶液を用いて、Ｔｉをフッ化アンモニウム溶液を用いて順次エッチングする。以上により、貫通電極３１と電気的に接続された第２バンプ１９が形成される。
以上により、樹脂基板４０を備えた回路基板５０が形成される。
（半導体装置の製造方法）
次いで、回路基板５０を備えた半導体装置の製造方法について説明する。
図８（ｃ）に続いて、図９（ａ）に示すように、回路基板５０をプリント基板２１上に搭載する。
詳細には、先ず、プリント基板２１上のバンプ２２上に、７００μｍ程度の径のハンダボール２３を配置する。フラックスを塗布し、第２バンプ１９がハンダボール２３に接触するようにマウントする。その後、２６０℃程度の温度でリフローし、フラックス洗浄を施す。
次に、プリント基板２１の表面と回路基板５０の裏面との間をアンダーフィル２４で埋め込む。アンダーフィルの注入には１１０℃程度の加温を行い、注入後１２０℃〜１７０℃程度で１時間程度の硬化処理を行う。アンダーフィル２４の硬化後において、多層配線構造１７に変形等の不良は見られない。
なお、図９（ａ）の形成工程は、回路基板５０をプリント基板２１に接合する一様態であり、必要に応じて他の形成工程であっても適宜選択することができる。また、プリント基板２１の代わりに所定の半導体チップを用い、半導体チップ上に回路基板５０を搭載することも可能である。
続いて、図９（ｂ）に示すように、回路基板５０上に半導体チップ２５を搭載する。
詳細には、先ず、回路基板５０上に半導体チップ２５を、第１バンプ１８と半導体チップ２５のバンプ２６とが当接するように配置する。その後、２６０℃程度の温度でリフローし、フラックス洗浄を施す。
次に、回路基板５０の表面と半導体チップ２５の裏面との間をアンダーフィル２７で埋め込む。アンダーフィルの注入には１１０℃程度の加温を行い、注入後１２０℃〜１７０℃程度で１時間程度の硬化処理を行う。
以上により、回路基板５０に半導体チップ２５が搭載された半導体装置６０が形成される。形成した半導体装置６０について信頼性評価を実施したところ、電気的接続不良及び漏電部は見られず、良好な半導体装置であることが確認された。
なお、図９（ｂ）の形成工程は、半導体チップ２５を回路基板５０に接合する一様態であり、必要に応じて他の形成工程であっても適宜選択することができる。また、半導体チップ２５の代わりに所定のプリント基板を用い、回路基板５０上にプリント基板を搭載することも可能である。
一般的に、貫通電極は、均一径の柱状構造に形成されることが多い。この場合、貫通電極間の電界はエッジ効果により貫通電極の末端のエッジ部分に集中する。即ち、樹脂基板の樹脂層上に多層配線構造を形成すると、樹脂基板の樹脂層と多層配線構造の絶縁層との材料界面に貫通電極間の電界集中が発生し、低耐圧である材料界面で短絡が生じてしまう。また、樹脂基板の表裏面のいずれか一方に貫通電極径が大きくなるテーパ形状とされた貫通電極においては、電極径が大きい側の電界集中が顕著となり、回路基板の信頼性が著しく劣化する。
本実施形態による樹脂基板１０では、図１０に示すように、貫通電極３１において、樹脂層１４の表面から露出する第１電極面３１ａとパッド部１の側面３１ｃとの角θが鈍角を成している。この構成により、エッジ部分３１Ａの電界集中が緩和され、絶縁破壊が抑制されて短絡が防止される。
また、貫通電極３１には、最大径部分において角部を持たない滑らかな側面３１ｃを有するパッド部１が形成されており、最大径部分が樹脂層１４の表面及び裏面よりも内側に位置している。この構成により、貫通電極３１間に印加される電界が樹脂基板１０の内側へとシフトし、エッジ部分３１Ａの電界集中が更に緩和される。
また、貫通電極３１では、パッド部１が樹脂層１４の表面側及び裏面側のいずれか一方（図１０では表面側）に偏在している。この構成により、貫通電極３１の電極面から最大径部分までの距離により電界集中のシフト効果が異なるところ、最大径部分が電極面（ここでは第１電極面３１ａ）により近い方が電界の集中を効果的にトラップすることが可能となる。
また、貫通電極３１では、パッド部１以外は最小径部分となる均一径領域の柱部２とされている。この構成により、最大径部分以外における箇所に余計な電界集中を抑止することができる。
また、貫通電極３１では、第１電極面３１ａが、貫通電極３１の中心に向かって緩やかに凹む形状とされており、第１電極面３１ａにおける径が柱部２の均一径よりも大きい。この構成により、本実施形態による樹脂基板１０を形成する際の図７（ａ）の工程において、以下の諸効果を奏する。
当該構成により、接着層１３上に立てた貫通電極３１を封止樹脂にて埋め込む際に、封止樹脂の流動抵抗によって貫通電極３１が接着層１３から剥離することなく密着性を保持し、高歩留まりに貫通電極３１を形成することが可能となる。
第１の効果を図１１（ａ）に示す。凹状に緩やかに湾曲した第１電極面３１ａによって、接触した接着層１３が矢印Ａ１で示す貫通電極３１の軸方向に引っ張られる。接着層１３の持つ矢印Ａ２で示す弾性力によって、貫通電極３１の接着層１３との密着力が強化される。
第２の効果を図１１（ｂ）に示す。凹状に緩やかに湾曲した第１電極面３１ａの吸盤効果（矢印Ｂで示す）により、貫通電極３１の接着層１３との密着力が強化される。この吸盤効果をより強力に得るためには、接着層１３への貫通電極３１の貼付を、例えば１０００Ｐａ以下の真空雰囲気にて行うことが好ましい。１０００Ｐａを超える圧力雰囲気の貼付においては、接着層１３と貫通電極３１との界面と、通電極３１の外周との圧力差が小さく、十分な吸盤効果を得られないことがある。
第３の効果を図１１（ｃ）に示す。封止樹脂の埋め込み時における封止樹脂の流動抵抗により、接着層１３の接地面において、貫通電極３１は矢印Ｃ１で示す回転モーメントを受ける。第１電極面３１ａが緩やかに湾曲した凹状面であることで、この回転モーメントにより接着層１３と第１電極面３１ａとの界面が受ける力が、第１電極面３１ａの凹状湾曲に応じた法線方向及び接線方向（矢印Ｃ２で示す）に分散する。これにより、貫通電極３１の接着層１３との密着力が強化される。
以上説明したように、本実施形態によれば、貫通電極３１における電界集中を緩和し、短絡の発生を抑止する信頼性の高い樹脂基板４０が実現する。
また、上記の樹脂基板４０を用いて、貫通電極３１における電界集中を緩和して樹脂基板４０と多層配線構造１７との界面における短絡の発生を抑止し、高歩留まり及び低コストで得ることができる信頼性の高い回路基板５０が実現する。
また、上記の回路基板５０を用いて、多層配線構造１７の十分な機械的強度が得られ、プリント基板２１及びアンダーフィル２４，２７、半導体チップ２５とのＣＴＥのミスマッチによるストレスに対して優れた耐性を有する半導体装置６０が実現する。
本実施形態によれば、樹脂基板４０を形成する際に、貫通電極３１を接着層１３を介して支持基板１２上に強い密着力で確実に立てることができ、所謂ピン飛びを生ぜしめることなく、貫通電極３１を内包する樹脂基板４０を良好に作製することが可能となる。
第１及び第２の実施形態における貫通電極１１，３１は、Fan-out ＷＬＰ構造の半導体装置の樹脂基板以外にも、例えば層プリント基板、ＭＥＭＳ、チップパッケージ基板、シリコンインターポーザ等に適用することができる。
以下、樹脂基板及びその製造方法、並びに回路基板及びその製造方法の諸態様を付記としてまとめて記載する。
（付記１）樹脂層と、
前記樹脂層に内包された貫通電極と
を含み、
前記貫通電極は、前記樹脂層の表面又は裏面から露出する電極面と当該貫通電極の側面とが鈍角を成すことを特徴とする樹脂基板。
（付記２）前記貫通電極は、側面に張出部を有しており、
前記張出部は、最大径部分で角部を持たず、前記最大径部分が前記樹脂層の表面及び裏面よりも内側に位置することを特徴とする付記１に記載の樹脂基板。
（付記３）前記貫通電極は、前記最大径部分が前記樹脂層の表面側及び裏面側のいずれか一方に偏在していることを特徴とする付記２に記載の樹脂基板。
（付記４）前記貫通電極は、側面に均一径領域を有することを特徴とする付記１〜３のいずれか１項に記載の樹脂基板。
（付記５）前記貫通電極は、前記均一径領域が最小径部分であることを特徴とする付記４に記載の樹脂基板。
（付記６）前記貫通電極は、前記電極面の径が前記均一径領域の径よりも大きいことを特徴とする付記４又は５に記載の樹脂基板。
（付記７）前記貫通電極は、前記電極面が当該貫通電極の中心に向かって凹む形状とされていることを特徴とする付記１〜６のいずれか１項に記載の樹脂基板。
（付記８）付記１〜７のいずれか１項に記載の樹脂基板と、
前記樹脂基板上に設けられた、配線層を有する配線構造と
を含み、
前記貫通電極の前記電極面と、前記配線構造の前記配線層とが接続されていることを特徴とする回路基板。
（付記９）支持基板上に接着層を介して貫通電極を立てる工程と、
前記貫通電極を封止樹脂で埋め込み、樹脂層を形成する工程と、
前記樹脂層を前記接着層から剥離する工程と
を含み、
前記貫通電極は、前記樹脂層の前記接着層を剥離した面から露出する電極面と当該貫通電極の側面とが鈍角を成すことを特徴とする樹脂基板の製造方法。
（付記１０）前記貫通電極は、側面に張出部を有しており、
前記張出部は、最大径部分で角部を持たず、前記最大径部分が前記樹脂層の表面及び裏面よりも内側に位置することを特徴とする付記９に記載の樹脂基板の製造方法。
（付記１１）前記貫通電極は、前記最大径部分が前記樹脂層の表面側及び裏面側のいずれか一方に偏在していることを特徴とする付記１０に記載の樹脂基板の製造方法。
（付記１２）前記貫通電極は、側面に均一径領域を有することを特徴とする付記９〜１１のいずれか１項に記載の樹脂基板の製造方法。
（付記１３）前記貫通電極は、前記均一径領域が最小径部であることを特徴とする付記１２に記載の樹脂基板の製造方法。
（付記１４）前記貫通電極は、前記電極面の径が前記均一径領域の径よりも大きいことを特徴とする付記１２又は１３に記載の樹脂基板の製造方法。
（付記１５）前記貫通電極は、前記電極面が当該貫通電極の中心に向かって凹む形状とされていることを特徴とする付記９〜１４のいずれか１項に記載の樹脂基板の製造方法。
（付記１６）前記接着層上に前記貫通電極を立てる工程は、真空雰囲気内で行われることを特徴とする付記９〜１５のいずれか１項に記載の樹脂基板の製造方法。
（付記１７）付記９〜１６のいずれか１項に記載の樹脂基板の製造方法の各工程と、
前記貫通電極の前記電極面に配線層を接続して、前記樹脂基板上に配線構造を形成する工程と、
前記樹脂層の前記接着層を剥離した面と反対側の面を研削し、前記貫通電極を表出させる工程と
を含むことを特徴とする回路基板の製造方法。
１ パッド部
２ 柱部
１０ 樹脂基板
１１ 貫通電極
１１Ａ エッジ部分
１１ａ 第１電極面
１１ｂ 第２電極面
１１ｃ，１１ｄ 側面
１２ 支持基板
１３ 接着層
１４ 樹脂層
１５ 絶縁層
１６ 配線層
１７ 多層配線構造
１８ 第１バンプ
１８ａ Ｃｕ層
１８ｂ Ｎｉ層
１８ｃ ＳｎＡｇ層
１９ 第２バンプ
２０ 回路基板
２１ プリント基板
２２，２６ バンプ
２３ ハンダボール
２４，２７ アンダーフィル
２５ 半導体チップ
３０ 半導体装置

Claims (12)

  1. 樹脂層と、
    前記樹脂層に内包された貫通電極と
    を含み、
    前記貫通電極は、側面に張出部及び均一径領域を有し、前記張出部と前記均一径領域とが材料界面を持たずに一体形成され、前記張出部及び前記均一径領域が共に単層の前記樹脂層に囲まれており、前記樹脂層の表面又は裏面から露出する前記張出部の電極面と当該貫通電極の側面とが鈍角を成すことを特徴とする樹脂基板。
  2. 前記張出部は、最大径部分で角部を持たず、前記最大径部分が前記樹脂層の表面及び裏面よりも内側に位置することを特徴とする請求項１に記載の樹脂基板。
  3. 前記貫通電極は、前記最大径部分が前記樹脂層の表面側及び裏面側のいずれか一方に偏在していることを特徴とする請求項２に記載の樹脂基板。
  4. 前記貫通電極は、前記均一径領域が最小径部分であることを特徴とする請求項１〜３のいずれか１項に記載の樹脂基板。
  5. 前記貫通電極は、前記電極面の径が前記均一径領域の径よりも大きいことを特徴とする請求項１〜４のいずれか１項に記載の樹脂基板。
  6. 前記貫通電極は、前記電極面が当該貫通電極の中心に向かって凹む形状とされていることを特徴とする請求項１〜５のいずれか１項に記載の樹脂基板。
  7. 請求項１〜６のいずれか１項に記載の樹脂基板と、
    前記樹脂基板上に設けられた、配線層を有する配線構造と
    を含み、
    前記貫通電極の前記電極面と、前記配線構造の前記配線層とが接続されていることを特徴とする回路基板。
  8. 支持基板上に接着層を介して貫通電極を立てる工程と、
    前記貫通電極を封止樹脂で埋め込み、樹脂層を形成する工程と、
    前記樹脂層を前記接着層から剥離する工程と
    を含み、
    前記貫通電極は、側面に張出部及び均一径領域を有し、前記張出部と前記均一径領域とが材料界面を持たずに一体形成され、前記張出部及び前記均一径領域が共に単層の前記樹脂層に囲まれており、前記樹脂層の表面又は裏面から露出する前記張出部の電極面と当該貫通電極の側面とが鈍角を成すことを特徴とする樹脂基板の製造方法。
  9. 前記張出部は、最大径部分で角部を持たず、前記最大径部分が前記樹脂層の表面及び裏面よりも内側に位置することを特徴とする請求項８に記載の樹脂基板の製造方法。
  10. 前記貫通電極は、前記電極面が当該貫通電極の中心に向かって凹む形状とされていることを特徴とする請求項８又は９に記載の樹脂基板の製造方法。
  11. 前記接着層上に前記貫通電極を立てる工程は、真空雰囲気内で行われることを特徴とする請求項８〜１０のいずれか１項に記載の樹脂基板の製造方法。
  12. 請求項８〜１１のいずれか１項に記載の樹脂基板の製造方法の各工程と、
    前記貫通電極の前記電極面に配線層を接続して、前記樹脂基板上に配線構造を形成する工程と、
    前記樹脂層の前記接着層を剥離した面と反対側の面を研削し、前記貫通電極を表出させる工程と
    を含むことを特徴とする回路基板の製造方法。
JP2016122946A 2016-06-21 2016-06-21 樹脂基板及びその製造方法、並びに回路基板及びその製造方法 Active JP6712050B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016122946A JP6712050B2 (ja) 2016-06-21 2016-06-21 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
US15/620,091 US10483195B2 (en) 2016-06-21 2017-06-12 Resin board, method of manufacturing resin board, circuit board, and method of manufacturing circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016122946A JP6712050B2 (ja) 2016-06-21 2016-06-21 樹脂基板及びその製造方法、並びに回路基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017228619A JP2017228619A (ja) 2017-12-28
JP6712050B2 true JP6712050B2 (ja) 2020-06-17

Family

ID=60660353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016122946A Active JP6712050B2 (ja) 2016-06-21 2016-06-21 樹脂基板及びその製造方法、並びに回路基板及びその製造方法

Country Status (2)

Country Link
US (1) US10483195B2 (ja)
JP (1) JP6712050B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230039211A (ko) * 2021-09-14 2023-03-21 삼성전자주식회사 반도체 장치

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049084A (en) * 1989-12-05 1991-09-17 Rogers Corporation Electrical circuit board interconnect
US5810607A (en) * 1995-09-13 1998-09-22 International Business Machines Corporation Interconnector with contact pads having enhanced durability
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US6133072A (en) * 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
JP2000332150A (ja) * 1999-05-20 2000-11-30 Fujitsu Ltd 半導体装置の製造方法
US6830460B1 (en) * 1999-08-02 2004-12-14 Gryphics, Inc. Controlled compliance fine pitch interconnect
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP4136224B2 (ja) 1999-09-30 2008-08-20 富士通株式会社 回路搭載用支持板の製造方法
US6660946B2 (en) * 2000-04-10 2003-12-09 Ngk Spark Plug Co., Ltd. Pin standing resin-made substrate, method of making pin standing resin-made substrate, pin and method of making pin
JP3640911B2 (ja) * 2000-08-21 2005-04-20 松下電器産業株式会社 回路基板およびその製造方法
JP2002252436A (ja) * 2001-02-23 2002-09-06 Asahi Kasei Corp 両面積層板およびその製造方法
JP2002329810A (ja) * 2001-04-26 2002-11-15 Shinko Electric Ind Co Ltd 半導体パッケージ集合体およびその製造方法
MY140754A (en) 2001-12-25 2010-01-15 Hitachi Chemical Co Ltd Connection board, and multi-layer wiring board, substrate for semiconductor package and semiconductor package using connection board, and manufacturing method thereof
JP4449975B2 (ja) 2001-12-25 2010-04-14 日立化成工業株式会社 接続基板、および該接続基板を用いた多層配線板、ならびにこれらの製造方法
JP4023285B2 (ja) 2002-10-24 2007-12-19 ソニー株式会社 光・電気配線混載ハイブリッド回路基板及びその製造方法並びに光・電気配線混載ハイブリッド回路モジュール及びその製造方法
JP2005142267A (ja) 2003-11-05 2005-06-02 Hitachi Chem Co Ltd 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP4119866B2 (ja) * 2004-05-12 2008-07-16 富士通株式会社 半導体装置
US7649270B2 (en) * 2004-08-06 2010-01-19 A. L. M. T. Corp. Collective substrate, semiconductor element mount, semiconductor device, imaging device, light emitting diode component and light emitting diode
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
JP2007123595A (ja) * 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5032187B2 (ja) 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4213191B1 (ja) * 2007-09-06 2009-01-21 新光電気工業株式会社 配線基板の製造方法
WO2009088000A1 (ja) 2008-01-09 2009-07-16 Nec Corporation 配線基板、半導体装置及びそれらの製造方法
US8030780B2 (en) * 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
JP2012004156A (ja) * 2010-06-14 2012-01-05 Toshiba Corp 半導体装置およびその製造方法
US8372741B1 (en) * 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9502390B2 (en) * 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8878353B2 (en) * 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
JP6136413B2 (ja) * 2013-03-18 2017-05-31 富士通株式会社 部品内蔵基板の製造方法

Also Published As

Publication number Publication date
US20170365545A1 (en) 2017-12-21
US10483195B2 (en) 2019-11-19
JP2017228619A (ja) 2017-12-28

Similar Documents

Publication Publication Date Title
US10068873B2 (en) Method and apparatus for connecting packages onto printed circuit boards
US10026707B2 (en) Wafer level package and method
JP6816964B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2002261190A (ja) 半導体装置、その製造方法及び電子機器
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP2014154800A (ja) 配線基板及びその製造方法
US9334576B2 (en) Wiring substrate and method of manufacturing wiring substrate
JP2004193497A (ja) チップサイズパッケージおよびその製造方法
WO2020090601A1 (ja) 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
JP2015165533A (ja) 配線基板及びその製造方法と半導体装置
JP2011100793A5 (ja) 半導体パッケージ及びその製造方法
JP6712050B2 (ja) 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
JP7347440B2 (ja) 半導体パッケージ用配線基板の製造方法
KR20160001827A (ko) 인쇄회로기판 제조방법
EP1926144B1 (en) Semiconductor device and manufacturing method thereof
JP3116926B2 (ja) パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法
JP2008204968A (ja) 半導体パッケージ基板とその製造方法
JP2002231765A (ja) 半導体装置
JP2010278070A (ja) 半導体装置、並びに電子装置及びその製造方法
JP2002118210A (ja) 半導体装置用インタポーザ及びこれを用いた半導体装置
TW201901821A (zh) 半導體裝置及半導體裝置之製造方法
JP2012129363A (ja) 電子部品内蔵基板及びその製造方法
JP4938346B2 (ja) 半導体装置およびその製造方法
JP2008177404A (ja) 半導体装置、半導体モジュールおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200428

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200511

R150 Certificate of patent or registration of utility model

Ref document number: 6712050

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150