JP2011100793A5 - 半導体パッケージ及びその製造方法 - Google Patents
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Description
本発明は、半導体チップと、前記半導体チップと電気的に接続された配線構造体とを有する半導体パッケージ及びその製造方法に関する。
本発明は、上記の点に鑑みてなされたものであり、半導体チップと配線構造体との接続信頼性が高く、かつ、ボイドの発生を低減することが可能な半導体パッケージ及びその製造方法を提供することを課題とする。
本半導体パッケージの製造方法は、支持体上に、感光性材料から構成された半硬化状態の絶縁層を形成する第1工程と、フォトリソグラフィ法により、前記絶縁層に前記支持体を露出する開口部を形成する第2工程と、半導体チップの電極の位置が前記開口部と合うように前記半導体チップを前記絶縁層上に配置し、前記絶縁層を加熱して硬化させることにより、前記半導体チップを前記絶縁層表面に接着する第3工程と、前記絶縁層の前記半導体チップ側の面に、前記半導体チップを封止する封止樹脂を形成する第4工程と、前記支持体を除去する第5工程と、前記絶縁層の前記半導体チップ側の面とは反対側の面に、前記開口部内に露出する前記電極と電気的に接続する配線層を設け、前記絶縁層及び前記配線層を含む配線構造体を形成する第6工程と、を有することを要件とする。
本半導体パッケージは、能動面に電極が設けられた半導体チップ、及び該半導体チップ側面に設けられた封止樹脂を含む基体と、前記半導体チップの能動面側となる前記基体表面に設けられた、絶縁層及び該絶縁層上に設けられた配線層を含む配線構造体と、を有し、前記絶縁層が感光性材料からなり、前記配線層と前記電極とが直接接続されていることを要件とする。
本半導体パッケージは、能動面に電極が設けられた半導体チップ、及び該半導体チップ側面に設けられた封止樹脂を含む基体と、前記半導体チップの能動面側となる前記基体表面に設けられた、絶縁層及び該絶縁層上に設けられた配線層を含む配線構造体と、を有し、前記絶縁層が感光性材料からなり、前記配線層と前記電極とが直接接続されていることを要件とする。
開示の技術によれば、半導体チップと配線構造体との接続信頼性が高く、かつ、ボイドの発生を低減することが可能な半導体パッケージ及びその製造方法を提供することができる。
Claims (19)
- 支持体上に、感光性材料から構成された半硬化状態の絶縁層を形成する第1工程と、
フォトリソグラフィ法により、前記絶縁層に前記支持体を露出する開口部を形成する第2工程と、
半導体チップの電極の位置が前記開口部と合うように前記半導体チップを前記絶縁層上に配置し、前記絶縁層を加熱して硬化させることにより、前記半導体チップを前記絶縁層表面に接着する第3工程と、
前記絶縁層の前記半導体チップ側の面に、前記半導体チップを封止する封止樹脂を形成する第4工程と、
前記支持体を除去する第5工程と、
前記絶縁層の前記半導体チップ側の面とは反対側の面に、前記開口部内に露出する前記電極と電気的に接続する配線層を設け、前記絶縁層及び前記配線層を含む配線構造体を形成する第6工程と、を有する半導体パッケージの製造方法。 - 前記電極は突起電極であり、
前記第3工程において、前記突起電極が前記開口部内に挿入され、前記半導体チップの能動面が前記絶縁層表面に接着される請求項1記載の半導体パッケージの製造方法。 - 前記電極は突起電極であり、
前記第3工程において、前記突起電極の先端面が前記開口部周縁の前記絶縁層表面に接着され、
前記第4工程において、前記半導体チップの能動面と前記絶縁層との間に封止樹脂が形成される請求項1記載の半導体パッケージの製造方法。 - 前記第6工程において、前記絶縁層及び前記配線層上に他の絶縁層及び配線層を積層する工程を有し、
前記他の絶縁層は、熱硬化性樹脂からなる請求項1乃至3の何れか一項記載の半導体パッケージの製造方法。 - 前記第1工程では、フィルム状の前記感光性材料を真空雰囲気中でラミネートして前記絶縁層を形成する請求項1乃至4の何れか一項記載の半導体パッケージの製造方法。
- 前記第1工程では、ペースト状又は液状の前記感光性材料を塗布して前記絶縁層を形成する請求項1乃至4の何れか一項記載の半導体パッケージの製造方法。
- 前記感光性材料は、アクリル、エポキシ、ポリイミドの何れかを主成分とする請求項1乃至6の何れか一項記載の半導体パッケージの製造方法。
- 前記第6工程において、前記配線層は、無電解めっき法、スパッタ法、蒸着法、及び電解めっき法のうちの少なくとも1つを含む方法により形成する請求項1乃至7の何れか一項記載の半導体パッケージの製造方法。
- 前記配線層の一部を露出する開口部を有するソルダーレジスト層を形成する第7工程を更に有する請求項1乃至8の何れか一項記載の半導体パッケージの製造方法。
- 前記ソルダーレジスト層の前記開口部から露出する前記配線層上に外部接続端子を形成する第8工程を更に有する請求項9記載の半導体パッケージの製造方法。
- 前記外部接続端子は、平面視において前記半導体チップよりも外側の領域に形成する請求項10記載の半導体パッケージの製造方法。
- 隣接する前記外部接続端子のピッチは、隣接する前記電極のピッチよりも広い請求項11記載の半導体パッケージの製造方法。
- 前記封止樹脂を研磨して前記半導体チップの裏面を露出する第9工程を更に有する請求項1乃至12の何れか一項記載の半導体パッケージの製造方法。
- 能動面に電極が設けられた半導体チップ、及び該半導体チップ側面に設けられた封止樹脂を含む基体と、
前記半導体チップの能動面側となる前記基体表面に設けられた、絶縁層及び該絶縁層上に設けられた配線層を含む配線構造体と、を有し、
前記絶縁層が感光性材料からなり、
前記配線層と前記電極とが直接接続されている半導体パッケージ。 - 前記電極は突起電極であり、
前記絶縁層に前記絶縁層を貫通する開口部が設けられ、
前記開口部内に前記突起電極が挿入され、前記半導体チップの能動面が前記絶縁層表面に接しており、
前記突起電極の先端面に前記配線層が直接接続されている請求項14記載の半導体パッケージ。 - 前記電極は突起電極であり、
前記絶縁層に前記絶縁層を貫通する開口部が設けられ、
前記開口部周縁の前記絶縁層表面に前記突起電極の先端面が接しており、
前記半導体チップの能動面と前記絶縁層との間に封止樹脂が設けられており、
前記突起電極の先端面に前記開口部内に充填された前記配線層の構成材料が直接接続されている請求項14記載の半導体パッケージ。 - 前記絶縁層及び前記配線層上に他の絶縁層及び配線層が積層されており、
前記他の絶縁層は、熱硬化性樹脂からなる請求項14乃至16の何れか一項記載の半導体パッケージ。 - 最上層の配線層上に、前記配線層の一部を露出する開口部を有するソルダーレジスト層が設けられ、
前記開口部から露出する前記配線層上に外部接続端子が設けられ、
前記外部接続端子は、平面視において前記半導体チップよりも外側の領域にも形成され、
隣接する前記外部接続端子のピッチは、隣接する前記電極のピッチよりも広い請求項14乃至17の何れか一項記載の半導体パッケージ。 - 前記半導体チップの裏面が前記封止樹脂から露出している請求項14乃至18の何れか一項記載の半導体パッケージ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009253434A JP5543754B2 (ja) | 2009-11-04 | 2009-11-04 | 半導体パッケージ及びその製造方法 |
US12/890,871 US8017503B2 (en) | 2009-11-04 | 2010-09-27 | Manufacturing method of semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009253434A JP5543754B2 (ja) | 2009-11-04 | 2009-11-04 | 半導体パッケージ及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011100793A JP2011100793A (ja) | 2011-05-19 |
JP2011100793A5 true JP2011100793A5 (ja) | 2012-10-18 |
JP5543754B2 JP5543754B2 (ja) | 2014-07-09 |
Family
ID=43925880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009253434A Active JP5543754B2 (ja) | 2009-11-04 | 2009-11-04 | 半導体パッケージ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8017503B2 (ja) |
JP (1) | JP5543754B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8492203B2 (en) * | 2011-01-21 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers |
US10204879B2 (en) | 2011-01-21 | 2019-02-12 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics |
JP6127664B2 (ja) * | 2013-04-03 | 2017-05-17 | 富士通株式会社 | 電子装置の製造方法 |
TWI533771B (zh) * | 2014-07-17 | 2016-05-11 | 矽品精密工業股份有限公司 | 無核心層封裝基板及其製法 |
US9947612B2 (en) | 2015-12-03 | 2018-04-17 | Stmicroelectronics, Inc. | Semiconductor device with frame having arms and related methods |
CN113574660A (zh) | 2019-03-14 | 2021-10-29 | 三井化学东赛璐株式会社 | 电子装置的制造方法 |
TWI738325B (zh) * | 2020-05-08 | 2021-09-01 | 大陸商上海兆芯集成電路有限公司 | 晶片封裝方法、晶片封裝體陣列及晶片封裝體 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
JPH11233678A (ja) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Icパッケージの製造方法 |
JP2001267747A (ja) * | 2000-03-22 | 2001-09-28 | Nitto Denko Corp | 多層回路基板の製造方法 |
US6734534B1 (en) | 2000-08-16 | 2004-05-11 | Intel Corporation | Microelectronic substrate with integrated devices |
EP1354351B1 (en) | 2000-08-16 | 2009-04-15 | Intel Corporation | Direct build-up layer on an encapsulated die package |
US6861757B2 (en) * | 2001-09-03 | 2005-03-01 | Nec Corporation | Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device |
US6794273B2 (en) * | 2002-05-24 | 2004-09-21 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
TWI233188B (en) * | 2003-10-07 | 2005-05-21 | United Microelectronics Corp | Quad flat no-lead package structure and manufacturing method thereof |
JP4636839B2 (ja) * | 2004-09-24 | 2011-02-23 | パナソニック株式会社 | 電子デバイス |
JP2006222164A (ja) * | 2005-02-08 | 2006-08-24 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2006093191A1 (ja) * | 2005-03-01 | 2006-09-08 | Nec Corporation | 半導体パッケージ及びその製造方法 |
JP4526983B2 (ja) * | 2005-03-15 | 2010-08-18 | 新光電気工業株式会社 | 配線基板の製造方法 |
JP2008147367A (ja) * | 2006-12-08 | 2008-06-26 | Sony Corp | 半導体装置及びその製造方法 |
JP2008210912A (ja) * | 2007-02-26 | 2008-09-11 | Cmk Corp | 半導体装置及びその製造方法 |
JP5005603B2 (ja) * | 2008-04-03 | 2012-08-22 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
-
2009
- 2009-11-04 JP JP2009253434A patent/JP5543754B2/ja active Active
-
2010
- 2010-09-27 US US12/890,871 patent/US8017503B2/en active Active
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