TWI738325B - 晶片封裝方法、晶片封裝體陣列及晶片封裝體 - Google Patents

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Abstract

一種晶片封裝體包括下列構件。一支撐結構整體由相同材料形成，並具有一開口。多個支撐導電孔道貫穿支撐結構。一晶片位於開口內。一封裝材料位在支撐結構及晶片上，並填充在支撐結構的開口與晶片之間。多個材料導電孔道位於封裝材料內，並分別連接這些支撐導電孔道。一材料圖案化導電層位於封裝材料上，並連接這些材料導電孔道。一第一重佈線路結構位於封裝材料及材料圖案化導電層上。一第二重佈線路結構位於支撐結構、晶片及封裝材料上。一種晶片封裝陣列及一種晶片封裝方法亦被提供。

Description

晶片封裝方法、晶片封裝體陣列及晶片封裝體
本發明是有關於一種晶片封裝技術，且特別是有關於晶片封裝體、晶片封裝陣列及晶片封裝方法。
已發展出的扇出型（Fan-out）晶圓級封裝（Wafer Level Package, WLP）具有較小的封裝尺寸及改善的電氣性能，因而可在不增加晶片封裝尺寸的情況下提供更多個接點。在一般的晶圓級封裝製程中，通過模造方式（die molding）將裸晶片（die）以封裝材料包覆，而暴露出裸晶片的主動面（active surface），以在裸晶片及封裝材料上形成介電層及圖案化導電層來製作出重佈線路，其用於提供用於連接下一層級裝置的多個接點。然而，由於上述晶圓級封裝的不平衡結構，模具固化及其他後續製程可能發生翹曲問題（warpage issue），因而影響對位精度。
本發明提供一種晶片封裝方法，用於減少翹曲問題，並可增加訊號路徑。
本發明提供一種晶片封裝陣列，用於減少翹曲問題，並可增加訊號路徑。
本發明提供一種晶片封裝體，用於減少翹曲問題，並可增加訊號路徑。
本發明的晶片封裝方法包括下列步驟。提供一支撐結構，其中該支撐結構整體由相同材料形成，且該支撐結構具有一第一支撐面、相對於該第一支撐面的一第二支撐面及連接該第一支撐面及該第二支撐面的多個開口。形成多個支撐導電孔道貫穿該支撐結構，以連接該支撐結構的該第一支撐面及該第二支撐面。暫時地固定該支撐結構及多個晶片至一載板，其中這些晶片分別位於該支撐結構的這些開口內，各該晶片具有一第一晶片面及相對於該第一晶片面的一第二晶片面，且該支撐結構的該第一支撐面與各該晶片的該第一晶片面齊平。形成一封裝材料在該載板上，其中該封裝材料覆蓋該支撐結構的第一支撐面及這些晶片的這些第一晶片面，並填充在該支撐結構的該開口與該晶片之間。形成多個材料導電孔道及一材料圖案化導電層，其中這些材料導電孔道位於該封裝材料內並分別連接這些支撐導電孔道，而該材料圖案化導電層位於該封裝材料上並連接這些材料導電孔道。形成一第一重佈線路結構在該封裝材料及該材料圖案化導電層上，其中該第一重佈線路結構經由該材料圖案化導電層及這些材料導電孔道與該晶片及這些支撐導電孔道相電性連接。移離該載板。形成一第二重佈線路結構在該第二支撐面、該第二晶片面及該封裝材料上。
本發明的晶片封裝陣列包括多個晶片封裝體，其於陣列排列以形成該晶片封裝陣列，各該晶片封裝體包括一支撐結構、多個撐導電孔道、一晶片、一封裝材料、多個材料導電孔道、一材料圖案化導電層、一第一重佈線路結構及一第二重佈線路結構。支撐結構整體由相同材料形成，並具有一第一支撐面、相對於該第一支撐面的一第二支撐面及連接該第一支撐面及該第二支撐面的一開口。這些支撐導電孔道貫穿該支撐結構，以連接該支撐結構的該第一支撐面及該第二支撐面。晶片位於該開口內並具有一第一晶片面及相對於該第一晶片面的一第二晶片面。支撐結構的第一支撐面與晶片的第一晶片面齊平。封裝材料位在該支撐結構的第一支撐面及該晶片的該第一晶片面上，並填充在該支撐結構的該開口與該晶片之間。這些材料導電孔道位於該封裝材料內，並分別連接這些支撐導電孔道。材料圖案化導電層位於該封裝材料上，並連接這些材料導電孔道。第一重佈線路結構位於該封裝材料及該材料圖案化導電層上，其中該第一重佈線路結構經由該材料圖案化導電層及這些材料導電孔道與該晶片及這些支撐導電孔道相電性連接。第二重佈線路結構位於第二支撐面及該第二晶片面及該封裝材料上。
本發明的晶片封裝體包括一支撐結構、多個撐導電孔道、一晶片、一封裝材料、多個材料導電孔道、一材料圖案化導電層、一第一重佈線路結構及一第二重佈線路結構。支撐結構整體由相同材料形成，並具有一第一支撐面、相對於該第一支撐面的一第二支撐面及連接該第一支撐面及該第二支撐面的一開口。這些支撐導電孔道貫穿該支撐結構，以連接該支撐結構的該第一支撐面及該第二支撐面。晶片位於該開口內並具有一第一晶片面及相對於該第一晶片面的一第二晶片面。支撐結構的第一支撐面與晶片的第一晶片面齊平。封裝材料位在該支撐結構的第一支撐面及該晶片的該第一晶片面上，並填充在該支撐結構的該開口與該晶片之間。這些導電孔道位於該封裝材料內，並分別連接這些支撐導電孔道。材料圖案化導電層位於該封裝材料上，並連接這些材料導電孔道。第一重佈線路結構位於該封裝材料及該材料圖案化導電層上，其中該第一重佈線路結構經由該材料圖案化導電層及這些材料導電孔道與該晶片及這些支撐導電孔道相電性連接。第一重佈線路結構包括多個介電層及多個圖案化導電層，這些介電層與該些圖案化導電層交錯疊合，介電層的材質剛性較低於封裝材料的材質剛性，介電層的熱膨脹係數較高於封裝材料的熱膨脹係數。第二重佈線路結構位於第二支撐面及該第二晶片面及該封裝材料上。
基於上述，在本發明中，支撐結構的使用可減少翹曲問題，因而降低對位不準的風險。通過內設於支撐結構的支撐導電孔道可作為晶片封裝體的雙面電性內連接通道。
請參考圖1A，依照本發明的一實施例的晶片封裝方法，首先，提供一支撐結構110。支撐結構110整體由相同材料、一體成形而形成，且支撐結構110具有一第一支撐面110a、相對於第一支撐面110a的一第二支撐面110b及連接第一支撐面110a及第二支撐面110b的多個開口110c。在本實施例中，支撐結構110的材質例如是金屬。此外，支撐結構110可以是具有以陣列排列的多個開口110c的網狀金屬結構，如圖2所示，而各個開口110c可以容納對應的一或多個晶片。
接著，進行形成多個支撐導電孔道114的步驟（完成圖如後述圖1E所示）。支撐導電孔道114會貫穿支撐結構110，以連接支撐結構110的第一支撐面110a及第二支撐面110b。換言之，對具有以陣列排列的多個開口110c的網狀金屬的支撐結構110而言，這些支撐導電孔道114會配置在支撐結構110之圍繞開口110c的部分內。在一實施例中，整體來看，網狀的支撐結構110是具有多開口的矩形支撐結構。在本實施例中，如圖1B所示，移除支撐結構110的多個部分，以形成多個支撐貫孔110d。各支撐貫孔110d連接第一支撐面110a及第二支撐面110b。接著，請參考圖1C，形成絕緣材料112a在這些支撐貫孔110d內，以形成多個絕緣柱體。接著，請參考圖1D，移除各絕緣柱體的一部分，以形成多個絕緣貫孔112b，而各絕緣柱體的剩餘部分構成一絕緣層112。接著，請參考圖1E，形成導電材料在這些絕緣貫孔112b內，以形成這些支撐導電孔道114，而絕緣層112位於支撐結構110及對應的支撐導電孔道114之間。當支撐結構110的材質採用金屬時，絕緣層112可避免對應的支撐導電孔道與支撐結構110相互電性導通。值得一提的是，本實施例是先準備好具有多個支撐導電孔道的支撐結構，再進行後續晶片封裝的步驟，與封裝過程中或封裝完成再形成導電通道（類似本案的支撐導電孔道）的步驟相比，若支撐結構良率不佳，可以提早發現，不會導致整個封裝結構不能使用的問題。除此之外，開口110c兩側的支撐結構110具有對稱性，例如：開口110c兩側的支撐結構110中的支撐導電孔道114在數量上相同，在位置上兩側對稱。換言之，支撐結構110分別在開口110c的兩側的兩個部分具有對稱性。另外，在本實施例中，支撐導電孔道114是形成在支撐結構110中，相較於有些實施例將導電路徑形成在開口110c的開口壁上，本實施例可以節省導電路徑的設計空間，而具有更彈性的訊號布局。
請參考圖1F，暫時地固定支撐結構110及多個晶片120至一載板300。這些晶片120分別位於支撐結構110的這些開口110c內。在本實施例中，各開口110c配置一個晶片120。另外，在本實施例中，支撐結構110及多個晶片120通過可剝除層300a（peelable layer）暫時地固定至載板300。此外，以剝除層300a為參考面，支撐結構110與晶片120等高，意即支撐結構110的第一支撐面110a與晶片120的第一晶片面120a齊平，如此在後續步驟中，在縱向空間配置重佈線路結構或是其他元件，可以使受力更均勻，而強化整體結構的剛性。
請參考圖1G，形成一封裝材料130在載板300上，其中封裝材料130完整覆蓋支撐結構110的第一支撐面110a及這些晶片120的這些第一晶片面120a（第一晶片面120a例如是主動面（active surface）），並填充在支撐結構110的開口與晶片120之間。更進一步說，封裝材料130覆蓋住露出於第一支撐面110a的絕緣層112和支撐導電孔道114，並且填滿於網狀的支撐結構110的每一開口110c與對應的晶片120之間的空隙，封裝材料130的頂面高於晶片120的第一晶片面120a和支撐結構110的第一支撐面110a。在本實施例中，封裝材料130的材質不同於支撐導電孔道114外圍的絕緣層112的材質，且封裝材料130的材質不同於支撐結構110的材質。在本實施例中，封裝材料130具有高剛性（Modulus），低熱膨脹係數（CTE）的特性，例如是環氧樹脂（epoxy），如此可以避免因外力、因熱而影響晶片、支撐結構等結構。在一實施例中，封裝材料130的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C。
接著，進行形成多個材料導電孔道及一材料圖案化導電層的步驟，以得到如圖1J所示的結構。這些材料導電孔道位於封裝材料內並分別實質上、電性上連接這些支撐導電孔道。材料圖案化導電層位於封裝材料上並實質上、電性上連接這些材料導電孔道142，詳細說明如下。請參考圖1H，移除封裝材料130的多個部分，以形成多個材料貫孔130a，其分別暴露出這些支撐導電孔道114及晶片120的在第一晶片面120a的多個部分（例如主動面的電性連接點）。接著，請參考圖1I，形成一種子層140在封裝材料130的表面及各材料貫孔130a的內面。接著，請參考圖1J，利用圖案化罩幕（未繪示）配合電鍍及蝕刻，在材料貫孔130a內形成這些材料導電孔道142，並在封裝材料130上形成材料圖案化導電層144。此時，除了晶片120上的材料導電孔道142和材料圖案化導電層144之外，支撐導電孔道114、材料導電孔道142和材料圖案化導電層144彼此在實質上、電性上相互連接。晶片120上的材料導電孔道142和材料圖案化導電層144則與部分的第一晶片面120a（例如主動面的電性連接點）實質上、電性上連接。在本實施例中，材料導電孔道142的投影會落在露出於第一支撐面110a的支撐導電孔道114的裸露面上。更詳細的說，由於材料導電孔道142形成於封裝材料130中，而此封裝材料130具有高剛性，低熱膨脹係數的特性，所以材料導電孔道142的橫向剖面尺寸可以小於支撐導電孔道114的橫向剖面尺寸，材料導電孔道142的橫向剖面尺寸可以小於材料圖案化導電層144的橫向剖面尺寸。也就是說，材料導電孔道142的橫向剖面尺寸雖然較小，但是因為周圍有封裝材料130，所以仍可保有良好的結構強度。
請參考圖1K，形成一第一重佈線路結構150在封裝材料130及材料圖案化導電層144上，用以重新分布訊號輸出或輸入的位置。第一重佈線路結構150經由材料圖案化導電層144及這些材料導電孔道142與晶片120及這些支撐導電孔道114相互電性連接。第一重佈線路結構150可藉由增層法（build-up process）來製作，其詳細的製作方式可從相關領域的通常知識中獲致足夠教示、建議與實施說明，故在此不再贅述。在本實施例中，第一重佈線路結構150包括多個第一介電層152、多個第一圖案化導電層154及多個第一導電孔道156。這些第一介電層152與這些第一圖案化導電層154交錯疊合。這些第一導電孔道156位於對應的第一介電層152內。這些第一圖案化導電層154經由這些第一導電孔道156彼此電性連接。最靠近材料圖案化導電層144的第一圖案化導電層154亦經由這些第一導電孔道156與晶片120及材料圖案化導電層144相連接。在本實施例中，第一重佈線路結構150的第一介電層152的材質不同於封裝材料130的材質。詳細的說明是，封裝材料130的材質具有高剛性，低熱膨脹係數的特性，封裝材料130的材質例如是環氧樹脂（epoxy）；第一介電層152的材質剛性較低於封裝材料130的材質剛性，第一介電層152的熱膨脹係數較高於封裝材料130的熱膨脹係數，第一介電層152的材質例如是聚醯亞胺（PI）。在一實施例中，封裝材料130的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C，第一介電層152的剛性係數例如是2500MPa、熱膨脹係數例如是60*10 -6/°C。因此，相較之下，位於封裝材料130中的材料導電孔道142，會比位於第一介電層152中的第一導電孔道156，在結構上更為穩固。
另一方面，封裝材料130是配置在支撐結構110與第一重佈線路結構150之間，並且封裝材料130是配置在晶片120與第一重佈線路結構150之間，彼此以材料導電孔道142電性連接。也就是說，支撐結構110透過包覆於封裝材料130中的材料導電孔道142與第一重佈線路結構150電性連接。此外，相較於在單一的封裝材料130上配置第一重佈線路結構150，本實施例透過支撐結構110與具有高剛性的封裝材料130一同配置，可以使整個晶片封裝的結構更加穩固。而且，金屬材質的支撐結構110也可以做為雜訊的屏蔽之用。此外，本實施例的支撐導電孔道114與材料導電孔道142的尺寸不相同，會有不同的電流密度效果，提高了訊號設計的彈性。值得一提的是，對於晶片封裝體來說，金屬材質的支撐結構110有較佳的散熱效果。
請參考圖1L，移離載板300以及剝除層300a。此時，支撐結構110的第二支撐面110b、晶片120的第二晶片面120b和裸露的封裝材料130共平面。
請參考圖1M，形成一第二重佈線路結構160在第二支撐面110b、第二晶片面120b及封裝材料130上，用以重新分布訊號輸出或輸入的位置。第二重佈線路結構160亦可藉由增層法來製作，其詳細的製作方式可從相關領域的通常知識中獲致足夠教示、建議與實施說明，故在此不再贅述。在本實施例中，第二重佈線路結構160包括多個第二介電層162、多個第二圖案化導電層164及多個第二導電孔道166。這些第二介電層162與這些第二圖案化導電層164交錯疊合。這些第二導電孔道166位於對應的第二介電層162內。這些第二圖案化導電層164經由這些第二導電孔道166彼此電性連接。最靠近材料圖案化導電層144的第二圖案化導電層164亦經由這些第二導電孔道166與晶片120及材料圖案化導電層144相連接。在本實施例中，晶片120的第一晶片面120a（例如主動面）配置有多個第一電性連接點121，其與第一重佈線路結構150電性連接；晶片120的第二晶片面120b（例如晶背）配置有多個第二電性連接點122，其與第二重佈線路結構160電性連接。在其他未繪示的實施例中，晶片120的第二晶片面120b沒有配置第二電性連接點122與第二重佈線路結構160電性連接，即晶片120的訊號都是透過第一晶片面120a進行傳輸。相較之下，晶片120的兩面（第一晶片面120a、第二晶片面120b）都配置有電性連接點（第一電性連接點121、第二電性連接點122），可以使其分別電性連接第一重佈線路結構150與第二重佈線路結構160，如此可以增加訊號的設計彈性。換言之，可以將與第一重佈線路結構150的連接訊號設計於第一晶片面120a，可以將與第二重佈線路結構160的連接訊號設計於第二晶片面120b。此外，相較於在單一的封裝材料130上配置第一重佈線路結構150與第二重佈線路結構160，本實施例透過支撐結構110與高剛性的封裝材料130的一同配置，可以使整個晶片封裝的結構（第一重佈線路結構150、晶片120與第二重佈線路結構160）更加穩固。
請參考圖1N，單顆化各晶片120及與其封裝有關的結構，即沿切割線L來切割目前的結構，以形成多個晶片封裝體100。在單顆化步驟之後，如圖1N所示，晶片封裝體100包含支撐結構110（即切割後的支撐結構110的一部分）、封裝材料130（即切割後的封裝材料130的一部分）、對應的多個材料導電孔道142，材料圖案化導電層144（即切割後的材料圖案化導電層144的一部分）。此時，支撐結構110、封裝材料130、第一重佈線路結構150、第二重佈線路結構160的側面，沿著切割線L切齊。此外，在單顆化步驟之前或單顆化步驟之後，可以依照實際需求，形成多個導電接點158（例如導電球）連接至第一重佈線路結構150。在其他未繪示的實施例中，更可以在第二重佈線路結構160上配置其他的晶片或是晶片封裝體，使得圖1N中的晶片封裝體100透過第二重佈線路結構160與其他的晶片或是晶片封裝體晶片電性連接。如此一來，透過晶片封裝體的雙面電性內連接通道，可以實現三維（3D）上的晶片封裝體。以晶片120為例，其可以透過第一重佈線路結構150、第二重佈線路結構160分別連接導電接點158或是其他的晶片/晶片封裝體。另外，第一重佈線路結構150、第二重佈線路結構160的訊號，可以透過晶片120或是支撐結構110的導電柱114進行傳遞，特別是導電柱114配置於支撐結構110中，更可避免導電柱114受到外力的破壞，而影響訊號傳遞。此外，在此三維的晶片封裝體中，以封裝材料130與支撐結構110的一同配置，取代了原本的封裝材料130的單一配置，可以使整個三維的晶片封裝體的結構更加穩固。除此之外，在其他的實施例中，會在單顆化各晶片120及與其封裝有關的結構之後，才在支撐結構的側壁形成導電通道，取代本發明的預先準備好具有多個支撐導電孔道的支撐結構，但是如此會導致位於支撐結構側壁的導電通道距離晶片太遠，傳遞路徑太長，可能造成訊號衰減問題。此外，如果最後才進行側壁的導電通道，也可能造成製程失敗，導致整個封裝體無法使用的問題。
當以批次方式來生產多個晶片封裝體100時，將多個晶片120配置在載板300上。因此，請參考圖1N，在形成這些導電接點158之前，可先執行單顆化的步驟，即沿如圖1M所是的切割線L來切割晶片120周圍的結構，以分離這些晶片封裝體100。同樣地，當以批次方式來生產多個晶片封裝體100時，支撐結構110具有以陣列排列的多個開口110c，如圖2所示，而各個開口110c容納對應的晶片120，如圖1F所示。
在本實施例中，以陣列排列且尚未切割的多個晶片封裝體100可構成一晶片封裝陣列50，如圖1M所示。換句話說，晶片封裝陣列50包括以陣列排列且尚未切割的多個晶片封裝體100。具體而言，各晶片封裝體100包括一支撐結構110、多個支撐導電孔道114、一晶片120、一封裝材料130、多個材料導電孔道142、一材料圖案化導電層144、一第一重佈線路結構150及一第二重佈線路結構160。支撐結構110整體由相同材料形成，並具有一第一支撐面110a、相對於第一支撐面110a的一第二支撐面110b及連接第一支撐面110a及第二支撐面110b的一開口110c。在本實施例中，支撐結構110的材質例如是金屬。此外，支撐結構110可以是具有以陣列排列的多個開口110c的網狀金屬結構，如圖2所示，而各個開口110c可以容納對應的一或多個晶片晶片。金屬材質的支撐結構110具有穩定封裝體結構及遮蔽雜訊的功能。另一方面，對具有以陣列排列的多個開口110c的網狀金屬的支撐結構110而言，這些支撐導電孔道114會配置在支撐結構110之圍繞開口110c的部分內。在一實施例中，其整體來看，網狀的支撐結構110是具有多開口的矩形支撐結構。此外，開口110c兩側的支撐結構110具有對稱性，例如：開口110c兩側的支撐結構110中的支撐導電孔道114在數量上相同，在位置上兩側對稱。換言之，支撐結構110分別在開口110c的兩側的兩個部分具有對稱性。
這些支撐導電孔道114貫穿支撐結構110，以連接支撐結構110的第一支撐面110a及第二支撐面110b。晶片120位於開口110c內並具有一第一晶片面120a（例如主動面）及相對於第一晶片面120a的一第二晶片面120b（例如晶背）。在本實施例中，支撐導電孔道114是形成在支撐結構110中，相較於有些實施例將導電路徑形成在開口110c的開口壁上，本實施例可以節省導電路徑的設計空間，而具有更彈性的訊號布局。另外，支撐結構110與晶片120等高，意即支撐結構110的第一支撐面110a與晶片120的第一晶片面120a齊平，所以，若在縱向空間配置重佈線路結構或是其他元件，可以使受力更均勻，而強化整體結構的剛性。
封裝材料130位在支撐結構110的第一支撐面110a及晶片120的第一晶片面120a上，並填充在支撐結構110的開口與晶片120之間。這些材料導電孔道142位於封裝材料130內，並分別連接這些支撐導電孔道114。在本實施例中，封裝材料130的材質不同於支撐結構110的材質。在本實施例中，封裝材料130具有高剛性（Modulus），低熱膨脹係數（CTE）的特性，例如是環氧樹脂（epoxy），如此可以避免因外力、因熱而影響晶片、支撐結構等結構。在一實施例中，封裝材料130的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C。
材料圖案化導電層144位於封裝材料130上，並連接這些材料導電孔道142。值得一提的是，由於材料導電孔道142形成於封裝材料130中，而此封裝材料130具有高剛性，低熱膨脹係數的特性，所以材料導電孔道142的橫向剖面尺寸可以小於支撐導電孔道114的橫向剖面尺寸，材料導電孔道142的橫向剖面尺寸可以小於材料圖案化導電層144的橫向剖面尺寸。也就是說，材料導電孔道142的橫向剖面尺寸雖然較小，但是因為周圍有封裝材料130，所以仍可保有良好的結構強度。
第一重佈線路結構150位於封裝材料130及材料圖案化導電層144上，其中第一重佈線路結構150經由材料圖案化導電層144及這些材料導電孔道142與晶片120及這些支撐導電孔道相電性連接。在本實施例中，第一重佈線路結構150的第一介電層152的材質不同於封裝材料130的材質。詳細的說明是，封裝材料130的材質具有高剛性，低熱膨脹係數的特性，封裝材料130的材質例如是環氧樹脂（epoxy）；第一介電層152的材質剛性較低於封裝材料130的材質剛性，第一介電層152的熱膨脹係數較高於封裝材料130的熱膨脹係數，第一介電層152的材質例如是聚醯亞胺（PI）。在一實施例中，封裝材料130的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C，第一介電層152的剛性係數例如是2500MPa、熱膨脹係數例如是60*10 -6/°C。因此，相較之下，位於封裝材料130中的材料導電孔道142，會比位於第一介電層152中的第一導電孔道156，在結構上更為穩固。另一方面，封裝材料130是配置在支撐結構110與第一重佈線路結構150之間，並且封裝材料130是配置在晶片120與第一重佈線路結構150之間，彼此以材料導電孔道142電性連接。也就是說，支撐結構110透過包覆於封裝材料130中的材料導電孔道142與第一重佈線路結構150電性連接。此外，相較於在單一的封裝材料130上配置第一重佈線路結構150，本實施例透過支撐結構110與具有高剛性的封裝材料130一同配置，可以使整個晶片封裝的結構更加穩固。而且，金屬材質的支撐結構110也可以做為雜訊的屏蔽之用。此外，本實施例的支撐導電孔道114與材料導電孔道142的尺寸不相同，會有不同的電流密度效果，提高了訊號設計的彈性。值得一提的是，對於晶片封裝體來說，金屬材質的支撐結構110有較佳的散熱效果。
第二重佈線路結構160位於第二支撐面110b及第二晶片面120b及封裝材料130上。在本實施例中，晶片120的第一晶片面120a（例如主動面）配置有多個第一電性連接點121，其與第一重佈線路結構150電性連接；晶片120的第二晶片面120b（例如晶背）配置有第二電性連接點122，其與第二重佈線路結構160電性連接。在其他未繪示的實施例中，晶片120的第二晶片面120b沒有配置電性連接點與第二重佈線路結構160電性連接，即晶片120的訊號都是透過第一晶片面120a進行傳輸。相較之下，晶片120的兩面（第一晶片面120a、第二晶片面120b）都配置有電性連接點（第一電性連接點121、第二電性連接點122），可以使其分別電性連接第一重佈線路結構150與第二重佈線路結構160，如此可以增加訊號的設計彈性。換言之，可以將與第一重佈線路結構150的連接訊號設計於第一晶片面120a，可以將與第二重佈線路結構160的連接訊號設計於第二晶片面120b。此外，相較於在單一的封裝材料130上配置第一重佈線路結構150與第二重佈線路結構160，本實施例透過支撐結構110與高剛性的封裝材料130的一同配置，可以使整個晶片封裝的結構（第一重佈線路結構150、晶片120與第二重佈線路結構160）更加穩固。
在上述實施例中，各晶片封裝體100可包括多個絕緣層112。各絕緣層112位於對應的導電柱114與支撐結構110之間，以使這些導電柱114與支撐結構110彼此絕緣。在本實施例中，各絕緣層112例如是包覆住對應的導電柱114。
相較於圖1A至圖1N的實施例的支撐結構110可採用金屬，在圖3A至圖3L的另一實施例的支撐結構110採用了非金屬的材質，例如陶瓷、玻璃等。
請參考圖3A，依照本發明的另一實施例的晶片封裝方法，首先，提供一支撐結構210。支撐結構210整體由相同材料、一體成形而形成，且支撐結構210具有一第一支撐面210a、相對於第一支撐面210a的一第二支撐面210b及連接第一支撐面210a及第二支撐面210b的多個開口210c。在本實施例中，支撐結構210的材質例如是陶瓷、玻璃。此外，支撐結構210可以是具有以陣列排列的多個開口的網狀金屬結構（類似如圖2所示的具有多個開口110c的支撐結構110），而各個開口210c可以容納對應的一或多個晶片。
接著，進行形成多個支撐導電孔道214的步驟（完成圖如後述圖3E所示），支撐導電孔道214會貫穿支撐結構210，以連接支撐結構210的第一支撐面210a及第二支撐面210b。換言之，對具有以陣列排列的多個開口210c的網狀非金屬的支撐結構210而言，這些支撐導電孔道214會配置在支撐結構210之圍繞開口210c的部分內。在一實施例中，其整體來看，網狀的支撐結構210是具有多開口的矩形支撐結構。在本實施例中，如圖3B所示，移除支撐結構210的多個部分，以形成多個支撐貫孔210d。各支撐貫孔210d連接第一支撐面210a及第二支撐面210b。接著，請參考圖3C，形成導電材料在這些支撐貫孔210d內，以形成這些支撐導電孔道214。當支撐結構210的材質採用陶瓷或玻璃時，支撐結構210可避免這些支撐導電孔道214相互電性導通。值得一提的是，本實施例是先準備好具有多個支撐導電孔道的支撐結構，再進行後續晶片封裝的步驟，與封裝過程中或封裝完成再形成支撐導電孔道244的步驟相比，若支撐結構210的良率不佳，可以提早發現，不會導致整個封裝結構不能使用的問題。除此之外，開口210c兩側的支撐結構210具有對稱性，例如：開口210c兩側的支撐結構210中的支撐導電孔道214在數量上相同，在位置上兩側對稱。換言之，支撐結構210分別在開口210c的兩側的兩個部分具有對稱性。另外，在本實施例中，支撐導電孔道214是形成在支撐結構210中，相較於有些實施例將導電路徑形成在開口210c的開口壁上，本實施例可以節省導電路徑的設計空間，而具有更彈性的訊號布局。
請參考圖3D，暫時地固定支撐結構210及多個晶片220至一載板300。這些晶片220分別位於支撐結構210的這些開口210c內。在本實施例中，各開口210c配置一個晶片220。另外，在本實施例中，支撐結構210及多個晶片220通過可剝除層300a暫時地固定至載板300。此外，以剝除層300a為參考面，支撐結構210與晶片220等高，意即支撐結構210的第一支撐面210a與晶片220的第一晶片面220a齊平，如此在後續步驟中，在縱向空間配置重佈線路結構或是其他元件，可以使受力更均勻，而強化整體結構的剛性。
請參考圖3E，形成一封裝材料230在載板300上，其中封裝材料230完整覆蓋支撐結構210的第一支撐面210a及這些晶片220的這些第一晶片面220a（第一晶片面220a例如是主動面），並填充在支撐結構210的開口與晶片220之間，並且填滿於網狀的支撐結構210的每一開口210c與對應的晶片220之間的空隙，封裝材料230的頂面高於晶片220的第一晶片面220a和支撐結構210的第一支撐面210a。更進一步說，封裝材料230覆蓋住露出於第一支撐面210a的支撐導電孔道214。在本實施例中，封裝材料230的材質不同於支撐結構210的材質。在本實施例中，封裝材料230具有高剛性（Modulus），低熱膨脹係數（CTE）的特性，例如是環氧樹脂（epoxy），如此可以避免因外力、因熱而影響晶片、支撐結構等結構。在一實施例中，封裝材料230的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C。
接著，進行形成多個材料導電孔道及一材料圖案化導電層的步驟，以得到如圖3H所示的結構。這些材料導電孔道位於封裝材料內並分別實質上、電性上連接這些支撐導電孔道。材料圖案化導電層位於封裝材料上並實質上、電性上連接這些材料導電孔道242，詳細說明如下。請參考圖3F，移除封裝材料230的多個部分，以形成多個材料貫孔230a，其分別暴露出這些支撐導電孔道214及晶片220的在第一晶片面220a的多個部分（例如主動面上的電性連接點）。接著，請參考圖3G，形成一種子層240在封裝材料230的表面及各材料貫孔230a的內面。接著，請參考圖3H，利用圖案化罩幕（未繪示）配合電鍍及蝕刻，在材料貫孔230a內形成這些材料導電孔道242，並在封裝材料230上形成材料圖案化導電層244。此時，除了晶片220上的材料導電孔道242和材料圖案化導電層244之外，支撐導電孔道214、材料導電孔道242和材料圖案化導電層244彼此在實質上、電性上相互連接。晶片220上的材料導電孔道242和材料圖案化導電層244則與部分的第一晶片面220a（例如主動面的電性連接點）實質上、電性上連接。在本實施例中，材料導電孔道242的投影會落在露出於第一支撐面210a的支撐導電孔道214的裸露面上。更詳細的說，由於材料導電孔道242形成於封裝材料230中，而此封裝材料230具有高剛性，低熱膨脹係數的特性，所以材料導電孔道242的橫向剖面尺寸可以小於支撐導電孔道214的橫向剖面尺寸，材料導電孔道242的橫向剖面尺寸可以小於材料圖案化導電層244的橫向剖面尺寸。也就是說，材料導電孔道242的橫向剖面尺寸雖然較小，但是因為周圍有封裝材料230，所以仍可保有良好的結構強度。
請參考圖3I，形成一第一重佈線路結構250在封裝材料230及材料圖案化導電層244上，用以重新分布訊號輸出或輸入的位置。第一重佈線路結構250經由材料圖案化導電層244及這些材料導電孔道242與晶片220及這些支撐導電孔道214相互電性連接。第一重佈線路結構250可藉由增層法來製作，其詳細的製作方式可從相關領域的通常知識中獲致足夠教示、建議與實施說明，故在此不再贅述。在本實施例中，第一重佈線路結構250包括多個第一介電層252、多個第一圖案化導電層254及多個第一導電孔道256。這些第一介電層252與這些第一圖案化導電層254交錯疊合。這些第一導電孔道256位於對應的第一介電層252內。這些第一圖案化導電層254經由這些第一導電孔道256彼此電性連接。最靠近材料圖案化導電層244的第一圖案化導電層254亦經由這些第一導電孔道256與晶片220及材料圖案化導電層244相連接。在本發明中，第一重佈線路結構250的第一介電層252的材質不同於封裝材料230的材質。詳細的說明是，封裝材料230的材質具有高剛性，低熱膨脹係數的特性，其例如是環氧樹脂（epoxy）；第一介電層252的材質剛性較低於封裝材料230的材質剛性，第一介電層252的熱膨脹係數較高於封裝材料230的熱膨脹係數，第一介電層252的材質例如是聚醯亞胺（PI）。在一實施例中，封裝材料230的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C，第一介電層252的剛性係數例如是2500MPa、熱膨脹係數例如是60*10 -6/°C。因此，相較之下，位於封裝材料230中的材料導電孔道242，會比位於第一介電層252中的第一導電孔道256，在結構上更為穩固。
另一方面，封裝材料230是配置在支撐結構210與第一重佈線路結構250之間，並且封裝材料230是配置在晶片220與第一重佈線路結構250之間，彼此以材料導電孔道242電性連接。也就是說，支撐結構210透過包覆於封裝材料230中的材料導電孔道242與第一重佈線路結構250電性連接。此外，相較於在單一的封裝材料230上配置第一重佈線路結構250，本實施例透過支撐結構210與具有高剛性的封裝材料230一同配置，可以使整個晶片封裝的結構更加穩固。而且，非金屬材質的支撐結構210也可以做為雜訊的屏蔽之用。此外，本實施例的支撐導電孔道214與材料導電孔道242的尺寸不相同，會有不同的電流密度效果，提高了訊號設計的彈性。
請參考圖3J，移離載板300以及剝除層300a。此時，支撐結構210的第二支撐面210b、晶片220的第二晶片面220b和裸露的封裝材料230共平面。
請參考圖3K，形成一第二重佈線路結構260在第二支撐面210b、第二晶片面220b及封裝材料230上，用以重新分布訊號輸出或輸入的位置。第二重佈線路結構260亦可藉由增層法來製作，其詳細的製作方式可從相關領域的通常知識中獲致足夠教示、建議與實施說明，故在此不再贅述。在本實施例中，第二重佈線路結構260包括多個第二介電層262、多個第二圖案化導電層264及多個第二導電孔道266。這些第二介電層262與這些第二圖案化導電層264交錯疊合。這些第二導電孔道266位於對應的第二介電層262內。這些第二圖案化導電層264經由這些第二導電孔道266彼此電性連接。最靠近材料圖案化導電層244的第二圖案化導電層264亦經由這些第二導電孔道266與晶片220及材料圖案化導電層244相連接。在本實施例中，晶片220的第一晶片面220a（例如主動面）配置有多個第一電性連接點221，其與第一重佈線路結構250電性連接；晶片220的第二晶片面220b（例如晶背）配置有第二電性連接點222，其與第二重佈線路結構260電性連接。在其他未繪示的實施例中，晶片220的第二晶片面220b沒有配置電性連接點與第二重佈線路結構260電性連接，即晶片220的訊號都是透過第一晶片面220a進行傳輸。相較之下，晶片220的兩面（第一晶片面220a、第二晶片面220b）都配置有電性連接點（第一電性連接點221、第二電性連接點222），可以使其分別電性連接第一重佈線路結構250與第二重佈線路結構260，如此可以增加訊號的設計彈性。換言之，可以將與第一重佈線路結構250的連接訊號設計於第一晶片面220a，可以將與第二重佈線路結構260的連接訊號設計於第二晶片面220b。此外，相較於在單一的封裝材料230上配置第一重佈線路結構250與第二重佈線路結構260，本實施例透過支撐結構210與高剛性的封裝材料230的一同配置，可以使整個晶片封裝的結構（第一重佈線路結構250、晶片220與第二重佈線路結構260）更加穩固。
請參考圖3L，單顆化各晶片220及與其封裝有關的結構，即沿切割線L來切割目前的結構，以形成多個晶片封裝體200。在單顆化步驟之後，如圖3N所示，晶片封裝體200包含支撐結構210（即切割後的支撐結構210的一部分）、封裝材料230（即切割後的封裝材料230的一部分）、對應的多個材料導電孔道242，材料圖案化導電層244（即切割後的材料圖案化導電層244的一部分）。此時，支撐結構210、封裝材料230、第一重佈線路結構250、第二重佈線路結構260的側面，沿著切割線L切齊。此外，在單顆化步驟之前或單顆化步驟之後，可以依照實際需求，形成多個導電接點258（例如導電球）連接至第一重佈線路結構250。在其他未繪示的實施例中，更可以在第二重佈線路結構260上配置其他的晶片或是晶片封裝體，使得圖3L中的晶片封裝體200透過第二重佈線路結構260與其他的晶片或是晶片封裝體晶片電性連接。如此一來，透過晶片封裝體的雙面電性內連接通道，可以實現三維（3D）上的晶片封裝體。以晶片220為例，其可以透過第一重佈線路結構250、第二重佈線路結構260分別連接導電接點258或是其他的晶片/晶片封裝體。另外，第一重佈線路結構250、第二重佈線路結構260的訊號，可以透過晶片220或是支撐結構210的導電柱214進行傳遞，特別是導電柱214配置於支撐結構210中，更可避免導電柱214受到外力的破壞，而影響訊號傳遞。此外，在此三維的晶片封裝體中，以封裝材料230與支撐結構210的一同配置，取代了原本的封裝材料230的單一配置，可以使整個三維的晶片封裝體的結構更加穩固。除此之外，在其他的實施例中，會在單顆化各晶片220及與其封裝有關的結構之後，才在支撐結構的側壁形成導電通道，取代本發明的預先準備好具有多個支撐導電孔道的支撐結構，但是如此會導致位於支撐結構側壁的導電通道距離晶片太遠，傳遞路徑太長，可能造成訊號衰減，此外，如果最後才進行側壁的導電通道，也可能造成製程失敗，導致整個封裝體無法使用的問題。
當以批次方式來生產多個晶片封裝體200時，將多個晶片220配置在載板300上。因此，請參考圖3L，在形成這些導電接點258之前，可先執行單顆化的步驟，即沿如圖3M所是的切割線L來切割晶片220周圍的結構，以分離這些晶片封裝體200。同樣地，當以批次方式來生產多個晶片封裝體200時，支撐結構210具有以陣列排列的多個開口210c，如圖2所示，而各個開口210c容納對應的晶片220，如圖3D所示。
在本實施例中，以陣列排列且尚未切割的多個晶片封裝體200可構成一晶片封裝陣列50，如圖3K所示。換句話說，晶片封裝陣列50包括以陣列排列且尚未切割的多個晶片封裝體200。具體而言，各晶片封裝體200包括一支撐結構220、多個支撐導電孔道224、一晶片220、一封裝材料230、多個材料導電孔道242、一材料圖案化導電層244、一第一重佈線路結構250及一第二重佈線路結構260。支撐結構210整體由相同材料形成，並具有一第一支撐面210a、相對於第一支撐面210a的一第二支撐面210b及連接第一支撐面210a及第二支撐面210b的一開口210c。在本實施例中，支撐結構210的材質例如是非金屬的玻璃或是陶瓷。此外，支撐結構210可以是具有以陣列排列的多個開口210c的網狀非金屬結構，如圖2所示，而各個開口210c可以容納對應一或多個晶片。非金屬材質的支撐結構210具有穩定封裝體結構及絕緣的功能。另一方面，對具有以陣列排列的多個開口210c的網狀金屬的支撐結構210而言，這些支撐導電孔道214會配置在支撐結構210之圍繞開口210c的部分內。在一實施例中，其整體來看，網狀的支撐結構210是具有多開口的矩形支撐結構。此外，開口210c兩側的支撐結構210具有對稱性，例如：開口210c兩側的支撐結構210中的支撐導電孔道214在數量上相同，在位置上兩側對稱。換言之，支撐結構210分別在開口210c的兩側的兩個部分具有對稱性。
這些支撐導電孔道214貫穿支撐結構210，以連接支撐結構210的第一支撐面210a及第二支撐面210b。晶片220位於開口210c內並具有一第一晶片面220a（例如主動面）及相對於第一晶片面120a的一第二晶片面120b（例如晶背）。在本實施例中，支撐導電孔道214是形成在支撐結構210中，相較於有些實施例將導電路徑形成在開口210c的開口壁上，本實施例可以節省導電路徑的設計空間，而具有更彈性的訊號布局。另外，支撐結構210與晶片220等高，意即支撐結構210的第一支撐面210a與晶片220的第一晶片面220a齊平，所以，若在縱向空間配置重佈線路結構或是其他元件，可以使受力更均勻，而強化整體結構的剛性。
封裝材料230位在支撐結構210的第一支撐面210a及晶片220的第一晶片面220a上，並填充在支撐結構210的開口與晶片220之間。這些材料導電孔道242位於封裝材料230內，並分別連接這些支撐導電孔道214。在本實施例中，封裝材料230的材質不同於支撐結構210的材質。在本實施例中，封裝材料230具有高剛性（Modulus），低熱膨脹係數（CTE）的特性，例如是環氧樹脂（epoxy），如此可以避免因外力、因熱而影響晶片、支撐結構等結構。在一實施例中，封裝材料230的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C。
材料圖案化導電層244位於封裝材料230上，並連接這些材料導電孔道242。值得一提的是，由於材料導電孔道242形成於封裝材料230中，而此封裝材料230具有高剛性，低熱膨脹係數的特性，所以材料導電孔道242的橫向剖面尺寸可以小於支撐導電孔道214的橫向剖面尺寸，材料導電孔道242的橫向剖面尺寸可以小於材料圖案化導電層244的橫向剖面尺寸。也就是說，材料導電孔道242的橫向剖面尺寸雖然較小，但是因為周圍有封裝材料230，所以仍可保有良好的結構強度。
第一重佈線路結構250位於封裝材料230及材料圖案化導電層244上，其中第一重佈線路結構250經由材料圖案化導電層244及這些材料導電孔道242與晶片220及這些支撐導電孔道相電性連接。在本實施例中，第一重佈線路結構250的第一介電層252的材質不同於封裝材料230的材質。詳細的說明是，封裝材料230的材質具有高剛性，低熱膨脹係數的特性，封裝材料230的材質例如是環氧樹脂（epoxy）；第一介電層252的材質剛性較低於封裝材料230的材質剛性，第一介電層252的熱膨脹係數較高於封裝材料230的熱膨脹係數，第一介電層252的材質例如是聚醯亞胺（PI）。在一實施例中，封裝材料230的剛性係數例如是22000MPa、熱膨脹係數例如是8.4*10 -6/°C，第一介電層252的剛性係數例如是2500MPa、熱膨脹係數例如是60*10 -6/°C。因此，相較之下，位於封裝材料230中的材料導電孔道242，會比位於第一介電層252中的第一導電孔道256，在結構上更為穩固。另一方面，封裝材料230是配置在支撐結構210與第一重佈線路結構250之間，並且封裝材料230是配置在晶片220與第一重佈線路結構250之間，彼此以材料導電孔道242電性連接。也就是說，支撐結構210透過包覆於封裝材料230中的材料導電孔道242與第一重佈線路結構250電性連接。此外，相較於在單一的封裝材料230上配置第一重佈線路結構250，本實施例透過支撐結構210與具有高剛性的封裝材料230一同配置，可以使整個晶片封裝的結構更加穩固。而且，金屬材質的支撐結構210也可以做為雜訊的屏蔽之用。此外，本實施例的支撐導電孔道214與材料導電孔道242的尺寸不相同，會有不同的電流密度效果，提高了訊號設計的彈性。值得一提的是，對於晶片封裝體來說，金屬材質的支撐結構210有較佳的散熱效果。
第二重佈線路結構260位於第二支撐面210b及第二晶片面220b及封裝材料230上。在本實施例中，晶片220的第一晶片面220a（例如主動面）配置有多個第一電性連接點221，其與第一重佈線路結構250電性連接；晶片220的第二晶片面220b（例如晶背）配置有多個第二電性連接點222，其與第二重佈線路結構260電性連接。在其他未繪示的實施例中，晶片220的第二晶片面220b沒有配置電性連接點與第二重佈線路結構260電性連接，即晶片220的訊號都是透過第一晶片面220a進行傳輸。相較之下，晶片220的兩面（第一晶片面220a、第二晶片面220b）都配置有電性連接點（第一電性連接點221、第二電性連接點222），可以使其分別電性連接第一重佈線路結構250與第二重佈線路結構260，如此可以增加訊號的設計彈性。換言之，可以將與第一重佈線路結構250的連接訊號設計於第一晶片面220a，可以將與第二重佈線路結構260的連接訊號設計於第二晶片面220b。此外，相較於在單一的封裝材料230上配置第一重佈線路結構250與第二重佈線路結構260，本實施例透過支撐結構210與高剛性的封裝材料230的一同配置，可以使整個晶片封裝的結構（第一重佈線路結構250、晶片220與第二重佈線路結構260）更加穩固。
綜上所述，在本發明的上述實施例中，支撐結構的使用可減少翹曲問題，因而降低對位不準的風險。通過內設於支撐結構的支撐導電孔道可作為晶片封裝體的雙面電性內連接通道，增加訊號設計的彈性。採用金屬作為材質的支撐結構可提供良好的散熱能力。
50:晶片封裝陣列 100、200:晶片封裝體 110、210:支撐結構 110a、210a:第一支撐面 110b、210b:第二支撐面 110c、210c:開口 110d、210d:支撐貫孔 112:絕緣層 112a:絕緣材料 112b:絕緣貫孔 114、214:導電柱 120、220:晶片 120a、220a:第一晶片面 120b、220b:第二晶片面 121、221:第一電性連接點 122、222:第二電性連接點 130、230:封裝材料 130a、230a:材料貫孔 140、240:種子層 142、242:材料導電孔道 144、244:材料圖案化導電層 150、250:第一重佈線路結構 152、252:第一介電層 154、254:第一圖案化導電層 156、256:第一導電孔道 158、258:導電接點 160、260:第二重佈線路結構 162、262:第二介電層 164、264:第二圖案化導電層 166、266:第二導電孔道 300、400:載板 300a、400a:可剝除層 L:切割線
圖1A至圖1N是依照本發明的一實施例的一種晶片封裝方法的剖面示意圖。 圖2是圖1A的支撐結構包括多個開口的立體圖。 圖3A至圖3L是依照本發明的另一實施例的一種晶片封裝方法的剖面示意圖。
100:晶片封裝體
110:支撐結構
110a:第一支撐面
110b:第二支撐面
110c:開口
112:絕緣層
114:導電柱
120:晶片
120a:第一晶片面
120b:第二晶片面
121:第一電性連接點
122:第二電性連接點
130:封裝材料
142:材料導電孔道
144:材料圖案化導電層
150:第一重佈線路結構
152:第一介電層
154:第一圖案化導電層
156:第一導電孔道
158:導電接點
160:第二重佈線路結構
162:第二介電層
164:第二圖案化導電層
166:第二導電孔道

Claims (33)

  1. 一種晶片封裝方法，包括： 提供一支撐結構，其中該支撐結構整體由相同材料形成，且該支撐結構具有一第一支撐面、相對於該第一支撐面的一第二支撐面及連接該第一支撐面及該第二支撐面的多個開口； 形成多個支撐導電孔道貫穿該支撐結構，以連接該支撐結構的該第一支撐面及該第二支撐面； 暫時地固定該支撐結構及多個晶片至一載板，其中該些晶片分別位於該支撐結構的該些開口內，各該晶片具有一第一晶片面及相對於該第一晶片面的一第二晶片面，且該支撐結構的該第一支撐面與各該晶片的該第一晶片面齊平； 形成一封裝材料在該載板上，其中該封裝材料覆蓋該支撐結構的第一支撐面及該些晶片的該些第一晶片面，並填充在該支撐結構的該開口與該晶片之間； 形成多個材料導電孔道及一材料圖案化導電層，其中這些材料導電孔道位於該封裝材料內並分別連接該些支撐導電孔道，而該材料圖案化導電層位於該封裝材料上並連接該些材料導電孔道； 形成一第一重佈線路結構在該封裝材料及該材料圖案化導電層上，其中該第一重佈線路結構經由該材料圖案化導電層及該些材料導電孔道與該晶片及該些支撐導電孔道相電性連接； 移離該載板； 形成一第二重佈線路結構在該第二支撐面、該第二晶片面及該封裝材料上。
  2. 如請求項1所述的晶片封裝方法，其中形成該些支撐導電孔道的步驟包括： 移除該支撐結構的多個部分，以形成多個支撐貫孔，其中各該支撐貫孔連接該第一支撐面及該第二支撐面； 形成絕緣材料在該些支撐貫孔內，以形成多個絕緣柱體； 移除各該絕緣柱體的一部分，以形成多個絕緣貫孔，其中各該絕緣柱體的剩餘部分構成一絕緣層；以及 形成導電材料在該些絕緣貫孔內，以形成該些支撐導電孔道。
  3. 如請求項2所述的晶片封裝方法，其中該支撐結構的材質採用金屬。
  4. 如請求項1所述的晶片封裝方法，其中形成該些支撐導電孔道的步驟包括： 移除該支撐結構的多個部分，以形成多個支撐貫孔，其中各該支撐貫孔連接該第一支撐面及該第二支撐面；以及 形成導電材料在該些支撐貫孔，以形成該些支撐導電孔道。
  5. 如請求項4所述的晶片封裝方法，其中該支撐結構的材質採用陶瓷或玻璃。
  6. 如請求項1所述的晶片封裝方法，更包括： 單顆化各該晶片及與其封裝有關的結構，以形成多個晶片封裝體。
  7. 如請求項1所述的晶片封裝方法，更包括： 形成多個導電接點連接至該第一重佈線路結構。
  8. 如請求項1所述的晶片封裝方法，其中該晶片具有多個第一電性連接點及多個第二電性連接點，該些第一電性連接點配置在該第一晶片面並與第一重佈線路結構電性連接，且該些第二電性連接點配置在該第二晶片面並與第二重佈線路結構電性連接。
  9. 如請求項1所述的晶片封裝方法，其中該材料導電孔道的橫向剖面尺寸小於該支撐導電孔道的橫向剖面尺寸。
  10. 如請求項1所述的晶片封裝方法，其中該支撐結構分別在該開口的兩側的兩個部分具有對稱性。
  11. 如請求項1所述的晶片封裝方法，其中該支撐結構是網狀結構。
  12. 如請求項1所述的晶片封裝方法，更包括： 將另一晶片或另一晶片封裝體配置在該第二重佈線路結構上。
  13. 如請求項1所述的晶片封裝方法，其中該支撐結構的該第二支撐面、該晶片的該第二晶片面和裸露的該封裝材料共平面。
  14. 一種晶片封裝陣列，包括： 多個晶片封裝體，適於陣列排列以形成該晶片封裝陣列，各該晶片封裝體包括： 一支撐結構，整體由相同材料形成，並具有一第一支撐面、相對於該第一支撐面的一第二支撐面及連接該第一支撐面及該第二支撐面的一開口； 多個支撐導電孔道，貫穿該支撐結構，以連接該支撐結構的該第一支撐面及該第二支撐面； 一晶片，位於該開口內並具有一第一晶片面及相對於該第一晶片面的一第二晶片面，其中該支撐結構的該第一支撐面與該晶片的該第一晶片面齊平； 一封裝材料，位在該支撐結構的第一支撐面及該晶片的該第一晶片面上，並填充在該支撐結構的該開口與該晶片之間； 多個材料導電孔道，位於該封裝材料內，並分別連接該些支撐導電孔道； 一材料圖案化導電層，位於該封裝材料上，並連接該些材料導電孔道； 一第一重佈線路結構，位於該封裝材料及該材料圖案化導電層上，其中該第一重佈線路結構經由該材料圖案化導電層及該些材料導電孔道與該晶片及該些支撐導電孔道相電性連接；以及 一第二重佈線路結構，位於第二支撐面及該第二晶片面及該封裝材料上。
  15. 如請求項14所述的晶片封裝陣列，更包括： 多個絕緣層，各該絕緣層位於對應的該導電柱與該支撐結構之間，以使該些導電柱與該支撐結構彼此絕緣。
  16. 如請求項14所述的晶片封裝陣列，其中該支撐結構的材質為金屬。
  17. 如請求項14所述的晶片封裝陣列，其中該支撐結構的材質為陶瓷或玻璃。
  18. 如請求項14所述的晶片封裝陣列，其中該晶片具有多個第一電性連接點及多個第二電性連接點，該些第一電性連接點配置在該第一晶片面並與第一重佈線路結構電性連接，且該些第二電性連接點配置在該第二晶片面並與第二重佈線路結構電性連接。
  19. 如請求項14所述的晶片封裝陣列，其中該材料導電孔道的橫向剖面尺寸小於該支撐導電孔道的橫向剖面尺寸。
  20. 如請求項14所述的晶片封裝陣列，其中該支撐結構分別在該開口的兩側的兩個部分具有對稱性。
  21. 如請求項14所述的晶片封裝陣列，其中該支撐結構是網狀結構。
  22. 如請求項14所述的晶片封裝陣列，更包括： 另一晶片或另一晶片封裝體，配置在該第二重佈線路結構上。
  23. 如請求項14所述的晶片封裝陣列，其中該支撐結構的該第二支撐面、該晶片的該第二晶片面和裸露的該封裝材料共平面。
  24. 一種晶片封裝體，包括： 一支撐結構，整體由相同材料形成，並具有一第一支撐面、相對於該第一支撐面的一第二支撐面及連接該第一支撐面及該第二支撐面的一開口； 多個支撐導電孔道，貫穿該支撐結構，以連接該支撐結構的該第一支撐面及該第二支撐面； 一晶片，位於該開口內並具有一第一晶片面及相對於該第一晶片面的一第二晶片面，其中該支撐結構的該第一支撐面與該晶片的該第一晶片面齊平； 一封裝材料，位在該支撐結構的第一支撐面及該晶片的該第一晶片面上，並填充在該支撐結構的該開口與該晶片之間； 多個材料導電孔道，位於該封裝材料內，並分別連接該些支撐導電孔道； 一材料圖案化導電層，位於該封裝材料上，並連接該些材料導電孔道； 一第一重佈線路結構，位於該封裝材料及該材料圖案化導電層上，其中該第一重佈線路結構經由該材料圖案化導電層及該些材料導電孔道與該晶片及該些支撐導電孔道相電性連接，該第一重佈線路結構包括多個介電層及多個圖案化導電層，該些介電層與該些圖案化導電層交錯疊合，該介電層的材質剛性較低於該封裝材料的材質剛性，該介電層的熱膨脹係數較高於該封裝材料的熱膨脹係數；以及 一第二重佈線路結構，位於第二支撐面及該第二晶片面及該封裝材料上。
  25. 如請求項24所述的晶片封裝體，更包括： 多個絕緣層，各該絕緣層位於對應的該導電柱與該支撐結構之間，以使該些導電柱與該支撐結構彼此絕緣。
  26. 如請求項24所述的晶片封裝體，其中該支撐結構的材質為金屬。
  27. 如請求項24所述的晶片封裝體，其中該支撐結構的材質為陶瓷或玻璃。
  28. 如請求項24所述的晶片封裝體，更包括： 多個導電接點，連接至該第一重佈線路結構。
  29. 如請求項24所述的晶片封裝體，其中該晶片具有多個第一電性連接點及多個第二電性連接點，該些第一電性連接點配置在該第一晶片面並與第一重佈線路結構電性連接，該些第二電性連接點配置在該第二晶片面並與第二重佈線路結構電性連接。
  30. 如請求項24所述的晶片封裝體，其中該材料導電孔道的橫向剖面尺寸小於該支撐導電孔道的橫向剖面尺寸。
  31. 如請求項24所述的晶片封裝體，其中該支撐結構分別在該開口的兩側的兩個部分具有對稱性。
  32. 如請求項24所述的晶片封裝體，更包括： 另一晶片或另一晶片封裝體，配置在該第二重佈線路結構上。
  33. 如請求項24所述的晶片封裝體，其中該支撐結構的該第二支撐面、該晶片的該第二晶片面和裸露的該封裝材料共平面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116995013A (zh) * 2023-09-25 2023-11-03 甬矽电子(宁波)股份有限公司 扇出型封装方法和扇出型封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US20150187608A1 (en) * 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
TW201834191A (zh) * 2016-11-18 2018-09-16 大陸商華為技術有限公司 晶片封裝結構和方法
TWI654727B (zh) * 2017-11-09 2019-03-21 上海兆芯集成電路有限公司 晶片封裝方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI443789B (zh) * 2008-07-04 2014-07-01 Unimicron Technology Corp 嵌埋有半導體晶片之電路板及其製法
CN101789380B (zh) * 2009-01-23 2012-02-15 日月光半导体制造股份有限公司 内埋芯片封装的结构及工艺
JP5543754B2 (ja) * 2009-11-04 2014-07-09 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8884443B2 (en) * 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
CN105870138A (zh) * 2015-02-05 2016-08-17 精材科技股份有限公司 晶片封装体及其制造方法
KR101999625B1 (ko) * 2016-03-25 2019-07-17 삼성전자주식회사 팬-아웃 반도체 패키지
TWI645519B (zh) * 2017-06-02 2018-12-21 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
KR101942745B1 (ko) * 2017-11-07 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
TWI713842B (zh) * 2018-05-10 2020-12-21 恆勁科技股份有限公司 覆晶封裝基板之製法及其結構
US10643943B2 (en) * 2018-06-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, package-on-package structure and manufacturing method thereof
KR102127828B1 (ko) * 2018-08-10 2020-06-29 삼성전자주식회사 반도체 패키지
CN111106090A (zh) * 2020-01-06 2020-05-05 广东佛智芯微电子技术研究有限公司 基于刚性框架的tmv扇出型封装结构及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US20150187608A1 (en) * 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
TW201834191A (zh) * 2016-11-18 2018-09-16 大陸商華為技術有限公司 晶片封裝結構和方法
TWI654727B (zh) * 2017-11-09 2019-03-21 上海兆芯集成電路有限公司 晶片封裝方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J. Electron. Packag. Dec 2019, 141(4): 040801 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116995013A (zh) * 2023-09-25 2023-11-03 甬矽电子(宁波)股份有限公司 扇出型封装方法和扇出型封装结构
CN116995013B (zh) * 2023-09-25 2023-12-08 甬矽电子(宁波)股份有限公司 扇出型封装方法和扇出型封装结构

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