TWI443789B - 嵌埋有半導體晶片之電路板及其製法 - Google Patents

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Description

嵌埋有半導體晶片之電路板及其製法
本發明係有關於一種半導體裝置，尤指一種嵌埋有半導體晶片之電路板。
由於電子產品日趨輕薄短小，故對於用於承載半導體晶片或電子元件之封裝基板亦需隨之縮減，而半導體封裝技術的演進已開發出不同的封裝型態，其中如球柵陣列式(Ball grid array, BGA)，係為一種先進的半導體封裝技術，能在相同單位面積之封裝基板上可以容納更多輸入/輸出連接端(I/O connection)以符合高度集積化(Integration)之半導體晶片所需。
惟，傳統上該球柵陣列式之半導體封裝結構係將半導體晶片黏貼於封裝基板上，再進行打線接合(wire bonding)，或將半導體晶片以覆晶接合(Flip chip)電性連接該封裝基板，再於封裝基板之背面植以錫球以進行電性連接，雖可達到高腳數的目的，然在更高頻使用時或高速操作時，因導線連接路徑過長而產生電氣特性無法提昇，因而效能有所限制，另外，因傳統封裝需要多次的連接介面，相對地增加生產製造成本。
為能有效地提昇電性品質而符合下世代產品之應用，業界紛紛研究將半導體晶片埋入封裝基板中以直接電性連接，而可縮短電性傳導路徑，並減少訊號損失及訊號失真，以提昇在高速運作之能力。
請參閱第1A至1G圖，係為習知將半導體晶片嵌埋在封裝基板中之剖視圖。
如第1A圖所示，首先，提供一基板本體10，該基板本體10具有第一表面10a及第二表面10b，並具有貫穿該第一表面10a及第二表面10b之開口100，且於該第一表面10a及第二表面10b分別具有第一核心線路層101及第二核心線路層102，並具有複數貫穿該第一表面10a及第二表面10b之導電通孔103，以電性連接該第一核心線路層101及第二核心線路層102；於該開口100中容置有一半導體晶片11，該半導體晶片11具有一作用面11a及相對之非作用面11b，且該作用面11a係具有複數電極墊111。
如第1B圖所示，於該基板本體10之第一表面10a及半導體晶片11之作用面11a壓合一係如樹脂壓合銅箔(RCC)之具有第一金屬層13a之第一介電層12a，又於該基板本體10之第二表面10b及半導體晶片11之非作用面11b壓合一係如樹脂壓合銅箔(RCC)之具有第二金屬層13b之第二介電層12b，且使該第一介電層12a及第二介電層12b填入該開口100中，以將該半導體晶片11固定於該開口100中。
如第1C圖所示，該第一介電層12a及第一金屬層13a中對應該半導體晶片11之電極墊111以雷射鑽孔形成有第一開孔120a，以露出該電極墊111之部份表面；該第二介電層12b及第二金屬層13b中對應部份之第二核心線 路層102以雷射鑽孔形成有第二開孔120b，以露出部份之第二核心線路層102，而成為電性連接墊102a。
如第1D圖所示，於該第一金屬層13a、第一開孔120a之孔壁、及部份之電極墊111上形成有第一導電層14a，且於該第二金屬層13b、第二開孔120b之孔壁、及部份之電性連接墊102a上形成有第二導電層14b。
如第1E圖所示，於該第一導電層14a上形成有第一阻層15a，該第一阻層15a並形成有複數第一開口區150a，以露出部份之第一導電層14a；又於該第二導電層14b上形成有第二阻層15b，該第二阻層15b並形成有複數第二開口區150b，以露出部份之第二導電層14b。
如第1F圖所示，於該第一開口區150a及第二開口區150b中之第一導電層14a及第二導電層14b上分別形成有第一線路層16a及第二線路層16b，且於該第一開孔120a中形成有第一導電盲孔161a，以電性連接該半導體晶片11之電極墊111，又於該第二開孔120b中形成有第二導電盲孔161b，以電性連接該電性連接墊102a。
如第1G圖所示，移除該第一阻層15a及其所覆蓋之第一導電層14a與第一金屬層13a，以露出該第一線路層16a及第一介電層12a，並移除該第二阻層15b及其所覆蓋之第二導電層14b與第二金屬層13b，以露出該第二線路層16b及第二介電層12b。
雖該半導體晶片11嵌埋於該開口100中，而可解決習知技術之導線連接路徑過長所產生之種種缺失；惟，該 第一金屬層13a係完全覆蓋在第一介電層12a上，因而覆蓋該半導體晶片11之對位靶，使得雷射鑽孔於第一金屬層13a及第一介電層12a中形成第一開孔120a時，該第一金屬層13a影響雷射鑽孔之基準對位，因而影響開孔之對位精度，導致該第一開孔120a不易精確對準該半導體晶片11之電極墊111，進而影響後續形成於該第一開孔120a中之第一導電盲孔161a電性連接該電極墊111，因而影響電性連接之可靠度。
又該第一線路層16a係形成於該第一介電層12a上，且該第一線路層16a係於該第一金屬層13a上以第一導電層14a電鍍形成金屬層，再以化學蝕刻移除該第一阻層15a及其所覆蓋之第一導電層14a與第一金屬層13a，以形成該第一線路層16a，而移除該第一阻層15a所覆蓋之第一導電層14a與第一金屬層13a時，該第一線路層16a線寬側邊亦同時被蝕刻移除，故該第一線路層16a必須預留較大之線寬，以避免側蝕現象，如此該第一線路層16a之線寬及線距無法縮小，難以提供高密度佈線之使用需求。
此外，由於科技日新月異，為因應多工高頻的功能需求，該半導體晶片11之電極墊111亦佈設越密，其中，該電極墊111係包括有電源墊及訊號墊，如訊號墊距離太近，在半導體晶片11於高頻作動下則會相互干擾產生雜訊，致使訊號失真、電性功能下降。
因此，如何提出一種半導體晶片嵌埋式封裝結構，以 克服習知形成線路之金屬層影響對位靶點，導致線路層之導電盲孔不易精確電性連接半導體晶片之電極墊的缺失、線路層無法形成細間距以供高密度佈線，以及半導體晶片於高頻作動下，因訊號墊佈設過密，則會相互干擾產生雜訊，致使訊號失真、電性功能下降之缺失，實已成為目前業界亟待解決之課題。
鑒於以上所述習知技術之缺失，本發明之主要目的在於提供一種嵌埋有半導體晶片之電路板及其製法，能免除習知形成線路之金屬層影響對位靶點，導致線路層之導電盲孔不易電性連接半導體晶片之電極墊的缺失。
本發明之又一目的在於提供一種嵌埋有半導體晶片之電路板及其製法，能形成細間距以供高密度佈線，以提高電性功能之使用需求。
本發明之又一目的在於提供一種嵌埋有半導體晶片之電路板及其製法，能避免半導體晶片於高頻作動下，因訊號墊佈設過密，則會相互干擾產生雜訊，致使訊號失真、電性功能下降之缺失。
為達上揭目的，本發明提供一種嵌埋有半導體晶片之電路板，係包括：核心板，係具有相對應之第一及第二表面，並形成有一貫穿該第一及第二表面之開口；半導體晶片，係容設於該開口中，並具有第一作用面及相對應之第二作用面，於該第一作用面具有複數第一電極墊，該第一電極墊係包括訊號墊、電源墊及接地墊；第一介電層，係 設於該核心板之第一表面及半導體晶片之第一作用面，並填入該開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中；以及第一線路層，係形成於該第一介電層中，且與該第一介電層表面齊平，並具有形成於該第一介電層中之第一導電盲孔，以電性連接該半導體晶片之第一電極墊，且該第一線路層具有複數串接部。
依上述嵌埋有半導體晶片之電路板，該核心板係為絕緣板；該半導體晶片之第二作用面係為非作用面。
又依上述之結構，該半導體晶片之第一作用面具有鈍化層，且該些第一電極墊設於該鈍化層上，並電性連接該半導體晶片，該半導體晶片之空曠區設有對位靶或該些第一電極墊中之一者係為對位靶。
該第一介電層具有複數第一盲孔及第一線槽，且部份之第一線槽連通該第一盲孔，該第一線路層係形成於該第一線槽中，該第一導電盲孔係形成於該第一盲孔中；其中，該第一線路層之串接部係電性連接至少二電源墊、或該串接部係電性連接至少二接地墊。
復包括有第一增層結構，係設於該第一介電層及第一線路層上，該第一增層結構係包括有至少一具有第二盲孔及第二線槽之第二介電層、設於該第二介電層之第二線槽中且與該第二介電層表面齊平之第二線路層、及複數設於第二介電層之第二盲孔中之第二導電盲孔，該些第二導電盲孔並電性連接該第一及第二線路層，且該第一增層結構上具有第一電性接觸墊，於該第一增層結構上覆設有第一 防焊層，該第一防焊層具有複數第一防焊層開孔以對應露出各該第一電性接觸墊之部分表面。
本發明復提供另一實施例，該核心板係為具有線路之線路板，於該第一表面及第二表面具有核心線路層，且具有貫穿該核心板之導電通孔或第四導電盲孔，以電性連接該第一表面及第二表面之核心線路層；該半導體晶片之第二作用面係為非作用面，於該核心板之第二表面形成有第二防焊層，並形成有防焊層開口，以露出該半導體晶片之非作用面。
本發明再提供一實施例，該核心板係為具有線路之線路板，於該第一表面及第二表面具有核心線路層，且具有貫穿該核心板之導電通孔或第四導電盲孔，以電性連接該第一表面及第二表面之核心線路層；該半導體晶片之第二作用面係為非作用面，於該核心板之第二表面上形成有第二增層結構，該第二增層結構係包括有至少一具有第三盲孔及第三線槽之第三介電層、設於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數設於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層，且該第二增層結構表面上具有複數第二電性接觸墊，於該第二增層結構上覆設有第二防焊層，該第二防焊層具有複數第二防焊層開孔以對應露出各該第二電性接觸墊之部分表面。
該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該 開口中。
本發明又提供一實施例，該半導體晶片之第二作用面具有複數第二電極墊，於該核心板之第二表面及半導體晶片之第二作用面上形成有第二增層結構，該第二增層結構係包括有至少一具有第三盲孔及第三線槽第三介電層、設於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數設於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層及第二電極墊，且該第二增層結構表面上具有複數第二電性接觸墊，於該第二增層結構上覆設有第二防焊層，該第二防焊層具有複數第二防焊層開孔以對應露出各該第二電性接觸墊之部分表面。
該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
本發明復提供一種嵌埋有半導體晶片之電路板製法，係包括：提供一具有相對應之第一及第二表面之核心板，並形成有一貫穿該第一及第二表面之開口；於該開口中容設有半導體晶片，該半導體晶片具有第一作用面及相對應之第二作用面，於該第一作用面具有複數第一電極墊，該第一電極墊係包括訊號墊、電源墊及接地墊；於該核心板之第一表面及半導體晶片之第一作用面形成有第一介電層，且該第一介電層並填入該開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中；以及於 該第一介電層中形成有第一線路層，且該第一線路層與第一介電層表面齊平，並於該第一介電層中形成有第一導電盲孔，以電性連接該半導體晶片之第一電極墊，且該第一線路層具有複數串接部。
依上述之嵌埋有半導體晶片之電路板製法，該核心板係為絕緣板；該半導體晶片之第二作用面係為非作用面；該半導體晶片之第一作用面形成有鈍化層，且該些第一電極墊形成於該鈍化層上，並電性連接該半導體晶片，其中該半導體晶片之空曠區設置有一對位靶或該些第一電極墊中之一者係為對位靶。
又依上述之製法，該第一線路層之製法，係包括：於該第一介電層中形成有複數第一盲孔及第一線槽，該第一盲孔露出該第一電極墊之部份表面，且部份之第一線槽連通該第一盲孔；於該第一介電層、第一盲孔之孔壁、第一線槽之孔壁、第一電極墊上形成有導電層；於該導電層上形成有金屬層，且於該第一線槽中形成該第一線路層，於該第一盲孔中形成該第一導電盲孔；以及移除第一盲孔及第一線槽上未作為該第一線路層之金屬層及其所覆蓋之導電層，使該第一線路層與第一介電層表面齊平。
該第一線路層之串接部係電性連接至少二電源墊、或該串接部係電性連接至少二接地墊。
復包括於該第一介電層及第一線路層上形成有第一增層結構，該第一增層結構係包括有至少一具有第二盲孔及第二線槽之第二介電層、形成於該第二介電層之第二線 槽中且與該第二介電層表面齊平之第二線路層、及複數形成於第二介電層之第二盲孔中之第二導電盲孔，該些第二導電盲孔並電性連接該第一及第二線路層，且該第一增層結構上形成有第一電性接觸墊，於該第一增層結構上形成有第一防焊層，該第一防焊層具有複數第一防焊層開孔以對應露出各該第一電性接觸墊之部分表面。
本發明復提供另一製法實施例，該核心板係為具有線路之線路板，於該第一表面及第二表面具有核心線路層，且具有貫穿該核心板之導電通孔或第四導電盲孔，以電性連接該第一表面及第二表面之核心線路層；該半導體晶片之第二作用面係為非作用面；於該核心板之第二表面形成有第二防焊層，該第二防焊層並形成有防焊層開口，以露出該半導體晶片之非作用面。
本發明又一製法實施例，該核心板係為具有線路之線路板，於該第一表面及第二表面具有核心線路層，且具有貫穿該核心板之導電通孔或第四導電盲孔，以電性連接該第一表面及第二表面之核心線路層；該半導體晶片之第二作用面係為非作用面；於該核心板之第二表面上形成有第二增層結構，該第二增層結構係包括有至少一具有第三盲孔及第三線槽之第三介電層、設於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數設於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層，且該第二增層結構表面上具有複數第二電性接觸墊，於該第二增層結構上 覆設有第二防焊層，該第二防焊層具有複數第二防焊層開孔以對應露出各該第二電性接觸墊之部分表面。
該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
本發明再一製法實施例，該半導體晶片之第二作用面形成有複數第二電極墊；於該核心板之第二表面及半導體晶片之第二作用面上形成有第二增層結構，該第二增層結構係包括有至少一具有第三盲孔及第三線槽之第三介電層、形成於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數形成於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層及第二電極墊，且該第二增層結構表面上形成有複數第二電性接觸墊，於該第二增層結構上形成有第二防焊層，該第二防焊層並形成有複數第二防焊層開孔，以對應露出各該第二電性接觸墊之部分表面。
該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
本發明嵌埋有半導體晶片之電路板及其製法，係於該核心板之開口中容設有半導體晶片，且於該核心板之第一表面及半導體晶片之第一作用面上形成有第一介電層，再於該第一介電層中形成有第一盲孔及第一線槽，使該第一線槽露出該半導體晶片之第一電極墊，接著於該第一盲孔 及第一線槽中分別形成有第一導電盲孔及第一線路層，使該第一導電盲孔電性連接該半導體晶片之第一電極墊，設置於電源墊及接地墊上之第一導電盲孔係藉由該第一線路層電性連接，俾以免除習知形成線路之金屬層影響對位靶點，導致線路層之導電盲孔不易電性連接半導體晶片之電極墊的缺失；且該第一線路層復具有複數串接部以電性連接至少二電源墊或至少二接地墊，俾以降低雜訊並提昇電性品質；又於該第一介電層中形成該第一盲孔及第一線槽，以免除習知形成線路之側蝕現象，俾能縮小線寬及線距，以提高佈線密度，進而提高電性功能。
以下請配合圖式說明本發明之具體實施例，以使所屬技術中具有通常知識者可輕易地瞭解本發明之技術特徵與達成功效。
請參第2A至2G圖，係為本發明嵌埋有半導體晶片之電路板之剖視示意圖。
如第2A及2A'圖所示，首先，提供一核心板20，該核心板20係為絕緣板，且該核心板20具有相對應之第一表面20a及第二表面20b，並形成有一貫穿該第一表面20a及第二表面20b之開口200；於該開口200中容設有半導體晶片21，該半導體晶片21具有第一作用面21a及相對應之第二作用面2lb，於該第一作用面21a形成有鈍化層22，且於該鈍化層22上形成有複數第一電極墊，該第一電極墊係包括訊號墊211、電源墊212及接地墊213，該 些第一電極墊並電性連接該半導體晶片21，又該半導體晶片21之空曠區設有對位靶或該些第一電極墊中之一者係為對位靶(圖式中未表示)，而該第二作用面21b係為非作用面。
如第2B圖所示，於該核心板20之第一表面20a及半導體晶片21之第一作用面21a形成有第一介電層23a，且該第一介電層23a並填入該開口200與半導體晶片21之間的間隙中，以將該半導體晶片21固定於該開口200中。
如第2C圖所示，於該第一介電層23a中形成有複數第一盲孔231a及第一線槽232a，該第一盲孔231a並露出該訊號墊211、電源墊212及接地墊213之部份表面，且部份之第一線槽232a連通該第一盲孔231a；其中，形成該第一盲孔231a及第一線槽232a方式係於該第一介電層23a上形成阻層，而以圖案化之光學顯影蝕刻該第一介電層23a，再以雷射光束移除部分第一介電層23a，以形成第一盲孔231a及第一線槽232a；或該第一介電層23a表面無須施加圖案化光阻層，而以電漿或反應式離子蝕刻直接蝕刻該第一介電層23a，再以雷射光束移除部分第一介電層23a，以形成第一盲孔231a及第一線槽232a；或該第一介電層23a表面無須施加圖案化光阻層，直接以不同波長之雷射光束移除部分第一介電層，以形成第一盲孔231a及第一線槽232a。
如第2D圖所示，利用物理沈積之濺鍍(sputtering) 或化學沈積之無電鍍方式，於該第一介電層23a、第一盲孔231a之孔壁、第一線槽232a之孔壁、第一電極墊上形成有導電層24；該導電層24主要作為後述電鍍金屬材料所需之電流傳導路徑，其可由金屬、合金或沉積數層金屬層所構成，如選自銅、錫、鎳、鉻、鈦及銅-鉻合金等所組群組之其中一者，或該導電層24係為聚乙炔、聚苯胺或有機硫聚合物等導電高分子材料。
如第2E圖所示，於該導電層24上形成有金屬層25，且於該第一線槽232a中形成第一線路層25a，於該第一盲孔231a中形成第一導電盲孔251a，以電性連接至該第一電極墊，且該第一線路層25a具有複數串接部252a。
如第2F及2F'圖所示，移除該第一盲孔231a及第一線槽232a上未作為該第一線路層25a之金屬層25及其所覆蓋之導電層24，使該第一線路層25a與第一介電層23a表面齊平，如第2F圖所示；且該第一線路層25a之串接部252a電性連接至少二電源墊212或至少二接地墊213，俾以降低雜訊並提昇電性品質，如第2F'圖所示。
如第2G圖所示，於該第一介電層23a及第一線路層25a上形成有第一增層結構26a，該第一增層結構26a係包括有至少一具有第二盲孔231b及第二線槽232b之第二介電層23b、形成於該第二介電層23b之第二線槽232b中且與該第二介電層23b表面齊平之第二線路層25b、及複數形成於第二介電層23b之第二盲孔231b中之第二導電盲孔251b，該些第二導電盲孔251b並電性連接該第一 線路層25a及第二線路層25b，且該第一增層結構26a上形成有第一電性接觸墊264a，於該第一增層結構26a上形成有第一防焊層27a，該第一防焊層27a具有複數第一防焊層開孔271a以對應露出各該第一電性接觸墊264a之部分表面。
本發明復提供一種嵌埋有半導體晶片之電路板，係包括：核心板20，係具有相對應之第一表面20a及第二表面20b，並形成有一貫穿該第一表面20a及第二表面20b之開口200；半導體晶片21，係容設於該開口200中，並具有第一作用面21a及相對應之第二作用面21b，於該第一作用面21a具有複數第一電極墊，該第一電極墊係包括訊號墊211、電源墊212及接地墊213；第一介電層23a，係設於該核心板20之第一表面20a及半導體晶片21之第一作用面21a，並填入該開口200與半導體晶片21之間的間隙中，以將該半導體晶片21固定於該開口200中；以及第一線路層25a，係形成於該第一介電層23a中，且與該第一介電層23a表面齊平，並具有形成於該第一介電層23a中之第一導電盲孔251a，以電性連接該半導體晶片21之第一電極墊，且該第一線路層25a具有複數串接部252a。
依上述之嵌埋有半導體晶片之電路板，該核心板20係為絕緣板；該半導體晶片21之第二作用面21b係為非作用面；該第一介電層23a具有複數第一盲孔231a及第一線槽232a，且部份之第一線槽232a連通該第一盲孔 231a，該第一線路層25a係形成於該第一線槽232a中，該第一導電盲孔251a係形成於該第一盲孔231a中；該串接部252a係電性連接至少二電源墊212、或該串接部252a係電性連接至少二接地墊213。
該半導體晶片21之第一作用面21a具有鈍化層22，且該些第一電極墊係設於該鈍化層22上，並電性連接該半導體晶片21，該半導體晶片21之空曠區設有對位靶或該些第一電極墊中之一者係為對位靶。
復包括有第一增層結構26a，係設於該第一介電層23a及第一線路層25a上，該第一增層結構26a係包括有至少一具有第二盲孔231b及第二線槽232b之第二介電層23b、設於該第二介電層23b之第二線槽232b中且與該第二介電層23b表面齊平之第二線路層25b、及複數設於第二介電層23b之第二盲孔231b中之第二導電盲孔251b，該些第二導電盲孔251b並電性連接該第一線路層25a及第二線路層25b，且該第一增層結構26a上具有第一電性接觸墊264a，於該第一增層結構26a上覆設有第一防焊層27a，該第一防焊層27a具有複數第一防焊層開孔271a以對應露出各該第一電性接觸墊264a之部分表面。
請參閱第3A至3C圖，係為本發明嵌埋有半導體晶片之電路板之其它實施例剖視示意圖。
如第3A圖所示，該核心板20係為具有線路之線路板，於該第一表面20a及第二表面20b具有核心線路層201，且具有貫穿該核心板20之導電通孔202或第四導電 盲孔203，以電性連接該第一表面20a及第二表面20b之核心線路層201，又該半導體晶片21之第二作用面21b係為非作用面，於該核心板20之第二表面20b形成有第二防焊層27b，該第二防焊層27b並具有第二防焊層開口271b，以露出該半導體晶片21之非作用面。
如第3B圖所示，係為接續第2G圖所示之結構，惟該核心板20係為具有線路之線路板，於該核心板20之第二表面20b上形成有第二增層結構26b，該第二增層結構26b係包括有至少一具有第三盲孔231c及第三線槽232c之第三介電層23c、設於該第三介電層23c之第三線槽232c中且與該第三介電層23c表面齊平之第三線路層25c、及複數設於該第三介電層23c之第三盲孔231c中之第三導電盲孔251c，該些第三導電盲孔251c並電性連接該第三線路層25c，且該第二增層結構26b表面上具有複數第二電性接觸墊264b，於該第二增層結構26b上覆設有第二防焊層27b，該第二防焊層27b具有複數第二防焊層開孔271b以對應露出各該第二電性接觸墊264b之部分表面；其中，該核心板20兩側之第一增層結構26a及第二增層結構26b，係可藉由貫穿該核心板20之導電通孔202或第四導電盲孔203電性連接。
該第一介電層23a及第三介電層23c並填入該核心板20之開口200與半導體晶片21之間的間隙中，以將該半導體晶片21固定於該開口200中。
如第3C圖所示，係為接續第2G圖所示之結構，惟該 核心板20係為具有線路之線路板，且該半導體晶片21之第二作用面21b具有複數第二電極墊214，於該核心板20之第二表面20b及半導體晶片21之第二作用面21b上形成有第二增層結構26b，該第二增層結構26b係包括有至少一具有第三盲孔231c及第三線槽232c之第三介電層23c、設於該第三介電層23c之第三線槽232c中且與該第三介電層23c表面齊平之第三線路層25c、及複數設於該第三介電層23c之第三盲孔231c中之第三導電盲孔251c，該些第三導電盲孔251c並電性連接該第三線路層25c及第二電極墊214，且該第二增層結構26b表面上具有複數第二電性接觸墊264b，於該第二增層結構26b上覆設有第二防焊層27b，該第二防焊層27b具有複數第二防焊層開孔271b以對應露出各該第二電性接觸墊264b之部分表面；其中，該核心板20兩側之第一增層結構26a及第二增層結構26b，係可藉由貫穿該核心板20之導電通孔202或第四導電盲孔203電性連接。
該第一介電層23a及第三介電層23c並填入該核心板20之開口200與半導體晶片21之間的間隙中，以將該半導體晶片21固定於該開口200中。
因此，本發明嵌埋有半導體晶片之電路板及其製法，係於該核心板之開口中容設有半導體晶片，且於該核心板之第一表面及半導體晶片之第一作用面上形成有第一介電層，再於該第一介電層中形成有第一盲孔及第一線槽，使該第一線槽露出該半導體晶片之第一電極墊，接著於該 第一盲孔及第一線槽中分別形成有第一導電盲孔及第一線路層，使該第一導電盲孔電性連接該半導體晶片之第一電極墊，且該第一線路層具有複數串接部；俾以免除習知形成線路之金屬層影響對位靶點，導致線路層之導電盲孔不易電性連接半導體晶片之電極墊的缺失；且該第一線路層復具有複數串接部以電性連接至少二電源墊或至少二接地墊，俾以降低雜訊並提昇電性品質；又於該第一介電層中形成該第一盲孔及第一線槽，以免除習知形成線路之側蝕現象，俾能縮小線寬及線距，以提高佈線密度，進而提高電性功能；以及將半導體晶片之電源墊及接地墊以導電盲孔互相連接，以避免半導體晶片於高頻作動下，因訊號墊佈設過密，則會相互干擾產生雜訊，致使訊號失真、電性功能下降。
惟以上所述之具體實施例，僅係用以例釋本發明之特點及功效，而非用以限定本發明之可實施範疇，在未脫離本發明上揭之精神與技術範疇下，任何運用本發明所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所涵蓋。
10‧‧‧基板本體
100、200‧‧‧開口
101‧‧‧第一核心線路層
102‧‧‧第二核心線路層
102a‧‧‧電性連接墊
103、202‧‧‧導電通孔
10a、20a‧‧‧第一表面
10b、20b‧‧‧第二表面
11、21‧‧‧半導體晶片
111‧‧‧電極墊
11a‧‧‧作用面
11b‧‧‧非作用面
120a‧‧‧第一開孔
120b‧‧‧第二開孔
12a、23a‧‧‧第一介電層
12b、23b‧‧‧第二介電層
13a‧‧‧第一金屬層
13b‧‧‧第二金屬層
14a‧‧‧第一導電層
14b‧‧‧第二導電層
150a‧‧‧第一開口區
150b‧‧‧第二開口區
15a‧‧‧第一阻層
15b‧‧‧第二阻層
161a、251a‧‧‧第一導電盲孔
161b、251b‧‧‧第二導電盲孔
162a、264a‧‧‧第一電性接觸墊
162b、264b‧‧‧第二電性接觸墊
16a、25a‧‧‧第一線路層
16b、25b‧‧‧第二線路層
170a、271a‧‧‧第一防焊層開孔
170b、271b‧‧‧第二防焊層開孔
17a、27a‧‧‧第一防焊層
17b、27b‧‧‧第二防焊層
20‧‧‧核心板
201‧‧‧核心線路層
203‧‧‧第四導電盲孔
211‧‧‧訊號墊
212‧‧‧電源墊
213‧‧‧接地墊
214‧‧‧第二電極墊
21a‧‧‧第一作用面
21b‧‧‧第二作用面
22‧‧‧鈍化層
231a‧‧‧第一盲孔
231b‧‧‧第二盲孔
231c‧‧‧第三盲孔
232a‧‧‧第一線槽
232b‧‧‧第二線槽
232c‧‧‧第三線槽
23c‧‧‧第三介電層
24‧‧‧導電層
25‧‧‧金屬層
251c‧‧‧第三導電盲孔
252a‧‧‧串接部
25c‧‧‧第三線路層
26a‧‧‧第一增層結構
26b‧‧‧第二增層結構
第1A至1G圖係為習用嵌埋有半導體晶片之電路板製法示意圖；第2A至2G圖係為本發明嵌埋有半導體晶片之電路板之製法剖視示意圖；第2A'圖係為第2A圖之上視示意圖； 第2F'圖係為第2F圖之上視示意圖；以及第3A至3C圖係本發明嵌埋有半導體晶片之電路板之其它實施例剖視示意圖。
20‧‧‧核心板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧開口
21‧‧‧半導體晶片
21a‧‧‧第一作用面
21b‧‧‧第二作用面
211‧‧‧第一電極墊
212‧‧‧電源墊
213‧‧‧接地墊
23a‧‧‧第一介電層
231a‧‧‧第一盲孔
232a‧‧‧第一線槽
25a‧‧‧第一線路層
251a‧‧‧第一導電盲孔
252a‧‧‧串接部

Claims (30)

  1. 一種嵌埋有半導體晶片之電路板，係包括：核心板，係具有相對應之第一及第二表面，並形成有一貫穿該第一及第二表面之開口；半導體晶片，係容設於該開口中，並具有第一作用面及相對應之第二作用面，於該第一作用面具有複數第一電極墊，該第一電極墊係包括訊號墊、複數電源墊及複數接地墊；第一介電層，係設於該核心板之第一表面及半導體晶片之第一作用面，並填入該開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中；以及第一線路層，係形成於該第一介電層中，且與該第一介電層表面齊平，並具有形成於該第一介電層中之第一導電盲孔，以電性連接該半導體晶片之第一電極墊，且該第一線路層具有複數串接部，該串接部係電性連接至少二該電源墊或至少二該接地墊。
  2. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，其中，該核心板係為絕緣板。
  3. 如申請專利範圍第2項之嵌埋有半導體晶片之電路板，其中，該半導體晶片之第二作用面係為非作用面。
  4. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，其中，該半導體晶片之第一作用面具有鈍化層，且該些第一電極墊設於該鈍化層上，並電性連接該半 導體晶片。
  5. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，復包括對位靶，係設於該半導體晶片之空曠區或為該些第一電極墊中之一者。
  6. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，其中，該第一介電層具有複數第一盲孔及第一線槽，且部份之第一線槽連通該第一盲孔，該第一線路層係形成於該第一線槽中，該第一導電盲孔係形成於該第一盲孔中。
  7. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，復包括有第一增層結構，係設於該第一介電層及第一線路層上，該第一增層結構係包括有至少一具有第二盲孔及第二線槽之第二介電層、設於該第二介電層之第二線槽中且與該第二介電層表面齊平之第二線路層、及複數設於第二介電層之第二盲孔中之第二導電盲孔，該些第二導電盲孔並電性連接該第一及第二線路層，且該第一增層結構最外層之第二線路層上具有第一電性接觸墊，於該第一增層結構上覆設有第一防焊層，該第一防焊層具有複數第一防焊層開孔以對應露出各該第一電性接觸墊之部分表面。
  8. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，其中，該核心板係為具有線路之線路板，於該第一表面及第二表面具有核心線路層，且具有貫穿該核心板之導電通孔或第四導電盲孔，以電性連接該第一 表面及第二表面之核心線路層。
  9. 如申請專利範圍第8項之嵌埋有半導體晶片之電路板，其中，該半導體晶片之第二作用面係為非作用面。
  10. 如申請專利範圍第9項之嵌埋有半導體晶片之電路板，復包括有第二防焊層，係設於該核心板之第二表面，並具有防焊層開口，以露出該半導體晶片之非作用面。
  11. 如申請專利範圍第8項之嵌埋有半導體晶片之電路板，復包括有第二增層結構，係設於該核心板之第二表面上，該第二增層結構係包括有至少一具有第三盲孔及第三線槽之第三介電層、設於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數設於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層，且該第二增層結構最外層之第三線路層上具有複數第二電性接觸墊，於該第二增層結構上覆設有第二防焊層，該第二防焊層具有複數第二防焊層開孔以對應露出各該第二電性接觸墊之部分表面。
  12. 如申請專利範圍第11項之嵌埋有半導體晶片之電路板，其中，該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
  13. 如申請專利範圍第1項之嵌埋有半導體晶片之電路板，其中，該半導體晶片之第二作用面具有複數第二 電極墊。
  14. 如申請專利範圍第13項之嵌埋有半導體晶片之電路板，復包括有第二增層結構，係設於該核心板之第二表面及半導體晶片之第二作用面上，該第二增層結構係包括有至少一具有第三盲孔及第三線槽第三介電層、設於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數設於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層及第二電極墊，且該第二增層結構最外層之第三線路層上具有複數第二電性接觸墊，於該第二增層結構上覆設有第二防焊層，該第二防焊層具有複數第二防焊層開孔以對應露出各該第二電性接觸墊之部分表面。
  15. 如申請專利範圍第14項之嵌埋有半導體晶片之電路板，其中，該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
  16. 一種嵌埋有半導體晶片之電路板製法，係包括：提供一具有相對應之第一及第二表面之核心板，並形成有一貫穿該第一及第二表面之開口；於該開口中容設有半導體晶片，該半導體晶片具有第一作用面及相對應之第二作用面，於該第一作用面具有複數第一電極墊，該第一電極墊係包括訊號墊、複數電源墊及複數接地墊； 於該核心板之第一表面及半導體晶片之第一作用面形成有第一介電層，且該第一介電層並填入該開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中；以及於該第一介電層中形成有第一線路層，該第一線路層與第一介電層表面齊平，並於該第一介電層中形成有第一導電盲孔，以電性連接該半導體晶片之第一電極墊，且該第一線路層具有複數串接部，該串接部係電性連接至少二該電源墊或至少二該接地墊。
  17. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，其中，該核心板係為絕緣板。
  18. 如申請專利範圍第17項之嵌埋有半導體晶片之電路板製法，其中，該半導體晶片之第二作用面係為非作用面。
  19. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，其中，該半導體晶片之第一作用面形成有鈍化層，且該些第一電極墊形成於該鈍化層上，並電性連接該半導體晶片。
  20. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，其中，該半導體晶片之空曠區設有對位靶或該些第一電極墊中之一者係為對位靶。
  21. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，其中，該第一線路層之製法，係包括：於該第一介電層中形成有複數第一盲孔及第一 線槽，該第一盲孔露出該第一電極墊之部份表面，且部份之第一線槽連通該第一盲孔；於該第一介電層、第一盲孔之孔壁、第一線槽之孔壁、第一電極墊上形成有導電層；於該導電層上形成有金屬層，且於該第一線槽中形成該第一線路層，於該第一盲孔中形成該第一導電盲孔；以及移除第一盲孔及第一線槽上未作為該第一線路層之金屬層及其所覆蓋之導電層，使該第一線路層與第一介電層表面齊平。
  22. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，復包括於該第一介電層及第一線路層上形成有第一增層結構，該第一增層結構係包括有至少一具有第二盲孔及第二線槽之第二介電層、形成於該第二介電層之第二線槽中且與該第二介電層表面齊平之第二線路層、及複數形成於第二介電層之第二盲孔中之第二導電盲孔，該些第二導電盲孔並電性連接該第一及第二線路層，且該第一增層結構最外層之第二線路層上形成有第一電性接觸墊，於該第一增層結構上形成有第一防焊層，該第一防焊層具有複數第一防焊層開孔以對應露出各該第一電性接觸墊之部分表面。
  23. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，其中，該核心板係為具有線路之線路板，於該第一表面及第二表面具有核心線路層，且具有貫穿 該核心板之導電通孔或第四導電盲孔，以電性連接該第一表面及第二表面之核心線路層。
  24. 如申請專利範圍第23項之嵌埋有半導體晶片之電路板製法，其中，該半導體晶片之第二作用面係為非作用面。
  25. 如申請專利範圍第24項之嵌埋有半導體晶片之電路板製法，復包括於該核心板之第二表面形成有第二防焊層，該第二防焊層並形成有防焊層開口，以露出該半導體晶片之非作用面。
  26. 如申請專利範圍第23項之嵌埋有半導體晶片之電路板製法，復包括於該核心板之第二表面上形成有第二增層結構，該第二增層結構係包括有至少一具有第三盲孔及第三線槽之第三介電層、設於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數設於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層，且該第二增層結構最外層之第三線路層上具有複數第二電性接觸墊，於該第二增層結構上覆設有第二防焊層，該第二防焊層具有複數第二防焊層開孔以對應露出各該第二電性接觸墊之部分表面。
  27. 如申請專利範圍第26項之嵌埋有半導體晶片之電路板製法，其中，該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
  28. 如申請專利範圍第16項之嵌埋有半導體晶片之電路板製法，其中，該半導體晶片之第二作用面形成有複數第二電極墊。
  29. 如申請專利範圍第28項之嵌埋有半導體晶片之電路板製法，復包括第二增層結構，係設於該核心板之第二表面及半導體晶片之第二作用面上，該第二增層結構係包括有至少一具有第三盲孔及第三線槽之第三介電層、形成於該第三介電層之第三線槽中且與該第三介電層表面齊平之第三線路層、及複數形成於該第三介電層之第三盲孔中之第三導電盲孔，該些第三導電盲孔並電性連接該第三線路層及第二電極墊，且該第二增層結構最外層之第三線路層上形成有複數第二電性接觸墊，於該第二增層結構上形成有第二防焊層，該第二防焊層並形成有複數第二防焊層開孔，以對應露出各該第二電性接觸墊之部分表面。
  30. 如申請專利範圍第29項之嵌埋有半導體晶片之電路板製法，其中，該第一介電層及第三介電層並填入該核心板之開口與半導體晶片之間的間隙中，以將該半導體晶片固定於該開口中。
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