CN111668106B - 芯片封装方法 - Google Patents

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Abstract

本发明公开一种芯片封装方法，其包括下列步骤：提供一支撑结构，且该支撑结构具有多个开口。形成多个支撑导电孔道贯穿该支撑结构。暂时地固定该支撑结构及多个芯片至一载板，其中这些芯片分别位于该支撑结构的这些开口内。形成一封装材料在该载板上，以及形成多个材料导电孔道及一材料图案化导电层，其中这些材料导电孔道位于该封装材料内并分别连接这些支撑导电孔道。形成一第一重布线路结构在该封装材料及该材料图案化导电层上，其中该第一重布线路结构经由该材料图案化导电层及这些材料导电孔道与该芯片及这些支撑导电孔道相电连接。移离该载板，以及形成一第二重布线路结构。

Description

芯片封装方法
技术领域
本发明涉及一种芯片封装技术，且特别是涉及芯片封装方法。
背景技术
已发展出的扇出型(Fan-out)晶片级封装(Wafer Level Package,WLP) 具有较小的封装尺寸及改善的电气性能，因而可在不增加芯片封装尺寸的情 况下提供更多个接点。在一般的晶片级封装制作工艺中，通过模造方式(die molding)将裸晶片(die管芯)以封装材料包覆，而暴露出裸晶片的主动(有 源)面(active surface)，以在裸晶片及封装材料上形成介电层及图案化导电 层来制作出重布线路，其用于提供用于连接下一层级装置的多个接点。然而， 由于上述晶片级封装的不平衡结构，模具固化及其他后续制作工艺可能发生 翘曲问题(warpage issue)，因而影响对位精度。
发明内容
本发明提供一种芯片封装方法，用于减少翘曲问题，并可增加信号路径。
本发明的芯片封装方法包括下列步骤。提供一支撑结构，其中该支撑结 构整体由相同材料形成，且该支撑结构具有一第一支撑面、相对于该第一支 撑面的一第二支撑面及连接该第一支撑面及该第二支撑面的多个开口。形成 多个支撑导电孔道贯穿该支撑结构，以连接该支撑结构的该第一支撑面及该 第二支撑面。暂时地固定该支撑结构及多个芯片至一载板，其中这些芯片分 别位于该支撑结构的这些开口内，各该芯片具有一第一芯片面及相对于该第 一芯片面的一第二芯片面，且该支撑结构的该第一支撑面与各该芯片的该第 一芯片面齐平。形成一封装材料在该载板上，其中该封装材料覆盖该支撑结 构的第一支撑面及这些芯片的这些第一芯片面，并填充在该支撑结构的该开 口与该芯片之间。形成多个材料导电孔道及一材料图案化导电层，其中这些 材料导电孔道位于该封装材料内并分别连接这些支撑导电孔道，而该材料图 案化导电层位于该封装材料上并连接这些材料导电孔道。形成一第一重布线 路结构在该封装材料及该材料图案化导电层上，其中该第一重布线路结构经 由该材料图案化导电层及这些材料导电孔道与该芯片及这些支撑导电孔道 相电连接。移离该载板。形成一第二重布线路结构在该第二支撑面、该第二 芯片面及该封装材料上。
基于上述，在本发明中，支撑结构的使用可减少翘曲问题，因而降低对 位不准的风险。通过内设于支撑结构的支撑导电孔道可作为芯片封装体的双 面电性内连接通道。
附图说明
图1A至图1N是本发明的一实施例的一种芯片封装方法的剖面示意图；
图2是图1A的支撑结构包括多个开口的立体图；
图3A至图3L是本发明的另一实施例的一种芯片封装方法的剖面示意 图。
符号说明
50:芯片封装阵列
100、200:芯片封装体
110、210:支撑结构
110a、210a:第一支撑面
110b、210b:第二支撑面
110c、210c:开口
110d、210d:支撑贯孔
112:绝缘层
112a:绝缘材料
112b:绝缘贯孔
114、214:导电柱
120、220:芯片
120a、220a:第一芯片面
120b、220b:第二芯片面
121、221:第一电连接点
122、222:第二电连接点
130、230:封装材料
130a、230a:材料贯孔
140、240:种子层
142、242:材料导电孔道
144、244:材料图案化导电层
150、250:第一重布线路结构
152、252:第一介电层
154、254:第一图案化导电层
156、256:第一导电孔道
158、258:导电接点
160、260:第二重布线路结构
162、262:第二介电层
164、264:第二图案化导电层
166、266:第二导电孔道
300、400:载板
300a、400a:可剥除层
L:切割线
具体实施方式
请参考图1A，依照本发明的一实施例的芯片封装方法，首先，提供一 支撑结构110。支撑结构110整体由相同材料、一体成形而形成，且支撑结 构110具有一第一支撑面110a、相对于第一支撑面110a的一第二支撑面110b 及连接第一支撑面110a及第二支撑面110b的多个开口110c。在本实施例中， 支撑结构110的材质例如是金属。此外，支撑结构110可以是具有以阵列排 列的多个开口110c的网状金属结构，如图2所示，而各个开口110c可以容 纳对应的一或多个芯片。
接着，进行形成多个支撑导电孔道114的步骤(完成图如后述图1E所 示)。支撑导电孔道114会贯穿支撑结构110，以连接支撑结构110的第一支 撑面110a及第二支撑面110b。换言之，对具有以阵列排列的多个开口110c 的网状金属的支撑结构110而言，这些支撑导电孔道114会配置在支撑结构 110的围绕开口110c的部分内。在一实施例中，整体来看，网状的支撑结构110是具有多开口的矩形支撑结构。在本实施例中，如图1B所示，移除支撑结构110的多个部分，以形成多个支撑贯孔110d。各支撑贯孔110d连接 第一支撑面110a及第二支撑面110b。接着，请参考图1C，形成绝缘材料112a 在这些支撑贯孔110d内，以形成多个绝缘柱体。接着，请参考图1D，移除 各绝缘柱体的一部分，以形成多个绝缘贯孔112b，而各绝缘柱体的剩余部分 构成一绝缘层112。接着，请参考图1E，形成导电材料在这些绝缘贯孔112b 内，以形成这些支撑导电孔道114，而绝缘层112位于支撑结构110及对应 的支撑导电孔道114之间。当支撑结构110的材质采用金属时，绝缘层112 可避免对应的支撑导电孔道与支撑结构110相互电性导通。值得一提的是， 本实施例是先准备好具有多个支撑导电孔道的支撑结构，再进行后续芯片封 装的步骤，与封装过程中或封装完成再形成导电通道(类似本案的支撑导电 孔道)的步骤相比，若支撑结构良率不佳，可以提早发现，不会导致整个封 装结构不能使用的问题。除此之外，开口110c两侧的支撑结构110具有对 称性，例如：开口110c两侧的支撑结构110中的支撑导电孔道114在数量 上相同，在位置上两侧对称。换言之，支撑结构110分别在开口110c的两 侧的两个部分具有对称性。另外，在本实施例中，支撑导电孔道114是形成 在支撑结构110中，相较于有些实施例将导电路径形成在开口110c的开口 壁上，本实施例可以节省导电路径的设计空间，而具有更弹性的信号布局。
请参考图1F，暂时地固定支撑结构110及多个芯片120至一载板300。 这些芯片120分别位于支撑结构110的这些开口110c内。在本实施例中， 各开口110c配置一个芯片120。另外，在本实施例中，支撑结构110及多个 芯片120通过可剥除层300a(peelable layer)暂时地固定至载板300。此外， 以剥除层300a为参考面，支撑结构110与芯片120等高，意即支撑结构110 的第一支撑面110a与芯片120的第一芯片面120a齐平，如此在后续步骤中， 在纵向空间配置重布线路结构或是其他元件，可以使受力更均匀，而强化整 体结构的刚性。
请参考图1G，形成一封装材料130在载板300上，其中封装材料130 完整覆盖支撑结构110的第一支撑面110a及这些芯片120的这些第一芯片 面120a(第一芯片面120a例如是主动面(active surface))，并填充在支撑结 构110的开口与芯片120之间。更进一步说，封装材料130覆盖住露出于第 一支撑面110a的绝缘层112和支撑导电孔道114，并且填满于网状的支撑结 构110的每一开口110c与对应的芯片120之间的空隙，封装材料130的顶 面高于芯片120的第一芯片面120a和支撑结构110的第一支撑面110a。在 本实施例中，封装材料130的材质不同于支撑导电孔道114外围的绝缘层112 的材质，且封装材料130的材质不同于支撑结构110的材质。在本实施例中， 封装材料130具有高刚性(Modulus)，低热膨胀系数(CTE)的特性，例如 是环氧树脂(epoxy)，如此可以避免因外力、因热而影响芯片、支撑结构 等结构。在一实施例中，封装材料130的刚性系数例如是22000MPa、热膨 胀系数例如是8.4×10-6/℃。
接着，进行形成多个材料导电孔道及一材料图案化导电层的步骤，以得 到如图1J所示的结构。这些材料导电孔道位于封装材料内并分别实质上、 电性上连接这些支撑导电孔道。材料图案化导电层位于封装材料上并实质上、 电性上连接这些材料导电孔道142，详细说明如下。请参考图1H，移除封装 材料130的多个部分，以形成多个材料贯孔130a，其分别暴露出这些支撑导 电孔道114及芯片120的在第一芯片面120a的多个部分(例如主动面的电 连接点)。接着，请参考图1I，形成一种子层140在封装材料130的表面及 各材料贯孔130a的内面。接着，请参考图1J，利用图案化罩幕(未绘示) 配合电镀及蚀刻，在材料贯孔130a内形成这些材料导电孔道142，并在封装 材料130上形成材料图案化导电层144。此时，除了芯片120上的材料导电 孔道142和材料图案化导电层144之外，支撑导电孔道114、材料导电孔道 142和材料图案化导电层144彼此在实质上、电性上相互连接。芯片120上 的材料导电孔道142和材料图案化导电层144则与部分的第一芯片面120a (例如主动面的电连接点)实质上、电性上连接。在本实施例中，材料导电 孔道142的投影会落在露出于第一支撑面110a的支撑导电孔道114的裸露 面上。更详细的说，由于材料导电孔道142形成于封装材料130中，而此封 装材料130具有高刚性，低热膨胀系数的特性，所以材料导电孔道142的横向剖面尺寸可以小于支撑导电孔道114的横向剖面尺寸，材料导电孔道142 的横向剖面尺寸可以小于材料图案化导电层144的横向剖面尺寸。也就是说， 材料导电孔道142的横向剖面尺寸虽然较小，但是因为周围有封装材料130， 所以仍可保有良好的结构强度。
请参考图1K，形成一第一重布线路结构150在封装材料130及材料图 案化导电层144上，用以重新分布信号输出或输入的位置。第一重布线路结 构150经由材料图案化导电层144及这些材料导电孔道142与芯片120及这 些支撑导电孔道114相互电连接。第一重布线路结构150可通过增层法 (build-up process)来制作，其详细的制作方式可从相关领域的通常知识中 获致足够教示、建议与实施说明，故在此不再赘述。在本实施例中，第一重布线路结构150包括多个第一介电层152、多个第一图案化导电层154及多 个第一导电孔道156。这些第一介电层152与这些第一图案化导电层154交 错叠合。这些第一导电孔道156位于对应的第一介电层152内。这些第一图 案化导电层154经由这些第一导电孔道156彼此电连接。最靠近材料图案化 导电层144的第一图案化导电层154也经由这些第一导电孔道156与芯片 120及材料图案化导电层144相连接。在本实施例中，第一重布线路结构150 的第一介电层152的材质不同于封装材料130的材质。详细的说明是，封装 材料130的材质具有高刚性，低热膨胀系数的特性，封装材料130的材质例 如是环氧树脂(epoxy)；第一介电层152的材质刚性较低于封装材料130的 材质刚性，第一介电层152的热膨胀系数较高于封装材料130的热膨胀系数， 第一介电层152的材质例如是聚酰亚胺(PI)。在一实施例中，封装材料130 的刚性系数例如是22000MPa、热膨胀系数例如是8.4×10-6/℃，第一介电层 152的刚性系数例如是2500MPa、热膨胀系数例如是60×10-6/℃。因此，相 较之下，位于封装材料130中的材料导电孔道142，会比位于第一介电层152 中的第一导电孔道156，在结构上更为稳固。
另一方面，封装材料130是配置在支撑结构110与第一重布线路结构150 之间，并且封装材料130是配置在芯片120与第一重布线路结构150之间， 彼此以材料导电孔道142电连接。也就是说，支撑结构110通过包覆于封装 材料130中的材料导电孔道142与第一重布线路结构150电连接。此外，相 较于在单一的封装材料130上配置第一重布线路结构150，本实施例通过支 撑结构110与具有高刚性的封装材料130一同配置，可以使整个芯片封装的 结构更加稳固。而且，金属材质的支撑结构110也可以作为噪声的屏蔽之用。 此外，本实施例的支撑导电孔道114与材料导电孔道142的尺寸不相同，会 有不同的电流密度效果，提高了信号设计的弹性。值得一提的是，对于芯片 封装体来说，金属材质的支撑结构110有较佳的散热效果。
请参考图1L，移离载板300以及剥除层300a。此时，支撑结构110的 第二支撑面110b、芯片120的第二芯片面120b和裸露的封装材料130共平 面。
请参考图1M，形成一第二重布线路结构160在第二支撑面110b、第二 芯片面120b及封装材料130上，用以重新分布信号输出或输入的位置。第 二重布线路结构160也可通过增层法来制作，其详细的制作方式可从相关领 域的通常知识中获致足够教示、建议与实施说明，故在此不再赘述。在本实 施例中，第二重布线路结构160包括多个第二介电层162、多个第二图案化 导电层164及多个第二导电孔道166。这些第二介电层162与这些第二图案化导电层164交错叠合。这些第二导电孔道166位于对应的第二介电层162 内。这些第二图案化导电层164经由这些第二导电孔道166彼此电连接。最 靠近材料图案化导电层144的第二图案化导电层164也经由这些第二导电孔 道166与芯片120及材料图案化导电层144相连接。在本实施例中，芯片120 的第一芯片面120a(例如主动面)配置有多个第一电连接点121，其与第一 重布线路结构150电连接；芯片120的第二芯片面120b(例如晶背)配置有 多个第二电连接点122，其与第二重布线路结构160电连接。在其他未绘示 的实施例中，芯片120的第二芯片面120b没有配置第二电连接点122与第 二重布线路结构160电连接，即芯片120的信号都是通过第一芯片面120a 进行传输。相较之下，芯片120的两面(第一芯片面120a、第二芯片面120b) 都配置有电连接点(第一电连接点121、第二电连接点122)，可以使其分别 电连接第一重布线路结构150与第二重布线路结构160，如此可以增加信号 的设计弹性。换言之，可以将与第一重布线路结构150的连接信号设计于第 一芯片面120a，可以将与第二重布线路结构160的连接信号设计于第二芯片 面120b。此外，相较于在单一的封装材料130上配置第一重布线路结构150 与第二重布线路结构160，本实施例通过支撑结构110与高刚性的封装材料 130的一同配置，可以使整个芯片封装的结构(第一重布线路结构150、芯 片120与第二重布线路结构160)更加稳固。
请参考图1N，单颗化各芯片120及与其封装有关的结构，即沿切割线L 来切割目前的结构，以形成多个芯片封装体100。在单颗化步骤之后，如图 1N所示，芯片封装体100包含支撑结构110(即切割后的支撑结构110的一 部分)、封装材料130(即切割后的封装材料130的一部分)、对应的多个材 料导电孔道142，材料图案化导电层144(即切割后的材料图案化导电层144 的一部分)。此时，支撑结构110、封装材料130、第一重布线路结构150、 第二重布线路结构160的侧面，沿着切割线L切齐。此外，在单颗化步骤之 前或单颗化步骤之后，可以依照实际需求，形成多个导电接点158(例如导 电球)连接至第一重布线路结构150。在其他未绘示的实施例中，更可以在 第二重布线路结构160上配置其他的芯片或是芯片封装体，使得图1N中的 芯片封装体100通过第二重布线路结构160与其他的芯片或是芯片封装体芯 片电连接。如此一来，通过芯片封装体的双面电性内连接通道，可以实现三 维(3D)上的芯片封装体。以芯片120为例，其可以通过第一重布线路结构 150、第二重布线路结构160分别连接导电接点158或是其他的芯片/芯片封 装体。另外，第一重布线路结构150、第二重布线路结构160的信号，可以 通过芯片120或是支撑结构110的导电柱114进行传递，特别是导电柱114 配置于支撑结构110中，更可避免导电柱114受到外力的破坏，而影响信号 传递。此外，在此三维的芯片封装体中，以封装材料130与支撑结构110的 一同配置，取代了原本的封装材料130的单一配置，可以使整个三维的芯片 封装体的结构更加稳固。除此之外，在其他的实施例中，会在单颗化各芯片 120及与其封装有关的结构之后，才在支撑结构的侧壁形成导电通道，取代 本发明的预先准备好具有多个支撑导电孔道的支撑结构，但是如此会导致位 于支撑结构侧壁的导电通道距离芯片太远，传递路径太长，可能造成信号衰减问题。此外，如果最后才进行侧壁的导电通道，也可能造成制作工艺失败， 导致整个封装体无法使用的问题。
当以批次方式来生产多个芯片封装体100时，将多个芯片120配置在载 板300上。因此，请参考图1N，在形成这些导电接点158之前，可先执行 单颗化的步骤，即沿如图1M所是的切割线L来切割芯片120周围的结构， 以分离这些芯片封装体100。同样地，当以批次方式来生产多个芯片封装体 100时，支撑结构110具有以阵列排列的多个开口110c，如图2所示，而各 个开口110c容纳对应的芯片120，如图1F所示。
在本实施例中，以阵列排列且尚未切割的多个芯片封装体100可构成一 芯片封装阵列50，如图1M所示。换句话说，芯片封装阵列50包括以阵列 排列且尚未切割的多个芯片封装体100。具体而言，各芯片封装体100包括 一支撑结构110、多个支撑导电孔道114、一芯片120、一封装材料130、多 个材料导电孔道142、一材料图案化导电层144、一第一重布线路结构150 及一第二重布线路结构160。支撑结构110整体由相同材料形成，并具有一 第一支撑面110a、相对于第一支撑面110a的一第二支撑面110b及连接第一 支撑面110a及第二支撑面110b的一开口110c。在本实施例中，支撑结构110 的材质例如是金属。此外，支撑结构110可以是具有以阵列排列的多个开口 110c的网状金属结构，如图2所示，而各个开口110c可以容纳对应的一或 多个芯片芯片。金属材质的支撑结构110具有稳定封装体结构及遮蔽噪声的 功能。另一方面，对具有以阵列排列的多个开口110c的网状金属的支撑结 构110而言，这些支撑导电孔道114会配置在支撑结构110之围绕开口110c 的部分内。在一实施例中，其整体来看，网状的支撑结构110是具有多开口 的矩形支撑结构。此外，开口110c两侧的支撑结构110具有对称性，例如： 开口110c两侧的支撑结构110中的支撑导电孔道114在数量上相同，在位 置上两侧对称。换言之，支撑结构110分别在开口110c的两侧的两个部分具有对称性。
这些支撑导电孔道114贯穿支撑结构110，以连接支撑结构110的第一 支撑面110a及第二支撑面110b。芯片120位于开口110c内并具有一第一芯 片面120a(例如主动面)及相对于第一芯片面120a的一第二芯片面120b(例 如晶背)。在本实施例中，支撑导电孔道114是形成在支撑结构110中，相 较于有些实施例将导电路径形成在开口110c的开口壁上，本实施例可以节 省导电路径的设计空间，而具有更弹性的信号布局。另外，支撑结构110与芯片120等高，意即支撑结构110的第一支撑面110a与芯片120的第一芯 片面120a齐平，所以，若在纵向空间配置重布线路结构或是其他元件，可 以使受力更均匀，而强化整体结构的刚性。
封装材料130位在支撑结构110的第一支撑面110a及芯片120的第一 芯片面120a上，并填充在支撑结构110的开口与芯片120之间。这些材料 导电孔道142位于封装材料130内，并分别连接这些支撑导电孔道114。在 本实施例中，封装材料130的材质不同于支撑结构110的材质。在本实施例 中，封装材料130具有高刚性(Modulus)，低热膨胀系数(CTE)的特性， 例如是环氧树脂(epoxy)，如此可以避免因外力、因热而影响芯片、支撑 结构等结构。在一实施例中，封装材料130的刚性系数例如是22000MPa、 热膨胀系数例如是8.4×10-6/℃。
材料图案化导电层144位于封装材料130上，并连接这些材料导电孔道 142。值得一提的是，由于材料导电孔道142形成于封装材料130中，而此 封装材料130具有高刚性，低热膨胀系数的特性，所以材料导电孔道142的 横向剖面尺寸可以小于支撑导电孔道114的横向剖面尺寸，材料导电孔道 142的横向剖面尺寸可以小于材料图案化导电层144的横向剖面尺寸。也就 是说，材料导电孔道142的横向剖面尺寸虽然较小，但是因为周围有封装材料130，所以仍可保有良好的结构强度。
第一重布线路结构150位于封装材料130及材料图案化导电层144上， 其中第一重布线路结构150经由材料图案化导电层144及这些材料导电孔道 142与芯片120及这些支撑导电孔道相电连接。在本实施例中，第一重布线 路结构150的第一介电层152的材质不同于封装材料130的材质。详细的说 明是，封装材料130的材质具有高刚性，低热膨胀系数的特性，封装材料130 的材质例如是环氧树脂(epoxy)；第一介电层152的材质刚性较低于封装材 料130的材质刚性，第一介电层152的热膨胀系数较高于封装材料130的热 膨胀系数，第一介电层152的材质例如是聚酰亚胺(PI)。在一实施例中， 封装材料130的刚性系数例如是22000MPa、热膨胀系数例如是8.4×10-6/℃， 第一介电层152的刚性系数例如是2500MPa、热膨胀系数例如是60×10-6/℃。 因此，相较之下，位于封装材料130中的材料导电孔道142，会比位于第一 介电层152中的第一导电孔道156，在结构上更为稳固。另一方面，封装材 料130是配置在支撑结构110与第一重布线路结构150之间，并且封装材料 130是配置在芯片120与第一重布线路结构150之间，彼此以材料导电孔道 142电连接。也就是说，支撑结构110通过包覆于封装材料130中的材料导 电孔道142与第一重布线路结构150电连接。此外，相较于在单一的封装材 料130上配置第一重布线路结构150，本实施例通过支撑结构110与具有高 刚性的封装材料130一同配置，可以使整个芯片封装的结构更加稳固。而且， 金属材质的支撑结构110也可以作为噪声的屏蔽之用。此外，本实施例的支 撑导电孔道114与材料导电孔道142的尺寸不相同，会有不同的电流密度效 果，提高了信号设计的弹性。值得一提的是，对于芯片封装体来说，金属材 质的支撑结构110有较佳的散热效果。
第二重布线路结构160位于第二支撑面110b及第二芯片面120b及封装 材料130上。在本实施例中，芯片120的第一芯片面120a(例如主动面)配 置有多个第一电连接点121，其与第一重布线路结构150电连接；芯片120 的第二芯片面120b(例如晶背)配置有第二电连接点122，其与第二重布线 路结构160电连接。在其他未绘示的实施例中，芯片120的第二芯片面120b 没有配置电连接点与第二重布线路结构160电连接，即芯片120的信号都是 通过第一芯片面120a进行传输。相较之下，芯片120的两面(第一芯片面 120a、第二芯片面120b)都配置有电连接点(第一电连接点121、第二电连 接点122)，可以使其分别电连接第一重布线路结构150与第二重布线路结构 160，如此可以增加信号的设计弹性。换言之，可以将与第一重布线路结构 150的连接信号设计于第一芯片面120a，可以将与第二重布线路结构160的 连接信号设计于第二芯片面120b。此外，相较于在单一的封装材料130上配置第一重布线路结构150与第二重布线路结构160，本实施例通过支撑结构 110与高刚性的封装材料130的一同配置，可以使整个芯片封装的结构(第 一重布线路结构150、芯片120与第二重布线路结构160)更加稳固。
在上述实施例中，各芯片封装体100可包括多个绝缘层112。各绝缘层 112位于对应的导电柱114与支撑结构110之间，以使这些导电柱114与支 撑结构110彼此绝缘。在本实施例中，各绝缘层112例如是包覆住对应的导 电柱114。
相较于图1A至图1N的实施例的支撑结构110可采用金属，在图3A至 图3L的另一实施例的支撑结构110采用了非金属的材质，例如陶瓷、玻璃 等。
请参考图3A，依照本发明的另一实施例的芯片封装方法，首先，提供 一支撑结构210。支撑结构210整体由相同材料、一体成形而形成，且支撑 结构210具有一第一支撑面210a、相对于第一支撑面210a的一第二支撑面 210b及连接第一支撑面210a及第二支撑面210b的多个开口210c。在本实 施例中，支撑结构210的材质例如是陶瓷、玻璃。此外，支撑结构210可以 是具有以阵列排列的多个开口的网状金属结构(类似如图2所示的具有多个 开口110c的支撑结构110)，而各个开口210c可以容纳对应的一或多个芯片。
接着，进行形成多个支撑导电孔道214的步骤(完成图如后述图3E所 示)，支撑导电孔道214会贯穿支撑结构210，以连接支撑结构210的第一支 撑面210a及第二支撑面210b。换言之，对具有以阵列排列的多个开口210c 的网状非金属的支撑结构210而言，这些支撑导电孔道214会配置在支撑结 构210之围绕开口210c的部分内。在一实施例中，其整体来看，网状的支 撑结构210是具有多开口的矩形支撑结构。在本实施例中，如图3B所示， 移除支撑结构210的多个部分，以形成多个支撑贯孔210d。各支撑贯孔210d 连接第一支撑面210a及第二支撑面210b。接着，请参考图3C，形成导电材 料在这些支撑贯孔210d内，以形成这些支撑导电孔道214。当支撑结构210 的材质采用陶瓷或玻璃时，支撑结构210可避免这些支撑导电孔道214相互 电性导通。值得一提的是，本实施例是先准备好具有多个支撑导电孔道的支 撑结构，再进行后续芯片封装的步骤，与封装过程中或封装完成再形成支撑导电孔道244的步骤相比，若支撑结构210的良率不佳，可以提早发现，不 会导致整个封装结构不能使用的问题。除此之外，开口210c两侧的支撑结 构210具有对称性，例如：开口210c两侧的支撑结构210中的支撑导电孔 道214在数量上相同，在位置上两侧对称。换言之，支撑结构210分别在开 口210c的两侧的两个部分具有对称性。另外，在本实施例中，支撑导电孔 道214是形成在支撑结构210中，相较于有些实施例将导电路径形成在开口 210c的开口壁上，本实施例可以节省导电路径的设计空间，而具有更弹性的 信号布局。
请参考图3D，暂时地固定支撑结构210及多个芯片220至一载板300。 这些芯片220分别位于支撑结构210的这些开口210c内。在本实施例中， 各开口210c配置一个芯片220。另外，在本实施例中，支撑结构210及多个 芯片220通过可剥除层300a暂时地固定至载板300。此外，以剥除层300a 为参考面，支撑结构210与芯片220等高，意即支撑结构210的第一支撑面 210a与芯片220的第一芯片面220a齐平，如此在后续步骤中，在纵向空间 配置重布线路结构或是其他元件，可以使受力更均匀，而强化整体结构的刚 性。
请参考图3E，形成一封装材料230在载板300上，其中封装材料230 完整覆盖支撑结构210的第一支撑面210a及这些芯片220的这些第一芯片 面220a(第一芯片面220a例如是主动面)，并填充在支撑结构210的开口与 芯片220之间，并且填满于网状的支撑结构210的每一开口210c与对应的 芯片220之间的空隙，封装材料230的顶面高于芯片220的第一芯片面220a 和支撑结构210的第一支撑面210a。更进一步说，封装材料230覆盖住露出 于第一支撑面210a的支撑导电孔道214。在本实施例中，封装材料230的材 质不同于支撑结构210的材质。在本实施例中，封装材料230具有高刚性 (Modulus)，低热膨胀系数(CTE)的特性，例如是环氧树脂(epoxy)， 如此可以避免因外力、因热而影响芯片、支撑结构等结构。在一实施例中， 封装材料230的刚性系数例如是22000MPa、热膨胀系数例如是8.4×10-6/℃。
接着，进行形成多个材料导电孔道及一材料图案化导电层的步骤，以得 到如图3H所示的结构。这些材料导电孔道位于封装材料内并分别实质上、 电性上连接这些支撑导电孔道。材料图案化导电层位于封装材料上并实质上、 电性上连接这些材料导电孔道242，详细说明如下。请参考图3F，移除封装 材料230的多个部分，以形成多个材料贯孔230a，其分别暴露出这些支撑导 电孔道214及芯片220的在第一芯片面220a的多个部分(例如主动面上的 电连接点)。接着，请参考图3G，形成一种子层240在封装材料230的表面 及各材料贯孔230a的内面。接着，请参考图3H，利用图案化罩幕(未绘示) 配合电镀及蚀刻，在材料贯孔230a内形成这些材料导电孔道242，并在封装 材料230上形成材料图案化导电层244。此时，除了芯片220上的材料导电 孔道242和材料图案化导电层244之外，支撑导电孔道214、材料导电孔道 242和材料图案化导电层244彼此在实质上、电性上相互连接。芯片220上 的材料导电孔道242和材料图案化导电层244则与部分的第一芯片面220a (例如主动面的电连接点)实质上、电性上连接。在本实施例中，材料导电 孔道242的投影会落在露出于第一支撑面210a的支撑导电孔道214的裸露 面上。更详细的说，由于材料导电孔道242形成于封装材料230中，而此封 装材料230具有高刚性，低热膨胀系数的特性，所以材料导电孔道242的横向剖面尺寸可以小于支撑导电孔道214的横向剖面尺寸，材料导电孔道242 的横向剖面尺寸可以小于材料图案化导电层244的横向剖面尺寸。也就是说， 材料导电孔道242的横向剖面尺寸虽然较小，但是因为周围有封装材料230， 所以仍可保有良好的结构强度。
请参考图3I，形成一第一重布线路结构250在封装材料230及材料图案 化导电层244上，用以重新分布信号输出或输入的位置。第一重布线路结构 250经由材料图案化导电层244及这些材料导电孔道242与芯片220及这些 支撑导电孔道214相互电连接。第一重布线路结构250可通过增层法来制作， 其详细的制作方式可从相关领域的通常知识中获致足够教示、建议与实施说 明，故在此不再赘述。在本实施例中，第一重布线路结构250包括多个第一 介电层252、多个第一图案化导电层254及多个第一导电孔道256。这些第 一介电层252与这些第一图案化导电层254交错叠合。这些第一导电孔道256 位于对应的第一介电层252内。这些第一图案化导电层254经由这些第一导 电孔道256彼此电连接。最靠近材料图案化导电层244的第一图案化导电层 254也经由这些第一导电孔道256与芯片220及材料图案化导电层244相连 接。在本发明中，第一重布线路结构250的第一介电层252的材质不同于封 装材料230的材质。详细的说明是，封装材料230的材质具有高刚性，低热 膨胀系数的特性，其例如是环氧树脂(epoxy)；第一介电层252的材质刚性 较低于封装材料230的材质刚性，第一介电层252的热膨胀系数较高于封装 材料230的热膨胀系数，第一介电层252的材质例如是聚酰亚胺(PI)。在 一实施例中，封装材料230的刚性系数例如是22000MPa、热膨胀系数例如 是8.4×10-6/℃，第一介电层252的刚性系数例如是2500MPa、热膨胀系数例 如是60×10-6/℃。因此，相较之下，位于封装材料230中的材料导电孔道242， 会比位于第一介电层252中的第一导电孔道256，在结构上更为稳固。
另一方面，封装材料230是配置在支撑结构210与第一重布线路结构250 之间，并且封装材料230是配置在芯片220与第一重布线路结构250之间， 彼此以材料导电孔道242电连接。也就是说，支撑结构210通过包覆于封装 材料230中的材料导电孔道242与第一重布线路结构250电连接。此外，相 较于在单一的封装材料230上配置第一重布线路结构250，本实施例通过支 撑结构210与具有高刚性的封装材料230一同配置，可以使整个芯片封装的 结构更加稳固。而且，非金属材质的支撑结构210也可以作为噪声的屏蔽之 用。此外，本实施例的支撑导电孔道214与材料导电孔道242的尺寸不相同， 会有不同的电流密度效果，提高了信号设计的弹性。
请参考图3J，移离载板300以及剥除层300a。此时，支撑结构210的 第二支撑面210b、芯片220的第二芯片面220b和裸露的封装材料230共平 面。
请参考图3K，形成一第二重布线路结构260在第二支撑面210b、第二 芯片面220b及封装材料230上，用以重新分布信号输出或输入的位置。第 二重布线路结构260也可通过增层法来制作，其详细的制作方式可从相关领 域的通常知识中获致足够教示、建议与实施说明，故在此不再赘述。在本实 施例中，第二重布线路结构260包括多个第二介电层262、多个第二图案化 导电层264及多个第二导电孔道266。这些第二介电层262与这些第二图案化导电层264交错叠合。这些第二导电孔道266位于对应的第二介电层262 内。这些第二图案化导电层264经由这些第二导电孔道266彼此电连接。最 靠近材料图案化导电层244的第二图案化导电层264也经由这些第二导电孔 道266与芯片220及材料图案化导电层244相连接。在本实施例中，芯片220 的第一芯片面220a(例如主动面)配置有多个第一电连接点221，其与第一 重布线路结构250电连接；芯片220的第二芯片面220b(例如晶背)配置有 第二电连接点222，其与第二重布线路结构260电连接。在其他未绘示的实 施例中，芯片220的第二芯片面220b没有配置电连接点与第二重布线路结 构260电连接，即芯片220的信号都是通过第一芯片面220a进行传输。相 较之下，芯片220的两面(第一芯片面220a、第二芯片面220b)都配置有 电连接点(第一电连接点221、第二电连接点222)，可以使其分别电连接第 一重布线路结构250与第二重布线路结构260，如此可以增加信号的设计弹 性。换言之，可以将与第一重布线路结构250的连接信号设计于第一芯片面 220a，可以将与第二重布线路结构260的连接信号设计于第二芯片面220b。 此外，相较于在单一的封装材料230上配置第一重布线路结构250与第二重 布线路结构260，本实施例通过支撑结构210与高刚性的封装材料230的一 同配置，可以使整个芯片封装的结构(第一重布线路结构250、芯片220与第二重布线路结构260)更加稳固。
请参考图3L，单颗化各芯片220及与其封装有关的结构，即沿切割线L 来切割目前的结构，以形成多个芯片封装体200。在单颗化步骤之后，如图 3L所示，芯片封装体200包含支撑结构210(即切割后的支撑结构210的一 部分)、封装材料230(即切割后的封装材料230的一部分)、对应的多个材 料导电孔道242，材料图案化导电层244(即切割后的材料图案化导电层244 的一部分)。此时，支撑结构210、封装材料230、第一重布线路结构250、 第二重布线路结构260的侧面，沿着切割线L切齐。此外，在单颗化步骤之 前或单颗化步骤之后，可以依照实际需求，形成多个导电接点258(例如导 电球)连接至第一重布线路结构250。在其他未绘示的实施例中，更可以在 第二重布线路结构260上配置其他的芯片或是芯片封装体，使得图3L中的 芯片封装体200通过第二重布线路结构260与其他的芯片或是芯片封装体芯 片电连接。如此一来，通过芯片封装体的双面电性内连接通道，可以实现三 维(3D)上的芯片封装体。以芯片220为例，其可以通过第一重布线路结构 250、第二重布线路结构260分别连接导电接点258或是其他的芯片/芯片封 装体。另外，第一重布线路结构250、第二重布线路结构260的信号，可以 通过芯片220或是支撑结构210的导电柱214进行传递，特别是导电柱214 配置于支撑结构210中，更可避免导电柱214受到外力的破坏，而影响信号 传递。此外，在此三维的芯片封装体中，以封装材料230与支撑结构210的 一同配置，取代了原本的封装材料230的单一配置，可以使整个三维的芯片 封装体的结构更加稳固。除此之外，在其他的实施例中，会在单颗化各芯片 220及与其封装有关的结构之后，才在支撑结构的侧壁形成导电通道，取代 本发明的预先准备好具有多个支撑导电孔道的支撑结构，但是如此会导致位 于支撑结构侧壁的导电通道距离芯片太远，传递路径太长，可能造成信号衰减，此外，如果最后才进行侧壁的导电通道，也可能造成制作工艺失败，导 致整个封装体无法使用的问题。
当以批次方式来生产多个芯片封装体200时，将多个芯片220配置在载 板300上。因此，请参考图3L，在形成这些导电接点258之前，可先执行 单颗化的步骤，即沿如图3K所是的切割线L来切割芯片220周围的结构， 以分离这些芯片封装体200。同样地，当以批次方式来生产多个芯片封装体 200时，支撑结构210具有以阵列排列的多个开口210c，如图2所示，而各 个开口210c容纳对应的芯片220，如图3D所示。
在本实施例中，以阵列排列且尚未切割的多个芯片封装体200可构成一 芯片封装阵列50，如图3K所示。换句话说，芯片封装阵列50包括以阵列 排列且尚未切割的多个芯片封装体200。具体而言，各芯片封装体200包括 一支撑结构220、多个支撑导电孔道224、一芯片220、一封装材料230、多 个材料导电孔道242、一材料图案化导电层244、一第一重布线路结构250 及一第二重布线路结构260。支撑结构210整体由相同材料形成，并具有一 第一支撑面210a、相对于第一支撑面210a的一第二支撑面210b及连接第一 支撑面210a及第二支撑面210b的一开口210c。在本实施例中，支撑结构 210的材质例如是非金属的玻璃或是陶瓷。此外，支撑结构210可以是具有 以阵列排列的多个开口210c的网状非金属结构，如图2所示，而各个开口 210c可以容纳对应一或多个芯片。非金属材质的支撑结构210具有稳定封装 体结构及绝缘的功能。另一方面，对具有以阵列排列的多个开口210c的网 状金属的支撑结构210而言，这些支撑导电孔道214会配置在支撑结构210 之围绕开口210c的部分内。在一实施例中，其整体来看，网状的支撑结构210是具有多开口的矩形支撑结构。此外，开口210c两侧的支撑结构210 具有对称性，例如：开口210c两侧的支撑结构210中的支撑导电孔道214 在数量上相同，在位置上两侧对称。换言之，支撑结构210分别在开口210c 的两侧的两个部分具有对称性。
这些支撑导电孔道214贯穿支撑结构210，以连接支撑结构210的第一 支撑面210a及第二支撑面210b。芯片220位于开口210c内并具有一第一芯 片面220a(例如主动面)及相对于第一芯片面120a的一第二芯片面120b(例 如晶背)。在本实施例中，支撑导电孔道214是形成在支撑结构210中，相 较于有些实施例将导电路径形成在开口210c的开口壁上，本实施例可以节 省导电路径的设计空间，而具有更弹性的信号布局。另外，支撑结构210与芯片220等高，意即支撑结构210的第一支撑面210a与芯片220的第一芯 片面220a齐平，所以，若在纵向空间配置重布线路结构或是其他元件，可 以使受力更均匀，而强化整体结构的刚性。
封装材料230位在支撑结构210的第一支撑面210a及芯片220的第一 芯片面220a上，并填充在支撑结构210的开口与芯片220之间。这些材料 导电孔道242位于封装材料230内，并分别连接这些支撑导电孔道214。在 本实施例中，封装材料230的材质不同于支撑结构210的材质。在本实施例 中，封装材料230具有高刚性(Modulus)，低热膨胀系数(CTE)的特性， 例如是环氧树脂(epoxy)，如此可以避免因外力、因热而影响芯片、支撑 结构等结构。在一实施例中，封装材料230的刚性系数例如是22000MPa、 热膨胀系数例如是8.4×10-6/℃。
材料图案化导电层244位于封装材料230上，并连接这些材料导电孔道 242。值得一提的是，由于材料导电孔道242形成于封装材料230中，而此 封装材料230具有高刚性，低热膨胀系数的特性，所以材料导电孔道242的 横向剖面尺寸可以小于支撑导电孔道214的横向剖面尺寸，材料导电孔道 242的横向剖面尺寸可以小于材料图案化导电层244的横向剖面尺寸。也就 是说，材料导电孔道242的横向剖面尺寸虽然较小，但是因为周围有封装材料230，所以仍可保有良好的结构强度。
第一重布线路结构250位于封装材料230及材料图案化导电层244上， 其中第一重布线路结构250经由材料图案化导电层244及这些材料导电孔道 242与芯片220及这些支撑导电孔道相电连接。在本实施例中，第一重布线 路结构250的第一介电层252的材质不同于封装材料230的材质。详细的说 明是，封装材料230的材质具有高刚性，低热膨胀系数的特性，封装材料230 的材质例如是环氧树脂(epoxy)；第一介电层252的材质刚性较低于封装材 料230的材质刚性，第一介电层252的热膨胀系数较高于封装材料230的热 膨胀系数，第一介电层252的材质例如是聚酰亚胺(PI)。在一实施例中， 封装材料230的刚性系数例如是22000MPa、热膨胀系数例如是8.4×10-6/℃， 第一介电层252的刚性系数例如是2500MPa、热膨胀系数例如是60×10-6/℃。 因此，相较之下，位于封装材料230中的材料导电孔道242，会比位于第一 介电层252中的第一导电孔道256，在结构上更
为稳固。另一方面，封装材料230是配置在支撑结构210与第一重布线 路结构250之间，并且封装材料230是配置在芯片220与第一重布线路结构 250之间，彼此以材料导电孔道242电连接。也就是说，支撑结构210通过 包覆于封装材料230中的材料导电孔道242与第一重布线路结构250电连接。 此外，相较于在单一的封装材料230上配置第一重布线路结构250，本实施 例通过支撑结构210与具有高刚性的封装材料230一同配置，可以使整个芯片封装的结构更加稳固。而且，金属材质的支撑结构210也可以作为噪声的 屏蔽之用。此外，本实施例的支撑导电孔道214与材料导电孔道242的尺寸 不相同，会有不同的电流密度效果，提高了信号设计的弹性。值得一提的是， 对于芯片封装体来说，金属材质的支撑结构210有较佳的散热效果。
第二重布线路结构260位于第二支撑面210b及第二芯片面220b及封装 材料230上。在本实施例中，芯片220的第一芯片面220a(例如主动面)配 置有多个第一电连接点221，其与第一重布线路结构250电连接；芯片220 的第二芯片面220b(例如晶背)配置有多个第二电连接点222，其与第二重 布线路结构260电连接。在其他未绘示的实施例中，芯片220的第二芯片面 220b没有配置电连接点与第二重布线路结构260电连接，即芯片220的信号 都是通过第一芯片面220a进行传输。相较之下，芯片220的两面(第一芯 片面220a、第二芯片面220b)都配置有电连接点(第一电连接点221、第二 电连接点222)，可以使其分别电连接第一重布线路结构250与第二重布线路 结构260，如此可以增加信号的设计弹性。换言之，可以将与第一重布线路 结构250的连接信号设计于第一芯片面220a，可以将与第二重布线路结构 260的连接信号设计于第二芯片面220b。此外，相较于在单一的封装材料230上配置第一重布线路结构250与第二重布线路结构260，本实施例通过支撑 结构210与高刚性的封装材料230的一同配置，可以使整个芯片封装的结构 (第一重布线路结构250、芯片220与第二重布线路结构260)更加稳固。
综上所述，在本发明的上述实施例中，支撑结构的使用可减少翘曲问题， 因而降低对位不准的风险。通过内设于支撑结构的支撑导电孔道可作为芯片 封装体的双面电性内连接通道，增加信号设计的弹性。采用金属作为材质的 支撑结构可提供良好的散热能力。

Claims (13)

1.一种芯片封装方法，包括：
提供支撑结构，其中该支撑结构整体由相同材料形成，且该支撑结构具有第一支撑面、相对于该第一支撑面的第二支撑面及连接该第一支撑面及该第二支撑面的多个开口；
形成多个支撑导电孔道贯穿该支撑结构，以连接该支撑结构的该第一支撑面及该第二支撑面；
暂时地固定该支撑结构及多个芯片至载板，其中该些芯片分别位于该支撑结构的该些开口内，各该芯片具有第一芯片面及相对于该第一芯片面的第二芯片面，且该支撑结构的该第一支撑面与各该芯片的该第一芯片面齐平；
形成封装材料在该载板上，其中该封装材料覆盖该支撑结构的第一支撑面及该些芯片的该些第一芯片面，并填充在该支撑结构的该开口与该芯片之间；
形成多个材料导电孔道及一材料图案化导电层，其中这些材料导电孔道位于该封装材料内并分别连接该些支撑导电孔道，而该材料图案化导电层位于该封装材料上并连接该些材料导电孔道；
形成第一重布线路结构在该封装材料及该材料图案化导电层上，其中该第一重布线路结构经由该材料图案化导电层及该些材料导电孔道与该芯片及该些支撑导电孔道相电连接；
移离该载板；
形成第二重布线路结构在该第二支撑面、该第二芯片面及该封装材料上。
2.如权利要求1所述的芯片封装方法，其中形成该些支撑导电孔道的步骤包括：
移除该支撑结构的多个部分，以形成多个支撑贯孔，其中各该支撑贯孔连接该第一支撑面及该第二支撑面；
形成绝缘材料在该些支撑贯孔内，以形成多个绝缘柱体；
移除各该绝缘柱体的一部分，以形成多个绝缘贯孔，其中各该绝缘柱体的剩余部分构成绝缘层；以及
形成导电材料在该些绝缘贯孔内，以形成该些支撑导电孔道。
3.如权利要求2所述的芯片封装方法，其中该支撑结构的材质采用金属。
4.如权利要求1所述的芯片封装方法，其中形成该些支撑导电孔道的步骤包括：
移除该支撑结构的多个部分，以形成多个支撑贯孔，其中各该支撑贯孔连接该第一支撑面及该第二支撑面；以及
形成导电材料在该些支撑贯孔，以形成该些支撑导电孔道。
5.如权利要求4所述的芯片封装方法，其中该支撑结构的材质采用陶瓷或玻璃。
6.如权利要求1所述的芯片封装方法，还包括：
单颗化各该芯片及与其封装有关的结构，以形成多个芯片封装体。
7.如权利要求1所述的芯片封装方法，还包括：
形成多个导电接点连接至该第一重布线路结构。
8.如权利要求1所述的芯片封装方法，其中该芯片具有多个第一电连接点及多个第二电连接点，该些第一电连接点配置在该第一芯片面并与第一重布线路结构电连接，且该些第二电连接点配置在该第二芯片面并与第二重布线路结构电连接。
9.如权利要求1所述的芯片封装方法，其中该材料导电孔道的横向剖面尺寸小于该支撑导电孔道的横向剖面尺寸。
10.如权利要求1所述的芯片封装方法，其中该支撑结构分别在该开口的两侧的两个部分具有对称性。
11.如权利要求1所述的芯片封装方法，其中该支撑结构是网状结构。
12.如权利要求1所述的芯片封装方法，还包括：
将另一芯片或另一芯片封装体配置在该第二重布线路结构上。
13.如权利要求1所述的芯片封装方法，其中该支撑结构的该第二支撑面、该芯片的该第二芯片面和裸露的该封装材料共平面。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116995013B (zh) * 2023-09-25 2023-12-08 甬矽电子(宁波)股份有限公司 扇出型封装方法和扇出型封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789380A (zh) * 2009-01-23 2010-07-28 日月光半导体制造股份有限公司 内埋芯片封装的结构及工艺
CN108987371A (zh) * 2017-06-02 2018-12-11 旭德科技股份有限公司 元件内埋式封装载板及其制作方法
CN111106090A (zh) * 2020-01-06 2020-05-05 广东佛智芯微电子技术研究有限公司 基于刚性框架的tmv扇出型封装结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
TWI443789B (zh) * 2008-07-04 2014-07-01 Unimicron Technology Corp 嵌埋有半導體晶片之電路板及其製法
JP5543754B2 (ja) * 2009-11-04 2014-07-09 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8884443B2 (en) * 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US20150187608A1 (en) * 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US20160233260A1 (en) * 2015-02-05 2016-08-11 Xintec Inc. Chip package and method for forming the same
KR101999625B1 (ko) * 2016-03-25 2019-07-17 삼성전자주식회사 팬-아웃 반도체 패키지
CN106558574A (zh) * 2016-11-18 2017-04-05 华为技术有限公司 芯片封装结构和方法
KR101942745B1 (ko) * 2017-11-07 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
TWI654727B (zh) * 2017-11-09 2019-03-21 上海兆芯集成電路有限公司 晶片封裝方法
TWI713842B (zh) * 2018-05-10 2020-12-21 恆勁科技股份有限公司 覆晶封裝基板之製法及其結構
US10643943B2 (en) * 2018-06-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, package-on-package structure and manufacturing method thereof
KR102127828B1 (ko) * 2018-08-10 2020-06-29 삼성전자주식회사 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789380A (zh) * 2009-01-23 2010-07-28 日月光半导体制造股份有限公司 内埋芯片封装的结构及工艺
CN108987371A (zh) * 2017-06-02 2018-12-11 旭德科技股份有限公司 元件内埋式封装载板及其制作方法
CN111106090A (zh) * 2020-01-06 2020-05-05 广东佛智芯微电子技术研究有限公司 基于刚性框架的tmv扇出型封装结构及其制备方法

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