KR20010062054A - 반도체 장치 - Google Patents

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KR20010062054A
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protrusion
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KR1020000072380A
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후루사와카즈요시
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 반도체 칩(1)과; 절연층(1A)을 통해 상기 반도체 칩 상에 정렬되며, 신호 I/O 영역으로서 칩측 랜드 블록(1C)을 각각 구비하는 다수의 배선층(내부 도선)(1B)과; 다수의 배선 라인을 구비하는 회로 기판; 및 상기 칩측 랜드 블록 상에 각각 정렬되며 상기 배선층을 상기 회로 기판 상의 대응하는 배선 라인과 접속시키기 위한 다수의 솔더 볼(2)을 포함하며, 상기 칩측 랜드 블록(1C)의 각각은 상기 솔더 볼(2)로 연장하는 돌출부 블록(protrusion block)(3)을 구비하는 것을 특징으로 하는 BGA(볼 그리드 어레이) 패키지형 반도체 장치를 제공한다. 상기 랜드 돌출부 블록(3)은 칩측 랜드 블록(1C)과 솔더 볼(2) 사이의 부착 강도를 증가시키며 열 응력으로 인해 솔더 볼(2)에서 생성된 균열의 진행을 억제한다.

Description

반도체 장치{Semiconductor Device}
발명의 분야
발명의 배경
본 발명은 반도체 장치에 관한 것으로, 특히 볼 그리드 어레이(ball grid array; BGA) 구성을 갖는 I/O 블록을 포함하는 반도체 장치에 관한 것이다.
관련 기술의 설명
최근, 반도체 패키지의 핀 수의 증가와 크기의 감소에 따라, 다수의 핀 단자를 갖는 종래의 반도체 패키지는, 예를 들면 일본 특개평 제10-261737호 공보에 개시된 바와 같이, BGA 구성의 반도체 패키지(칩 사이즈 패키지(chip size package; CSP) 또는 BGA 패키지로 언급됨)로 대체되고 있다.
이 경우, 반도체 패키지(반도체 장치)는 일반적으로 반도체 칩 상에 절연층을 통해 적층된 다수의 배선층(내부 도선)을 포함한다. 반도체 패키지의 일부를 구성하는 배선층 각각은 칩측의 랜드 블록(land block)(I/O 영역)을 구비하고, 여기에 솔더 볼이 부착되어, 볼 그리드 어레이(BGA) 구조의 반도체 패키지(BGA 패키지)를 구성하게 된다.
패키지 상에 기판을 장착할 때, 볼 그리드 어레이(BGA)를 포함하는 반도체 패키지측의 배선층과 기판측의 대응 배선은 전체적으로 가열되어, 각각의 회로가 솔더 볼을 통해 접속되게 된다.
그러나, 상기 상술된 종래의 예에 있어서, BGA 패키지와 기판이 상이한 열팽창 계수를 갖게 되면, 급작스러운 열 변화를 받게 되었을 대 열 응력(temperature stress)으로 인해 솔더 볼에 균열이 생기게 된다. 또한, 솔더 볼이 기판의 편평한 면에 부착되기 때문에, 솔더 볼과 기판 사이의 부착 강도는 충분하지 않고 진동이나 충격같은 물리적인 응력에 의해 오픈 불량(open failure)이 쉽게 발생된다.
따라서, 본 발명의 목적은 칩측의 랜드 블록과 솔더 볼의 접착 강도를 향상시키고 열 응력에 의해 유발되는 솔더 볼 균열의 발생을 효과적으로 억제할 수 있는 반도체 장치를 제공하는 것이다.
상기 상술된 목적을 달성하기 위해서, 본 발명은,
반도체 칩과;
절연층을 통해 상기 반도체 칩 상에 정렬되며, 신호 I/O 영역으로서 칩측 랜드 블록을 각각 구비하는 다수의 배선층(내부 도선)과;
다수의 배선 라인을 구비하는 회로 기판; 및
상기 칩측 랜드 블록 상에 각각 정렬되며 상기 배선층을 상기 회로 기판 상의 대응하는 배선 라인과 접속시키기 위한 다수의 솔더 볼을 포함하며,
상기 칩측 랜드 블록의 각각은 기판의 대응하는 배선 라인을 향해 솔더 볼로 연장하는 돌출부 블록(protrusion block)을 구비하는 BGA(볼 그리드 어레이) 패키지형 반도체 장치를 제공한다.
예를 들면, 반도체 장치가 많은 온도 변화를 받을 때, 칩과 회로 기판의 열 팽창 계수의 차이에 의해 유발되며 솔더 볼의 수평 방향(기판의 표면을 따른 방향)에 가해지는 응력으로 인해 솔더 볼과 대응하는 칩측 랜드의 내부 도선 사이의 경계 부근에서 균열이 발생된다. 그러나, 내부 응력이 랜드 돌출부 블록에 도달하면, 내부 응력은 상기 상술된 방향과는 상이하게 랜드 돌출부 블록을 따라 진행한다. 따라서, 응력의 방향이 분산된다. 이것은 균열의 발생과 진행을 효율적으로 억제한다.
또한, 랜드 돌출부 블록은 칩측 랜드 블록의 표면적을 상당히 증가시키게 되어, 칩측 랜드 블록과 솔더 볼 사이의 부착 면적을 증가시키게 되고, 그 결과 부착 강도를 증가시키게 된다.
여기서, 랜드 돌출부 블록은 원형 돌출부(circular protrusion)를 포함할 수도 있다. 또한, 랜드 돌출부 블록은 원형 돌출부에 의해 둘러싸이는 원주형 돌출부를 포함할 수도 있다. 또한, 랜드 돌출부 블록은 소정의 거리로 정렬된 이중 원형 돌출부(dual circular protrusions)를 포함할 수도 있다. 또한, 랜드 돌출부 블록은 소정의 거리로 정렬된 다수의 원주형(또는 원형) 돌출부를 포함할 수도 있다.
이러한 구성을 통해, 임의의 방향으로 균열이 발생하여 진행하더라도, 균열 진행이 효율적으로 억제될 수 있다.
또한, 랜드 돌출부 블록은 소정의 간격으로 정렬되며 거의 서로 평행한 소정 폭의 다수의 상승된 판 형태의 돌출부(standing plate-shaped protrusions)를 포함할 수도 있다.
이러한 구성을 통해, 판 형태의 돌출부의 면에 수직한 방향의 응력은 큰 전단 응력(shear stress)에 의해 효과적으로 억제될 수 있고, 그 결과 균열의 발생과진행을 효율적으로 억제할 수 있다.
또한, 랜드 돌출부 블록은 중앙 돌출부가 주변 돌출부보다 높은 방식의 상이한 높이를 갖는 다수의 동축 원형 돌출부를 포함할 수도 있다.
이 경우, 외부 돌출부를 통해 진행하는 큰 힘의 균열도 중앙 돌출부에 의해 균열 방향을 분산함으로써 중지된다. 따라서, 큰 힘 또는 작은 힘의 균열의 진행을 효과적으로 억제할 수 있다.
도 1은 본 발명의 실시예의 단면도.
도 2는 도 1의 K 부분의 상세도.
도 3은 도 2에 도시된 랜드 돌출부를 도시하는 도면.
도 4는 도 3에 도시된 랜드 돌출부의 다른 예를 도시하는 도면.
도 5의 a 내지 d는 도 4에 도시된 랜드 돌출부 형성 방법을 순서대로 도시하는 도면.
도 6은 도 3에 도시된 랜드 돌출부의 또 다른 예를 도시하는 도면.
도 7은 도 3에 도시된 랜드 돌출부의 또 다른 예를 도시하는 도면.
도 8의 a 내지 e는 다른 실시예에 따른 랜드 돌출부 형성 방법을 순서대로 도시하는 도면.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 반도체 칩 1A : 절연층
1B : 배선층 1C : 칩측 랜드 블록
2 : 솔더 볼 3 : 랜드 돌출부 블록
도 1 내지 도 3을 참조하여 본 발명의 제 1의 실시예를 설명할 것이다.
도 1 및 도 2에 있어서, 도면 부호 1은 반도체 칩을 나타낸다. 이 반도체 칩(1)은 절연층(1A)을 통한 다수의 배선층(내부 도선)(1B)을 구비한다. 배선층(1B) 각각은 칩측 랜드 블록(I/O 영역)(1C)을 구비한다. 도면 부호 2는 칩측 랜드 블록(1C) 상에 마련된 솔더 볼을 나타낸다. 상기 반도체 칩(1)은 솔더 볼(2)을 통해 회로 기판(11) 상에 (전기적으로 접속되어) 장착된다.
다수의 칩측 랜드 블록(1C) 상에 마련된 다수의 솔더 볼(2)은 볼 그리드 어레이(BGA)를 구성한다.
칩측 랜드 블록(1C)의 각각의 배선층에 있어서, 다수의 랜드 돌출부는 회로 기판(11)의 배선(11B)을 향해 솔더 볼(2) 각각에 대응하여 돌출한다.
특히, 도 2에 도시된 바와 같이, BGA 패키지형 반도체 장치는 칩측 레지스트(4)에 의해 피복되는 반도체 칩(1)에 대해서 절연층(1A)을 통해 다수의 배선층(내부 도선)(1B)이 정렬된 두꺼운 판 형상으로 형성된다. 칩측 랜드 블록(1C)은 칩측 레지스트(4)(대부분의 경우, 배선층(1B)의 배선 단부 영역)가 제거된 배선층(내부 도선)(1B)의 부분을 나타낸다.
상기 상술된 절연층(1A)은 폴리이미드(PI) 테이프(1Aa)와 접착제(1Ab)를 포함하는 인터포저(interposer)로 이루어진다. 반도체 칩(1)은 절연층(1A)을 통해 정렬된 내부 범프(inner bump; 5)를 통해 다수의 배선층(내부 도선)(1B)에 접속된다. 또한, 상기 상술된 바와 같이, 다수의 배선층(1B)은 칩측 레지스트(4)의 개구부로서 칩측 랜드 블록(1C)에서 대응하는 솔더 볼(2)에 접속된다.
이 칩측 랜드 블록(1C)은 다수의 돌출부로 구성된 랜드 돌출부 블록(3)을 포함한다.
또한, 도 1 및 도 2에 있어서, 회로 기판(11)의 측에서, 솔더 볼(2)은 기판측 레지스트(14)의 개구부로서 기판측 랜즈 블록(11C)에서 배선층(11B)에 접속된다. 배선층(11B)은 기판측 레지스트(14)에 의해 피복되도록 회로 기판(11) 상에 적층되고 도 2에 도시된 바와 같이 기판측 랜드 블록(11C)에서 노출된다.
본 실시예에 있어서, 도 3에 도시된 바와 같이, 랜드 돌출부 블록(3)은 그 중앙부에 원형 돌출부(3B)에 의해 둘러싸이는 원주형 돌출부(3A)를 포함하는데 상기 원형 돌출부는 상기 원주형 돌출부(3A)로부터 소정 거리에 정렬되어 있다.
또한, 랜드 돌출부 블록(3)은 도 4에 도시된 바와 같이 소정 간격으로 정렬된 두 개의 동축 원형 돌출부(3B)(3Ba, 3Bb)로 둘러싸이는 원주형 돌출부로 구현될 수도 있다.
다음에, 상기 상술된 실시예의 기능에 대해서 설명할 것이다.
종래에 평탄하던 칩측 랜드 블록(1C) 상에 랜드 돌출부 블록(3)을 구비하는 본 실시예에 있어서, 회로 기판(11) 상에 장착될 때 열 응력이 가해지면, 반도체 칩(1)과 회로 기판(11)의 열 팽창 계수의 차이는, 예를 들면, 도 2의 화살표(A)에 도시된 바와 같이 솔더 복(2)에 수평 응력이 인가된다.
이 경우, 칩측 랜드 블록(1C)의 배선층(내부 도선)과 솔더 볼(2) 사이의 경계 부근에 균열이 발생된다. 이 균열은 경계를 따라 진행한다. 그러나, 균열이 랜드 돌출부 블록(3)에 도달하면, 랜드 돌출부 블록(3)은 스토퍼(stopper)로서 기능하여 균열의 진행을 억제한다. 즉, 열 응력 내성과 전단 강도를 증가시킬 수 있다.
또한, 랜드 돌출부 블록(3)은 랜드 표면적을 증가시키게 되어, 솔더 볼(2)과 칩측 랜드 블록(1C) 사이의 접촉 면적이 증가하게 된다. 이것은 접촉 저항을 감소시키고 세로 방향에서의 강도를 증가시킨다.
다음에, 도 5의 (a) 내지 (d)를 참조하여 이중 원형 돌출부(3Ba 및 3Bb)(도 4)에 의해 둘러싸이는 중앙 원주형 돌출부(3a)를 구비하는 랜드 돌출부 블록(3) 형성 방법에 대해서 설명한다.
도 2와 비교하여 반전된 상태(위측이 아래로 향함)로 도시된 도 5의 (a) 내지 (d)에 있어서, 도면 부호 21은 랜드 돌출부(3)와 배선층(1B)을 형성하기 위한 재료인 동박(copper foil)을 나타낸다. 이 동박(21)은 폴리이미드(PI) 테이프(1Aa)와 접착제(1Ab)로 이루어진 절연층(1A)을 통해 반도체 칩(1) 상에 적층된다.
동박(21)의 두께는 배선층(내부 도선)에 필요한 두께에 랜드 돌출부 블록(3)의 높이를 더한 두께로 설정된다. 본 실시예에 있어서, 예를 들면, 동박(21)은 약40㎛의 두께를 가지며, 배선층(내부 도선)은 20㎛의 두께로 설정되며, 랜드 돌출부 블록(3)은 약 15㎛의 높이로 설정된다.
또한, 폴리이미드(PI) 테이프(1Aa)는 약 15㎛의 두께를 가지며 접착제(1Ab)는 약 10㎛의 두께를 갖는다.
먼저, 랜드 돌출부 블록(3)의 패턴을 형성하기 위해서, 도 5의 (a)에서 동박(21)에 돌출부 블록 패턴의 마스크를 시행하고 약 15㎛만큼 에칭이 수행된다.
다음에, 도 5의 (b)에 도시된 바와 같이, 배선층(내부 도선)(1B)을 형성하기 위해서, 돌출부 블록 패턴을 갖는 동박에 배선 패턴의 마스크를 시행하고 약 20㎛만큼 에칭이 수행된다.
마지막으로, 도 5의 (c)에 도시된 바와 같이, 랜드 돌출부 블록(3)을 형성하기 위해서, 돌출부 블록 패턴과 배선층 패턴을 갖는 동박에 랜드 패턴의 마스크를 시행하고 그 다음 레지스트(4)를 도포한다. 이렇게 하여, 도 5의 (d)에 도시된 바와 같이, 랜드 블록(1C)이 완선된다.
따라서, 본 실시예에 있어서, 랜드 돌출부 블록(3)은 중앙에 두 개의 동축 원형 돌출부(3Ba 및 3Bb)에 의해 둘러싸이는 원주형 돌출부(3A)를 포함한다. 회로 기판 상에 장착할 때 유발되는 수평 응력(기판을 따른 방향)에 대해서는, 랜드 돌출부 블록(3)의 상승된 벽(standing walls)이 솔더 볼(2)에서 생성되는 균열의 방향에 대해서 거의 90도로 정렬되며 랜드 블록과 솔더 볼(2)에 의해 정의되는 라인에서 돌출 블록까지의 거리는 일정하게 설정된다. 따라서, 모든 방향에서 내구성을 향상시키는 것이 가능하다.
상기 실시예가 중앙의 원주형 돌출부(3A)(도3, 도4)를 포함하는 랜드 돌출부 블록(3)의 예를 통해 설명되었지만, 이 원주형 돌출부(3A)가 제거되어, 중앙부를 오목부로 할 수도 있다.
또한, 상기 실시예가 원형 돌출부(3B)(3Ba 및 3Bb)에 의해 둘러싸이는 원주형 돌출부(3A)를 포함하는 랜드 돌출 블록(3)의 예를 통해 설명되었지만, 상기 돌출부 블록(3)은 도 6에 도시된 바와 같이 서로 소정 간격으로 정렬된 다수의 원주형 돌출부(3e)로 구현될 수도 있다.
또한, 랜드 돌출부 블록(3)은 도 7에 도시된 바와 같이 소정 간격으로 정렬되고 서로 평행한 다수의 판 형상의 돌출부(3)로 구현될 수도 있다.
이러한 구성을 통해, 판 형상의 돌출부(3f)에 수직한 방향에서의 균열에 대해서 넓은 범위에 걸쳐 균열의 진행을 효과적으로 방지하는 것이 가능하다.
다음에, 도 8을 참조하여 랜드 돌출부 블록의 다른 실시예에 대해서 설명할 것이다.
본 실시예에 있어서, 도 8에 도시된 바와 같이, 랜드 돌출부 블록(23)은 상이한 높이를 갖는 이중 원형 돌출부를 포함한다.
도 8의 본 실시예에 있어서는, 랜드 돌출부 블록(3)과 배선층(내부 도선)(1B) 패턴이 두 번의 에칭 공정에 의해 형성되는 상기 상술된 도 5의 실시예와 비교하여, 3 번의 에칭 공정이 수행된다. 즉, 제 1의 에칭은 도 8의 (b)에 도시된 내부 원형 돌출부(23a)를 형성하고, 제 2의 에칭은 도 8의 (c)에 도시된 높이가 낮은 외부 원형 돌출부(23b)를 형성하며, 제 3의 마지막 에칭은 배선층(내부도선)(1B) 패턴을 형성하여, 상이한 높이를 갖는 원형 돌출부를 구비하는 랜드 블록(1C)을 완성하게 된다.
다른 구성은 도 5의 실시예와 동일하다.
돌출부가 도 5에 도시된 바와 같이 동일한 높이를 가지면, 솔더 볼(2)에서 생성되고 외부 돌출부를 넘어서 진행하는 균열은 내부 돌출부의 상부면을 따라 더 진행하게 된다. 따라서, 이 경우, 내부 원형 돌출부는 스토퍼로서 기능하지 않는다. 이와 대조적으로, 도 8에 도시된 바와 같이 내부 원형 돌출부가 외부 돌출부보다 높으면, 외부 원형 돌출부(23b)를 넘어 진행하는 균열은 다음 스토퍼인 내부 원형 돌출부(23a)에 의해 중지될 수 있다. 따라서, 높은 열 응력 내성과 전단 강도를 얻는 것이 가능하게 된다.
이 경우, 또한 상이한 높이를 갖는 세 개 이상의 돌출부를 형성하도록 에칭 공정의 수를 증가시키는 것도 가능하다.
도 5 및 도 8의 실시예에 있어서, 돌출부 패턴은 마스크를 사용하여 구리 표면상에 형성된다. 그러나, 마스크를 사용하지 않고 불규칙한 에칭을 수행하여 임의의 구성의 돌출부를 형성하는 것도 가능하다. 이 방법에 따르면, 제조 단계의 수를 감소시키는 것이 가능하게 되어, 낮은 단가로 랜드 영역에 랜드 돌출부 블록을 형성하는 것이 가능하게 된다.
상기 상술된 구성의 본 발명은 상기 상술된 바와 같은 기능을 갖는다. 즉, 칩측 랜드 상에 정렬된 랜드 돌출부 블록은 솔더 볼에서 생성되는 균열에 대해서스토퍼로서 기능한다. 따라서, 전체 BGA 패키지의 전단 강도와 열 응력 내성을 향상시키는 것이 가능하다.
열 응력에 의한 수평 응력이 (배선 기판의 표면을 따른 방향으로) 솔더 볼의 내부에 가해질 때, 솔더 볼과 배선층(내부 도선) 사이의 접합부에서 균열이 종종 발생되고 상기 균열은 솔더 볼과 배선층 사이의 경계를 따라 진행하게 된다. 그러나, 균열이 랜드 돌출 블록에 도달하면, 균열은 랜드 돌출 블록을 따라 세로 방향으로 진행한다. 이 방향이 응력 방향과 상이하기 때문에, 랜드 돌출부 블록은 응력 방향을 분산시키고 스토퍼로서 기능하게 된다. 결과적으로, 수평 응력에 대해서 BGA부의 강도를 증가시키는 것이 가능하게 되어, 열 응력 내성과 전단 강도를 증가시키게 된다.
또한, 칩측 랜드 블록 상에 정렬된 랜드 돌출부 블록은 표면적을 상당히 증가시키게 되어, 솔더 볼의 부착 강도를 증가시키게 된다. 특히, 랜드 돌출부 블록이 칩측 랜드 블록 상에 정렬될 때, 랜드 표면적은 증가되어 솔더 볼과 칩측 랜드 블록 사이의 부착 면적을 증가시킨다. 솔더 볼의 부착 강도가 면적에 비례하기 때문에, 칩측 랜드 블록 상에 정렬된 랜드 돌출부 블록은 부착 강도를 증가시키고 수평 응력뿐만 아니라 수직 힘에 대해서도 강도를 증가시키게 된다. 따라서, 볼 그리드 어레이(BGA)의 전단 강도와 열 응력 내성을 증가시키는 것이 가능하다. 즉, 종래예와 비교하여 우수한 특성을 갖는 BGA 패키지형 반도체 장치를 제공하는 것이 가능하다.
본 발명은 본 발명의 취지와 본질적인 특성을 벗어나지 않으면서 다른 특정형태로 구현될 수도 있다. 따라서 상기 실시예는 예시적인 것이지 제한적인 것은 아니며, 상기 설명보다는 첨부된 특허청구범위에 의해 지시된 본 발명의 영역과 이 특허청구범위에 의해 의미와 범위 내에 있는 모든 변형예는 특허청구범위에 포괄되는 것으로 이해되어져야 한다.
명세서, 특허청구범위, 도면 및 요약서를 포함하는 일본 특개평 제 11-344905호(1999년 12월 3일 출원) 공보의 전체 내용은 본원에서 참조 문헌으로 활용된다.

Claims (18)

  1. 반도체 칩과;
    절연층을 통해 상기 반도체 칩 상에 정렬되며, 신호 I/O 영역으로서 칩측 랜드 블록을 각각 구비하는 다수의 배선층과;
    다수의 배선 라인을 구비하는 회로 기판; 및
    상기 칩측 랜드 블록 상에 각각 정렬되며 상기 배선층을 상기 회로 기판 상의 대응하는 배선 라인과 접속시키기 위한 다수의 솔더 볼을 포함하며,
    상기 칩측 랜드 블록의 각각은 기판의 대응하는 배선 라인을 향해 상기 솔더 볼로 연장하는 돌출부 블록(protrusion block)을 구비하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  2. 제 1항에 있어서, 상기 랜드 돌출부 블록은 중앙부에 오목부를 구비하는 원형 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  3. 제 1항에 있어서, 상기 랜드 돌출부 블록은 원형 돌출부와 상기 원형 돌출부에 의해 둘러싸이는 원주형 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  4. 제 1항에 있어서, 상기 랜드 돌출부 블록은 소정 거리로 정렬된 이중 원형돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  5. 제 1항에 있어서, 상기 랜드 돌출부 블록은 소정 거리에서 정렬된 이중 원형 돌출부에 의해 둘러싸이는 원주형 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  6. 제 1항에 있어서, 상기 랜드 돌출부 블록은 다수의 동축 원형 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  7. 제 1항에 있어서, 상기 랜드 돌출부 블록은 다수의 동축 원형 돌출부에 의해 둘러싸이는 원주형 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  8. 제 1항에 있어서, 상기 랜드 돌출부 블록은 소정 거리에서 정렬된 다수의 원주형 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  9. 제 1항에 있어서, 상기 랜드 돌출부 블록은 소정 폭을 가지고 소정 거리에서 정렬되며 서로 거의 평행한 다수의 판 형상의 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  10. 제 6항에 있어서, 상기 다수의 동축 원형 돌출부는 중앙의 돌출부가 주변의 돌출부보다 더 높도록 상이한 높이를 갖는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  11. 제 1항에 있어서, 상기 랜드 돌출부 블록은 임의의 형상을 갖는 다수의 임의적인 돌출부를 포함하는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  12. 제 11항에 있어서, 상기 임의의 돌출부는 에칭에 의해 형성되는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  13. 제 1항에 있어서, 상기 랜드 돌출부 블록은 구리 물질(copper material)로 이루어지는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  14. 제 10항에 있어서, 상기 랜드 돌출부 블록은 구리 물질로 이루어지는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  15. 제 11항에 있어서, 상기 랜드 돌출부 블록은 구리 물질로 이루어지는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  16. 제 13항에 있어서, 상기 랜드 돌출부는 상기 구리 물질의 에칭에 의해 형성되는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  17. 제 14항에 있어서, 상기 랜드 돌출부는 상기 구리 물질의 에칭에 의해 형성되는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
  18. 제 15항에 있어서, 상기 랜드 돌출부는 상기 구리 물질의 에칭에 의해 형성되는 것을 특징으로 하는 BGA 패키지형 반도체 장치.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3857042B2 (ja) * 2000-11-27 2006-12-13 富士通テン株式会社 基板構造
JP4744689B2 (ja) * 2000-12-11 2011-08-10 パナソニック株式会社 粘性流体転写装置及び電子部品実装装置
US6573460B2 (en) * 2001-09-20 2003-06-03 Dpac Technologies Corp Post in ring interconnect using for 3-D stacking
US7078822B2 (en) * 2002-06-25 2006-07-18 Intel Corporation Microelectronic device interconnects
US20040124006A1 (en) * 2002-12-31 2004-07-01 Pearson Tom E. Built up lands
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
KR100585104B1 (ko) * 2003-10-24 2006-05-30 삼성전자주식회사 초박형 플립칩 패키지의 제조방법
TWI237886B (en) * 2004-07-06 2005-08-11 Himax Tech Inc Bonding pad and chip structure
US20060022339A1 (en) * 2004-07-30 2006-02-02 Texas Instruments Incorporated Solder ball opening protrusion for semiconductor assembly
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
KR100664500B1 (ko) * 2005-08-09 2007-01-04 삼성전자주식회사 돌기부를 갖는 메탈 랜드를 구비하는 인쇄회로기판 및 그의제조방법
KR100699874B1 (ko) * 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
KR100744150B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 반도체 패키지용 기판 및 그의 제조 방법
US7821132B2 (en) 2007-06-05 2010-10-26 Xilinx, Inc. Contact pad and method of forming a contact pad for an integrated circuit
US7906424B2 (en) 2007-08-01 2011-03-15 Advanced Micro Devices, Inc. Conductor bump method and apparatus
US20090032941A1 (en) * 2007-08-01 2009-02-05 Mclellan Neil Under Bump Routing Layer Method and Apparatus
JP2009099749A (ja) * 2007-10-17 2009-05-07 Powertech Technology Inc 半導体パッケージ
JP2009099750A (ja) * 2007-10-17 2009-05-07 Powertech Technology Inc 半導体パッケージ
JP2009246166A (ja) * 2008-03-31 2009-10-22 Fujitsu Ltd 電子部品パッケージおよび基板ユニット並びにプリント配線板およびその製造方法
US8314474B2 (en) * 2008-07-25 2012-11-20 Ati Technologies Ulc Under bump metallization for on-die capacitor
JP2009105441A (ja) * 2009-02-04 2009-05-14 Nec Infrontia Corp 半導体装置
JP2013251291A (ja) * 2012-05-30 2013-12-12 Nitto Denko Corp 配線回路基板およびその製造方法
US9761549B2 (en) * 2012-11-08 2017-09-12 Tongfu Microelectronics Co., Ltd. Semiconductor device and fabrication method
CN104051396A (zh) * 2013-03-14 2014-09-17 马克西姆综合产品公司 用于晶片级封装的焊料疲劳中止
US9583470B2 (en) * 2013-12-19 2017-02-28 Intel Corporation Electronic device with solder pads including projections
US9368461B2 (en) * 2014-05-16 2016-06-14 Intel Corporation Contact pads for integrated circuit packages
KR20150139190A (ko) * 2014-06-03 2015-12-11 삼성전기주식회사 소자 및 소자 패키지
US11296019B1 (en) * 2019-08-01 2022-04-05 Maxim Integrated Products, Inc. Vertically structured pad system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
WO1997003542A1 (fr) * 1995-07-10 1997-01-30 Hitachi, Ltd. Plaquette de circuits imprimes et son procede de fabrication
JP3679199B2 (ja) * 1996-07-30 2005-08-03 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
JPH10261737A (ja) 1997-01-20 1998-09-29 Ngk Spark Plug Co Ltd 配線基板
JP3618044B2 (ja) * 1997-12-26 2005-02-09 富士通株式会社 多層薄膜配線基板

Also Published As

Publication number Publication date
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