JP6127664B2 - 電子装置の製造方法 - Google Patents

電子装置の製造方法 Download PDF

Info

Publication number
JP6127664B2
JP6127664B2 JP2013077871A JP2013077871A JP6127664B2 JP 6127664 B2 JP6127664 B2 JP 6127664B2 JP 2013077871 A JP2013077871 A JP 2013077871A JP 2013077871 A JP2013077871 A JP 2013077871A JP 6127664 B2 JP6127664 B2 JP 6127664B2
Authority
JP
Japan
Prior art keywords
insulating layer
organic insulating
sealing resin
layer
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013077871A
Other languages
English (en)
Other versions
JP2014203925A (ja
Inventor
小澤 美和
美和 小澤
野崎 耕司
耕司 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013077871A priority Critical patent/JP6127664B2/ja
Publication of JP2014203925A publication Critical patent/JP2014203925A/ja
Application granted granted Critical
Publication of JP6127664B2 publication Critical patent/JP6127664B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、電子装置の製造方法に関する。
近年では、モバイル機器等の小型化及び高性能化が進行しており、搭載される電子装置に対しても、軽量化、高密度実装化、更には低コスト化の要求が高まっている。そのため、ロジック、メモリ、センサ等の異種デバイスをより高密度且つ低コストで基板に実装する技術が求められている。これらの様々な要求を満たし得るパッケージ技術として、いわゆる擬似SoC(システム・オン・チップ)技術が注目されている。擬似SoC技術は、複数の半導体チップを、封止用樹脂材料を用いてウェーハ状に再構築した後、半導体プロセスを用いて半導体チップ間に微細配線を形成する技術である(特許文献1〜3参照)。擬似SoC技術によれば、小型で高性能な電子装置が実現する。
特開2012−188555号公報 特開2011−240606号公報 特開2004−79816号公報
しかしながら、擬似SoC技術では、電子部品である半導体チップをウェーハ状に再構築する際に、固定用の熱発泡フィルムの厚みによる半導体チップの傾斜、沈み込み、封止用樹脂材料の加熱硬化時の樹脂流動による半導体チップの位置ズレが生じる。このような状態で再構築された半導体チップ上に再配線形成層となる絶縁層を形成すると、半導体チップの傾斜、出っ張りによって平坦性が損なわれ、微細加工時の精度が低下するという問題がある。また、封止用樹脂層と再配線形成層との密着性が悪く、十分な信頼性を確保することができないという問題がある。
上記の諸問題に対処すべく、特許文献2,3のように、半導体チップの傾斜、沈み込み、位置ズレの原因となる熱発泡フィルムを使用しない手法が案出されている。しかしながら、特許文献2では、製造プロセスが複雑であり、製造コストの大幅が上昇を招くという問題が発生する。特許文献3では、支持基板と再配線形成層となる絶縁層とを接着するために接着層を形成する。そのため、製造プロセスの増加及び製造コストの上昇を招く。更にこの場合、支持基板を剥離した際に剥離面に接着層の粘着性材料が付着する場合があり、これを除去する工程が必要となり、更なる製造プロセスの増加が避けられないという問題がある。
本発明は、上記の諸問題に鑑みてなされたものであり、電子部品を覆う封止樹脂層の平坦性を確保して再配線形成層となる絶縁層の高い微細加工精度を得るも、製造プロセスの増加及び製造コストの上昇を可及的に抑えた信頼性の高い電子装置の製造方法を提供することを目的とする。
電子装置の製造方法の態様は、絶縁層の表面に、複数の電子部品を、前記電子部品の電極の形成面を対向させて固定する第1工程と、前記第1工程の後、前記絶縁層の裏面に支持体を接触させて固定する第2工程と、前記第2工程の後、前記絶縁層上に前記電子部品を覆うように封止樹脂層を形成する工程と、加熱処理を施して、前記支持体を前記絶縁層から剥離する工程と、前記絶縁層に対して微細加工を行う工程とを含む。
上記の態様によれば、電子部品を覆う封止樹脂層の平坦性を確保して再配線形成層となる絶縁層の高い微細加工精度を得るも、製造プロセスの増加及び製造コストの上昇を可及的に抑えた信頼性の高い電子装置が実現する。
本実施形態による電子装置の製造方法を工程順に示す概略断面図である。 図1に引き続き、本実施形態による電子装置の製造方法を工程順に示す概略断面図である。 本実施形態の比較例による電子装置の製造方法を工程順に示す概略断面図である。 本実施形態の比較例において発生する不都合を説明するための概略断面図である。 本実施形態において、比較例のような不都合が発生しない旨を説明するための概略断面図である。
以下、電子装置の製造方法の具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、いわゆる擬似SoC技術による電子装置の製造方法を開示する。
図1及び図2は、本実施形態による電子装置の製造方法を工程順に示す概略断面図である。
先ず、図1(a)に示すように、絶縁層、ここでは有機絶縁層1を用意する。
有機絶縁層1は、絶縁性を有する有機材料であれば特に限定されるものではない。半導体チップ及び支持体を相異なる面に別々に接着することが必要であることから、例えば固体のドライフィルムレジストを好ましく用いることができる。ドライフィルムレジストとしては、後述する封止樹脂と同類の樹脂系を含む材料であることが好ましく、具体的にはエポキシ樹脂系の材料が好適である。また、微細加工の点では、感光性であっても非感光性であっても良い。これらの要件を満たす具体例としては、味の素ファインケミカル株式会社製のABF−GX(非感光)、及び同様の特性を有するABFシリーズのドライフィルムを用いることができる。
続いて、図1(b)に示すように、有機絶縁層1の表面に半導体チップ2を固定する。
詳細には、有機絶縁層1の表面に複数個の半導体チップ2を例えばマトリクス状に配して固定する。半導体チップ2は、各種の半導体回路等が形成された回路形成面2aが有機絶縁層1の表面と接触するように配置される。半導体チップ2を固定する際には、有機絶縁層1と半導体チップ2との接触部位において、接着性が発現する温度で有機絶縁層1を加熱処理することが好ましい。半導体チップ2を固定するための加熱温度は特に限定されず、適用する有機絶縁層1における接着性の発現に十分な温度で処理すれば良い。具体的には、30℃程度〜150℃程度の範囲内の値であることが好適であり、より好ましくは70℃程度〜150℃程度である。
続いて、図1(c)に示すように、有機絶縁層1の裏面に支持体3を固定する。
詳細には、有機絶縁層1の裏面(半導体チップ2の固定されていない面)に、有機絶縁層1の支持体3を配して固定する。支持体3は、例えばシリコン基板、ガラス基板、ステンレス基板等を用いることができ、支持体3の上面は平坦であることが好ましい。本実施形態では、特に平坦性の点を考慮して、例えばシリコン基板を用いる。支持体3を固定する際には、有機絶縁層1と支持体3との接着面において接着性が示される温度で有機絶縁層1を加熱処理することが好ましい。支持体3を固定するための加熱温度は特に限定されず、適用する有機絶縁層1における接着性の発現に十分な温度で処理すれば良い。具体的には、30℃程度〜200℃程度の範囲内の値であることが好適であり、より好ましくは50℃程度〜150℃程度である。
本実施形態では、上記のように、先ず有機絶縁層1の表面に半導体チップ2を固定した後に、有機絶縁層1の裏面に支持体3を固定する。これにより、後に封止樹脂4を形成し、支持体3を剥離して得られる目的の構造において、封止樹脂4に封止された半導体チップ2の固定位置が傾斜や回転が少なく正確なものとなる点で優位である。
勿論、従来の手法と同様に、有機絶縁層1の裏面に支持体3を固定した後に、有機絶縁層1の表面に半導体チップ2を固定する、または支持体3の固定と有機絶縁層1への表面に半導体チップ2の固定を同時に行うようにしても良い。
続いて、図1(d)に示すように、有機絶縁層1の表面に半導体チップ2を覆うように封止樹脂4を形成する。
封止樹脂4は、特に限定されるものではなく、エポキシ樹脂系、シリコーン樹脂系、ゴム系等から適宜選択することができ、熱硬化性樹脂であることが望ましい。この場合、有機絶縁層1と同類の樹脂系を含む材料であることが好適である。封止樹脂4は、アルミナ、シリカ、水酸化アルミニウム、及び窒化アルミニウムから選択される少なくとも1つを材料とするフィラーを含有させても良い。フィラーを含有する封止樹脂4を用いることにより、封止樹脂4の熱硬化時における収縮を抑制することができる。
続いて、図2(a)に示すように、封止樹脂4により封止樹脂層5を形成する。
詳細には、封止樹脂4を加熱し、キュア成型する。これにより、半導体チップ2の全面を覆う所定厚の封止樹脂層5が形成される。封止樹脂層5を形成するための加熱温度は特に限定されず、封止樹脂4が成形されるのに十分な温度で処理すれば良い。ここで、有機絶縁層1と封止樹脂4とで夫々の主成分である樹脂を同類の樹脂とした場合には、両者の界面では化学的な結合反応が惹起され、両者は一体化されて硬化することになる。この場合の加熱温度は、例えば50℃程度〜200℃程度の範囲内の値が好適であり、より好ましくは100℃程度〜200℃程度である。
ここで、有機絶縁層1と支持体3との固定における加熱処理、及び封止樹脂層5の形成における加熱処理については、それぞれ個別に段階的に行っても、同時に行っても良い。また、何れの加熱工程においてもその方法は特に限定されないが、ホットプレート及びオーブンを用いた加熱を適用することができる。加熱時間は、ホットプレートを用いる場合には、10秒間程度〜180秒間程度、オーブンの場合を用いる場合には、1分間程度〜120分間程度で適宜選択することができる。具体例としては、支持体3の所期の固定は、オーブンを用いた100℃程度で30分間程度の加熱により、封止樹脂層5の所期の形成は、オーブンを用いた180℃程度で30分間程度の加熱により、それぞれ達成される。
続いて、図2(b)に示すように、有機絶縁層1から支持体3を剥離する。
詳細には、有機絶縁層1を加熱処理する。これにより、有機絶縁層1から支持体3が剥離する。有機絶縁層1の面(支持体3の固定面)は、一定以上の温度に加熱されると表面形状が変化し、100nm以上の凹凸が生じる。この凹凸の発生により、加熱処理のみで有機絶縁層1から支持体3を容易に剥離することが可能となる。
有機絶縁層1の加熱処理は、封止樹脂層5の形成時の加熱処理における加熱温度よりも高い温度で実行される。換言すれば、支持体3は、封止樹脂層5の形成時の加熱温度では有機絶縁層1から剥離せず、これよりも高い所定の加熱温度で有機絶縁層1から剥離する。これにより、封止樹脂層5の形成時には、支持体3を有機絶縁層1から剥離せしめることなく、支持体3による確実な支持を確保した状態で封止樹脂4が成形され、所期の封止樹脂層5が形成される。
有機絶縁層1の加熱温度は、具体的には、100℃程度〜250℃程度の範囲内の値が好適であり、より好ましくは180℃程度〜250℃程度である。加熱温度が100℃を下回ると、有機絶縁層1の裏面に、支持体3を剥離するに十分な凹凸が発生しない懸念がある。加熱温度が250℃を上回ると、封止樹脂層5及び半導体チップ2への悪影響が懸念される。加熱温度を100℃程度〜250℃程度の範囲内の値、より好ましくは180℃程度〜250℃程度に設定することにより、封止樹脂層5及び半導体チップ2に悪影響を及ぼすことなく、加熱処理のみによる支持体3の有機絶縁層1からの確実な剥離が可能となる。
続いて、図2(c)に示すように、有機絶縁層1に配線構造を形成するための微細加工を施す。本実施形態では、いわゆるダマシン法により配線構造を形成する場合を例示する。
詳細には、リソグラフィー及びドライエッチングにより有機絶縁層1を加工する。これにより、有機絶縁層1には、半導体チップ2の回路形成面の所定部位(例えば、トランジスタのソース/ドレイン領域等)を露出させる開口1aが形成される。
次に、開口1aの内壁面を覆うように、有機絶縁層1の裏面上にシード層となる金属膜を、例えばスパッタ法により形成する。この金属としては、Ti及び銅の積層構造が好ましく用いられる。これにより、開口1aの内壁面を覆うように有機絶縁層1の裏面上にシード層6が形成される。
続いて、図2(d)に示すように、配線構造8を形成する。
詳細には、有機絶縁層1上に所定の有機絶縁層7を形成し、リソグラフィー及びドライエッチングにより有機絶縁層7を加工する。これにより、有機絶縁層7に有機絶縁層1の開口1aと通じる配線溝7aが形成される。
次に、開口1a及び配線溝7aを埋め込むように、電解メッキ法により銅又は銅合金を堆積する。化学機械研磨法(CMP法)により有機絶縁層7上の銅又は銅合金を研磨平坦化し、除去する。以上により、開口1a及び配線溝7aを銅又は銅合金で充填し、半導体チップ2の回路形成面と適宜導通する配線構造8が形成される。
しかる後、封止樹脂層5及び有機絶縁層1,7を含む構造体から、一個又は複数個の半導体チップ2を含む装置構成を切断して個片化する。個片化された各装置構成に所定の後処理を施す。以上により、本実施形態による電子装置が形成される。
ここで、本実施形態の比較例について説明する。この比較例では、本実施形態と同様に、擬似SoC技術を用いて電子装置を製造する。
図3は、本実施形態の比較例による電子装置の製造方法を工程順に示す概略断面図である。
比較例では、図3(a)に示すように、支持体30上に熱発泡フィルム10を貼付する。
続いて、図3(b)に示すように、熱発泡フィルム10上に複数の半導体チップ20を貼付固定する。半導体チップ20は、各種の半導体回路等が形成された面が熱発泡フィルム10の表面と接触するように配置される。
続いて、図3(c)に示すように、熱発泡フィルム10上に半導体チップ20を覆うように封止樹脂40を形成し、キュア成型する。これにより、図3(d)に示すように、半導体チップ20の全面を覆う封止樹脂層50が形成される。
続いて、図3(e)に示すように、熱発泡フィルム10から支持体30を剥離する。
続いて、図3(f)に示すように、半導体チップ20上を含む封止樹脂層50上に、再配線層となる有機絶縁層60を形成する。しかる後、有機絶縁層60に配線構造を形成するための微細加工を施した後、封止樹脂層50及び有機絶縁層60を含む構造体から、一個又は複数個の半導体チップ20を含む装置構成を切断して個片化する。個片化された各装置構成に所定の後処理を施す。以上により、本実施形態による電子装置が形成される。
比較例では、熱発泡フィルム10は、肉厚(例えば厚み15μm程度)の接着層を含んでいることから、半導体チップ20を支持体30に接着する際に、また、封止樹脂層50を形成する際に、半導体チップ20の配置の位置ズレを引き起こす原因となる。具体的には、図3(d)において、図4(a)に示すように、半導体チップ20の封止樹脂層50への沈み込み、傾斜が発生する。これにより、図4(b)を経て図4(c)のように有機絶縁層60を塗布形成した際に、半導体チップ20の沈み込み及び傾斜に誘発されてグローバルな段差が発生し、有機絶縁層60の表面の平坦性が損なわれる。その結果、続く微細配線の形成工程である露光工程において、加工精度の低下が発生し、所期の微細化が極めて困難となる。
この点、本実施形態においても、図2(a)において、図5(a)に示すように、有機絶縁層1の硬化性等に依存して、一般的な発砲性フィルムに比較しては少ないながらも、同様に半導体チップ2の有機絶縁層1への沈み込み及び傾斜が発生する可能性はある。しかしながら本実施形態では、図5(b)に示すように、有機絶縁層1を剥離せずにそのまま再配線形成層として適用するため、有機絶縁層1の表面は平坦に保持される。従って、有機絶縁層1の微細加工を行う際に加工精度の低下が生じることなく、低コストで信頼性の高い電子装置を得ることができる。
以上説明したように、本実施形態によれば、半導体チップ2を覆う封止樹脂層5の平坦性を確保して再配線形成層となる有機絶縁層1の高い微細加工精度を得るも、製造プロセスの増加及び製造コストの上昇を可及的に抑えた信頼性の高い電子装置が実現する。
以下、電子装置の製造方法の諸態様を付記としてまとめて記載する。
(付記1)絶縁層の裏面に支持体を接触させて固定する工程と、
前記絶縁層の表面に、複数の電子部品を、前記電子部品の電極の形成面を対向させて固定する工程と、
前記絶縁層上に前記電子部品を覆うように封止樹脂層を形成する工程と、
加熱処理を施して、前記支持体を前記絶縁層から剥離する工程と、
前記絶縁層に対して微細加工を行う工程と
を含む電子装置の製造方法。
(付記2)前記加熱処理は、前記封止樹脂層を形成する際の加熱温度よりも高い温度で行うことを特徴とする付記1に記載の電子装置の製造方法。
(付記3)前記加熱処理は、100℃〜250℃の範囲内の温度で行うことを特徴とする付記1又は2に記載の電子装置の製造方法。
(付記4)前記支持体を固定する工程は、前記絶縁層の表面に前記電子部品を固定する工程の後、前記封止樹脂層を形成する工程する前に行うことを特徴とする付記1〜3のいずれか1項に記載の電子装置の製造方法。
(付記5)前記絶縁層及び前記封止樹脂層は、夫々の主成分である樹脂が同類であることを特徴とする付記1〜4のいずれか1項に記載の電子装置の製造方法。
(付記6)前記樹脂は、エポキシ樹脂系の熱硬化性樹脂であることを特徴とする付記5に記載の電子装置の製造方法。
(付記7)前記絶縁層は、前記封止樹脂層と接合された状態で前記微細加工されることを特徴とする付記1〜6のいずれか1項に記載の電子装置の製造方法。
1,7,60 有機絶縁層
1a 開口
2,20 半導体チップ
2a 回路形成面
3,30 支持体
4,40 封止樹脂
5,50 封止樹脂層
6 シード層
7a 配線溝
8 配線構造
10 熱発泡フィルム

Claims (4)

  1. 絶縁層の表面に、複数の電子部品を、前記電子部品の電極の形成面を対向させて固定する第1工程と、
    前記第1工程の後、前記絶縁層の裏面に支持体を接触させて固定する第2工程と、
    前記第2工程の後、前記絶縁層上に前記電子部品を覆うように封止樹脂層を形成する工程と、
    加熱処理を施して、前記支持体を前記絶縁層から剥離する工程と、
    前記絶縁層に対して微細加工を行う工程と
    を含む電子装置の製造方法。
  2. 前記加熱処理は、前記封止樹脂層を形成する際の加熱温度よりも高い温度で行うことを特徴とする請求項1に記載の電子装置の製造方法。
  3. 前記加熱処理は、100℃〜250℃の範囲内の温度で行うことを特徴とする請求項1又は2に記載の電子装置の製造方法。
  4. 前記絶縁層及び前記封止樹脂層は、夫々の主成分である樹脂が同類であることを特徴とする請求項1〜のいずれか1項に記載の電子装置の製造方法。
JP2013077871A 2013-04-03 2013-04-03 電子装置の製造方法 Active JP6127664B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013077871A JP6127664B2 (ja) 2013-04-03 2013-04-03 電子装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013077871A JP6127664B2 (ja) 2013-04-03 2013-04-03 電子装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014203925A JP2014203925A (ja) 2014-10-27
JP6127664B2 true JP6127664B2 (ja) 2017-05-17

Family

ID=52354111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013077871A Active JP6127664B2 (ja) 2013-04-03 2013-04-03 電子装置の製造方法

Country Status (1)

Country Link
JP (1) JP6127664B2 (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079816A (ja) * 2002-08-20 2004-03-11 Sony Corp チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ、並びに実装構造
JP2005353837A (ja) * 2004-06-10 2005-12-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5354841B2 (ja) * 2005-12-28 2013-11-27 日東電工株式会社 半導体装置及びその製造方法
JP5543754B2 (ja) * 2009-11-04 2014-07-09 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8482136B2 (en) * 2009-12-29 2013-07-09 Nxp B.V. Fan-out chip scale package
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric

Also Published As

Publication number Publication date
JP2014203925A (ja) 2014-10-27

Similar Documents

Publication Publication Date Title
US11837596B2 (en) Stacked dies and methods for forming bonded structures
US9679867B2 (en) Semiconductor device having a low-adhesive bond substrate pair
CN107845611B (zh) 封装结构
JP6911982B2 (ja) 半導体装置及びその製造方法
CN112534574A (zh) Tsv之上的大金属焊盘
TWI826965B (zh) 貫通電極基板及其製造方法、以及安裝基板
TWI442485B (zh) 半導體裝置之製造方法
TWI618675B (zh) 包含負熱膨脹材料之導電互連結構及相關系統、裝置及方法
JP6854895B2 (ja) 高熱伝導性のデバイス基板およびその製造方法
TW201906021A (zh) 半導體封裝結構及其製造方法
US9799626B2 (en) Semiconductor packages and other circuit modules with porous and non-porous stabilizing layers
KR20180035113A (ko) 전자 장치, 전자 장치의 제조 방법 및 전자 기기
TWI722227B (zh) 貫通電極基板及安裝基板
US10256117B2 (en) Manufacturing method and wiring substrate with through electrode
JP2004349461A (ja) 半導体装置の製造方法
US9520378B2 (en) Thermal matched composite die
JP6127664B2 (ja) 電子装置の製造方法
US20160174375A1 (en) Electronic device and method for manufacturing electronic device
TW201415591A (zh) 半導體裝置及其製造方法
US20160284626A1 (en) Semiconductor devices having conductive vias and methods of forming the same
JP2017038009A (ja) 半導体装置
TWI854981B (zh) 直通矽穿孔上方的大型金屬襯墊
JP7010314B2 (ja) 貫通電極基板
JP2010232292A (ja) 半導体装置の製造方法及び半導体装置
JP4829161B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170327

R150 Certificate of patent or registration of utility model

Ref document number: 6127664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150