KR20180035113A - 전자 장치, 전자 장치의 제조 방법 및 전자 기기 - Google Patents

전자 장치, 전자 장치의 제조 방법 및 전자 기기 Download PDF

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KR20180035113A
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모또아끼 다니
요시히로 나까따
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후지쯔 가부시끼가이샤
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Abstract

방열성이 높고, 열이나 불순물에 기인한 성능 열화를 억제할 수 있는 전자 장치를 실현한다. 전자 장치(1A)는, 단자(11)가 형성된 단자면(10a)을 갖는 반도체 소자(10)와, 반도체 소자(10)의 단자면(10a)측과는 반대의 배면(10b) 위에 형성된 배리어층(20)과, 배리어층(20) 위에 형성된 금속층(30)과, 그들이 매설된 수지층(40)을 포함한다. 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)는 금속층(30)이 노출되도록, 수지층(40) 내에 매설된다. 반도체 소자(10)에서 발생하는 열은, 배리어층(20)을 통해 금속층(30)에 전달되어 방열된다. 또한, 배리어층(20)에 의해, 반도체 소자(10) 내로의 금속층(30)의 성분이나 외부로부터의 불순물의 침입이 억제된다.

Description

전자 장치, 전자 장치의 제조 방법 및 전자 기기{ELECTRONIC DEVICE, MANUFACTURING METHOD OF ELECTRONIC DEVICE, AND ELECTRONIC APPARATUS}
본 발명은 전자 장치, 전자 장치의 제조 방법 및 전자 기기에 관한 것이다.
IC(Integrated Circuit) 등의 반도체 소자를 수지층 내에 매설하고, 그 수지층 위에 재배선층을 형성하는 전자 장치가 알려져 있다.
이와 같은 전자 장치의 형성에 관해, 예를 들어 지지체 위에 반도체 소자를 그 단자를 지지체측으로 향하게 하여 배치하고, 그 반도체 소자를 수지층으로 밀봉하고, 지지체의 분리 후, 수지층 위에 반도체 소자의 단자와 접속되는 재배선층을 형성하는 기술이 알려져 있다. 또한, 반도체 소자를 덮는 비교적 저열 전도성의 수지층을 연삭에 의해 얇게 하여, 동작 시에 발열하는 반도체 소자로부터의 방열성을 높이는 기술도 알려져 있다.
일본 특허 공개 제2001-308116호 공보 일본 특허 공개 평7-7134호 공보
수지층 내에 매설된 반도체 소자를 포함하는 전자 장치에 있어서, 수지층을 연삭에 의해 얇게 하는 경우, 반도체 소자의 단자측의 면(단자면)과는 반대의 면(배면)을 수지층으로부터 노출시키도록 연삭하면, 반도체 소자로부터의 방열 효과가 높아진다.
그러나, 이와 같이 연삭에 의해 반도체 소자의 배면을 수지층으로부터 노출시키면, 연삭 시 또는 연삭 후의 반도체 소자의 배면에, 금속 등의 불순물이 부착되는 일이 발생할 수 있다. 배면에 부착된 불순물이 반도체 소자 내로 확산되면, 반도체 소자 및 그것을 포함하는 전자 장치의 성능 열화를 초래할 우려가 있다.
일 관점에 의하면, 단자가 형성된 단자면을 갖는 반도체 소자와, 상기 반도체 소자의 상기 단자면측과는 반대의 배면 위에 형성된 배리어층과, 상기 배리어층 위에 형성된 금속층과, 상기 배리어층 및 상기 금속층이 형성된 상기 반도체 소자가, 상기 금속층이 노출되도록 매설된 수지층을 포함하는 전자 장치가 제공된다.
또한, 일 관점에 의하면, 상기와 같은 전자 장치의 제조 방법 및 상기와 같은 전자 장치를 포함하는 전자 기기가 제공된다.
방열성이 우수한 고성능의 전자 장치가 실현된다. 또한, 그와 같은 전자 장치가 사용된 전자 기기가 실현된다.
도 1은 일 형태에 따른 전자 장치의 형성 방법을 도시하는 도면(그 1).
도 2는 일 형태에 따른 전자 장치의 형성 방법을 도시하는 도면(그 2).
도 3은 다른 형태에 따른 전자 장치의 형성 방법을 도시하는 도면.
도 4는 제1 실시 형태에 따른 전자 장치의 제1 구성예를 도시하는 도면.
도 5는 전자 장치에 사용되는 반도체 소자의 일례의 설명도.
도 6은 제1 실시 형태에 따른 전자 장치의 제2 구성예를 도시하는 도면.
도 7은 제1 실시 형태에 따른 전자 장치의 제3 구성예를 도시하는 도면.
도 8은 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 1).
도 9는 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 2).
도 10은 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 3).
도 11은 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 4).
도 12는 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 5).
도 13은 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 6).
도 14는 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 7).
도 15는 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 8).
도 16은 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 9).
도 17은 제1 실시 형태에 따른 전자 장치의 일례를 도시하는 도면.
도 18은 제2 실시 형태에 따른 전자 장치의 구성예를 도시하는 도면.
도 19는 제2 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 1).
도 20은 제2 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 2).
도 21은 제2 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 3).
도 22는 제2 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 4).
도 23은 제2 실시 형태에 따른 전자 장치의 일례를 도시하는 도면.
도 24는 제3 실시 형태에 따른 전자 장치의 구성예를 도시하는 도면.
도 25는 제3 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 1).
도 26은 제3 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 2).
도 27은 제3 실시 형태에 따른 전자 장치의 형성 방법의 설명도(그 3).
도 28은 제3 실시 형태에 따른 전자 장치의 일례를 도시하는 도면.
도 29는 제4 실시 형태에 따른 전자 장치의 일례를 도시하는 도면.
도 30은 제5 실시 형태에 따른 전자 기기의 일례를 도시하는 도면.
처음에, 일 형태에 따른 전자 장치에 대하여 설명한다.
도 1 및 도 2는 일 형태에 따른 전자 장치의 형성 방법을 도시하는 도면이다. 도 1의 (A)∼도 1의 (D), 도 2의 (A) 및 도 2의 (B)에는, 전자 장치 형성에 있어서의 각 공정의 주요부 단면 모식도를 도시하고 있다.
먼저, 도 1의 (A)에 도시한 바와 같이, 지지체(110) 위에 점착층(120)이 형성된다. 지지체(110)에는, 금속 기판, 유리 기판, 프린트 기판, 반도체 기판, 세라믹스 기판 등이 사용된다. 점착층(120)에는, 기재 위에 점착제가 형성된 점착 필름 외에, 지지체(110) 위에 점착제를 스핀 코트법, 스프레이 코트법, 인쇄법 등으로 도포한 것이 사용된다. 점착층(120)의 점착제에는, 가열에 의해 발포하여 점착력이 저하되는 열 발포형의 점착제, 자외선의 조사에 의해 발포하여 점착력이 저하되는 자외선 발포형의 점착제 등이 사용된다.
계속해서, 도 1의 (B)에 도시한 바와 같이, 점착층(120) 위에 반도체 소자(130)(반도체 칩)가 그 단자(131)가 형성되어 있는 면(단자면)(130a)을 점착층(120)측으로 향하게 하여, 페이스 다운으로 배치된다.
또한, 도 1의 (B)에는, 1개의 반도체 소자(130)를 예시하지만, 점착층(120) 위에는, 복수의 반도체 소자(130)가 형성되어도 된다. 또한, 점착층(120) 위에는, 1개 또는 복수의 반도체 소자(130) 외에, 칩 콘덴서 등의 각종 전자 부품이 설치되어도 된다. 이하의 도 1의 (C), 도 1의 (D), 도 2의 (A) 및 도 2의 (B), 또한 후술하는 도 3의 (A)∼도 3의 (D)에서는, 편의상, 점착층(120) 위의 1개의 반도체 소자(130)를 예로 들어 설명한다.
점착층(120) 위의 반도체 소자(130)는, 도 1의 (C)에 도시한 바와 같이, 수지층(140)으로 밀봉된다. 이에 의해, 점착층(120) 위에 반도체 소자(130)가 수지층(140)으로 매설된 기판(150)이 형성된다. 수지층(140)에는, 열경화성 수지, 열가소성 수지, 자외선 경화성 수지 등이 사용된다. 수지층(140)에는, 절연성의 필러가 포함되어도 된다. 수지층(140)은 예를 들어 몰드 성형에 의해 형성된다. 수지층(140)은 그 수지의 종류에 따른 방법에 의해 경화된다.
또한, 수지층(140)은 이 단계에서는 반드시 완전히 경화되는 것을 요하지는 않고, 후술하는 바와 같이 점착층(120)으로부터 박리된 기판(150)을 그 형상을 유지하여 취급할 수 있을 정도로 경화되면 된다.
계속해서, 도 1의 (D)에 도시한 바와 같이, 기판(150)이 점착층(120)으로부터 박리되어, 점착층(120) 및 지지체(110)로부터 분리된다. 기판(150)의 점착층(120)으로부터의 박리는, 가열이나 자외선 조사 등에 의해 점착층(120)의 점착력을 저하시킴으로써 행해진다. 분리된 기판(150)의 수지층(140)은 그 수지의 종류에 따른 방법에 의해 경화(완전 경화)된다. 기판(150)의, 점착층(120)으로부터 박리된 면(150a)에는, 반도체 소자(130)의 단자면(130a)이 노출된다.
계속해서, 도 2의 (A)에 도시한 바와 같이, 기판(150)의, 반도체 소자(130)의 단자면(130a)이 노출되는 면(150a) 위에 재배선층(160)이 형성된다. 재배선층(160)은 절연부(162)와, 절연부(162) 내에 형성되며 반도체 소자(130)의 단자(131)에 접속된 배선 및 비아 등의 도체부(163)를 포함한다. 예를 들어 이 도 2의 (A)에 도시한 바와 같이, 재배선층(160)에 의해, 반도체 소자(130)의 단자(131)가 반도체 소자(130)(그 단자면(130a))의 에어리어 외에 위치하는 단자(161)로 재배치(Fan-out)된다.
이상과 같은 공정에 의해, 도 2의 (A)에 도시한 바와 같은 전자 장치(100A)가 얻어진다.
또한, 상기의 기판(150) 및 그것에 재배선층(160)을 형성한 것은, 예를 들어 도 1의 (C), 도 1의 (D) 및 도 2의 (A)에 도시한 바와 같은 구조부를 복수 포함하는 웨이퍼로서 형성될 수 있다. 그 경우에는, 재배선층(160)의 형성까지 행해진 웨이퍼가, 당해 구조부의 주위의 위치에서 다이싱에 의해 절단됨으로써, 개개의 구조부로 개편화된다. 그것에 의해, 도 2의 (A)에 도시한 바와 같은 전자 장치(100A)가 얻어진다.
이 도 2의 (A)에 도시한 전자 장치(100A)는, 그 동작에 수반하여 발열하는 반도체 소자(130)가 수지층(140)으로 덮인 구조를 갖는다. 그 때문에, 반도체 소자(130)로부터의 방열성이 저하되어, 반도체 소자(130)의 과열, 그것에 의한 손상이나 성능 열화를 초래할 우려가 있다.
반도체 소자(130)의 방열성을 높이기 위해, 예를 들어 기판(150)의 수지층(140)이 백그라인드에 의해 연삭되어 박형화된다. 그것에 의해, 도 2의 (B)에 도시한 바와 같은 전자 장치(100B)가 얻어진다. 예를 들어, 연삭에 의해 반도체 소자(130)의 배면(130b)을 수지층(140)(기판(150)의 면(150b))으로부터 노출시키면, 높은 방열 효과가 얻어진다. 그 한편, 배면(130b)이 수지층(140)으로부터 노출되기 때문에, 연삭 시 또는 연삭 후에, 반도체 소자(130)가 그 외부로부터의 불순물의 영향을 받기 쉬워진다. 이 점에 대하여, 다음의 도 3을 예로 들어 설명한다.
도 3은 다른 형태에 따른 전자 장치의 형성 방법을 도시하는 도면이다. 도 3의 (A)∼도 3의 (D)에는, 전자 장치 형성에 있어서의 각 공정의 주요부 단면 모식도를 도시하고 있다.
이 예에서는, 도 3의 (A)에 도시한 바와 같이, 지지체(110) 위의 점착층(120) 위에 반도체 소자(130)가 배치됨과 함께, 그 외측에, 구리(Cu) 등이 사용된 금속 부재(170)가 배치된다. 금속 부재(170)는 반도체 소자(130)를 포위하는 금속 프레임, 또는 반도체 소자(130)의 주위에 형성된 복수의 금속 기둥이다. 금속 프레임 및 금속 기둥은, 예를 들어 몰드 성형 시의 수지층(140)의 유동을 조정하여, 수지층(140)의 유동에 의한 반도체 소자(130)의 위치 어긋남을 억제할 목적으로 형성된다. 또한, 금속 프레임 및 금속 기둥은, 예를 들어 열전도 경로 또는 전기 전도 경로의 일부로서 사용할 목적으로 형성된다.
계속해서, 도 3의 (B)에 도시한 바와 같이, 점착층(120) 위의 반도체 소자(130) 및 금속 부재(170)가 수지층(140)으로 밀봉된다. 이에 의해, 수지층(140) 내에 반도체 소자(130) 및 금속 부재(170)가 매설된 기판(150)이 형성된다. 그 후, 도 3의 (C)에 도시한 바와 같이, 기판(150)이 점착층(120) 및 지지체(110)로부터 분리된다.
그리고, 도 3의 (D)에 도시한 바와 같이, 분리된 기판(150)의, 반도체 소자(130)의 단자면(130a)이 노출되는 면(150a) 위에, 단자(131)에 접속된 도체부(163)를 포함하는 재배선층(160)이 형성된다. 기판(150)은, 또한, 재배선층(160)측과 반대의 측으로부터 연삭되어, 반도체 소자(130)의 배면(130b)이 수지층(140)(기판(150)의 면(150b))으로부터 노출된다. 이 예에서는, 수지층(140)과 함께, 반도체 소자(130)도 연삭되어 박형화된다. 수지층(140) 및 반도체 소자(130)의 연삭에 수반하여, 금속 부재(170)도 연삭된다.
이상과 같은 공정에 의해, 도 3의 (D)에 도시한 바와 같은 전자 장치(100C)가 얻어진다.
또한, 상기의 기판(150)은 예를 들어 도 3의 (B) 및 도 3의 (C)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 되고, 기판(150)에 재배선층(160)을 형성하고 그 기판(150)을 연삭한 것은, 예를 들어 도 3의 (D)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 된다. 이 경우에는, 재배선층(160)의 형성 및 기판(150)의 연삭까지 행해진 웨이퍼가, 당해 구조부의 주위의 위치에서 다이싱에 의해 절단되어, 개개의 구조부로 개편화된다. 그것에 의해, 도 3의 (D)에 도시한 바와 같은 전자 장치(100C)가 얻어진다.
상기한 바와 같이 수지층(140) 및 반도체 소자(130)와 함께, 금속 부재(170)도 연삭하면, 연삭에 의해 수지층(140)으로부터 노출되는 반도체 소자(130)의 배면(130b)에는, 함께 연마된 금속 부재(170)의 잔사, 예를 들어 구리 등의 금속의 연삭 부스러기가 부착될 수 있다. 이와 같이 반도체 소자(130)의 배면(130b)에 부착된 잔사의 성분은, 이후에 행해지는 공정이나 전자 장치(100C)의 동작 시에 부여되는 열에 의해, 반도체 소자(130) 내로 확산될 우려가 있다. 예를 들어 금속 부재(170)에 사용되는 구리와 같은 금속은, 비교적 반도체 재료(반도체 소자(130)의 반도체 기판) 내로 확산되기 쉽다. 잔사의 성분이 반도체 소자(130) 내로 확산되면, 그 액티브층(트랜지스터 등의 회로 소자가 형성된 층)에 악영향을 미쳐, 반도체 소자(130)의 성능 열화를 야기할 가능성이 있다.
여기서는 수지층(140)으로부터 노출되는 반도체 소자(130)의 배면(130b)에 연마 시의 잔사가 부착되고, 그 잔사의 성분이 열확산됨으로써 발생하는 영향에 대하여 설명하였다. 이 외에, 수지층(140)으로부터 노출되는 반도체 소자(130)의 배면(130b)에는, 그와 같은 연마 시의 잔사에 한하지 않고, 외부로부터 다양한 불순물이 부착될 가능성이 있다. 그와 같은 경우도 상기와 마찬가지로, 그 불순물의 반도체 소자(130) 내로의 확산, 그것에 의한 반도체 소자(130)의 성능 열화가 발생할 수 있다.
연마 시의 잔사를 비롯한 각종 불순물의 부착을 억제하기 위해, 반도체 소자(130)의 배면(130b)을 노출시키지 않고 수지층(140)으로 덮으면, 전술한 바와 같이, 반도체 소자(130)로부터의 방열성이 저하되어, 과열에 의한 손상이나 성능 열화를 초래할 우려가 있다.
이상과 같은 점을 감안하여, 여기서는 이하에 실시 형태로서 나타내는 바와 같은 기술을 채용하여, 방열성이 높고, 열이나 불순물에 기인한 성능 열화를 억제할 수 있는 전자 장치를 실현한다.
먼저, 제1 실시 형태에 대하여 설명한다.
도 4는 제1 실시 형태에 따른 전자 장치의 제1 구성예를 도시하는 도면이다. 도 4에는, 전자 장치의 제1 구성예의 주요부 단면 모식도를 도시하고 있다. 또한, 도 5는 전자 장치에 사용되는 반도체 소자의 일례의 설명도이다. 도 5에는 반도체 소자의 일례의 주요부 단면 모식도를 도시하고 있다.
도 4에 도시한 전자 장치(1A)는, 반도체 소자(10)(반도체 칩), 배리어층(20), 금속층(30), 수지층(40) 및 재배선층(50)을 포함한다.
여기서, 반도체 소자(10)는, 예를 들어 도 5에 도시한 바와 같이, 실리콘(Si), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐인(InP), 질화갈륨(GaN) 등의 반도체 기판(12)과, 반도체 기판(12) 위에 형성된 배선층(13)을 포함한다. 반도체 기판(12)에는, 트랜지스터, 저항, 용량 등의 회로 소자가 형성된다. 도 5에는 일례로서 트랜지스터(14)를 도시하고 있다. 반도체 기판(12)의, 트랜지스터(14) 등의 회로 소자가 형성되는 영역을 액티브층이라 칭한다. 배선층(13)에는, 절연부(15) 내에 형성되며, 트랜지스터(14) 등의 회로 소자에 접속되는, 배선 및 비아 등의 도체부(16)가 포함된다. 배선층(13)의 최외층의 도체부(16)에, 반도체 소자(10)의 단자(11)가 형성된다.
도 4에 도시한 바와 같이, 반도체 소자(10)의, 단자(11)가 형성된 면(단자면)(10a)측과는 반대의 면(배면)(10b) 위, 즉 도 5에 도시한 반도체 기판(12) 위에 배리어층(20)이 형성된다.
배리어층(20)에는, 그 성분이 반도체 소자(10) 내로 확산되지 않거나, 또는 확산되기 어려운 재료, 예를 들어 그 위에 형성되는 금속층(30)의 성분보다도 확산되기 어려운 재료가 사용된다. 배리어층(20)에는, 이와 같은 재료이며, 또한, 그 위에 형성되는 금속층(30)의 성분을 반도체 소자(10) 내로 확산시키지 않거나, 또는 금속층(30)의 성분이 반도체 소자(10) 내로 확산되는 것을 억제하는 재료가 사용된다. 배리어층(20)에는, 티타늄(Ti), 텅스텐(W) 및 탄탈륨(Ta) 중 적어도 1종을 성분에 포함하는 재료가 사용된다. 예를 들어 배리어층(20)에는, 티타늄, 텅스텐 또는 탄탈륨의 단종의 금속, 또는 그 질화물, 또는 단종의 금속 또는 그 질화물의 적층체, 또는 티타늄, 텅스텐 및 탄탈륨 중 2종 이상을 포함하는 합금 또는 그 적층체 등이 사용된다. 배리어층(20)에는, 그 재료에 요구되는 상기 조건을 만족시키는 것이면, 도체 재료에 한하지 않고, 절연 재료가 사용되어도 된다.
배리어층(20)은, 예를 들어 도 4에 도시한 바와 같이, 반도체 소자(10)의 배면(10b)의 전체를 덮도록 형성된다. 배리어층(20)의 두께는 0.1㎛∼2㎛, 바람직하게는 0.1㎛∼0.8㎛로 된다. 배리어층(20)을 얇게 하면, 반도체 소자(10)에서 발생한 열의, 금속층(30)으로의 열전도 효율이 높아진다.
배리어층(20) 위에는, 도 4에 도시한 바와 같이, 금속층(30)이 형성된다. 금속층(30)에는, 높은 열전도성을 나타내는 재료, 예를 들어 배리어층(20)에 비해 높은 열전도성을 나타내는 재료가 사용된다. 금속층(30)에는, 구리, 니켈(Ni) 및 코발트(Co) 중 적어도 1종을 성분에 포함하는 재료가 사용된다. 예를 들어 금속층(30)에는, 구리, 니켈 또는 코발트의 단종의 금속, 또는 그 적층체, 또는 구리, 니켈 및 코발트 중 2종 이상을 포함하는 합금 또는 그 적층체 등이 사용된다.
금속층(30)은, 예를 들어 도 4에 도시한 바와 같이, 반도체 소자(10)의 배면(10b)을 덮는 배리어층(20)의 가장자리보다도 내측에 형성된다. 금속층(30)의 두께는 10㎛∼200㎛로 된다. 배리어층(20)의 두께는, 금속층(30)보다도 얇아지도록 설정된다.
배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)는, 도 4에 도시한 바와 같이, 수지층(40) 내에 매설된다. 수지층(40)의 한쪽의 면(40a)에는, 반도체 소자(10)의 단자면(10a)이 노출되고, 수지층(40)의 다른 쪽의 면(40b)에는, 금속층(30)이 노출된다. 수지층(40)에는, 열경화성 수지, 열가소성 수지, 자외선 경화성 수지 등이 사용된다. 수지층(40)에는, 산화실리콘(SiO), 산화알루미늄(AlO), 질화알루미늄(AlN) 등의 필러가 포함되어도 된다.
수지층(40)의, 반도체 소자(10)의 단자면(10a)이 노출되는 면(40a) 위에는, 재배선층(50)이 형성된다. 재배선층(50)은 절연부(52)와, 절연부(52) 내에 형성된 배선 및 비아 등의 도체부(53)를 포함한다. 절연부(52)에는, 에폭시, 폴리이미드, 폴리벤조옥사졸 등의 수지 재료가 사용된다. 도체부(53)에는, 구리, 알루미늄(Al) 등의 도체 재료가 사용된다. 도체부(53)는 반도체 소자(10)의 단자(11)에 접속된다. 재배선층(50)의 최외층의 도체부(53)에, 전자 장치(1A)의 단자(51)가 형성된다.
상기와 같은 구성을 갖는 전자 장치(1A)에서는, 동작 시에 반도체 소자(10)에서 발생한 열이, 반도체 소자(10)의 배면(10b)의 비교적 얇은 배리어층(20)을 통해, 배리어층(20) 위의, 수지층(40)으로부터 노출되는 비교적 높은 열전도성을 나타내는 금속층(30)에 전달된다. 이에 의해, 반도체 소자(10)의 배면(10b)이 수지층(40)으로 덮인 것에 반해, 반도체 소자(10)로부터의 방열이 효율적으로 행해져, 과열에 기인한 반도체 소자(10)의 손상이나 성능 열화가 억제된다.
이 전자 장치(1A)에서는, 배리어층(20)의 재료가 적절하게 선택되어, 배리어층(20)의 성분의 반도체 소자(10) 내로의 확산이 억제된다. 이와 같은 배리어층(20)이 반도체 소자(10)와 금속층(30) 사이에 개재되어, 금속층(30)의 성분의 반도체 소자(10) 내로의 확산이 억제된다. 또한, 이 배리어층(20)에 의해, 반도체 소자(10)(그 배면(10b))로의 외부로부터의 불순물의 침입이 억제되어, 외부로부터의 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제된다.
이에 의해, 반도체 소자(10)로부터의 방열성이 높고, 열이나 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제되는 전자 장치(1A)가 실현된다.
또한, 도 6은 제1 실시 형태에 따른 전자 장치의 제2 구성예를 도시하는 도면이다. 도 6에는 전자 장치의 제2 구성예의 주요부 단면 모식도를 도시하고 있다.
도 6에 도시한 전자 장치(1B)는, 수지층(40) 내에, 박형의 반도체 소자(10)가 매설되어 있는 점에서, 상기 전자 장치(1A)(도 4)와 상이하다. 전자 장치(1B)의 그 밖의 구성은, 상기 전자 장치(1A)와 동일하다. 박형의 반도체 소자(10)가 사용됨으로써, 수지층(40)의 박형화, 전자 장치(1B)의 박형화가 도모된다.
반도체 소자(10)의 배면(10b) 위의 배리어층(20) 및 그 위의 금속층(30)에 의해, 반도체 소자(10)로부터의 방열성이 높고, 열이나 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제되는, 박형의 전자 장치(1B)가 실현된다.
또한, 도 7은 제1 실시 형태에 따른 전자 장치의 제3 구성예를 도시하는 도면이다. 도 7에는 전자 장치의 제3 구성예의 주요부 단면 모식도를 도시하고 있다.
도 7에 도시한 전자 장치(1C)는, 수지층(40) 내에, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)와 함께, 그 외측에 위치하는 금속 부재(60)가 매설되어 있는 점에서, 상기 전자 장치(1B)(도 6)와 상이하다. 전자 장치(1C)의 그 밖의 구성은, 상기 전자 장치(1B)와 동일하다.
금속 부재(60)는 반도체 소자(10)를 포위하는 금속 프레임, 또는 반도체 소자(10)의 주위에 형성된 복수의 금속 기둥이다. 이와 같은 금속 부재(60)를 형성하면, 후술하는 바와 같이 전자 장치(1C)를 형성할 때의 수지층(40)의 유동이 조정되어, 수지층(40)의 유동에 의한 반도체 소자(10)의 위치 어긋남이 억제된다. 또한, 금속 부재(60)는 열전도 경로 또는 전기 전도 경로의 일부로서 사용되어도 된다.
반도체 소자(10)의 배면(10b) 위의 배리어층(20) 및 그 위의 금속층(30)에 의해, 반도체 소자(10)로부터의 방열성이 높고, 열이나 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제되는, 박형의 전자 장치(1C)가 실현된다.
계속해서, 제1 실시 형태에 따른 전자 장치의 형성 방법을, 상기 전자 장치(1C)(도 7)를 예로 설명한다.
도 8∼도 16은 제1 실시 형태에 따른 전자 장치의 형성 방법의 설명도이다.
도 8은 반도체 소자가 형성된 웨이퍼의 일례를 도시하는 도면이다. 도 8의 (A)에는, 형성된 반도체 소자의 단자면측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 8의 (B)에는, 형성된 반도체 소자의 배면측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 8의 (C)에는, 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
도 8의 (A)∼도 8의 (C)에 도시한 바와 같은, 종횡으로 정렬되어 반도체 소자(10)군이 형성된 웨이퍼(70)가 준비된다. 웨이퍼(70)의 표면(70a)에는, 반도체 소자(10)군의, 단자(11)가 형성된 단자면(10a)이 포함되고, 웨이퍼(70)의 이면(70b)에는, 반도체 소자(10)군의, 단자면(10a)과는 반대의 배면(10b)이 포함된다. 인접하는 반도체 소자(10) 간에는, 다이싱 시의 절단 위치로 되는 스크라이브 라인(71)(도 8의 (C)에서는 점선 프레임으로 도시)이 형성된다.
도 9는 웨이퍼 연삭 공정의 일례를 도시하는 도면이다. 도 9의 (A)에는, 형성된 반도체 소자의 배면측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 9의 (B)에는, 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
반도체 소자(10)군이 형성된 웨이퍼(70)는, 도 9의 (A) 및 도 9의 (B)에 도시한 바와 같이, 이면(70b)측, 즉 반도체 소자(10)군의 배면(10b)측(반도체 기판(12)(도 5))이 백그라인드에 의해 연삭된다. 이에 의해, 웨이퍼(70)에 형성된 반도체 소자(10)군이 박형화된다. 예를 들어, 두께가 50㎛∼500㎛로 되도록, 웨이퍼(70)가 이면(70b)측으로부터 연삭된다.
도 10은 배리어층 형성 공정의 일례를 도시하는 도면이다. 도 10의 (A)에는, 형성된 배리어층측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 10의 (B)에는, 배리어층이 형성된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
연삭된 웨이퍼(70)의 이면(70b) 위에, 도 10의 (A) 및 도 10의 (B)에 도시한 바와 같이, 배리어층(20)이 형성된다. 배리어층(20)은 웨이퍼(70)의 이면(70b) 위의 전체에 형성된다. 배리어층(20)에는, 티타늄, 텅스텐, 탄탈륨 등의 재료가 사용된다. 이와 같은 재료를 사용한 배리어층(20)의 형성에는, 스퍼터법이 사용된다. 예를 들어, 스퍼터법에 의해, 두께 0.1㎛∼0.8㎛의 배리어층(20)이 형성된다.
도 11은 시드층 형성 공정의 일례를 도시하는 도면이다. 도 11의 (A)에는, 형성된 시드층측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 11의 (B)에는, 시드층이 형성된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
형성된 배리어층(20) 위에, 도 11의 (A) 및 도 11의 (B)에 도시한 바와 같이, 시드층(31)이 형성된다. 시드층(31)은 배리어층(20) 위의 전체에 형성된다. 시드층(31)에는 구리 등의 재료가 사용된다. 예를 들어, 스퍼터법에 의해, 두께 0.1㎛∼0.8㎛의 시드층(31)이 형성된다.
도 12는 금속 퇴적 공정의 일례를 도시하는 도면이다. 도 12의 (A)에는, 퇴적된 금속측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 12의 (B)에는, 금속이 퇴적된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
형성된 시드층(31) 위에, 먼저, 도 12의 (A) 및 도 12의 (B)에 도시한 바와 같이, 레지스트(80)가 형성된다. 이 레지스트(80)는 웨이퍼(70)의 각 반도체 소자(10)에 대응하는 영역에 개구부(81)를 갖는다. 레지스트(80)는 스크라이브 라인(71)에 대응하는 영역을 덮는다. 이 예에서는, 스크라이브 라인(71)에 대응하는 영역을 덮는 레지스트(80)가, 도 12의 (B)에 도시한 바와 같이, 스크라이브 라인(71)의 폭보다도 큰 폭으로 형성된다.
레지스트(80)의 형성 후, 도 12의 (A) 및 도 12의 (B)에 도시한 바와 같이, 그 레지스트(80)의 개구부(81)에, 금속(32)이 퇴적된다. 금속(32)의 퇴적은, 레지스트(80)를 마스크로 하여, 먼저 형성된 시드층(31)을 급전층으로 하고, 전해 도금에 의해, 레지스트(80)의 개구부(81)에 노출되는 시드층(31) 위에 금속(32)을 퇴적함으로써, 행해진다. 예를 들어, 금속(32)으로서, 두께 10㎛∼200㎛의 구리가, 레지스트(80)의 개구부(81)의 시드층(31) 위에 퇴적된다.
또한, 여기서는 도시를 생략하지만, 전해 도금에 의한 금속(32)의 퇴적 전에, 반도체 소자(10)의 단자면(10a)이 포함되는 웨이퍼(70)의 표면(70a)측을, 레지스트 등으로 보호해 두는 것이, 단자면(10a)의 오염이나 손상을 억제하는 점에서 바람직하다.
도 13은 금속층 형성 공정의 일례를 도시하는 도면이다. 도 13의 (A)에는, 형성된 금속층측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 13의 (B)에는, 금속층이 형성된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
금속(32)의 형성 후, 도 13의 (A) 및 도 13의 (B)에 도시한 바와 같이, 레지스트(80)가 제거되고, 레지스트(80)의 제거 후에 노출되는 시드층(31)이 제거된다. 시드층(31)은 드라이 에칭 또는 웨트 에칭에 의해 제거된다.
레지스트(80)의 제거 후에 노출되는 시드층(31)이 제거됨으로써, 스크라이브 라인(71)으로 둘러싸인 각 반도체 소자(10)에 대응하는 영역군의 시드층(31)이 서로 분리된다. 이에 의해, 각 반도체 소자(10)에 대응하는 영역에, 시드층(31)과 그 위에 퇴적된 금속(32)을 포함하는 금속층(30)이 형성된다. 이 예에서는, 미리 스크라이브 라인(71)의 폭보다도 큰 폭으로 레지스트(80)가 형성되기 때문에(도 12), 레지스트(80) 및 시드층(31)의 제거에 의해 형성되는 금속층(30)은 스크라이브 라인(71)보다도 내측에 위치하게 된다.
이 도 13의 공정에 의해, 웨이퍼(70)의 각 반도체 소자(10)의 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위에 금속층(30)이 형성된 구조가 얻어진다. 이 구조에서는, 각 반도체 소자(10)의 배면(10b)과, 금속층(30)의 직접적인 접촉이 회피된다.
또한, 여기서는 도시를 생략하지만, 레지스트(80)가 제거되고, 그것에 의해 노출되는 시드층(31)이 제거된 후, 그 아래의 배리어층(20)이 에칭에 의해 더 제거되어도 된다. 이와 같은 방법에서도, 각 반도체 소자(10)의 배면(10b)과, 금속층(30)의 직접적인 접촉은 회피된다.
도 14는 개편화 공정의 일례를 도시하는 도면이다. 도 14의 (A)에는, 개편화된 반도체 소자군의 사시 모식도를 도시하고, 도 14의 (B)에는, 개편화된 반도체 소자군의 주요부 단면 모식도를 도시하고 있다.
금속층(30)의 형성까지 행해진 웨이퍼(70)는 다이서(다이싱 소)를 사용한 다이싱에 의해, 스크라이브 라인(71)의 위치에서 절단된다. 이에 의해, 도 14의 (A) 및 도 14의 (B)에 도시한 바와 같은, 개편화된 반도체 소자(10)군이 얻어진다.
각 반도체 소자(10)는 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위에 금속층(30)이 형성된 구조를 갖는다. 이 예에서는, 전술한 바와 같이, 반도체 소자(10)의 배면(10b)(및 배리어층(20))의 가장자리보다도 내측에, 금속층(30)이 위치한다. 미리 스크라이브 라인(71)의 폭보다도 큰 폭으로 레지스트(80)가 형성되고(도 12), 레지스트(80) 및 시드층(31)의 제거에 의해 스크라이브 라인(71)보다도 내측에 금속층(30)이 형성되기(도 13) 때문이다.
이와 같은 위치에 금속층(30)이 형성되어 있으면, 도 14의 개편화 공정에 있어서, 다이서는 배리어층(20) 및 반도체 소자(10)를 절단하지만, 금속층(30)에는 접촉하지 않고, 금속층(30)을 절단하지 않는다. 그 때문에, 다이서에 의한 절단 시에, 금속층(30)의 절단 부스러기의 발생을 억제할 수 있다. 그것에 의해, 금속층(30)의 절단 부스러기가, 개편화된 반도체 소자(10)의 측면(개편화에 의해 노출된 반도체 기판(12)(도 5))에 부착되는 것을 억제하여, 부착된 절단 부스러기가 액티브층에 악영향을 미치는 것을 억제할 수 있다.
이상, 도 8∼도 14에 대하여 설명한 바와 같은 방법에 의해, 단자면(10a)과 반대의 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위에 금속층(30)이 형성된, 개개의 반도체 소자(10)가 얻어진다. 이와 같이 하여 얻어진 반도체 소자(10)가 사용되여, 전자 장치(1C)(도 7)의 형성이 행해진다.
도 15는 전자 장치의 형성 방법의 일례를 도시하는 도면이다. 도 15의 (A)∼도 15의 (D)에는, 전자 장치 형성에 있어서의 각 공정의 주요부 단면 모식도를 도시하고 있다. 또한, 도 16은 금속 부재의 설명도이다. 도 16의 (A)에는, 금속 프레임의 일례를 설명하는 주요부 평면 모식도를 도시하고, 도 16의 (B)에는, 금속 기둥의 일례를 설명하는 주요부 평면 모식도를 도시하고 있다.
먼저, 도 15의 (A)에 도시한 바와 같이, 지지체(110) 위에 형성된 점착층(120) 위에 상기와 같이 하여 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)가 그 단자면(10a)을 점착층(120)측으로 향하게 하여, 페이스 다운으로 배치된다. 점착층(120) 위에는, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)의 외측에, 구리, 니켈, 코발트 등이 사용된 금속 부재(60)가 더 배치된다.
금속 부재(60)는, 예를 들어 도 16의 (A)에 도시한 바와 같은, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)를 포위하는 금속 프레임(61)이다. 또는 금속 부재(60)는, 예를 들어 도 16의 (B)에 도시한 바와 같은, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)의 주위에 형성된 복수의 금속 기둥(62)이다. 금속 프레임(61) 및 금속 기둥(62)은, 예를 들어 후술하는 몰드 성형 시의 수지층(40)의 유동을 조정하여, 수지층(40)의 유동에 의한 반도체 소자(10)의 위치 어긋남을 억제할 목적으로 형성된다. 또한, 금속 프레임(61) 및 금속 기둥(62)은, 예를 들어 열전도 경로 또는 전기 전도 경로의 일부로서 사용할 목적으로 형성된다.
금속 부재(60)로서는, 예를 들어 그 점착층(120)으로부터의 높이가, 점착층(120) 위의 반도체 소자(10)보다도 높고, 반도체 소자(10) 위에 배리어층(20)을 개재하여 형성된 금속층(30)의 높이에 달하는 것이 배치된다.
또한, 도 15의 (A)에는, 배리어층(20) 및 금속층(30)이 형성된 1개의 반도체 소자(10)를 예시하지만, 점착층(120) 위에는, 그와 같은 반도체 소자(10)가 복수 형성되어도 된다. 이 경우에는, 배리어층(20) 및 금속층(30)이 형성된 1개 또는 복수의 반도체 소자(10)가 둘러싸이도록, 금속 부재(60)가 배치된다. 또한, 금속 부재(60)로 둘러싸인 개개의 영역 내에는, 배리어층(20) 및 금속층(30)이 형성된 1개 또는 복수의 반도체 소자(10) 외에, 칩 콘덴서 등의 각종 전자 부품이 설치되어도 된다. 여기에서는 편의상, 금속 부재(60)로 둘러싸인 영역에, 배리어층(20) 및 금속층(30)이 형성된 1개의 반도체 소자(10)가 형성되는 경우를 예로 들어 설명한다.
점착층(120) 위에 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10) 및 금속 부재(60)가 배치된 후, 도 15의 (B)에 도시한 바와 같이, 그들이 수지층(40)으로 밀봉된다.
수지층(40)에는, 열경화성 수지, 열가소성 수지, 자외선 경화성 수지 등이 사용된다. 수지층(40)에는, 산화실리콘 등의 필러가 포함되어도 된다. 수지층(40)은 몰드 성형에 의해 형성된다. 예를 들어 금속 부재(60)에 의해, 이 몰드 성형 시의 수지층(40)의 유동이 조정되어, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)의 위치 어긋남이 억제된다.
또한, 전술한 바와 같이 금속층(30)을 반도체 소자(10)의 배면(10b) 및 배리어층(20)의 가장자리보다도 내측에 형성하면, 그것에 의해 단차가 생기기 때문에, 앵커 효과에 의해, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)와, 수지층(40)의 밀착성이 높아진다.
형성된 수지층(40)은 그 수지의 종류에 따른 방법에 의해 경화된다. 이에 의해, 점착층(120) 위에 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10) 및 금속 부재(60)가 수지층(40)으로 밀봉된 기판(2)이 형성된다.
또한, 수지층(40)은 이 단계에서는 반드시 완전히 경화되어 있는 것을 요하지는 않고, 후술하는 바와 같이 점착층(120)으로부터 박리된 기판(2)을 그 형상을 유지하여 취급할 수 있을 정도로 경화되어 있으면 충분하다. 또한, 이 단계에서의 수지층(40)의 경화 조건은, 수지층(40) 및 점착층(120)의 재료에 기초하여, 점착층(120)의 점착력이 유지되는 조건으로 설정된다. 또는 수지층(40)의 재료 및 경화 조건에 기초하여, 점착층(120)의 재료가 설정된다.
형성된 기판(2)은, 도 15의 (C)에 도시한 바와 같이, 점착층(120)으로부터 박리되어, 점착층(120) 및 지지체(110)로부터 분리된다. 기판(2)의 점착층(120)으로부터의 박리는, 가열이나 자외선 조사 등의 처리에 의해 점착층(120)의 점착력을 저하시킴으로써 행해진다. 점착층(120) 및 지지체(110)로부터 분리된 기판(2)의 수지층(40)은, 그 수지의 종류에 따른 방법에 의해 경화(완전 경화)된다.
계속해서, 도 15의 (D)에 도시한 바와 같이, 기판(2)의, 점착층(120)으로부터 박리된 면, 즉 반도체 소자(10)의 단자면(10a)이 노출되는 면(40a) 위에 재배선층(50)이 형성된다. 재배선층(50)은 절연부(52)와, 절연부(52) 내에 형성되며 반도체 소자(10)의 단자(11)에 접속된 배선 및 비아 등의 도체부(53)를 포함한다. 절연부(52)에는, 에폭시, 폴리이미드 등의 수지 재료가 사용된다. 도체부(53)에는, 구리, 알루미늄 등의 도체 재료가 사용된다. 예를 들어 이 도 15의 (D)에 도시한 바와 같이, 재배선층(50)에 의해, 반도체 소자(10)의 단자(11)가 반도체 소자(10)의 에어리어 외에 위치하는 단자(51)에 재배치된다.
예를 들어, 절연부(52)의 재료에 감광성 수지를 사용하고, 감광성 수지의 성막, 그 노광 및 현상에 의한 패터닝, 도체부(53)의 도체 재료의 성막, 및 그 에칭에 의한 패터닝을, 소정 횟수 반복함으로써, 소정의 층수의 재배선층(50)이 형성된다. 최외층의 도체부(53)가 단자(51)로서 형성되고, 단자(51)의 표면에는, 니켈과 금의 적층막과 같은 표면 처리막이 형성되어도 된다.
재배선층(50)이 형성된 기판(2)은, 또한, 도 15의 (D)에 도시한 바와 같이, 재배선층(50)측과는 반대의 측으로부터, 백그라인드에 의해 연삭된다. 그때, 기판(2)은 수지층(40)과 함께, 금속층(30) 및 금속 부재(60)가 연삭된다. 연삭에 의해, 수지층(40)의 면(40b)(반도체 소자(10)의 단자면(10a)이 노출되는 면(40a)측과 반대의 면)에, 금속층(30) 및 금속 부재(60)가 노출된다.
연삭 시에는, 금속층(30) 및 금속 부재(60)의 연삭에 수반하여, 그들의 연삭 부스러기가 발생할 수 있지만, 그 연삭 부스러기가 반도체 소자(10)의 배면(10b)에 부착되는 일은 없다. 그 때문에, 연삭 부스러기가 반도체 소자(10)의 배면(10b)에 부착됨으로써 발생하는 문제, 예를 들어 배면(10b)에 부착된 연삭 부스러기의 성분이 열확산되어 반도체 소자(10)의 액티브층에 악영향을 미쳐, 그 성능 열화를 야기하는 등의 문제를 회피할 수 있다.
또한, 연삭에 의해 수지층(40)으로부터 금속층(30)이 노출되기 때문에, 반도체 소자(10)에서 발생하는 열은, 배리어층(20)을 통해 금속층(30)에 전달되어, 금속층(30)으로부터 효율적으로 방열된다. 그 때문에, 반도체 소자(10)의 과열, 그것에 기인한 반도체 소자(10)의 손상이나 성능 열화를 억제할 수 있다.
이상, 도 8∼도 16에 대하여 설명한 바와 같은 방법에 의해, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10) 및 그 외측에 배치된 금속 부재(60)가, 금속층(30) 및 금속 부재(60)가 노출되도록 수지층(40)에 매설된, 전자 장치(1C)가 얻어진다.
또한, 상기의 기판(2)은, 예를 들어 도 15의 (B) 및 도 15의 (C)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 되고, 기판(2)에 재배선층(50)을 형성하고 그 기판(2)을 연삭한 것은, 예를 들어 도 15의 (D)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 된다. 이 경우에는, 재배선층(50)의 형성 및 기판(2)의 연삭까지 행해진 웨이퍼가, 당해 구조부의 주위의 위치에서 다이싱에 의해 절단되어, 개개의 구조부로 개편화된다. 그것에 의해, 도 15의 (D)에 도시한 바와 같은 전자 장치(1C)가 얻어진다.
상기와 같은 전자 장치(1C)에는, 방열 부재가 더 설치되어도 된다.
도 17은 제1 실시 형태에 따른 전자 장치의 일례를 도시하는 도면이다. 도 17에는 전자 장치의 일례의 주요부 단면 모식도를 도시하고 있다.
도 17에는, 상기와 같은 전자 장치(1C)의, 금속층(30)이 노출되는 수지층(40) 위에, 열 계면 재료(Thermal Interface Material; TIM)(210)를 개재하여, 히트 싱크와 같은 방열 부재(200)가 설치된 전자 장치(1Ca)를 도시하고 있다. 방열 부재(200)에는, 구리나 알루미늄 등의 열전도성이 높은 재료가 사용된다. 또한, 방열 부재(200)에는, 평판 형상의 것 외에, 판 형상이나 바늘 형상의 핀을 구비하는 것 등, 각종 방열 부재가 사용된다.
수지층(40)으로부터 노출되는 금속층(30)이 TIM(210)을 개재하여 방열 부재(200)와 접속됨으로써, 반도체 소자(10)에서 발생하는 열은, 배리어층(20)을 통해 금속층(30)에 전달되고, 또한 TIM(210)을 통해 방열 부재(200)에 전달되어, 외부로 방열된다. 반도체 소자(10)에서 발생하는 열을 효율적으로 외부로 방열할 수 있어, 반도체 소자(10)의 과열, 그것에 기인한 반도체 소자(10)의 손상이나 성능 열화를 억제할 수 있다.
또한, 이 도 17에 도시한 전자 장치(1Ca)에서는, 금속층(30)과 함께 수지층(40)으로부터 노출되는 금속 부재(60)도, TIM(210)을 개재하여 방열 부재(200)와 접속된다. 이에 의해, 반도체 소자(10)의 외측에, 수지층(40)을 관통하여 재배선층(50)과 방열 부재(200) 사이를 접속하는 열전도 경로가 형성된다. 이에 의해, 금속 부재(60)를 사용한, 재배선층(50)과 방열 부재(200) 사이의 효율적인 열전도가 가능해진다. 예를 들어 반도체 소자(10)에서 발생하여, 재배선층(50)에 전달된 열을, 금속 부재(60)를 통해 효율적으로 방열 부재(200)에 전달하여, 방열하는 것도 가능해진다.
재배선층(50)에는, 도 17에 도시한 바와 같이, 금속 부재(60)와 접속되는 도체부(53a)를 형성할 수 있다. 또한, 재배선층(50)의 단자(51)에는, 도 17에 도시한 바와 같이, 땜납 등의 범프(54)를 탑재할 수 있다.
또한, 여기서는 전자 장치(1C, 1Ca)를 예로 들어 설명하였지만, 전자 장치(1A)(도 4) 및 전자 장치(1B)(도 6)도 마찬가지로, 상기의 예에 따라서 형성할 수 있다. 이 경우, 전자 장치(1A)의 형성에 있어서, 상기 도 9의 (A) 및 도 9의 (B)에 도시한 바와 같은 웨이퍼(70)의 연삭은 생략된다. 전자 장치(1A, 1B)의 형성에 있어서, 상기 도 15의 (A)에 도시한 바와 같은 금속 부재(60)의 배치는 생략된다. 전자 장치(1A, 1B)의, 금속층(30)이 노출되는 수지층(40) 위에 TIM(210)을 개재하여 방열 부재(200)가 설치된다.
다음에, 제2 실시 형태에 대하여 설명한다.
도 18은 제2 실시 형태에 따른 전자 장치의 구성예를 도시하는 도면이다. 도 18에는 전자 장치의 구성예의 주요부 단면 모식도를 도시하고 있다.
도 18에 도시한 전자 장치(1D)는, 배리어층(20) 위의 복수의 개소에 금속층(30)군이 분리되어 형성되어 있는 점에서, 상기 전자 장치(1C)(도 7)와 상이하다. 전자 장치(1D)의 그 밖의 구성은 상기 전자 장치(1C)와 동일하다.
각 금속층(30)은, 예를 들어 도 18에 도시한 바와 같이, 반도체 소자(10) 및 배리어층(20)의 가장자리보다도 내측에 배치된다. 반도체 소자(10)의 배면(10b)의 배리어층(20) 위에 형성된 금속층(30)군이, 금속 부재(60)와 함께, 수지층(40)의 면(40b)(재배선층(50)이 형성되는 면(40a)측과는 반대의 면)으로부터 노출된다.
상기 전자 장치(1C)와 마찬가지로, 반도체 소자(10)로부터의 방열성이 높고, 열이나 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제되는, 박형의 전자 장치(1D)가 실현된다. 또한, 이 전자 장치(1D)에서는, 배리어층(20) 위의 복수의 개소에, 분리되어 금속층(30)군이 배치됨으로써, 금속층(30)의 존재에 의해 반도체 소자(10) 및 배리어층(20)에 발생하는 응력이 완화되어, 응력이 반도체 소자(10)의 성능에 미치는 영향이 억제된다.
계속해서, 상기와 같은 구성을 갖는 전자 장치(1D)의 형성 방법에 대하여 설명한다.
도 19∼도 22는 제2 실시 형태에 따른 전자 장치의 형성 방법의 설명도이다.
전자 장치(1D)의 형성에서는, 상기 제1 실시 형태에서 설명한 도 8∼도 11의 공정 후, 도 19∼도 22의 공정이 실시된다.
도 19는 금속 퇴적 공정의 일례를 도시하는 도면이다. 도 19의 (A)에는, 퇴적된 금속측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 19의 (B)에는, 금속이 퇴적된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
상기 도 11과 같이 하여 형성된 시드층(31) 위에, 먼저, 도 19의 (A) 및 도 19의 (B)에 도시한 바와 같이, 레지스트(80)가 형성된다. 이 레지스트(80)는 웨이퍼(70)의 각 반도체 소자(10)의, 금속층(30)군(후술하는 금속(32))이 형성되는 복수의 개소, 이 예에서는 4개소에 대응하는 영역에, 개구부(81)를 갖는다. 레지스트(80)는, 도 19의 (B)에 도시한 바와 같이, 스크라이브 라인(71)에 대응하는 영역을, 예를 들어 스크라이브 라인(71)(점선 프레임)의 폭보다도 큰 폭으로 덮는다.
레지스트(80)의 형성 후, 시드층(31)을 급전층으로 한 전해 도금에 의해, 도 19의 (A) 및 도 19의 (B)에 도시한 바와 같이, 레지스트(80)의 개구부(81)에 금속(32)이 퇴적된다. 각 반도체 소자(10)에 대응하는 영역 내에, 금속(32)이 복수의 개소에 분리되어 퇴적되기 때문에, 분리되지 않고 퇴적되는 경우에 비해, 웨이퍼(70) 전체에 퇴적되는 금속(32)의 양이 삭감되어, 금속(32)의 존재에 의해 웨이퍼(70)에 발생하는 응력이 완화된다. 이에 의해, 웨이퍼(70)의 휨이 억제되어, 예를 들어 후술하는 바와 같은 다이싱에 의한 개편화나 재배선층(50)의 형성을 고정밀도로 행하는 것이 가능해진다.
도 20은 금속층 형성 공정의 일례를 도시하는 도면이다. 도 20의 (A)에는, 형성된 금속층측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 20의 (B)에는, 금속층이 형성된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
금속(32)의 형성 후, 도 20의 (A) 및 도 20의 (B)에 도시한 바와 같이, 레지스트(80)가 제거되고, 레지스트(80)의 제거 후에 노출되는 시드층(31)이 에칭에 의해 제거된다. 또한, 시드층(31)의 제거 후, 그 아래의 배리어층(20)의 제거가 더 행해져도 된다.
레지스트(80)의 제거 후에 노출되는 시드층(31)을 제거함으로써, 스크라이브 라인(71)으로 둘러싸인 각 반도체 소자(10)에 대응하는 영역군의 시드층(31)이 서로 분리된다. 그와 함께, 각 반도체 소자(10)에 대응하는 영역 내의 복수의 개소, 이 예에서는 4개소의 금속(32) 아래의 시드층(31)이 서로 분리된다. 이에 의해, 각 반도체 소자(10)에 대응하는 영역 내의, 예를 들어 4개소에 각각, 시드층(31)과 그 위에 퇴적된 금속(32)을 포함하는 금속층(30)이 형성된다. 이 예에서는, 스크라이브 라인(71)보다도 내측에 각 금속층(30)이 형성된다.
이 도 20의 공정에 의해, 웨이퍼(70)의 각 반도체 소자(10)의 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위에 금속층(30)군이 형성된 구조가 얻어진다. 이 구조에서는, 각 반도체 소자(10)의 배면(10b)과, 금속층(30)군의 직접적인 접촉이 회피된다.
도 21은 개편화 공정의 일례를 도시하는 도면이다. 도 21의 (A)에는, 개편화된 반도체 소자군의 사시 모식도를 도시하고, 도 21의 (B)에는, 개편화된 반도체 소자군의 주요부 단면 모식도를 도시하고 있다.
금속층(30)의 형성까지 행해진 웨이퍼(70)는 다이서를 사용한 다이싱에 의해, 스크라이브 라인(71)의 위치에서 절단된다. 이에 의해, 도 21의 (A) 및 도 21의 (B)에 도시한 바와 같은, 개편화된 반도체 소자(10)군이 얻어진다.
각 반도체 소자(10)는 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위의 복수의 개소, 이 예에서는 4개소에, 금속층(30)군이 형성된 구조를 갖는다. 스크라이브 라인(71)보다도 내측에 금속층(30)군이 형성되기 때문에(도 20), 절단 시에는, 다이서가 금속층(30)군에 접촉하지 않고, 그 절단 부스러기의 발생, 발생한 절단 부스러기의 반도체 소자(10)의 측면에의 부착, 부착된 절단 부스러기의 반도체 소자(10)에의 영향이 억제된다.
이상, 도 8∼도 11 및 도 19∼도 21에 대하여 설명한 바와 같은 방법에 의해, 단자면(10a)과 반대의 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위의 복수의 개소에 금속층(30)군이 형성된 반도체 소자(10)가 얻어진다. 이와 같이 하여 얻어진 반도체 소자(10)가 사용되어, 전자 장치(1D)의 형성이 행해진다.
도 22는 전자 장치의 형성 방법의 일례를 도시하는 도면이다. 도 22의 (A)∼도 22의 (D)에는, 전자 장치 형성에 있어서의 각 공정의 주요부 단면 모식도를 도시하고 있다.
먼저, 도 22의 (A)에 도시한 바와 같이, 지지체(110) 위에 형성된 점착층(120) 위에 배리어층(20) 및 금속층(30)군이 형성된 반도체 소자(10)가 그 단자면(10a)을 점착층(120)측으로 향하게 하여, 페이스 다운으로 배치된다. 점착층(120) 위에는, 금속 프레임 또는 금속 기둥과 같은 금속 부재(60)가 더 배치된다.
또한, 도 22의 (A)에는, 배리어층(20) 및 금속층(30)군이 형성된 1개의 반도체 소자(10)를 예시하지만, 점착층(120) 위에는, 그와 같은 반도체 소자(10)가 복수 형성되어도 된다. 이 경우에는, 배리어층(20) 및 금속층(30)군이 형성된 1개 또는 복수의 반도체 소자(10)가 둘러싸이도록, 금속 부재(60)가 배치된다. 또한, 금속 부재(60)로 둘러싸인 개개의 영역 내에는, 칩 콘덴서 등의 각종 전자 부품이 설치되어도 된다. 여기에서는 편의상, 금속 부재(60)로 둘러싸인 영역에, 배리어층(20) 및 금속층(30)이 형성된 1개의 반도체 소자(10)가 형성되는 경우를 예로 들어 설명한다.
점착층(120) 위에 배리어층(20) 및 금속층(30)군이 형성된 반도체 소자(10) 및 금속 부재(60)가 배치된 후, 도 22의 (B)에 도시한 바와 같이, 그들이 수지층(40)으로 밀봉된다. 수지층(40)은 몰드 성형에 의해 형성된다. 금속층(30)군이 반도체 소자(10)의 가장자리보다도 내측에 형성됨으로써, 단차에 의한 앵커 효과에 의해, 배리어층(20) 및 금속층(30)군이 형성된 반도체 소자(10)와, 수지층(40)의 밀착성이 높아진다. 형성된 수지층(40)은 그 수지의 종류에 따른 방법에 의해 경화(예를 들어 반경화)된다. 이에 의해, 점착층(120) 위에 배리어층(20) 및 금속층(30)군이 형성된 반도체 소자(10), 및 금속 부재(60)가 수지층(40)으로 밀봉된, 기판(2)이 형성된다.
형성된 기판(2)은, 도 22의 (C)에 도시한 바와 같이, 점착층(120)으로부터 박리되어, 점착층(120) 및 지지체(110)로부터 분리된다. 분리된 기판(2)의 수지층(40)은 그 수지의 종류에 따른 방법에 의해 경화(완전 경화)된다.
계속해서, 도 22의 (D)에 도시한 바와 같이, 기판(2)의, 점착층(120)으로부터 박리된 면, 즉 반도체 소자(10)의 단자면(10a)이 노출되는 면(40a) 위에, 절연부(52) 및 도체부(53)를 포함하는 재배선층(50)이 형성된다. 재배선층(50)이 형성된 기판(2)은 또한, 도 22의 (D)에 도시한 바와 같이, 백그라인드에 의해 연삭된다. 기판(2)은 수지층(40)과 함께, 금속층(30)군 및 금속 부재(60)가 연삭된다. 연삭에 의해, 수지층(40)의 면(40b)(면(40a)측과 반대의 면)에, 금속층(30)군 및 금속 부재(60)가 노출된다.
금속층(30)군 및 금속 부재(60)의 연삭에 수반하여 발생할 수 있는 연삭 부스러기는, 반도체 소자(10)의 배면(10b)에 부착되는 일이 없기 때문에, 연삭 부스러기의 부착에 의해 반도체 소자(10)에 발생하는 문제를 회피할 수 있다. 또한, 연삭에 의해 수지층(40)으로부터 금속층(30)군이 노출되기 때문에, 반도체 소자(10)에서 발생하는 열을 효율적으로 방열하여, 반도체 소자(10)의 과열, 그것에 기인한 반도체 소자(10)의 손상이나 성능 열화를 억제할 수 있다.
이상, 도 8∼도 11 및 도 19∼도 22에 대하여 설명한 바와 같은 방법에 의해, 배리어층(20) 및 금속층(30)군이 형성된 반도체 소자(10), 및 금속 부재(60)가 금속층(30)군 및 금속 부재(60)가 노출되도록 수지층(40)에 매설된, 전자 장치(1D)가 얻어진다.
또한, 상기의 기판(2)은, 예를 들어 도 22의 (B) 및 도 22의 (C)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 되고, 기판(2)에 재배선층(50)을 형성하고 그 기판(2)을 연삭한 것은, 예를 들어 도 22의 (D)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 된다. 이 경우에는, 재배선층(50)의 형성 및 기판(2)의 연삭까지 행해진 웨이퍼가, 당해 구조부의 주위의 위치에서 다이싱에 의해 절단되어, 개개의 구조부로 개편화된다. 그것에 의해, 도 22의 (D)에 도시한 바와 같은 전자 장치(1D)가 얻어진다.
상기와 같은 전자 장치(1D)에는, 방열 부재가 더 설치되어도 된다.
도 23은 제2 실시 형태에 따른 전자 장치의 일례를 도시하는 도면이다. 도 23에는, 전자 장치의 일례의 주요부 단면 모식도를 도시하고 있다.
도 23에는, 상기와 같은 전자 장치(1D)의, 금속층(30)군이 노출되는 수지층(40) 위에, TIM(210)을 개재하여 히트 싱크와 같은 방열 부재(200)가 설치된 전자 장치(1Da)를 도시하고 있다.
수지층(40)으로부터 노출되는 금속층(30)군이, TIM(210)을 개재하여 방열 부재(200)와 접속됨으로써, 반도체 소자(10)에서 발생하는 열이 효율적으로 외부로 방열되어, 반도체 소자(10)의 과열, 그것에 기인한 반도체 소자(10)의 손상이나 성능 열화가 억제된다. 또한, 수지층(40)으로부터 노출되는 금속 부재(60)도, TIM(210)을 개재하여 방열 부재(200)와 접속됨으로써, 수지층(40)을 관통하여 재배선층(50)과 방열 부재(200) 사이를 접속하는 열전도 경로가 형성된다. 이에 의해, 재배선층(50)과 방열 부재(200) 사이의 효율적인 열전도가 가능해진다.
재배선층(50)에는, 도 23에 도시한 바와 같이, 금속 부재(60)와 접속되는 도체부(53a)를 형성할 수 있다. 또한, 재배선층(50)의 단자(51)에는, 도 23에 도시한 바와 같이, 땜납 등의 범프(54)를 탑재할 수 있다.
또한, 상기 제1 실시 형태에서 설명한 전자 장치(1A)(도 4) 및 전자 장치(1B)(도 6)에서도 마찬가지로, 배리어층(20) 위에는, 그 복수의 개소에 금속층(30)군을 분리하여 형성할 수 있다. 또한, 그 경우, 금속층(30)군이 노출되는 수지층(40) 위에는, TIM(210)을 개재하여 방열 부재(200)를 설치할 수 있다.
다음에, 제3 실시 형태에 대하여 설명한다.
도 24는 제3 실시 형태에 따른 전자 장치의 구성예를 도시하는 도면이다. 도 24에는 전자 장치의 구성예의 주요부 단면 모식도를 도시하고 있다.
도 24에 도시한 전자 장치(1E)는, 배리어층(20) 위에, 그것과 동일 사이즈의 금속층(30)이 형성되어 있는 점에서, 상기 전자 장치(1C)(도 7)와 상이하다. 전자 장치(1E)의 그 밖의 구성은 상기 전자 장치(1C)와 동일하다.
도 25∼도 27은 제3 실시 형태에 따른 전자 장치의 형성 방법의 설명도이다.
전자 장치(1E)의 형성에서는, 상기 제1 실시 형태에서 설명한 도 8∼도 11의 공정 후, 도 25∼도 27의 공정이 실시된다.
도 25는 시드층 형성 및 금속 퇴적 공정의 일례를 도시하는 도면이다. 도 25의 (A)에는, 퇴적된 금속측으로부터 본 웨이퍼의 사시 모식도를 도시하고, 도 25의 (B)에는, 금속이 퇴적된 웨이퍼의 주요부 단면 모식도를 도시하고 있다.
상기 도 11과 같이 하여 형성된 시드층(31) 위에, 도 25의 (A) 및 도 25의 (B)에 도시한 바와 같이, 금속(32)이 퇴적된다. 이 예에서는, 상기와 같은 레지스트(80)의 형성은 행해지지 않고, 시드층(31)의 형성에 이어서 금속(32)의 퇴적이 행해진다. 그 때문에, 레지스트(80)의 형성에 요하는 공정, 즉, 레지스트 재료의 도포, 노광 및 현상에 의한 개구부의 형성 등이 불필요해진다.
도 26은 개편화 공정의 일례를 도시하는 도면이다. 도 26의 (A)에는, 개편화된 반도체 소자군의 사시 모식도를 도시하고, 도 26의 (B)에는, 개편화된 반도체 소자군의 주요부 단면 모식도를 도시하고 있다.
금속(32)의 형성까지 행해진 웨이퍼(70)는 다이서를 사용한 다이싱에 의해, 스크라이브 라인(71)의 위치에서 절단된다. 이에 의해, 도 26의 (A) 및 도 26의 (B)에 도시한 바와 같은, 개편화된 반도체 소자(10)군이 얻어진다.
각 반도체 소자(10)는 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위에, 그것과 동일 사이즈의 시드층(31) 및 금속(32)을 포함하는 금속층(30)이 형성된 구조를 갖는다. 각 반도체 소자(10)를 얻는 개편화 공정에서는, 다이서가 금속층(30), 배리어층(20) 및 반도체 소자(10)를 절단한다. 이 절단 시에는, 개편화 조건을 적절하게 설정함으로써, 금속층(30)의 절단 부스러기의 발생을 억제한다. 또는, 발생한 금속층(30)의 절단 부스러기를, 절단 후의 적절한 세정 처리에 의해 제거한다. 이와 같은 방법을 사용함으로써, 반도체 소자(10)의 측면에 금속층(30)의 절단 부스러기가 부착되는 것을 억제하여, 부착된 절단 부스러기가 반도체 소자(10)에 미치는 영향을 억제한다.
이상, 도 8∼도 11 및 도 25 및 도 26에 대하여 설명한 바와 같은 방법에 의해, 단자면(10a)과 반대의 배면(10b) 위에 배리어층(20)이 형성되고, 그 배리어층(20) 위에, 그것과 동일 사이즈의 금속층(30)이 형성된 반도체 소자(10)가 얻어진다. 이와 같이 하여 얻어진 반도체 소자(10)가 사용되어, 전자 장치(1E)의 형성이 행해진다.
도 27은 전자 장치의 형성 방법의 일례를 도시하는 도면이다. 도 27의 (A)∼도 27의 (D)에는, 전자 장치 형성에 있어서의 각 공정의 주요부 단면 모식도를 도시하고 있다.
먼저, 도 27의 (A)에 도시한 바와 같이, 지지체(110) 위에 형성된 점착층(120) 위에, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10)가 그 단자면(10a)을 점착층(120)측으로 향하게 하여, 페이스 다운으로 배치된다. 점착층(120) 위에는, 금속 프레임 또는 금속 기둥과 같은 금속 부재(60)가 더 배치된다.
또한, 도 27의 (A)에는, 배리어층(20) 및 금속층(30)이 형성된 1개의 반도체 소자(10)를 예시하지만, 점착층(120) 위에는, 그와 같은 반도체 소자(10)가 복수 형성되어도 된다. 이 경우에는, 배리어층(20) 및 금속층(30)이 형성된 1개 또는 복수의 반도체 소자(10)가 둘러싸이도록, 금속 부재(60)가 배치된다. 또한, 금속 부재(60)로 둘러싸인 개개의 영역 내에는, 칩 콘덴서 등의 각종 전자 부품이 설치되어도 된다. 여기에서는 편의상, 금속 부재(60)로 둘러싸인 영역에, 배리어층(20) 및 금속층(30)이 형성된 1개의 반도체 소자(10)가 형성되는 경우를 예로 들어 설명한다.
점착층(120) 위에, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10) 및 금속 부재(60)가 배치된 후, 도 27의 (B)에 도시한 바와 같이, 그들이 수지층(40)으로 밀봉된다. 수지층(40)은 몰드 성형에 의해 형성된다. 형성된 수지층(40)은 그 수지의 종류에 따른 방법에 의해 경화(예를 들어 반경화)된다. 이에 의해, 점착층(120) 위에, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10) 및 금속 부재(60)가 수지층(40)으로 밀봉된, 기판(2)이 형성된다.
형성된 기판(2)은, 도 27의 (C)에 도시한 바와 같이, 점착층(120)으로부터 박리되어, 점착층(120) 및 지지체(110)로부터 분리된다. 분리된 기판(2)의 수지층(40)은 그 수지의 종류에 따른 방법에 의해 경화(완전 경화)된다.
계속해서, 도 27의 (D)에 도시한 바와 같이, 기판(2)의, 점착층(120)으로부터 박리된 면(40a) 위에 절연부(52) 및 도체부(53)를 포함하는 재배선층(50)이 형성된다. 재배선층(50)이 형성된 기판(2)은 또한, 도 27의 (D)에 도시한 바와 같이, 백그라인드에 의해 연삭된다. 기판(2)은 수지층(40)과 함께, 금속층(30) 및 금속 부재(60)가 연삭된다. 연삭에 의해, 수지층(40)의 면(40b)에, 금속층(30) 및 금속 부재(60)가 노출된다.
금속층(30) 및 금속 부재(60)의 연삭에 수반하여 발생할 수 있는 연삭 부스러기는, 반도체 소자(10)의 배면(10b)에 부착되는 일이 없기 때문에, 연삭 부스러기의 부착에 의해 반도체 소자(10)에 발생하는 문제를 회피할 수 있다. 또한, 연삭에 의해 수지층(40)으로부터 금속층(30)이 노출되기 때문에, 반도체 소자(10)에서 발생하는 열을 효율적으로 방열하여, 반도체 소자(10)의 과열, 그것에 기인한 반도체 소자(10)의 손상이나 성능 열화를 억제할 수 있다.
이상, 도 8∼도 11 및 도 25∼도 27에 대하여 설명한 바와 같은 방법에 의해, 배리어층(20) 및 금속층(30)이 형성된 반도체 소자(10) 및 금속 부재(60)가, 금속층(30) 및 금속 부재(60)가 노출되도록 수지층(40)에 매설된, 전자 장치(1E)가 얻어진다. 상기와 같이, 배리어층(20) 위에 형성하는 금속층(30)을 배리어층(20)과 동일 사이즈로 함으로써, 공정을 삭감하고, 효율적으로 전자 장치(1E)를 형성할 수 있다.
상기 전자 장치(1C)와 마찬가지로, 반도체 소자(10)로부터의 방열성이 높고, 열이나 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제되는, 박형의 전자 장치(1E)가 실현된다.
또한, 상기의 기판(2)은, 예를 들어 도 27의 (B) 및 도 27의 (C)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 되고, 기판(2)에 재배선층(50)을 형성하고 그 기판(2)을 연삭한 것은, 예를 들어 도 27의 (D)에 도시한 구조부를 복수 포함하는 웨이퍼로서 형성되어도 된다. 이 경우에는, 재배선층(50)의 형성 및 기판(2)의 연삭까지 행해진 웨이퍼가, 당해 구조부의 주위의 위치에서 다이싱에 의해 절단되어, 개개의 구조부로 개편화된다. 그것에 의해, 도 27의 (D)에 도시한 바와 같은 전자 장치(1E)가 얻어진다.
상기와 같은 전자 장치(1E)에는, 방열 부재가 더 설치되어도 된다.
도 28은 제3 실시 형태에 따른 전자 장치의 일례를 도시하는 도면이다. 도 28에는, 전자 장치의 일례의 주요부 단면 모식도를 도시하고 있다.
도 28에는, 상기와 같은 전자 장치(1E)의, 금속층(30)이 노출되는 수지층(40) 위에, TIM(210)을 개재하여 히트 싱크와 같은 방열 부재(200)가 설치된 전자 장치(1Ea)를 도시하고 있다.
수지층(40)으로부터 노출되는 금속층(30)이 TIM(210)을 개재하여 방열 부재(200)와 접속됨으로써, 반도체 소자(10)에서 발생하는 열이 효율적으로 외부로 방열되어, 반도체 소자(10)의 과열, 그것에 기인한 반도체 소자(10)의 손상이나 성능 열화가 억제된다. 또한, 수지층(40)으로부터 노출되는 금속 부재(60)도, TIM(210)을 개재하여 방열 부재(200)와 접속됨으로써, 수지층(40)을 관통하여 재배선층(50)과 방열 부재(200) 사이를 접속하는 열전도 경로가 형성된다. 이에 의해, 재배선층(50)과 방열 부재(200) 사이의 효율적인 열전도가 가능해진다.
재배선층(50)에는, 도 28에 도시한 바와 같이, 금속 부재(60)와 접속되는 도체부(53a)를 형성할 수 있다. 또한, 재배선층(50)의 단자(51)에는, 도 28에 도시한 바와 같이, 땜납 등의 범프(54)를 탑재할 수 있다.
또한, 상기 제1 실시 형태에서 설명한 전자 장치(1A)(도 4) 및 전자 장치(1B)(도 6)에서도 마찬가지로, 배리어층(20) 위에는, 그것과 동일 사이즈의 금속층(30)을 형성할 수 있다. 또한, 그 경우, 금속층(30)이 노출되는 수지층(40) 위에는, TIM(210)을 개재하여 방열 부재(200)를 설치할 수 있다.
다음에, 제4 실시 형태에 대하여 설명한다.
상기의 전자 장치(1A, 1B, 1C, 1Ca, 1D, 1Da, 1E, 1Ea) 등은, 회로 기판, 반도체 소자, 반도체 장치, 다른 전자 장치 등, 각종 기판에 실장할 수 있다. 전자 장치(1A, 1B, 1C, 1Ca, 1D, 1Da, 1E, 1Ea) 등을 기판에 실장한 것(전자 장치라 칭함)의 일례를, 제4 실시 형태로서 설명한다.
도 29는 제4 실시 형태에 따른 전자 장치의 일례를 도시하는 도면이다. 도 29에는, 제4 실시 형태에 따른 전자 장치의 일례의 주요부 단면 모식도를 도시하고 있다.
도 29에는 일례로서, 상기 제1 실시 형태에서 설명한 바와 같은 전자 장치(1Ca)(도 17)가 기판(310)에 실장된 전자 장치(300)를 도시하고 있다. 기판(310)은 회로 기판, 반도체 소자, 또는 반도체 소자를 구비하는 반도체 장치, 또는, 회로 기판, 반도체 소자 또는 반도체 장치를 구비하는 전자 장치 등이다. 기판(310)은 전자 장치(1Ca)가 실장되는 면측의, 전자 장치(1Ca)의 재배선층(50)에 형성된 단자(51)와 대응하는 위치에, 단자(311)를 갖는다. 전자 장치(1Ca) 및 기판(310)의, 서로의 대응하는 단자(51)와 단자(311)가 땜납 등의 범프(54)를 사용하여 접속된다.
상기와 같이 전자 장치(1Ca)에서는, 반도체 소자(10)의 배면(10b) 위의 배리어층(20), 및 그 위에 형성되어 수지층(40)으로부터 노출되는 금속층(30)에 의해, 반도체 소자(10)로부터의 방열성이 높고, 열이나 불순물에 기인한 반도체 소자(10)의 성능 열화가 억제된다. 또한, 전자 장치(1Ca)에서는, 수지층(40)을 관통하는 금속 부재(60)에 의해, 재배선층(50)과 방열 부재(200) 사이에 열전도 경로가 형성되어, 그들 사이의 효율적인 열전도가 가능해진다. 이와 같은 전자 장치(1Ca)를 기판(310)에 실장함으로써, 방열성이 우수한 고성능의 전자 장치(300)를 실현하는 것이 가능해진다.
여기서는, 전자 장치(1Ca)를 기판(310)에 실장한 전자 장치(300)를 예로 들었지만, 다른 전자 장치(1A, 1B, 1C, 1D, 1Da, 1E, 1Ea) 등을 기판(310)에 실장한 전자 장치도 마찬가지로 실현할 수 있다.
다음에, 제5 실시 형태에 대하여 설명한다.
상기의 전자 장치(1A, 1B, 1C, 1Ca, 1D, 1Da, 1E, 1Ea) 등을 각종 기판에 실장한 전자 장치는, 각종 전자 기기에 탑재할 수 있다. 예를 들어, 컴퓨터(퍼스널 컴퓨터, 슈퍼컴퓨터, 서버 등), 스마트폰, 휴대 전화, 태블릿 단말기, 센서, 카메라, 오디오 기기, 측정 장치, 검사 장치, 제조 장치 등의, 각종 전자 기기에 사용할 수 있다.
도 30은 제5 실시 형태에 따른 전자 기기의 일례를 도시하는 도면이다. 도 30에는 제5 실시 형태에 따른 전자 기기의 일례를 모식적으로 도시하고 있다.
도 30에 도시한 바와 같이, 예를 들어 상기 도 29에 도시한 바와 같은 전자 장치(300)가, 각종 전자 기기(400)에 탑재(내장)된다. 상기와 같이, 반도체 소자(10)의 배면(10b) 위에 배리어층(20)을 개재하여 형성된 금속층(30)이, 그들이 매설되는 수지층(40)으로부터 노출되는 구성을 갖는 전자 장치(1Ca)에 의해, 방열성이 우수한 고성능의 전자 장치(300)가 실현된다. 그와 같은 전자 장치(300)를 탑재함으로써, 고신뢰성 및 고성능의 전자 기기(400)를 실현하는 것이 가능해진다.
여기서는, 상기 도 29에 도시한 바와 같은, 전자 장치(1Ca)를 기판(310)에 실장한 전자 장치(300)를 예로 들었지만, 다른 전자 장치(1A, 1B, 1C, 1D, 1Da, 1E, 1Ea) 등을 각종 기판에 실장한 전자 장치도 마찬가지로, 각종 전자 기기에 탑재할 수 있다.
이상 설명한 전자 장치에 관하여, 구체적인 실시예를 이하에 나타낸다.
〔실시예 1〕
반도체 소자를 형성한 실리콘 웨이퍼의 이면을 연삭하여, 웨이퍼 두께를 300㎛로 하였다. 웨이퍼 위에, 스퍼터법에 의해, 배리어층으로서 두께 0.2㎛의 티타늄층을 형성한 후, 시드층으로서 두께 0.3㎛의 구리층을 형성하였다. 반도체 소자의 단자면이 존재하는 측의 웨이퍼 표면에, 보호막으로서 레지스트막을 형성한 후, 시드층을 이용하여 구리의 전해 도금을 행하여, 웨이퍼 이면 전체에, 두께 80㎛의 구리막을 형성하였다. 이 웨이퍼를 개편화하여, 반도체 소자의 배면에 접하여 형성된 티타늄층과, 그 티타늄층 위에 형성되며 반도체 소자의 배면에는 접하지 않는 구리층(시드층 및 구리막)을 포함하는, 평면 사이즈가 5㎜×5㎜인 반도체 소자를 준비하였다.
지지 기판으로서, 평면 사이즈가 170㎜×170㎜이며 두께가 0.3㎜인 스테인리스 기판을 사용하고, 그 위에 열 발포형의 점착층을 접착하였다. 그 점착층 위에 평면 사이즈가 8㎜×8㎜인 개구 스페이스를 갖는 두께 350㎛의 구리제의 프레임을 배치하고, 그 개구 스페이스에, 플립 칩 본더를 사용하여, 상기 반도체 소자를 그 단자면이 점착층에 접하도록 배치하였다.
프레임 및 반도체 소자를 배치한 점착층 위에, 필러로서 90중량％의 산화실리콘을 포함하는 수지 재료를 도포하고, 성형용의 금형을 사용하여, 두께 0.5㎜, 직경 150㎜의 웨이퍼 형상의 기판(몰드 수지 기판)을 형성하였다.
180℃의 열을 가하여, 점착층으로부터 몰드 수지 기판을 박리한 후, 200℃, 1시간의 조건에서 그 몰드 수지 기판을 완전 경화시켰다.
경화 후의 몰드 수지 기판의, 반도체 소자의 단자면이 노출되는 면에, 스핀 코트에 의해 감광성 에폭시 바니시를 도포하고, 프리베이크, 노광, 현상, 큐어 및 산소 플라스마 처리를 행하여, 두께 8㎛이며, 반도체 소자의 단자 부분에 직경 30㎛의 개구부를 형성한 절연층을 형성하였다. 스퍼터법에 의해, 시드층으로서 두께 0.1㎛의 티타늄층과 두께 0.3㎛의 구리층을 형성한 후, 비아 및 배선을 형성하는 영역에 개구부를 형성한 포토레지스트를 형성하고, 시드층을 사용하여 구리의 전해 도금을 행하였다. 전해 도금 후, 포토레지스트를 박리하고, 박리에 의해 노출된 시드층을 웨트 에칭과 드라이 에칭에 의해 제거하고, 비아 및 배선을 형성하였다. 마지막으로 솔더 레지스트를 형성하고, 배선의 표면에 니켈층 및 금층을 형성하였다.
그 후, 몰드 수지 기판을 이면으로부터 두께 330㎛로 되도록 연마하여, 구리제의 프레임과, 반도체 소자의 배면의 구리층을 노출시켰다. 마지막으로, 몰드 수지 기판을 개편화하여, 개개의 전자 장치를 얻었다.
〔실시예 2〕
반도체 소자를 형성한 실리콘 웨이퍼의 이면을 연삭하여, 웨이퍼 두께를 100㎛로 하였다. 웨이퍼 위에, 스퍼터법에 의해, 배리어층으로서 두께 0.1㎛의 티타늄층을 형성한 후, 시드층으로서 두께 0.2㎛의 구리층을 형성하였다. 반도체 소자의 단자면이 존재하는 측의 웨이퍼 표면에, 보호막으로서 레지스트막을 형성한 후, 웨이퍼 이면에, 구리막이 필요한 부분에만 개구부를 형성한 포토레지스트를 형성하고, 그 개구부에, 시드층을 이용한 구리의 전해 도금에 의해, 두께 50㎛의 구리막을 형성하였다. 그 후, 포토레지스트를 박리하고, 웨이퍼를 개편화하여, 반도체 소자의 배면에 형성된 티타늄층과, 그 티타늄층 위에 부분적으로 형성된 구리층(시드층 및 구리막)을 포함하는, 평면 사이즈가 4㎜×4㎜인 반도체 소자를 준비하였다.
지지 기판으로서, 평면 사이즈가 170㎜×170㎜이며 두께가 0.3㎜인 유리 기판을 사용하고, 그 위에 자외선 발포형의 점착층을 접착하였다. 그 점착층 위에 두께 5㎛의 구리박을 접착하고, 그 위에 직경 100㎛, 높이 200㎛의 개구부를 형성한 포토레지스트를 형성하고, 구리박을 시드층으로 한 전해 도금에 의해, 포토레지스트의 개구부에, 직경 100㎛, 높이 160㎛의 구리막을 형성하였다. 포토레지스트의 제거 후, 노출되는 시드층의 구리박을 에칭에 의해 제거하여, 점착층 위에 직경 100㎛, 높이 140㎛∼150㎛의 구리제의 기둥을 형성하였다. 이 점착층 위에 플립 칩 본더를 사용하여, 상기 반도체 소자를 그 단자면이 점착층에 접하도록 배치하였다.
기둥 및 반도체 소자를 배치한 점착층 위에, 필러로서 88중량％의 산화실리콘을 포함하는 수지 재료를 도포하고, 성형용의 금형을 사용하여, 두께 0.2㎜, 직경 150㎜의 웨이퍼 형상의 기판(몰드 수지 기판)을 형성하였다.
유리 기판측으로부터 자외선을 조사하여, 점착층으로부터 몰드 수지 기판을 박리한 후, 220℃, 1시간의 조건에서 그 몰드 수지 기판을 완전 경화시켰다.
경화 후의 몰드 수지 기판의, 반도체 소자의 단자면이 노출되는 면에, 스핀 코트에 의해 감광성 에폭시 바니시를 도포하고, 프리베이크, 노광, 현상, 큐어 및 산소 플라스마 처리를 행하여, 두께 5㎛이며, 반도체 소자의 단자 부분에 직경 20㎛의 개구부를 형성한 절연층을 형성하였다. 스퍼터법에 의해, 시드층으로서 두께 0.1㎛의 티타늄층과 두께 0.2㎛의 구리층을 형성한 후, 비아 및 배선을 형성하는 영역에 개구부를 형성한 포토레지스트를 형성하고, 시드층을 사용하여 구리의 전해 도금을 행하였다. 전해 도금 후, 포토레지스트를 박리하고, 박리에 의해 노출된 시드층을 웨트 에칭과 드라이 에칭에 의해 제거하고, 비아 및 배선을 형성하였다. 마지막으로 솔더 레지스트를 형성하고, 배선의 표면에 니켈층 및 금층을 형성하였다.
그 후, 몰드 수지 기판을 이면으로부터 두께 130㎛로 되도록 연마하여, 구리제의 기둥과, 반도체 소자의 배면의 구리층을 노출시켰다. 마지막으로, 몰드 수지 기판을 개편화하여, 개개의 전자 장치를 얻었다.
1A, 1B, 1C, 1Ca, 1D, 1Da, 1E, 1Ea, 100A, 100B, 100C, 300 : 전자 장치
2, 150, 310 : 기판
10, 130 : 반도체 소자
10a, 130a : 단자면
10b, 130b : 배면
11, 51, 131, 161, 311 : 단자
12 : 반도체 기판
13 : 배선층
14 : 트랜지스터
15, 52, 162 : 절연부
16, 53, 53a, 163 : 도체부
20 : 배리어층
30 : 금속층
31 : 시드층
32 : 금속
40, 140 : 수지층
40a, 40b, 150a, 150b : 면
50, 160 : 재배선층
54 : 범프
60, 170 : 금속 부재
61 : 금속 프레임
62 : 금속 기둥
70 : 웨이퍼
70a : 표면
70b : 이면
71 : 스크라이브 라인
80 : 레지스트
81 : 개구부
110 : 지지체
120 : 점착층
200 : 방열 부재
210 : TIM
400 : 전자 기기

Claims (10)

  1. 단자가 형성된 단자면을 갖는 반도체 소자와,
    상기 반도체 소자의 상기 단자면측과는 반대의 배면 위에 형성된 배리어층과,
    상기 배리어층 위에 형성된 금속층과,
    상기 배리어층 및 상기 금속층이 형성된 상기 반도체 소자가, 상기 금속층이 노출되도록 매설된 수지층을 포함하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서,
    상기 배리어층은, 티타늄, 텅스텐 또는 탄탈륨을 포함하고,
    상기 금속층은, 구리, 니켈 또는 코발트를 포함하는 것을 특징으로 하는 전자 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 금속층은, 상기 배리어층의 가장자리보다도 내측에 형성되는 것을 특징으로 하는 전자 장치.
  4. 제1항에 있어서,
    상기 금속층은, 상기 배리어층 위의 복수의 개소에 분리되어 형성되는 것을 특징으로 하는 전자 장치.
  5. 제1항에 있어서,
    상기 수지층에 매설되며, 상기 반도체 소자의 외측에 위치하고, 상기 수지층을 관통하는 금속 부재를 더 포함하는 것을 특징으로 하는 전자 장치.
  6. 제1항에 있어서,
    상기 수지층으로부터 노출되는 상기 금속층 위에 설치된 방열 부재를 더 포함하는 것을 특징으로 하는 전자 장치.
  7. 제1항에 있어서,
    상기 수지층 위에 형성되며, 상기 단자와 접속되는 도체부를 구비한 재배선층을 더 포함하는 것을 특징으로 하는 전자 장치.
  8. 단자가 형성된 단자면을 갖고, 상기 단자면측과는 반대의 배면 위에 배리어층이 형성되고, 상기 배리어층 위에 금속층이 형성된 반도체 소자를 수지층으로 밀봉하는 공정과,
    상기 수지층을 연삭하여, 상기 금속층을 노출시키는 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 수지층으로 밀봉하는 공정은, 상기 배리어층 및 상기 금속층이 형성된 상기 반도체 소자와, 상기 반도체 소자의 외측에 배치되는 금속 부재를, 상기 수지층으로 밀봉하는 공정을 포함하고,
    상기 수지층을 연삭하여, 상기 금속층을 노출시키는 공정은, 상기 수지층 및 상기 금속 부재의 일부를 연삭하는 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  10. 기판과,
    상기 기판 위에 탑재된 전자 장치를 포함하고,
    상기 전자 장치는,
    단자가 형성된 단자면을 갖는 반도체 소자와,
    상기 반도체 소자의 상기 단자면측과는 반대의 배면 위에 형성된 배리어층과,
    상기 배리어층 위에 형성된 금속층과,
    상기 배리어층 및 상기 금속층이 형성된 상기 반도체 소자가, 상기 금속층이 노출되도록 매설된 수지층을 포함하는 것을 특징으로 하는 전자 기기.
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