TWI722227B - 貫通電極基板及安裝基板 - Google Patents

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Abstract

貫通電極基板具備設置貫通孔之基板，和位於貫通孔之貫通電極，和至少包含位於基板之第1面上之第1配線層及位於第1配線層上之第2配線層的第1配線構造部。第1配線層及第2配線層具有絕緣層及導電層。第1配線層之第1絕緣層至少包含有機層。第1配線構造部之至少一個配線層包含較第1配線層之第1絕緣層之有機層位於第1側，具有絕緣性的無機層。

Description

貫通電極基板及安裝基板
[0001] 本發明之實施型態係關於貫通電極基板。再者，本揭示之實施型態係關於具備貫通電極基板之安裝基板。
[0002] 具備包含第1面及第2面之基板，和被設置在基板之複數貫通孔，和被設置在貫通孔之內部的電極的構件，即所謂的貫通電極基板被利用在各式各樣的用途上。例如，貫通電極基板為了提高LSI之安裝密度，於疊層複數LSI晶片之時，當作介於兩個LSI晶片之間的中介層而被利用。再者，貫通電極基板也有介於LSI晶片等之元件和主機板等之安裝基板之間之情形。另外，在以下之記載中，也有將被設置在貫通孔之內部的電極稱為貫通電極之情形。 　　[0003] 貫通電極基板具備被疊層在貫通電極之複數配線層。各配線層具有導電層和位於各配線層之導電層之間的絕緣層。作為構成絕緣層之材料，例如專利文獻1所開示般，使用聚醯亞胺等之有機材料。作為構成導電層之材料，使用銅等之金屬材料。形成導電層之工程包含藉由鍍敷形成銅之工程、對藉由鍍敷所形成的銅進行退火的工程等。 [先前技術文獻] [專利文獻] 　　[0004] [專利文獻1] 國際公開第2014/69662號冊子
在貫通電極基板之製造工程中，在有機材料之燒結工程或銅之退火工程等中，基板及貫通電極被重複地曝露於高溫，例如200℃以上之溫度。另外，一般構成貫通電極之銅等之金屬材料之熱膨脹係數大於構成基板之玻璃或矽等之無機材料之熱膨脹係數。因此，每次成為高溫時，貫通電極比起基板產生大的熱膨脹，可想對連接於貫通電極之配線層之導電層施加應力。當如此地對配線層之導電層重複施加應力時，有在複數配線層之導電層互相連接之處產生缺陷，在導電層間產生連接不良之可能性。 　　[0006] 本揭示之實施型態係考慮如此之點而創作出，其目的在於提供可以抑制連接不良之產生的貫通電極基板。
本揭示之一實施型態係一種貫通電極基板，具備：基板，其包含位於第1側的第1面及位於與上述第1側相反之第2側的第2面，並且設置貫通孔；貫通電極，其係位於上述基板之上述貫通孔，具有上述第1側之第1端面及上述第2側之第2端面；及第1配線構造部，其至少包含位於上述基板之上述第1面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第1端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第1端面，上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第1配線層之上述第1絕緣層至少包含有機層，上述第1配線層之上述第1絕緣層、上述第2配線層之上述第2絕緣層或上述第1配線構造部中，上述第1配線層及上述第2配線層以外之層之至少任一個包含具有絕緣性之無機層，上述無機層較上述第1配線層之上述第1絕緣層之上述有機層位於上述第1側。 　　[0008] 在藉由本揭示之一實施型態的貫通電極基板中，上述第1配線層之上述第1絕緣層之上述有機層即使與上述貫通電極之上述第1端面相接亦可。 　　[0009] 在藉由藉由本揭示之一實施型態的貫通電極基板中，即使上述第2配線層之上述第2絕緣層包含上述無機層亦可。 　　[0010] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第2配線層之上述第2絕緣層之上述無機層至少部分性地覆蓋上述第1配線層之上述第1導電層亦可。 　　[0011] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第2配線層之上述第2絕緣層進一步具有較上述無機層位於上述第1側的有機層亦可。 　　[0012] 藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線構造部進一步包含位於上述第2配線層上之第3配線層，上述第3配線層具有：第3絕緣層，其包含無機層及較上述無機層位於上述第1側之有機層，且設置有位於上述第2配線層之上述第2導電層上之第3開口；和第3導電層，其係經由上述第3絕緣層之上述第3開口而被連接於上述第2配線層之上述第2導電層亦可。 　　[0013] 藉由本揭示之一實施型態的上述貫通電極基板即使進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，及位於上述第1配線層上之第2配線層亦可。在此情況下，即使上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層亦可。在此情況下，即使上述第2配線構造部之上述第2配線層之上述絕緣層包含具有絕緣性之無機層亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述第2配線構造部之上述第2絕緣層之上述第2絕緣層之上述無機層至少部分性地覆蓋上述第2配線構造部之上述第1配線層之上述第1導電層亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線構造部所包含之上述導電層之層數，和上述第2配線構造部所包含之上述導電層之層數不同亦可。例如，即使上述第2配線構造部所包含之上述導電層之層數較上述第1配線構造部所包含之上述導電層之層數少亦可。在此情況下，即使上述第2配線構造部之上述第1配線層之上述有機層，包含無藉由上述第2配線構造部之上述第2配線層之上述無機層被覆蓋的部分亦可。在此情況下，即使上述第2配線構造部之上述第1配線層之上述有機層中，藉由上述第2配線構造部之上述第2配線層之上述無機層被覆蓋之部分的比率，較上述第1配線構造部之上述第1配線層之上述有機層中，藉由上述第1配線構造部之上述第2配線層之上述無機層被覆蓋之部分的比率低亦可。
藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極基板進一步具備第2配線構造部， 其至少包含位於上述基板之上述第2面上之第1配線層，上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層，即使上述第2配線構造部之上述第1配線層之上述第1導電層及上述有機層，無藉由具有絕緣性之無機層被覆蓋亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極被填充於上述貫通孔亦可。
藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線層之上述第1絕緣層之用以連接上述貫通電極和上述第1配線層之上述第1導電層之上述第1開口，與沿著上述基板之上述第1面之法線方向觀看之情況下，至少部分性地與上述基板之上述貫通孔重疊亦可。
藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極具有沿著上述貫通孔之側壁而變寬的側壁部分，和包含從上述第1側被連接於上述側壁部分，且被連接於上述第1配線層之上述導電層之上述第1端面的第1部分亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極之上述第1部分至少部分性地位於上述基板之上述第1面上，上述第1配線層之上述第1導電層被連接於位於上述基板之上述第1面上的上述第1部分亦可。 　　[0021] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極之上述第1部分，沿著上述基板之上述第1面之法線方向觀看之情況下，至少部分性地與上述基板之上述貫通孔重疊之方式，沿著上述基板之上述第1面之面方向變寬，上述第1配線層之上述第1導電層沿著上述基板之上述第1面之法線方向觀看之情況下，在與上述基板之上述貫通孔重疊之位置被連接於上述第1部分亦可。 　　[0022] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線層之上述第1絕緣層包含較上述有機層位於上述第1側的上述無機層亦可。 　　[0023] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線層之上述第1絕緣層之上述無機層至少部分性地從上述第2側與上述第1配線層之上述第1導電層相接亦可。 　　[0024] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第2配線層之上述第2絕緣層進一步具有較上述有機層位於上述第1側的無機層亦可。 　　[0025] 藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線構造部進一步包含位於上述第2配線層上之第3配線層，上述第3配線層具有：第3絕緣層，其包含有機層及較上述有機層位於上述第1側之無機層，且設置有位於上述第2配線層之上述導電層上之第3開口；和第3導電層，其係經由上述第3絕緣層之上述第3開口而被連接於上述第2配線層之上述第2導電層亦可。 　　[0026] 藉由本揭示之一實施型態的貫通電極基板即使進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，及位於上述第1配線層上之第2配線層亦可。在此情況下，即使上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層亦可。在此情況下，即使上述第2配線構造部之上述第1配線層之上述第1絕緣層進一步包含較上述有機層位於上述第2側，具有絕緣性之無機層亦可。 　　[0027] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第2配線構造部之上述第1配線層之上述第1絕緣層之上述無機層至少部分性地從上述第1側與上述第2配線構造部之上述第1配線層之上述第1導電層相接亦可。 　　[0028] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線構造部所包含之上述導電層之層數，和上述第2配線構造部所包含之上述導電層之層數不同亦可。例如，即使上述第2配線構造部所包含之上述導電層之層數較上述第1配線構造部所包含之上述導電層之層數少亦可。在此情況下，即使上述第2配線構造部之上述第1配線層之上述有機層，包含無藉由上述第2配線構造部之上述第1配線層之上述無機層被覆蓋的部分亦可。在此情況下，即使上述第2配線構造部之上述第1配線層之上述有機層中，藉由上述第2配線構造部之上述第1配線層之上述無機層被覆蓋之部分的比率，較上述第1配線構造部之上述第1配線層之上述有機層中，藉由上述第1配線構造部之上述第1配線層之上述無機層被覆蓋之部分的比率低亦可。
藉由本揭示之一實施型態的上述貫通電極基板中，即使進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，即使上述第2配線構造部之上述第1配線層之上述第1絕緣層即使至少包含有機層，上述第2配線構造部之上述第1配線層之上述第1導電層及上述有機層，無藉由具有絕緣性之無機層被覆蓋亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極被填充於上述貫通孔亦可。
藉由本揭示之一實施型態的貫通電極基板中，即使上述第1配線層之上述第1絕緣層之用以連接上述貫通電極和上述第1配線層之上述第1導電層之上述第1開口，與沿著上述基板之上述第1面之法線方向觀看之情況下，至少部分性地與上述基板之上述貫通孔重疊亦可。
藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極具有沿著上述貫通孔之側壁而變寬的側壁部分，和包含從上述第1側被連接於上述側壁部分，且被連接於上述第1配線層之上述導電層之上述第1端面的第1部分亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極之上述第1部分至少部分性地位於上述基板之上述第1面上，上述第1配線層之上述第1導電層被連接於位於上述基板之上述第1面上的上述第1部分亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述貫通電極之上述第1部分，沿著上述基板之上述第1面之法線方向觀看之情況下，至少部分性地與上述基板之上述貫通孔重疊之方式，沿著上述基板之上述第1面之面方向變寬，上述第1配線層之上述第1導電層沿著上述基板之上述第1面之法線方向觀看之情況下，在與上述基板之上述貫通孔重疊之位置被連接於上述第1部分亦可。
在藉由本揭示之一實施型態的貫通電極基板中，即使上述有機層至少包含聚醯亞胺、環氧樹脂或丙烯酸亦可。 　　[0036] 在藉由本揭示之一實施型態的貫通電極基板中，即使上述無機層至少包含矽氧化物或矽氮化物亦可。 　　[0037] 本揭示之一實施型態係一種安裝基板，具備：貫通電極基板，和元件，其係被搭載於上述貫通電極基板，上述貫通電極基板具有：具備：基板，其包含位於第1側的第1面及位於與上述第1側相反之第2側的第2面，並且設置貫通孔；貫通電極，其係位於上述基板之上述貫通孔，具有上述第1側之第1端面及上述第2側之第2端面；及第1配線構造部，其至少包含位於上述基板之上述第1面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第1端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第1端面，上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第1配線層之上述第1絕緣層至少包含有機層，上述第1配線層之上述第1絕緣層、上述第2配線層之上述第2絕緣層或上述第1配線構造部中，上述第1配線層及上述第2配線層以外之層之至少任一個包含具有絕緣性之無機層，上述無機層較上述第1配線層之上述第1絕緣層之上述有機層位於上述第1側。
若依據藉由本揭示之實施型態的貫通電極基板時，可以抑制連接不良之產生。
[0040] [第1實施型態] 　　以下，針對與本揭示之實施型態有關之貫通電極基板之構成及其製造方法，一面參照圖面一面予以詳細說明。另外，以下所示之實施型態為本揭示之實施型態之一例，本揭示並非限定於該些實施型態被解釋者。再者，在本說明書中，「基板」、「基材」、「薄片」或「薄膜」等之用語並非係僅根據稱呼不同來區分彼此。例如，「基板」或「基材」也包含能被稱為薄片或薄膜之構件的概念。並且，針對在本說明書中所使用的特定形狀或幾何學的條件以及該些程度，例如「平行」或「正交」等之用語或長度或角度之值等，並非被限定在嚴格的意義，包含能期待同樣之功能之程度的範圍而加以解釋。再者，在本實施型態中參照的圖面中，有對具有相同部分或相同功能之部分，賦予相同符號或類似符號，省略其重複說明之情況。再者，圖面之尺寸比率為了方便說明，有與實際之比率不同之情況，或從圖面省略構成之一部分之情況。 　　[0041] 貫通電極基板 　　以下，針對本發明之實施型態予以說明。首先，參照圖1及圖2，針對與本實施型態有關之貫通電極基板10之構成予以說明。圖1為表示貫通電極基板10之剖面圖。圖2為放大表示圖1之貫通電極基板10的剖面圖。
貫通電極基板10具備基板12、貫通電極22及第1配線構造部30。以下，針對貫通電極基板10之各構成要素予以說明。
(基板)
基板12包含位於第1側D1之第1面13及位於與第1側D1相反之第2側D2之第2面14。再者，在基板12設置有從第1面13至第2面14之複數貫通孔20。
基板12係由具有一定之絕緣性的無機材料所構成。例如，基板12係玻璃基板、石英基板、藍寶石基板、樹脂基板、矽基板、碳化矽基板、氧化鋁(Al2O3)基板、氮化鋁(AlN)基板、氧化鋯(ZrO2)基板等，或是疊層該些基板者。基板12即使包含鋁基板、不鏽鋼基板等，由具有導電性之材料所構成之基板亦可。
基板12之厚度並不特別限制，以使用例如100μm以上並且800μm以下之厚度的基板12為佳。更佳為基板12具有200μm以上並且600μm以下之厚度。藉由將基板12之厚度設為100μm以上，可以抑制基板12之撓曲變大之情形。因此，可以抑制在製造工程中之基板12之處理變得困難，或由於形成在基板12上之薄膜等之內部應力導致基板12翹曲之情形。再者，藉由將基板12之厚度設為800μm以下，在基板12形成貫通孔20之工程所需之時間變長，可以抑制貫通電極基板10之製造成本上升之情形。
貫通孔20之側壁21即使如圖1所示般沿著基板 12之第1面13之法線方向變寬亦可。或是，雖然無圖示，即使側壁21在從基板12之第1面13之法線方向偏移的方向變寬亦可，再者，即使側壁21之一部分彎曲亦可。
(貫通電極)
貫通電極22為至少部分性地位於貫通孔20之內部，並且具有導電性的構件。貫通電極22具有第1側D1之第1端面22a及第2側D2之第2端面22b。在本實施型態中，貫通電極22被填充於貫通孔20。即是，貫通電極22為所謂的填孔。另外，即使在貫通孔20不完全填充貫通電極22亦可。例如，在沿著基板12之第1面13之法線方向觀看貫通電極22之情況下，即使在貫通電極22之一部分存在孔亦可，再者，即使在貫通孔20之側壁21和貫通電極22之間部分性地存在間隙亦可。
只要貫通電極22具有導電性，貫通電極22之形成方法則不特別限定。例如，貫通電極22即使以蒸鍍法或濺鍍法等之物理成膜法形成亦可，即使以化學成膜法或鍍敷法形成亦可。再者，貫通電極22即使由具有導電性之單一層所構成亦可，或是即使含有具有導電性之複數層亦可。在此，如圖2所示般，針對貫通電極22從貫通孔20之側壁21側朝向貫通孔20之中心側依序排列之阻障層221、種子層222及鍍敷層223之例予以說明。
阻障層221係位於種子層222或鍍敷層223等之其他貫通電極22之構成要素和貫通孔20之側壁21之間的層。阻障層221為了抑制種子層222或鍍敷層223等之其他貫通電極22之構成要素中之金屬元素經由貫通孔20之側壁21而擴散至基板12之內部，因應所需而設置。在種子層222或鍍敷層223含銅之情況下，作為阻障層221之材料，可以使用例如鈦、鈦氮化物、鉬、鉬氮化物等、鉭、鉬氮化物，或疊層該些者。再者，作為阻障層221之材料，即使使用相對於基板12具有高密接性的導電性材料亦可。例如，作為阻障層221之材料，可以使用鈦、鉬、鎢、鉭、鎳、鉻、鋁、該些化合物、該些的合金等，或疊層該些者。阻障層221之厚度為例如10nm以上並且1μm以下。阻障層221係以例如蒸鍍法或濺鍍法等之物理成膜法所形成。 　　[0050] 種子層222係於藉由鍍敷處理形成鍍敷層223之電解鍍敷工程之時，成為析出鍍敷液中之金屬離子而使鍍敷層223生長的基座，且具有導電性的層。作為種子層222之材料，可以使用例如銅等，與鍍敷層223相同的金屬材料。種子層222之厚度為例如100nm以上並且3μm以下。種子層222係以例如蒸鍍法或濺鍍法等之物理成膜法所形成。 　　[0051] 另外，雖然無圖示，即使在貫通孔20之側壁21和鍍敷層223之間，設置可以發揮作為阻障層之作用及作為種子層之作用的雙方的一個層亦可。 　　[0052] 鍍敷層223係藉由鍍敷處理所形成的具有導電性的層。作為構成鍍敷層223之材料，可以使用銅、金、銀、鉑、錫、鋁、鎳、鉻等之金屬或使用該些之合金等，或疊層該些者。 　　[0053] (第1配線構造部) 　　如圖1所示般，第1配線構造部30係包含在基板12之第1面13側位於例如第1面13上的第1配線層31，及位於第1配線層31上的第2配線層32。以下，針對第1配線層31及第2配線層32之構成予以說明。 　　[0054] [第1配線層] 　　如圖1所示般，第1配線層31具有絕緣層35及導電層38。在絕緣層35設置位於貫通電極22之第1端面22a上的開口。在本實施型態中，絕緣層35之開口沿著基板12之第1面13之法線方向觀看之情況下，至少部分性地與基板12之貫通孔20重疊。導電層38係經絕緣層35之開口而被連接於貫通電極22之第1端面22a。例如，導電層38包含位於絕緣層35之開口的內部，被連接於貫通電極22之第1端面22a之第1部分38a，及較絕緣層35位於第1側D1之第2部分38b。而且，第2部分38b之一部分被連接於第1部分38a。 　　[0055] 第1配線層31之絕緣層35包含從具有絕緣性之有機材料所構成之有機層36。以有機層36與貫通電極22之第1端面22a相接為佳。作為有機層36之有機材料可以例如聚醯亞胺、環氧、丙烯酸等。絕緣層35之厚度為例如0.5μm以上並且10μm以下。 　　[0056] 如圖2所示般，導電層38即使包含從絕緣層35之開口之側壁側朝向開口之中心側依序排列的阻障層381、種子層382及鍍敷層383亦可。阻障層381、種子層382及鍍敷層383之機能及構成與上述貫通電極22之阻障層221、種子層222及鍍敷層223之機能及構成相同。 　　[0057] [第2配線層] 　　接著，針對第2配線層32予以說明。另外，對第2配線層32之構成要素中與第1配線層31共同的構成要素賦予相同之符號，省略說明。 　　[0058] 與第1配線層31相同，第2配線層32也具有絕緣層35及導電層38。在絕緣層35設置位於第1配線層31之導電層38上的開口。導電層38係經絕緣層35之開口而被連接於第1配線層31之導電層38。 　　[0059] 第2配線層32之絕緣層35具有第1配線層31之絕緣層35及導電層38之上的無機層37，和較無機層37位於第1側D1的有機層36。無機層37係至少部分性地覆蓋第1配線層31之導電層38之第2部分38b。另外，「覆蓋」係意味著沿著基板12之第1面13之法線方向觀看貫通電極基板10之情況下，第2配線層32之無機層37和第1配線層31之導電層38之第2部分38b至少部分性地重疊。 　　[0060] 無機層37係由具有絕緣性之無機材料所構成之層。作為無機層37之無機材料，可以使用SiO2 等矽氧化物、SiN等之矽氮化物。其他，亦可以舉出作為無機層37之無機材料之例，可以舉出SiOC、SiC、SiOF、SiON、SiCN等。 　　[0061] 如圖2所示般，無機層37即使包含複數無機層亦可。例如，無機層37包含第1無機層371和位於第1無機層371之第1側D1的第2無機層372。以第1無機層371比起第2無機層372具有導電層38對鍍敷層383高的密接性為佳。再者，以第2無機層372具有較第1無機層371低的比介質常數為佳。例如，第1無機層371包含SiN等之矽氮化物，第2無機層372包含SiO2 等之矽氧化物。第1無機層371之厚度為例如0.05μm以上並且5μm以下，第2無機層372之厚度為例如0.1μm以上並且10μm以下。以第1無機層371之厚度小於第2無機層372之厚度為佳。 　　[0062] 第2配線層32之有機層36係由具有絕緣性之有機材料所構成。作為第2配線層32之有機層36之有機材料，與上述第1配線層31之有機層36之情況相同，可以使用例如聚醯亞胺、環氧、丙烯酸等。 　　[0063] 另外，在上述絕緣層中，有將屬於第1配線層31之絕緣層稱為第1絕緣層，將被形成在第1絕緣層之開口稱為第1開口，將屬於第2配線層32之絕緣層稱為第2絕緣層，將被形成在第2絕緣層之開口稱為第2開口之情形。同樣地，在上述導電層中，有將屬於第1配線層31之導電層稱為第1導電層，將屬於第2配線層32之導電層稱為第2導電層之情形。 　　[0064] 貫通電極基板之製造方法 　　以下，針對貫通電極基板10之製造方法之一例，參照圖3至圖15予以說明。 　　[0065] (貫通孔形成工程) 　　首先，準備基板12。接著，在第1面13或第2面14之至少任一者上設置抗蝕層。之後，在抗蝕層中與貫通孔20對應之位置設置開口。接著，藉由在抗蝕層之開口加工基板12，如圖3所示般，可以在基板12形成貫通孔20。貫通孔20之尺寸S為例如20μm以上並且150μm以下。作為加工基板12之方法，可以使用反應性離子蝕刻法、深反應性離子蝕刻法(Deep Reactive Ion Etching)等之乾蝕刻法，或濕蝕刻法等。 　　[0066] 另外，即使藉由對基板12照射雷射，在基板12形成貫通孔20亦可。在此情況下，即使不設置抗蝕層亦可。作為雷射加工用之雷射，可以使用準分子雷射、Nd：YAG雷射、飛秒雷射等。於採用Nd：YAG雷射之情況下，可以使用波長為1064nm之基板波、波長為532nm之第2高諧波，波長為355nm之第3高諧波等。 　　[0067] 再者，也可以適當組合雷射照射和濕蝕刻。具體而言，首先藉由雷射照射在基板12之中應形成貫通孔20的區域形成變質層。接著，將基板12浸漬於氟化氫等，蝕刻變質層。依此，可以在基板12形成貫通孔20。 　　[0068] 其此之外，藉由對在基板12噴吹研磨材之噴砂處理，在基板12形成貫通孔20亦可。 　　[0069] (貫通電極形成工程) 　　接著，如圖4所示般，在基板12之貫通孔20形成貫通電極22。例如，首先，在貫通孔20之側壁21中第2面14側之部分，藉由蒸鍍法或濺鍍法等之物理成膜法，形成種子層222。另外，於貫通電極22包含阻障層221之情況下，於形成種子層222之工程之前，藉由蒸鍍法或濺鍍法等之物理成膜法在貫通孔20之側壁21中第2面14側之部分形成阻障層221之工程。接著，在側壁21中第2面14側之部分，藉由電解鍍敷，在種子層222上形成鍍敷層223，依此貫通孔20在第2面14側藉由鍍敷層223被閉塞。接著，在貫通孔20之側壁21中第1面13側之部分也形成阻障層221及種子層222。接著，藉由電解鍍敷，在側壁21中第1面13側之部分也形成鍍敷層223。如此一來，如圖4所示般，可以取得被填充於貫通孔20之內部的貫通電極22。 　　[0070] (第1配線層之有機層之形成工程) 　　接著，如圖5所示般，形成設置有位於貫通電極22之第1端面22a上之開口361的有機層36。例如，首先，藉由旋轉塗敷法等在基板12上成膜感光性聚醯亞胺等之有機材料，而形成有機層36。接著，以除去有機層36中與開口361對應之部分之方式，使有機層36露出及顯像。接著，燒結有機層36而使有機層36硬化。有機層36之燒結溫度為例如200℃以上。 　　[0071] (第1配線層之導電層之形成工程) 　　接著，如圖6所示般，在有機層36之表面及開口361之側壁，藉由物理成膜法形成阻障層381。再者，在阻障層381上，藉由物理成膜法形成種子層382。 　　[0072] 接著，如圖7所示般，在種子層382上形成設置開口391之抗蝕層39。接著，如圖8所示般，對抗蝕層39之開口391供給鍍敷液，藉由電解鍍敷，在種子層382上形成鍍敷層383。之後，如圖9所示般，除去抗蝕層39。接著，如圖10所示般，藉由例如濕蝕刻除去阻障層381及種子層382中藉由抗蝕層39被覆蓋之部分。如此一來，可以形成包含阻障層381、種子層382及鍍敷層383之導電層38。之後，即使實施使鍍敷層383退火之工程亦可。鍍敷層383之退火溫度為例如200℃以上。 　　[0073] 如此一來，可以形成包含有機層36及導電層38之第1配線層31。 　　[0074] (第2配線層之無機層之形成工程) 　　接著，如圖11所示般，藉由電漿CVD在第1配線層31之有機層36及導電層38上形成第1無機層371。接著，如圖12所示般，在第1無機層371上藉由電漿CVD形成第2無機層372。 　　[0075] (第2配線層之有機層之形成工程) 　　接著，如圖13所示般，在沿著基板12之第1面13之法線方向觀看之情況下，在與第1配線層31之導電層38重疊之位置形成設置有開口361之有機層36。例如，首先，藉由旋轉塗敷法等在第2無機層372上成膜感光性聚醯亞胺等之有機材料，而形成有機層36。接著，以除去有機層36中與開口361對應之部分之方式，使有機層36露出及顯像。接著，燒結有機層36而使有機層36硬化。有機層36之燒結溫度為例如200℃以上。 　　[0076] (第2配線層之無機層之加工工程) 　　接著，將有機層36作為遮罩，藉由電漿蝕刻，蝕刻露出於有機層36之開口361之無機層37之第1無機層371及第2無機層372。依此，如圖14所示般，在無機層37形成與有機層36之開口361連通的開口。作為蝕刻氣體，可以使用例如CF4 とH2 之混合氣體。另外，在藉由電漿蝕刻在有機層36之表面產生損傷之情況下，即使藉由對有機層36施予熱處理，除去產生損傷之有機層36之表面亦可。有機層36之熱處理溫度例如200℃以上。 　　[0077] (第2配線層之導電層之形成工程) 　　接著，如圖15所示般，形成被連接於第1配線層31之導電層38，並且至有機層36之第1側D1為止的導電層38。如此一來，可以在第1配線層31之第1側D1形成有機層36、無機層37及導電層38之第2配線層32。 　　[0078] (貫通電極基板之作用) 　　以下，針對藉由本實施型態之貫通電極基板10之作用予以說明。圖16為用以說明與本實施型態有關之貫通電極基板10之作用的圖示。 　　[0079] (傳播延遲及串擾之抑制作用) 　　第1配線層31或第2配線層32等之配線層之絕緣層35係由聚醯亞胺等之有機材料所構成，並且包含與導電層38相接的有機層36。有機層36之有機材料具有較構成無機層37之無機材料小之介電常數。例如，有機層36之有機材料之比介電常數為2.0以上並且3.3以下，另外無機層37之無機材料之一例的P-SiO2 之比介電常數為4.1。藉由從如此之有機材料被構成的有機層36位於在配線層相鄰之兩個導電層38之間，可以縮小導電層38之間的配線電容，且縮小傳播導電層38之訊號的延遲量。再者，可以抑制相鄰之兩個導電層38之間的串擾。從傳播延遲及串擾之抑制的觀點來看以在第1配線層31或第2配線層32等之配線層，有機層36之厚度對絕緣層35全體之厚度的比率以40%以上並且90%以下為佳。 　　[0080] [抽氣作用] 　　在位於基板12之貫通孔20的貫通電極22，有殘存水或氫等之成分的情形。在此情況下，當有機層36之燒結工程或導電層38之退火工程之時，貫通電極22之溫度上升時，有水或氫作為氣體從貫通電極22釋放出之情形。在此情況下，有第1配線層31之導電層38被上推或被吹走之虞。 　　[0081] 在此，在本實施型態中，第1配線層31之絕緣層35之有機層36與貫通電極22之第1端面22a相接。因此，在圖16中如箭號F所示般，可以使在貫通電極22產生之氣體經由有機層36而釋放出至貫通電極基板10之外部。依此，可以抑制第1配線層31之導電層38被上推或被吹走之情形。 　　[0082] [翹曲之抑制作用] 　　然而，構成有機層36之聚醯亞胺等之有機材料之熱膨脹係數大於構成基板12或構成貫通電極22之無機材料之熱膨脹係數。例如，構成有機層36之有機材料之熱膨脹係數為50~100E-6/K，對此，構成貫通電極22之銅的熱膨脹係數為約16E-6/K。再者，作為基板12之材料的玻璃之熱膨脹率為大約3E-6/K，作為基板12之材料之其他例的矽之熱膨脹係數為大約2.4E-6/K。因此，在有機層36之燒結工程或導電層38之退火工程等中，當氛圍溫度成為200℃以上，於由有機層36之熱膨脹導致在基板12及貫通電極22產生拉伸應力。其結果，可想像在基板12產生翹曲。 　　[0083] 在此，在本實施型態中，第1配線構造部30除了有機層36之外進一部包含無機層37。例如，第1配線構造部30之第2配線層32包含位於第1配線層31之有機層36及導電層38之上的無機層37。構成無機層37之無機材料之熱膨脹係數，小於構成有機層36之有機材料的熱膨脹係數，例如0.3E-6/K以上並且10.0E-6/K以下。因此，可以抑制由於有機層36之熱膨脹導致在基板12及貫通電極22產生拉伸應力之情形。依此，可以抑制在基板12產生翹曲之情形。從抑制翹曲這樣的觀點來看，以在第1配線層31或第2配線層32等之配線層，無機層37之厚度對絕緣層35全體之厚度的比率以10%以上並且60%以下為佳。 　　[0084] [抑制銅朝有機層擴散作用] 　　再者，在本實施型態中，包含無機層37位於鍍敷層383和有機層36之間，從SiN等之氮化矽所構成之第1無機層371。因此，於氛圍溫度高溫之情況下，可以抑制構成鍍敷層383之銅等之金屬材料之原子、分子、離子等在有機層36內擴散之情形。依此，可以抑制相鄰的兩個導電層38導通，或產生有機層36之絕緣破壞之情形。 　　[0085] [減輕導電層之殘留應力作用] 　　然而，構成貫通電極22之銅等之金屬材料之熱膨脹係數大於構成基板12之玻璃或矽等之絕緣性無機材料之熱膨脹係數。因此，在有機層36之燒結工程或導電層38之退火工程中，當氛圍溫度成為200℃以上時，可想像貫通電極22在基板12之厚度方向膨脹。例如，在圖16中標示符號A之虛線所包圍之部分，可想像貫通電極22之第1端面22a較基板12之第1面13突出至第1側D1。例如，基板12之厚度為100μm以上且400μm以下，氛圍溫度為200℃之情況下，可想像貫通電極22從基板12之第1面13以大約1.1μm程度朝第1側D1突出。當重複實施氛圍溫度成為200℃以上之工程時，也重複貫通電極22較基板12之第1面133更突出至第1側D1這樣的現象。因此，在被連接於貫通電極22之第1端面22a之第1配線層31之導電層38，產生殘留應力。在此情況下，在圖16中以標示符號B之虛線包圍的機械性連接強度比較弱的第1配線層31之導電層38之第2部分38b和第2配線層32之導電層38之第1部分38a之間，可能形成氣泡等之缺陷。其結果，可想像在第1配線層31之導電層38和第2配線層32之導電層38之間，產生電性連接不良之情形。 　　[0086] 對此，在本實施型態中，第2配線層32包含第1配線層31之導電層38之第2部分38b的無機層37。構成無機層37之無機材料之熱膨脹係數小，例如0.3E-6/K以上並且10.0E-6/K以下。依此，可以減輕產生在第1配線層31之導電層38的殘留應力，依此，可以抑制在第1配線層31之導電層38和第2配線層32之導電層38形成氣泡等之缺陷。再者，構成無機層37之無機材料之楊氏係數高，為例如70GPa以上。此情形也有助於減輕產生在第1配線層31之導電層38的殘留應力。根據該些情形，可以抑制在第1配線層31之導電層38和第2配線層32之導電層38之間，產生電性連接不良之情形。 　　[0087] [有機層之緩衝作用] 　　再者，在本實施型態中，有機層36位於貫通電極22之第1端面22a和第1配線層31之導電層38之第2部分38b之間。構成有機層36之有機材料之楊氏係數低，例如3GPa以上並且7GPa以下。因此，即使在由於氣氛溫度之上升導致貫通電極22朝第1側D1膨脹之情況下，亦可以抑制由於貫通電極22之熱膨脹所導致的應力傳達至第1配線層31之導電層38之第2部分38b中位於有機層36上之部分。依此，可以減輕第1配線層31之導電層38之第2部分38b中位於有機層36上之部分，和在第2配線層32之無機層37之間，在例如圖16中以標示符號C之虛線所包含之部分，無機層37從導電層38受到的應力。同樣地，即使在圖16中，以標示符號D之虛線所包含之部分，亦可以減輕無機層37從導電層38受到的應力。依此，可以抑制在無機層37產生裂紋等之缺陷的情形。因此，可以抑制構成導電層38之銅等之金屬材料經由無機層37之裂紋而朝有機層36內擴散之情形。 　　[0088] (第1比較型態) 　　接著，將與本實施型態有關之貫通電極基板10之作用，與圖17所示之第1比較型態有關之貫通電極基板100做比較而予以說明。 　　[0089] 如圖17所示般，在與第1比較型態有關之貫通電極基板100中，第1配線層31及第2配線層32中之任一者不含無機層37。因此，當氛圍溫度成為高溫時，由於貫通電極22之熱膨脹導致在第1配線層31之導電層38產生大的殘留應力。其結果，可想像在圖17中標示符號B的虛線所包圍之部分，產生第1配線層31之導電層38和第2配線層32之導電層38之間的連接不良。 　　[0090] 對此，若藉由本實施型態時，因第2配線層32包含覆蓋第1配線層31之導電層38之第2部分38b的無機層37，故可以減輕產生在第1配線層31之導電層38的殘留應力。因此，可以抑制在第1配線層31之導電層38和第2配線層32之導電層38之間，產生電性連接不良之情形。 　　[0091] (第2比較型態) 　　接著，將與本實施型態有關之貫通電極基板10之作用，與圖18所示之第2比較型態有關之貫通電極基板100做比較而予以說明。 　　[0092] 如圖17所示般，在與第1比較型態有關之貫通電極基板100中，在貫通電極22和第1配線層31之導電層38之間不存在有機層36。因此，當氛圍溫度成為高溫時，由於貫通電極22之熱膨脹，導致在第1配線層31之導電層38中，藉由第2配線層32之無機層37被覆蓋之部分施加大的應力。其結果，可想像在第2配線層32之無機層37產生裂紋等之缺陷。 　　[0093] 對此，若藉由本實施型態，有機層36位於貫通電極22之第1端面22a和第1配線層31之導電層38之第2部分38b之間。因此，可以抑制由於貫通電極22之熱膨脹所導致的應力傳達至第1配線層31之導電層38之第2部分38b中位於有機層36上之部分。依此，可以抑制在無機層37產生裂紋等之缺陷的情形。 　　[0094] 安裝基板 　　以下，針對藉由本實施型態之貫通電極基板10之用途的例予以說明。在此，針對在貫通電極基板10搭載元件61而構成安裝基板60之例予以說明。 　　[0095] 圖19為表示安裝基板60之剖面圖。安裝基板60具備貫通電極基板10和在基板12之第1面13側被搭載於貫通電極基板10之元件61。元件61為邏輯IC或記憶體IC等之LSI晶片。再者，元件61即使為MEMS(Micro Electro Mechanical Systems)晶片亦可。MEMS晶片係機械要素零件、感測器、致動器、電子電路等被積體化在一個基板上的電子裝置。如圖19所示般，元件61具有被連接於貫通電極基板10之第1配線構造部30之導電層38的端子62。 　　[0096] 另外，能夠對上述第1實施型態施加各式各樣的變更。以下，因應所需一面參照圖面一面針對變形例予以說明。在以下說明及以下說明中所使用之圖面中，針對能夠與第1實施型態相同構成之部分，使用與在第1實施型態中對應之部分所使用之符號相同的符號，省略重複說明。再者，顯然在變形例中也能取得在第1實施型態中所取得之作用效果之情況下，也省略其說明。 　　[0097] (第1變形例) 　　圖20為表示與第1變形例有關之貫通電極基板10之剖面圖。如圖20所示般，貫通電極基板10之第1配線構造部30進一步包含位於第2配線層32上之第3配線層33。第3配線層33具有設置位於第2配線層32之導電層38上之開口的絕緣層35，和經由絕緣層35之開口而被連接於第2配線層32之導電層38的導電層38。第3配線層33之絕緣層35包含無機層37及較無機層37位於第1側D1側之有機層36。第3配線層33之無機層37至少部分性地覆蓋第2配線層32之導電層38。 　　[0098] 另外，有將上述絕緣層中，屬於第3配線層33之絕緣層稱為第3絕緣層，將被形成在第3絕緣層之開口稱為第3開口之情形。同樣，有將上述導電層中，屬於第3配線層33之導電層稱為第3導電層之情形。 　　[0099] (第2變形例) 　　在圖20所示之第1變形例中，雖然表示第2配線層32及第3配線層33中之任一者皆包含無機層37之例，但是並不限定於此，若第1配線構造部30之複數配線層之至少一個包含無機層37即可。例如，圖21所示般，雖然第3配線層33之絕緣層35包含無機層37，但是第2配線層32之絕緣層35即使不包含無機層37亦可。或是，雖然無圖示圖，第2配線層32之絕緣層35包含無機層37，但是第3配線層33之絕緣層35即使不包含無機層37亦可。藉由第1配線構造部30之複數配線層之至少一個包含無機層37，可以抑制在基板12產生翹曲之情形。再者，可以減輕產生在較無機層37位於第2側D2側之導電層38的殘留應力，依此，可以抑制在導電層38形成氣泡等之缺陷之情形。 　　[0100] (第3變形例) 　　如圖22所示般，即使貫通電極基板10進一步具備至少包含在基板12之第2面14側中位於例如第2面14上之第1配線層41，及位於第1配線層41上之第2配線層42之第2配線構造部40亦可。 　　[0101] 與第1配線構造部30之第1配線層31之情況相同，第1配線層41具有絕緣層45及導電層48。在絕緣層45設置位於貫通電極22之第2端面22b上的開口。導電層48係經絕緣層45之開口而被連接於貫通電極22之第2端面22b。 　　[0102] 第1配線層41之絕緣層45與第1配線層31之絕緣層35相同包含由具有絕緣性之有機材料所構成之有機層46。以有機層46與貫通電極22之第2端面22b相接為佳。依此，可以將從貫通電極22之第2端面22b釋放出之氣體經由有機層46朝貫通電極基板10之外部釋放。作為有機層46之有機材料可以例如聚醯亞胺、環氧、丙烯酸等。絕緣層45之厚度為例如0.5μm以上並且10μm以下。 　　[0103] 導電層48與第1配線層31或第2配線層32之導電層38相同，包含具有導電性之金屬材料。如後述般，導電層48即使包含從絕緣層45之開口之側壁側朝向開口之中心側依序排列的阻障層、種子層及鍍敷層等之複數層亦可。 　　[0104] 與第1配線層41相同，第2配線層42也具有絕緣層45及導電層48。在絕緣層45設置位於第1配線層41之導電層48上的開口。導電層48係經絕緣層45之開口而被連接於第1配線層41之導電層48。 　　[0105] 第2配線層42之絕緣層45具有第1配線層41之絕緣層45及導電層48之上的無機層47，和較無機層47位於第2側D2的有機層46。無機層47至少部分性地覆蓋第1配線層41之導電層48。另外，「覆蓋」係意味著沿著基板12之第2面14之法線方向觀看貫通電極基板10之情況下，第2配線層42之無機層47和第1配線層41之導電層48至少部分性地重疊。無機層47係與第1配線構造部30之無機層37相同，係由具有絕緣性之無機材料的層。構成無機層47之無機材料或無機層47之層構成與無機層37之情況相同，故省略說明。 　　[0106] 第2配線層42之有機層46係由具有絕緣性之有機材料所構成。作為第2配線層42之有機層46之有機材料，與上述第1配線層41之有機層46之情況相同，可以使用例如聚醯亞胺、環氧、丙烯酸等。 　　[0107] 另外，在上述絕緣層中，有將屬於第1配線層41之絕緣層稱為第1絕緣層，將被形成在第1絕緣層之開口稱為第1開口，將屬於第2配線層42之絕緣層稱為第2絕緣層，將被形成在第2絕緣層之開口稱為第2開口之情形。同樣地，在上述導電層中，有將屬於第1配線層41之導電層稱為第1導電層，將屬於第2配線層42之導電層稱為第2導電層之情形。 　　[0108] 貫通電極基板之第1製造方法 　　以下，針對與本變形例有關之貫通電極基板10之製造方法之一例，參照圖23至圖30予以說明。 　　[0109] 首先，與上述第1實施型態之情況相同，形成貫通孔20、貫通電極22、第1配線層31之有機層36以及第1配線層31之導電層38之阻障層381及種子層382，取得圖6所示之疊層體。接著，如圖23所示般，在疊層體之第1側D1形成抗蝕層39，再者，在疊層體之第2側D2形成保護層51。保護層51係於藉由電解電鍍383在基板12之第1側D1形成鍍敷層383之時，用以防止在基板12之第2側D2形成鍍敷層的層。 　　[0110] 接著，與圖8至圖15所示之上述第1實施型態之情況相同，如圖24所示般，在基板12之第1側D1形成包含第1配線層31及第2配線層32之第1配線構造部30。 　　[0111] 接著，如圖25所示般，除去基板12之第2側D2之保護層51。再者，使基板12之第1面13側和第2面14側之方向反轉。接著，與基板12之第1側D1之有機層36、阻障層381及種子層382之形成工程之情況相同，如圖26所示般，在基板12之第2側D2側形成有機層46、阻障層481及種子層482。 　　[0112] 接著，如圖27所示般，在種子層482上形成設置開口491之抗蝕層49。再者，在基板12之第1側D1形成保護層52。接著，如圖28所示般，對抗蝕層49之開口491供給鍍敷液，藉由電解鍍敷，在種子層482上形成鍍敷層483。 　　[0113] 之後，如圖29所示般，除去抗蝕層39。接著，藉由例如濕蝕刻除去阻障層481及種子層482中藉由抗蝕層49被覆蓋之部分。如此一來，可以形成包含阻障層481、種子層482及鍍敷層483之導電層48。另外，與鍍敷層383之情況相同，即使實施將鍍敷層483予以退火之工程亦可。鍍敷層483之退火溫度為例如200℃以上。 　　[0114] 接著，與第1側D1之第2配線層32之形成工程之情況相同，如圖30所示般，在第2側D2之第1配線層41上形成第2配線層42。如此一來，可以在基板12之第2側D2形成包含第1配線層41及第2配線層42之第2配線構造部40。 　　[0115] 貫通電極基板之第2製造方法 　　作為具備第1配線構造部30及第2配線構造部40之貫通電極基板10之方法，除利用上述保護層51及保護層52之方法以外，亦可以採用使用接合材的方法。以下，參照圖31至圖34，針對與本變形例有關之貫通電極基板10之製造方法之其他例予以說明。 　　[0116] 首先，與上述第1實施型態之情況相同，在基板12形成貫通孔20，且在貫通孔20形成貫通電極22，而取得圖4所示之基板12。接著，如圖31所示般，在基板12之第2側D2貼合接合材53。因提高基板12和接合材53之間的密接力，故即使在基板12和接合材53之間設置接著層54亦可。接著層54包含以例如碳為主骨幹的高分子。具體而言，為丙烯酸系樹脂、環氧樹脂、UV硬化型樹脂等。 　　[0117] 接合材53為具有剛性之板狀構件。作為構成接合材53之材料，可以使用玻璃、碳化矽、矽等之具有絕緣性之無機材料。在此情況下，接合材53之厚度為例如400μm以上。再者，作為構成接合材53的材料，亦可以使用不鏽鋼等之金屬材料。在此情況下，接合材53之厚度為例如200μm以上。藉由將接合材53貼合在基板12之第2側D2，可以抑制在基板12之第1側D1形成第1配線構造部30之工程之期間，基板12之第2側D2之表面損傷之情形。因此，利用以往之彩色濾光器等之製造線，一面搬運基板12，一面如圖32所示般，可以在基板12之第1側D1形成第1配線構造部30。 　　[0118] 接著，如圖33所示般，使基板12之第1面13側和第2面14側之方向反轉。再者，從基板12之第2側D2側拆下接合材53，貼合在基板12之第1側D1。另外，當貼合在基板12之第1側D1的接合材53，和貼合在基板12之第2側D2之接合材53相同亦可，不同亦可。接著，如圖34所示般，在基板12之第2側D2形成第2配線構造部40。 　　[0119] 若藉由圖31至圖34所示之製造方法時，藉由使用接合材53，可以抑制在基板12之第1側D1或第2側D2中之任一方形成配線層之工程之期間，基板12之第1側D1或第2側D2中之另一方表面損傷之情形。因此，可以擴大在貫通電極基板10之製造中所採用之手段的選目。 　　[0120] (第4變形例) 　　在上述第3變形例中，表示位於基板12之第1側D1之第1配線構造部30所包含的導電層38之層數，和位於基板12之第2側D2之第2配線構造部40所包含之導電層48之層數相同之例。但是，即使第1配線構造部30所包含之導電層38之層數，和第2配線構造部40所包含之導電層48之層數不同亦可。 　　[0121] 圖35為表示與本變形例有關之貫通電極基板10之剖面圖。貫通電極基板10之第1配線構造部30包含第1配線層31、第2配線層32及第3配線層33，因此第1配線構造部30所包含的導電層38之層數為3。另外，貫通電極基板10之第2配線構造部40包含第1配線層41及第2配線層42，因此，第2配線構造部40所包含的導電層48之層數為2。 　　[0122] 如圖35所示般，第1配線構造部30之第2配線層32及第3配線層33分別包含有機層36及無機層37。因此，可以抑制由於第1配線構造部30導致在基板12產生翹曲之情形。再者，第2配線構造部40之第2配線層42也包含有機層46及無機層47。因此，可以抑制由於第2配線構造部40導致在基板12產生翹曲。如此一來，分別在第1配線構造部30及第2配線構造部40，藉由無機層37及無機層47抑制翹曲之產生。因此，即使第1配線構造部30所包含之配線層之層數即是導電層38之層數，和第2配線構造部40所包含之配線層之層數即是導電層48之層數不同之情況，亦可以抑制在基板12產生翹曲之情形。 　　[0123] 第2實施型態 　　接著，參照圖36至圖40，針對第2實施型態進行說明。第2實施型態僅有貫通電極22為模孔之點不同，其他構成與上述第1實施型態相同。在第2實施型態中，對與第1實施型態相同之部分賦予相同符號，省略詳細說明。再者，顯然在本實施型態中也能取得在第1實施型態中所取得之作用效果之情況下，也省略其說明。 　　[0124] 圖36為表示與第2實施型態有關之貫通電極基板10之剖面圖。圖37為放大表示圖36之貫通電極基板10的剖面圖。貫通電極22包含側壁部分23、第1部分24及第2部分25。側壁部分23沿著貫通孔20之側壁21變寬。第1部分24從側壁部分23之第1側D1被連接於側壁部分23，並且被設置在第1面13上。如圖36所示般，第1配線構造部30之第1配線層31之導電層38被連接於貫通電極22之第1部分24。換言之，第1部分24包含被連接於第1配線層31之導電層38的第1端面22a。第2部分25從側壁部分23之第2側D2被連接於側壁部分23，並且被設置在第2面14上。 　　[0125] 只要貫通電極22具有導電性，貫通電極22之形成方法則不特別限定。例如，貫通電極22即使以蒸鍍法或濺鍍法等之物理成膜法形成亦可，即使以化學成膜或鍍敷法形成亦可。再者，貫通電極22即使由具有導電性之單一層所構成亦可，或是即使含有具有導電性之複數層亦可。例如，與填孔之情況相同，如圖37所示般，側壁部分23、第1部分24及第2部分25即使分別包含從基板12側依序被疊層之阻障層221、種子層222及鍍敷層223亦可。 　　[0126] 貫通電極基板10即使進一步具備較貫通電極22之側壁部分23位於貫通孔20之中心側的填充材26亦可。另外，「中心側」係意味著在貫通孔20之內部，填充材26和側壁21之間的距離大於側壁部分23和側壁21之間的距離。填充材26包含例如聚醯亞胺、苯環丁烯等之絕緣性樹脂材料或矽氧化物或矽氮化物等之無機材料。藉由在貫通孔20設置填充材26，可以抑制在貫通孔20之內部產生鍍敷液、有機材料、無機材料等之殘渣的情形。 　　[0127] 如圖36所示般，即使用以連接第1配線層31之導電層38和貫通電極22之絕緣層35之開口，在沿著基板12之第1面13之法線方向觀看之情況下與基板12之貫通孔20重疊亦可。另外，雖然無圖示，絕緣層35之開口沿著基板12之第1面13之法線方向觀看之情況下，部分性地與基板12之貫通孔20重疊。 　　[0128] 貫通電極基板之製造方法 　　以下，針對與第2實施型態有關之貫通電極基板10之製造方法之一例，參照圖38至圖40予以說明。 　　[0129] 首先，可以在貫通電極基板10形成貫通孔20。接著，如圖38所示般，貫通孔20形成包含側壁部分23、第1部分24及第2部分25之貫通電極22。例如，在基板12之第1面13、第2面14及側壁21，藉由蒸鍍法或濺鍍法等之物理成膜法，形成阻障層221及種子層222。接著，在種子層222上形成設置開口之抗蝕層。接著，對抗蝕層之開口供給鍍敷液，在種子層222上部分性地形成鍍敷層223。之後，除去抗蝕層，再者，除去阻障層221及種子層222之中藉由抗蝕層被覆蓋之部分。如此一來，可以取得包含側壁部分23、第1部分24及第2部分25之貫通電極22。 　　[0130] 接著，如圖39所示般，在貫通孔20填充填充材26。例如，首先將包含構成填充材26之樹脂層的薄膜，配置在基板12之第1側D1側及第2側D2。接著，藉由加壓薄膜，將樹脂層推入至貫通孔20之內部。之後，使被押入至貫通孔20之內部的樹脂層硬化。再者，除去樹脂層之不需要部分。如此一來，可以在貫通孔20設置填充材26。 　　[0131] 之後，在基板12之第1側D1形成包含第1配線層31及第2配線層32之第1配線構造部30。如此一來，如圖40所示般，可以取得具備作為模孔之貫通電極22的貫通電極基板10。 　　[0132] 與上述第1實施型態之情況相同，即使在與第2實施型態有關之貫通電極基板10，第2配線層32亦包含覆蓋第1配線層31之導電層38之第2部分38b的無機層37。因此，可以減輕產生在第1配線層31之導電層38的殘留應力。依此，可以抑制在第1配線層31之導電層38和第2配線層32之導電層38之間，產生電性連接不良之情形。以無機層37之厚度對絕緣層35全體之厚度之比率為10%以並且60%以下為佳。 　　[0133] 再者，有機層36至少部分性地位於貫通電極22之第1部分24和第1配線層31之導電層38之間。因此，可以抑制由於貫通電極22之膨脹所導致的應力傳達至第1配線層31之導電層38中位於有機層36上之部分。依此，可以抑制在無機層37產生裂紋等之缺陷的情形。 　　[0134] (第1變形例) 　　在上述第2實施型態中，表示貫通電極22之第1部分24位於基板12之第1面13上之例。但是，並不限定於此，如圖41所示般，貫通電極22之第1部分24，即使以在沿著基板12之第1面13之法線方向觀看之情況下至少部分性地與第1面13之貫通孔20重疊之方式，沿著基板12之第1面13之面方向而變寬亦可。在此情況下，第1配線層31之導電層38即使在沿著基板12之第1面13之法線方向觀看之情況下與基板12之貫通孔20重疊位置，被連接於貫通電極22之第1部分24亦可。 　　[0135] (其他變形例) 　　即使與第1實施型態之第1變形例相同，貫通電極基板10之第1配線構造部30進一步包含位於第2配線層32上之第3配線層33亦可。第3配線層33之絕緣層35即使包含有機層36及無機層37亦可。或是，即使與第1實施型態之第2變形例之情況相同，第3配線層33之絕緣層35或第2配線層32之絕緣層35中之任一方，不包含無機層37亦可。 　　[0136] 再者，即使與第1實施型態之第3變形例之情況相同，貫通電極基板10進一步具備至少包含位於基板12之第2面14上之第1配線層41，及位於第1配線層41上之第2配線層42的第2配線構造部40亦可。再者，即使與第1實施型態之第4變形例之情況相同，第1配線構造部30所包含之導電層38之層數，與第2配線層構造部40所包含之導電層48之層數不同亦可。 　　[0137] 第3實施型態 　　接著，針對本發明之第3實施型態予以說明。第3實施型態僅在第1配線構造部30之無機層37配置成非從第1側D1而係從第2側D2與導電層38之第2部分38b面對面之點不同，其他構成與上述第1實施型態略相同。在第3實施型態中，對與第1實施型態相同之部分賦予相同符號，省略詳細說明。再者，顯然在本實施型態中也能取得在第1實施型態中所取得之作用效果之情況下，也省略其說明。 　　[0138] 圖42為表示與第3實施型態有關之貫通電極基板10之剖面圖。圖43為放大表示圖42之貫通電極基板10的剖面圖。第1配線構造部30之第1配線層31之絕緣層35包含有機層36、較有機層36位於第1側D1之無機層37。無機層37係至少部分性地從第2側D2與第2配線層32之導電層38之第2部分38b相接亦可。藉由設置如此之無機層37，可以抑制於由於氛圍溫度之變化導致貫通電極基板10之構成要素熱膨脹或熱收縮之時，第2配線層32之導電層38在貫通電極基板10之第1面13之法線方向中移位之情形。 　　[0139] 即使與第1配線層31相同，第2配線層32之絕緣層35也包含有機層36及無機層37亦可。第2配線層32之無機層37即使與第1配線層31之無機層37相同，較有機層36位於第1側D1亦可。在此情況下，無機層37係至少部分性地從第2側D2與第2配線層32之導電層38之第2部分38b相接亦可。 　　[0140] 在第1配線層31之絕緣層35之有機層36及無機層37，設置有位於貫通電極22之第1端面22a的開口。第1配線層31之導電層38係經絕緣層35之開口而被連接於貫通電極22之第1端面22a。 　　[0141] 如圖43所示般，導電層38即使包含從絕緣層35之開口之側壁側朝向開口之中心側依序排列的阻障層381、種子層382及鍍敷層383亦可。在此情況下，無機層37雖然與導電層38之阻障層381相接，但是不與電鍍層383相接。因此，在導電層38之阻障層381以銅以外之金屬材料構成之情況下，例如以鈦或鈦化合物所構成之情況下，無機層37不與銅相接。因此，構成無機層37之材料不需要對銅具有高的密接性。因此，從對導電層38之密接性的觀點來看，藉由本實施型態的無機層37不需要包含由SiN等之矽氮化物所構成之層。例如，無機層37即使為由SiO2 等之矽氧化物所構成之單一層亦可。另外，雖然無圖示，但是即使與第1實施型態之無機層37之情況相同，無機層37包含含有SiN等之氮化矽的第1無機層，和含有SiO2 等之矽氧化物之第2無機層亦可。 　　[0142] 貫通電極基板之製造方法 　　以下，針對貫通電極基板10之製造方法之一例，參照圖44至圖50予以說明。 　　[0143] 首先，與上述第1實施型態之情況相同，在基板12形成貫通孔20，且在貫通孔20形成貫通電極22，而取得圖4所示之基板12。 　　[0144] (第1配線層之絕緣層之形成工程) 　　接著，如圖44所示般，藉由旋轉塗敷法等在基板12之第1面13上成膜感光性聚醯亞胺等之有機材料，形成有機層36。接著，燒結有機層36而使有機層36硬化。接著，如圖44所示般，在有機層36上藉由電漿CVD，形成無機層37。 　　[0145] 接著，如圖45所示般，在無機層37上形成設置開口551之抗蝕層55。接著，如圖46所示般，將抗蝕層55作為遮罩，藉由電漿蝕刻，蝕刻露出於抗蝕層55之開口551的無機層37。接著，如圖47所示般，將無機層37作為遮罩，除去有機層36中露出於無機層37之開口的部分。接著，如圖48所示般，除去抗蝕層55。如此一來，設置位於貫通電極22之第1端面22a上之開口351，可以取得有機層36及無機層37之絕緣層35。 　　[0146] (第1配線層之導電層之形成工程) 　　接著，如圖49所示般，在絕緣層35之開口及絕緣層35上形成導電層38。依此，可以取得具有包含有機層36及無機層37之絕緣層35，和經由絕緣層35之開口而被連接於貫通電極22之第1端面的導電層38的第1配線層31。 　　[0147] 接著，與第1配線層31之情況相同，如圖50所示般，在第1配線層31之第1側D1側形成第2配線層32。如此一來，可以在基板12設置具有包含有機層36及無機層37之第1配線層31，和包含有機層36及無機層37之第2配線層32的第1配線構造部30。 　　[0148] 在與上述第1實施型態之情況相同，即使在與第3實施型態有關之貫通電極基板10中，第1配線構造部30之配線層除了有機層36之外，進一步包含無機層37。無機層37係在例如第1配線層31中，較有機層36位於第1側D1。構成無機層37之無機材料之熱膨脹率較構成貫通電極22或導電層38之金屬材料之熱膨脹係數，或構成有機層36之有機材料之熱膨脹係數小。因此，在重複實施氛圍溫度成為200℃以上之工程的情況下，可以減輕產生在第1配線層31之導電層38的殘留應力。依此，可以抑制在第1配線層31之導電層38和第2配線層32之導電層38之間，產生電性連接不良之情形。以無機層37之厚度對絕緣層35全體之厚度之比率為10%以並且60%以下為佳。 　　[0149] 再者，有機層36位於貫通電極22之第1端面22a，和第1配線層31之無機層37之間。構成有機層36之有機材料之楊氏係數較構成無機層37之無機材料之楊氏係數低，例如3GPa以上並且7GPa以下。因此，即使在由於氣氛溫度之上升導致貫通電極22朝第1側D1膨脹之情況下，亦可以抑制由於貫通電極22之熱膨脹所導致的應力傳達至無機層37及導電層38之第2部分38b中位於有機層36上之部分。依此，可以減輕導電層38之第2部分38b從無機層37受到的應力。依此，可以在無機層37和導電層38之第2部分38b之間，抑制在無機層37產生裂紋等之缺陷。因此，可以抑制構成導電層38之銅等之金屬材料經由無機層37之裂紋而朝有機層36內擴散之情形。 　　[0150] 另外，能夠對上述第3實施型態施加各式各樣的變更。以下，因應所需一面參照圖面一面針對變形例予以說明。在以下說明及以下說明中所使用之圖面中，針對能夠與第3實施型態相同構成之部分，使用與在第3實施型態中對應之部分所使用之符號相同的符號，省略重複說明。再者，顯然在變形例中也能取得在第3實施型態中所取得之作用效果之情況下，也省略其說明。 　　[0151] (第1變形例) 　　圖51為表示與第1變形例有關之貫通電極基板10之剖面圖。如圖51所示般，貫通電極基板10之第1配線構造部30進一步包含位於第2配線層32上之第3配線層33。第3配線層33具有設置位於第2配線層32之導電層38上之開口的絕緣層35，和經由絕緣層35之開口而被連接於第2配線層32之導電層38的導電層38。第3配線層33之絕緣層35包含有機層36及較有機層36位於第1側D1側之無機層37。 　　[0152] (第2變形例) 　　在圖51所示之第1變形例中，雖然表示第1配線層31、第2配線層32及第3配線層33中之任一者皆包含無機層37之例，但是並不限定於此，若第1配線構造部30之複數配線層之至少一個包含無機層37即可。例如，圖52所示般，雖然第1配線層31之絕緣層35包含無機層37，但是第2配線層32之絕緣層35及第3配線層33之絕緣層35即使不包含無機層37亦可。藉由第1配線構造部30之複數配線層之至少一個包含無機層37，可以抑制在基板12產生翹曲之情形。再者，可以減輕產生在較無機層37位於第1側D1側之導電層38的殘留應力，依此，可以抑制在導電層38形成氣泡等之缺陷之情形。 　　[0153] (第3變形例) 　　如圖53所示般，即使貫通電極基板10進一步具備至少包含位於基板12之第2面14上之第1配線層41，及位於第1配線層41上之第2配線層42之第2配線構造部40亦可。 　　[0154] 與第1配線構造部30之第1配線層31之情況相同，第1配線層41具有絕緣層45及導電層48。在絕緣層45設置位於貫通電極22之第2端面22b上的開口。導電層48係經絕緣層45之開口而被連接於貫通電極22之第2端面22b。絕緣層45包含有機層46，和較有機層46位於第2側D2之無機層47。 　　[0155] 與第1配線層41相同，第2配線層42也具有絕緣層45及導電層48。在絕緣層45設置位於第1配線層41之導電層48上的開口。導電層48係經絕緣層45之開口而被連接於第1配線層41之導電層48。絕緣層45包含有機層46，和較有機層46位於第2側D2之無機層47。 　　[0156] (第4變形例) 　　在上述第3變形例中，表示位於基板12之第1側D1之第1配線構造部30所包含的導電層38之層數，和位於基板12之第2側D2之第2配線構造部40所包含之導電層48之層數相同之例。但是，如圖54所示般，即使第1配線構造部30所包含之導電層38之層數，和第2配線構造部40所包含之導電層48之層數不同亦可。 　　[0157] 如圖54所示般，第1配線構造部30之第1配線層31、第2配線層32及第3配線層33分別包含有機層36及無機層37。因此，可以抑制由於第1配線構造部30導致在基板12產生翹曲之情形。再者，第2配線構造部40之第1配線層41及第2配線層42也包含有機層46及無機層47。因此，可以抑制由於第2配線構造部40導致在基板12產生翹曲之情形。如此一來，分別在第1配線構造部30及第2配線構造部40，藉由無機層37及無機層47抑制翹曲之產生。因此，即使第1配線構造部30所包含之配線層之層數即是導電層38之層數，和第2配線構造部40所包含之配線層之層數即是導電層48之層數不同之情況，亦可以抑制在基板12產生翹曲之情形。 　　[0158] 第4實施型態 　　接著，參照圖55及圖56，針對第4實施型態進行說明。第4實施型態僅有貫通電極22為模孔之點不同，其他構成與上述第3實施型態略相同。在第4實施型態中，對與第3實施型態相同之部分賦予相同符號，省略詳細說明。再者，顯然在本實施型態中也能取得在第3實施型態中所取得之作用效果之情況下，也省略其說明。 　　[0159] 圖55為表示與第4實施型態有關之貫通電極基板10之剖面圖。圖56為放大表示圖55之貫通電極基板10的剖面圖。貫通電極22與上述第2實施型態之情況相同，包含側壁部分23、第1部分24及第2部分25。再者，貫通電極基板10即使進一步具備較貫通電極22之側壁部分23位於貫通孔20之中心側的填充材26亦可。 　　[0160] 與上述第3實施型態之情況相同，在第4實施型態中，第1配線層31也包含較有機層36位於第1側D1的無機層37。因此，在重複實施氛圍溫度成為200℃以上之工程的情況下，可以減輕產生在第1配線層31之導電層38的殘留應力。依此，可以抑制在第1配線層31之導電層38和第2配線層32之導電層38之間，產生電性連接不良之情形。以無機層37之厚度對絕緣層35全體之厚度之比率為10%以上並且60%以下為佳。 　　[0161] 再者，有機層36至少部分性地位於貫通電極22之第1部分24和第1配線層31之無機層37之間。因此，可以抑制由於貫通電極22之熱膨脹所導致的應力傳至第1配線層31之無機層37的情形。依此，可以在無機層37和導電層38之間，抑制在無機層37產生裂紋等之缺陷。 　　[0162] (第1變形例) 　　在上述第4實施型態中，表示貫通電極22之第1部分24位於基板12之第1面13上之例。但是，並不限定於此，如圖57所示般，貫通電極22之第1部分24，即使以在沿著基板12之第1面13之法線方向觀看之情況下至少部分性地與第1面13之貫通孔20重疊之方式，沿著基板12之第1面13之面方向而變寬亦可。在此情況下，第1配線層31之導電層38即使在沿著基板12之第1面13之法線方向觀看之情況下與基板12之貫通孔20重疊位置，被連接於貫通電極22之第1部分24亦可。 　　[0163] (其他變形例) 　　即使與第3實施型態之第1變形例相同，貫通電極基板10之第1配線構造部30進一步包含位於第2配線層32上之第3配線層33亦可。第3配線層33之絕緣層35即使包含有機層36及無機層37亦可。或是，即使與第3實施型態之第2變形例之情況相同，存在不含無機層37之配線層亦可。 　　[0164] 再者，即使與第3實施型態之第3變形例之情況相同，貫通電極基板10進一步具備至少包含位於基板12之第2面14上之第1配線層41，及位於第1配線層41上之第2配線層42的第2配線構造部40亦可。再者，即使與第3實施型態之第4變形例之情況相同，第1配線構造部30所包含之導電層38之層數，與第2配線層構造部40所包含之導電層48之層數不同亦可。 　　[0165] 第5實施型態 　　在第1實施型態之第4變形例、第2實施型態之其他變形例、第3實施型態之第4變形例、第4實施型態之其他變形例等中，針對第1配線構造部30所包含的導電層38之層數，和第2配線構造部40所包含的導電層48之層數不同之例予以說明。本實施型態中，進一步說明第1配線構造部30所包含之導電層38之層數，和第2配線構造部40所包含之導電層48之層數不同之情況的貫通電極基板10之構成例。 　　[0166] 圖68為表示與本實施型態有關之貫通電極基板10之一例的剖面圖。圖68所示之貫通電極基板10係與圖35所示之第1實施型態之第4變形例有關之貫通電極基板10之另外的變形例。 　　[0167] 在圖35中，表示導電層之層數比第1配線構造部30少的第2配線構造部40所包含的無機層47，從第2側D2覆蓋有機層46及導電層48之第2部分48b之例。但是，並不限定於此，即使如圖68圖所示般，無機層47雖然從第2側D2覆蓋導電層48之第2部分48b，但是並不覆蓋有機層46之全區域。換言之，即使有機層46包含無藉由無機層47從第2側D2被覆蓋之部分亦可。其結果，在第2配線構造部40之有機層46中藉由無機層47被覆蓋之部分之比率，較第1配線構造部30之有機層46中藉由無機層37被覆蓋之部分之比率低。比率之差例如1%以上。比率之差即使為20%以下亦可。在圖68所示之例中，第1配線層41之導電層48之第2部分48b中，與第2配線層42之導電層48相接之部分之周圍的部分從第2側D2藉由無機層47被覆蓋。 　　[0168] 即使在圖68所示之例中，與上述第1實施型態及第2實施型態之情況相同，第2配線構造部40之第2配線層42包含覆蓋第1配線層41之導電層48之第2部分48b的無機層47。因此，可以減輕產生在第1配線層41之導電層48的殘留應力，依此，可以抑制在第1配線層41之導電層48和第2配線層42之導電層48形成氣泡等之缺陷。再者，構成無機層47之無機材料之楊氏係數高，為例如70GPa以上。此情形也有助於減輕產生在第1配線層41之導電層48的殘留應力。根據該些情形，可以抑制在第1配線層41之導電層48和第2配線層42之導電層48之間，產生電性連接不良之情形。 　　[0169] 如上述般，第2配線構造部40之無機層47係以較翹曲之抑制作用更提升電性連接之可靠性為目的而設置。因此，第2配線構造部40之無機層47之厚度雖然與第1配線構造部30之無機層37之厚度相同，但是即使較第1配線構造部30之無機層37之厚度小亦可。例如，第2配線構造部40之無機層47之厚度若為第1配線構造部30之無機層37之厚度之至少30%以上即可。 　　[0170] 再者，在圖68所示之例中，第2配線構造部40之第1配線層41之有機層46包含無藉由無機層47從第2側D2被覆蓋之部分。因此，在貫通電極22等產生之氣體變得容易通過第1配線層41之有機層46而排出貫通電極基板10之外部。依此，可以抑制第1配線層41之導電層48被上推或被吹走之情形。 　　[0171] 在圖68所示之例中，第2配線構造部40之導電層48之層數較第1配線構造部30之導電層38之層數少。因此，第2配線構造部40之有機層46之總數較第1配線構造部30之有機層36之層數少。因此，由於有機層之熱膨脹導致在第2配線構造部40產生之翹曲程度，小於在第1配線構造部30產生的翹曲之程度。因此，第2配線構造部40之第1配線層41之有機層46包含無藉由無機層47從第2側D2覆蓋的部分，對基板12之全體翹曲的影響應輕微。 　　[0172] 另外，在圖68中，雖然表示第1配線構造部30所包含之導電層38之層數為4，第2配線構造部40所包含之導電層48之層數為2之例，但是只要導電層38之層數大於導電層48之層數，具體的層數為任意。例如，導電層48之層數為2之情況下，導電層38之層數即使為3或5亦可。 　　[0173] 再者，在圖68中，表示貫通電極22為填孔之例。但是，並不限定於此，即使與上述第2實施型態之情況相同，貫通電極22為模孔亦可。 　　[0174] (第1變形例) 　　在圖68中，例示第2配線構造部40具有從第2側D2覆蓋導電層48，但是有機層46之全區域不被覆蓋之無機層47之例。但是，並不限定於此，即使第2配線構造部40存在導電層48及有機層46中之任一者皆無藉由無機層47被覆蓋之配線層亦可。例如，如圖69所示般，在第2配線構造部40所包含之導電層48之層數為1之情況，即使第1配線層41之導電層48及有機層46中之任一者藉由無機層47被覆蓋亦可。例如，第2配線構造部40即使具有不包含無機層47之配線層亦可。 　　[0175] 在第2配線構造部40所含的導電層48之層數為1之情況下，較第2配線構造部40所包含之有機層46之層數少，例如為1。因此，在圖69所示之貫通電極基板10中，由於有機層之熱膨脹導致在第2配線構造部40所產生之翹曲的程度較圖68所示之貫通電極基板10之情況更小。因此，雖然第2配線構造部40不含無機層47，但是對基板12全體之翹曲造成的影響應輕微。 　　[0176] 再者，若藉由圖69所示之貫通電極基板10時，藉由第2配線構造部40不包含無機層47，可以刪減第2配線構造部40之製作所需之工時。因此，可以降低貫通電極基板10之製造成本。 　　[0177] 另外，在圖69中，雖然表示第1配線構造部30所包含之導電層38之層數為3，第2配線構造部40所包含之導電層48之層數為1之例，但是只要導電層38之層數大於導電層48之層數，具體的層數為任意。例如，導電層48之層數為1之情況下，導電層38之層數即使為2或4亦可。 　　[0178] 再者，在圖69中，表示貫通電極22為填孔之例。但是，並不限定於此，即使與上述第2實施型態之情況相同，貫通電極22為模孔亦可。 　　[0179] (第2變形例) 　　圖70為表示與第2變形例有關之貫通電極基板10之剖面圖。圖70所示之貫通電極基板10係與圖54所示之第3實施型態之第4變形例有關之貫通電極基板10之另外的變形例。 　　[0180] 在圖54中，表示導電層之層數比第1配線構造部30少的第2配線構造部40所包含的無機層47，從第1側D1與導電層48之第2部分48b相接，並且從第2側D2覆蓋有機層46之例。但是，並不限定於此，如圖70圖所示般，無機層47雖然從第2側D2與導電層48之第2部分48b相接，但是即使不覆蓋有機層46之全區域亦可。換言之，即使有機層46包含無藉由無機層47從第2側D2覆蓋之部分亦可。其結果，例如，藉由第2配線構造部40之第1配線層41之有機層46中藉由第1配線層41之無機層47被覆蓋之部分的比率，低於第1配線構造部30之第1配線層31之有機層36中藉由第1配線層31之無機層37被覆蓋之部分的比率。比率之差例如1%以上。比率之差即使為20%以下亦可。在圖70所示之例中，第1配線層41之有機層46中位於貫通電極22和第2配線層42之導電層48之間的部分及其周圍之部分，從第2側D2藉由無機層47被覆蓋。
第2配線構造部40之無機層47之厚度雖然與第1配線構造部30之無機層37之厚度相同亦可，但是即使較第1配線構造部30之無機層37之厚度小亦可。例如，第2配線構造部40之無機層47之厚度若為第1配線構造部30之無機層37之厚度之至少30%以上即可。
即使在圖70所示之例中，與上述第3實施型態及第4實施型態之情況相同，第2配線構造部40之第1配線層41包含從第1側D1與第1配線層41之導電層48之第2部分48b相接的無機層47。因此，可以抑制於由於氛圍溫度之變化導致貫通電極基板10之構成要素熱膨脹或熱收縮之時，第1配線層41之導電層48在貫通電極基板10之第1面13之法線方向中移位之情形。
再者，在圖70所示之例中，第2配線構造部40 之第1配線層41之有機層46包含無藉由無機層47從第2側D2被覆蓋之部分。因此，在貫通電極22等產生之氣體變得容易通過第1配線層41之有機層46而排出貫通電極基板10之外部。依此，可以抑制第1配線層41之導電層48被上推或被吹走之情形。
在圖70所示之例中，第2配線構造部40之導電層48之層數較第1配線構造部30之導電層38之層數少。因此，第2配線構造部40之有機層46之總數較第1配線構造部30之有機層36之層數少。因此，由於有機層之熱膨脹導致在第2配線構造部40產生之翹曲程度，小於在第1配線構造部30產生的翹曲之程度。因此，第2配線構造部40之第1配線層41之有機層46包含無藉由無機層47從第2側D2覆蓋的部分，對基板12之全體翹曲的影響應輕微。
另外，在圖70中，雖然表示第1配線構造部30所包含之導電層38之層數為4，第2配線構造部40所包含之導電層48之層數為2之例，但是只要導電層38之層數大於導電層48之層數，具體的層數為任意。例如，導電層48之層數為2之情況下，導電層38之層數即使為3或5亦可。
再者，在圖70中，表示貫通電極22為填孔之例。但是，並不限定於此，即使與上述第4實施型態之情況相同，貫通電極22為模孔亦可。
(第3變形例)
在圖70中，表示第2配線構造部40具有從第1側D2與導電層48之無機層47相接之例。但是，並不限定於此，即使第2配線構造部40存在導電層48及有機層46中之任一者皆無與無機層47相接之配線層亦可。例如，如圖71所示般，在第2配線構造部40所包含之導電層48之層數為1之情況，即使第1配線層41之導電層48及有機層46中之任一者皆無與無機層47相接亦可。例如，第2配線構造部40即使具有不包含無機層47之配線層亦可。 　　[0187] 在第2配線構造部40所包含的導電層48之層數為1之情況下，較第2配線構造部40所包含之有機層46之層數少，例如為1。因此，在圖71所示之貫通電極基板10中，由於有機層之熱膨脹導致在第2配線構造部40所產生之翹曲的程度較圖70所示之貫通電極基板10之情況更小。因此，雖然第2配線構造部40不含無機層47，但是對基板12全體之翹曲造成的影響應輕微。 　　[0188] 再者，若藉由圖71所示之貫通電極基板10時，藉由第2配線構造部40不包含無機層47，可以刪減第2配線構造部40之製作所需之工時。因此，可以降低貫通電極基板10之製造成本。 　　[0189] 另外，在圖71中，雖然表示第1配線構造部30所包含之導電層38之層數為3，第2配線構造部40所包含之導電層48之層數為1之例，但是只要導電層38之層數大於導電層48之層數，具體的層數為任意。例如，導電層48之層數為1之情況下，導電層38之層數即使為2或4亦可。 　　[0190] 再者，在圖71中，表示貫通電極22為填孔之例。但是，並不限定於此，即使與上述第4實施型態之情況相同，貫通電極22為模孔亦可。 　　[0191] 貫通孔之形狀的變形例 　　在上述各實施型態中，雖然表示被設置在基板12之貫通孔20在與基板12之第1面13之法線方向正交的方向上平行延伸之例，但是貫通孔20之形狀並不特別限定。例如，如圖58所示般，即使貫通孔20具有在第1面13和第2面14之間具有縮入的形狀亦可。再者，如圖59所示般，即使貫通孔20具有，貫通孔20之尺寸隨著從第1面13側或第2面14側之一方朝向另一方變小的錐狀亦可。 　　[0192] 被設置在如圖58所示之貫通孔20的貫通電極22，即使如圖60所示般為填孔亦可，或是即使為圖61或圖62所示般為模孔亦可。在貫通電極22為模孔之情況下，如圖61所示般，即使貫通孔20藉由填充材26完全被填充亦可，或是即使如圖62所示般，在貫通孔20存在不填充填充材26之間隙亦可。 　　[0193] 被設置在如圖59所示之貫通孔20的貫通電極22，即使也如圖63所示般為填孔亦可，或是即使為圖64或圖65所示般為模孔亦可。在貫通電極22為模孔之情況下，如圖64所示般，即使貫通孔20藉由填充材26完全被填充亦可，或是即使如圖65所示般，在貫通孔20存在不填充填充材26之間隙亦可。 　　[0194] 圖60至圖65所示之基板12及貫通電極22能與上述各實施型態中之第1配線構造部30或第2配線構造部40任意組合。圖66表示組合圖63所示之基板12及貫通電極22，和第1實施型態中之第1配線構造部30之例。 　　[0195] 搭載通電極基板之製品的例 　　圖67係表示可以搭載與本揭示之實施型態有關之貫通電極基板10之製品之例的圖示。與本揭示之實施型態有關之貫通電極基板10能在各式各樣的製品中被利用。例如，被搭載於筆記型個人電腦110、平板終端120、行動電話130、智慧型手機140、數位視頻攝影機150、數位相機160、數位手錶170、伺服器180等。
[0196]10‧‧‧貫通電極基板12‧‧‧基板13‧‧‧第1面14‧‧‧第2面20‧‧‧貫通孔21‧‧‧側壁22‧‧‧貫通電極22a‧‧‧第1端面22b‧‧‧第2端面221‧‧‧阻障層222‧‧‧種子層223‧‧‧鍍敷層23‧‧‧側壁部分24‧‧‧第1部分25‧‧‧第2部分26‧‧‧填充材30‧‧‧第1配線構造部31‧‧‧第1配線層32‧‧‧第2配線層35‧‧‧絕緣層36‧‧‧有機層361‧‧‧開口37‧‧‧無機層371‧‧‧第1無機層372‧‧‧第2無機層373‧‧‧開口38‧‧‧導電層381‧‧‧阻障層382‧‧‧種子層383‧‧‧鍍敷層39‧‧‧抗蝕層391‧‧‧開口40‧‧‧第2配線構造部41‧‧‧第1配線層42‧‧‧第2配線層45‧‧‧絕緣層46‧‧‧有機層47‧‧‧無機層471‧‧‧第1無機層472‧‧‧第2無機層48‧‧‧導電層481‧‧‧阻障層482‧‧‧種子層483‧‧‧鍍敷層49‧‧‧抗蝕層51‧‧‧保護層52‧‧‧保護層53‧‧‧接合材54‧‧‧接合層60‧‧‧安裝基板61‧‧‧元件62‧‧‧端子D1‧‧‧第1側D2‧‧‧第2側
[0039] 　　圖1為表示與第1實施型態有關之貫通電極基板之剖面圖。 　　圖2為放大表示圖1之貫通電極基板的剖面圖。 　　圖3為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖4為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖5為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖6為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖7為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖8為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖9為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖10為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖11為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖12為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖13為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖14為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖15為表示與第1實施型態有關之貫通電極基板之製造工程的圖示。 　　圖16為用以說明與第1實施型態有關之貫通電極基板之作用的圖示。 　　圖17為表示與第1比較型態有關之貫通電極基板之圖示。 　　圖18為表示與第2比較型態有關之貫通電極基板之圖示。 　　圖19為表示具備貫通電極基板之安裝基板之一例的剖面圖。 　　圖20為表示與第1變形例有關之貫通電極基板之剖面圖。 　　圖21為表示與第2變形例有關之貫通電極基板之剖面圖。 　　圖22為表示與第3變形例有關之貫通電極基板之剖面圖。 　　圖23為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖24為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖25為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖26為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖27為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖28為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖29為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖30為表示與第3變形例有關之貫通電極基板之第1製造方法的圖示。 　　圖31為表示與第3變形例有關之貫通電極基板之第2製造方法的圖示。 　　圖32為表示與第3變形例有關之貫通電極基板之第2製造方法的圖示。 　　圖33為表示與第3變形例有關之貫通電極基板之第2製造方法的圖示。 　　圖34為表示與第3變形例有關之貫通電極基板之第2製造方法的圖示。 　　圖35為表示與第4變形例有關之貫通電極基板之剖面圖。 　　圖36為表示與第2實施型態有關之貫通電極基板之剖面圖。 　　圖37為放大表示圖36之貫通電極基板的剖面圖。 　　圖38為表示與第2實施型態有關之貫通電極基板之製造工程的圖示。 　　圖39為表示與第2實施型態有關之貫通電極基板之製造工程的圖示。 　　圖40為表示與第2實施型態有關之貫通電極基板之製造工程的圖示。 　　圖41為表示與第2實施型態有關之第1變形例的貫通電極基板之剖面圖。 　　圖42為表示與第3實施型態有關之貫通電極基板之剖面圖。 　　圖43為放大表示圖42之貫通電極基板的剖面圖。 　　圖44為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖45為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖46為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖47為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖48為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖49為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖50為表示與第3實施型態有關之貫通電極基板之製造工程的圖示。 　　圖51為表示與第3實施型態有關之第1變形例的貫通電極基板之剖面圖。 　　圖52為表示與第3實施型態有關之第2變形例的貫通電極基板之剖面圖。 　　圖53為表示與第3實施型態有關之第3變形例的貫通電極基板之剖面圖。 　　圖54為表示與第3實施型態有關之第4變形例的貫通電極基板之剖面圖。 　　圖55為表示與第4實施型態有關之貫通電極基板之剖面圖。 　　圖56為放大表示圖55之貫通電極基板的剖面圖。 　　圖57為表示與第4實施型態有關之第1變形例的貫通電極基板之剖面圖。 　　圖58為表示基板之貫通孔之一變形例的剖面圖。 　　圖59為表示基板之貫通孔之一變形例的剖面圖。 　　圖60為表示被設置在圖58所示之貫通孔之貫通電極之一例的剖面圖。 　　圖61為表示被設置在圖58所示之貫通孔之貫通電極之一例的剖面圖。 　　圖62為表示被設置在圖58所示之貫通孔之貫通電極之一例的剖面圖。 　　圖63為表示被設置在圖59所示之貫通孔之貫通電極之一例的剖面圖。 　　圖64為表示被設置在圖59所示之貫通孔之貫通電極之一例的剖面圖。 　　圖65為表示被設置在圖59所示之貫通孔之貫通電極之一例的剖面圖。 　　圖66為表示組合圖63所示之基板及貫通孔，和圖1所示之第1配線構造部之例的剖面圖。 　　圖67為表示搭載貫通電極基板之製品之例的圖示。 　　圖68為表示與第5實施型態有關之貫通電極基板之一例的剖面圖。 　　圖69為表示與第5實施型態有關之貫通電極基板之一例的剖面圖。 　　圖70為表示與第5實施型態有關之貫通電極基板之一例的剖面圖。 　　圖71為表示與第5實施型態有關之貫通電極基板之一例的剖面圖。
10‧‧‧貫通電極基板
12‧‧‧基板
13‧‧‧第1面
14‧‧‧第2面
20‧‧‧貫通孔
21‧‧‧側壁
22‧‧‧貫通電極
22a‧‧‧第1端面
22b‧‧‧第2端面
30‧‧‧第1配線構造部
31‧‧‧第1配線層
32‧‧‧第2配線層
35‧‧‧絕緣層
36‧‧‧有機層
37‧‧‧無機層
38‧‧‧導電層
38a‧‧‧第1部分
38b‧‧‧第2部分
D1‧‧‧第1側
D2‧‧‧第2側

Claims (17)

  1. 一種貫通電極基板，具備：基板，其包含位於第1側的第1面及位於與上述第1側相反之第2側的第2面，並且設置貫通孔；貫通電極，其係位於上述基板之上述貫通孔，具有上述第1側之第1端面及上述第2側之第2端面；及第1配線構造部，其至少包含位於上述基板之上述第1面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第1端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第1端面，上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第1配線層之上述第1絕緣層至少包含有機層，上述第1配線層之上述第1絕緣層、上述第2配線層之上述第2絕緣層或上述第1配線構造部中，上述第1配線層及上述第2配線層以外之層之至少任一個包含具有絕緣性之無機層，上述無機層較上述第1配線層之上述第1絕緣層之上述 有機層位於上述第1側，上述第2配線層之上述第2絕緣層包含上述無機層，上述貫通電極基板進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層，上述第2配線構造部之上述第2配線層之上述第2絕緣層包含具有絕緣性之無機層，上述第2配線構造部之上述第2配線層之上述第2絕緣層之上述無機層至少部分性地覆蓋上述第2配線構造部之上述第1配線層之上述第1導電層，上述第2配線構造部所包含之上述導電層之層數較上述第1配線構造部所包含之上述導電層之層數少，上述第2配線構造部之上述第1配線層之上述有機層，包含無藉由上述第2配線構造部之上述第2配線層之上述無 機層被覆蓋的部分。
  2. 如請求項1所述之貫通電極基板，其中上述第2配線構造部之上述第1配線層之上述有機層中，藉由上述第2配線構造部之上述第2配線層之上述無機層被覆蓋之部分的比率，較上述第1配線構造部之上述第1配線層之上述有機層中，藉由上述第1配線構造部之上述第2配線層之上述無機層被覆蓋之部分的比率低。
  3. 一種貫通電極基板，具備：基板，其包含位於第1側的第1面及位於與上述第1側相反之第2側的第2面，並且設置貫通孔；貫通電極，其係位於上述基板之上述貫通孔，具有上述第1側之第1端面及上述第2側之第2端面；及第1配線構造部，其至少包含位於上述基板之上述第1面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第1端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第1端面，上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第 1配線層之上述第1導電層，上述第1配線層之上述第1絕緣層至少包含有機層，上述第1配線層之上述第1絕緣層、上述第2配線層之上述第2絕緣層或上述第1配線構造部中，上述第1配線層及上述第2配線層以外之層之至少任一個包含具有絕緣性之無機層，上述無機層較上述第1配線層之上述第1絕緣層之上述有機層位於上述第1側，上述第2配線層之上述第2絕緣層包含上述無機層，上述貫通電極基板進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層，上述第2配線構造部之上述第1配線層之上述第1導電層及上述有機層無藉由具有絕緣性之無機層被覆蓋。
  4. 如請求項1至3中之任一項所述之貫通電極基板，其中上述第1配線層之上述第1絕緣層之上述有機層與上述貫通電極之上述第1端面相接。
  5. 如請求項1至3中之任一項所述之貫通電極基板，其中上述第1配線構造部之上述第2配線層之上述第2絕緣層之上述無機層至少部分性地覆蓋上述第1配線構造部之上述第1配線層之上述第1導電層。
  6. 如請求項1至3中之任一項所述之貫通電極基板，其中上述第1配線構造部之上述第2配線層之上述第2絕緣層進一步具有較上述第1配線構造部之上述第2配線層之上述第2絕緣層之上述無機層位於上述第1側之有機層。
  7. 如請求項1至3中之任一項所述之貫通電極基板，其中上述第1配線構造部進一步包含位於上述第2配線層上之第3配線層，上述第3配線層具有：第3絕緣層，其包含無機層及較上述無機層位於上述第1側之有機層，且設置有位於上述第2配線層之上述第2導電層上之第3開口；和第3導電層，其係經由上述第3絕緣層之上述第3開口而被連接於上述第2配線層之上述第2導電層。
  8. 一種貫通電極基板，具備：基板，其包含位於第1側的第1面及位於與上述第1側相反之第2側的第2面，並且設置貫通孔；貫通電極，其係位於上述基板之上述貫通孔，具有上述第1側之第1端面及上述第2側之第2端面；及 第1配線構造部，其至少包含位於上述基板之上述第1面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第1端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第1端面，上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第1配線層之上述第1絕緣層至少包含有機層，上述第1配線層之上述第1絕緣層、上述第2配線層之上述第2絕緣層或上述第1配線構造部中，上述第1配線層及上述第2配線層以外之層之至少任一個包含具有絕緣性之無機層，上述無機層較上述第1配線層之上述第1絕緣層之上述有機層位於上述第1側，上述第1配線層之上述第1絕緣層包含較上述有機層位於上述第1側之上述無機層，上述貫通電極基板進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第2配線構造部之上述第1配線層具有：第1絕緣 層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層，上述第2配線構造部之上述第1配線層之上述第1絕緣層進一步包含較上述有機層位於上述第2側，具有絕緣性之無機層，上述第2配線構造部之上述第1配線層之上述第1絕緣層之上述無機層至少部分性地從上述第1側與上述第2配線構造部之第1配線層之上述第1導電層相接，上述第2配線構造部所包含之上述導電層之層數較上述第1配線構造部所包含之上述導電層之層數少，上述第2配線構造部之上述第1配線層之上述有機層，包含無藉由上述第2配線構造部之上述第1配線層之上述無機層被覆蓋的部分。
  9. 如請求項8所述之貫通電極基板，其中上述第2配線構造部之上述第1配線層之上述有機層中，藉由上述第2配線構造部之上述第1配線層之上述無機 層被覆蓋之部分的比率，較上述第1配線構造部之上述第1配線層之上述有機層中，藉由上述第1配線構造部之上述第1配線層之上述無機層被覆蓋之部分的比率低。
  10. 一種貫通電極基板，具備：基板，其包含位於第1側的第1面及位於與上述第1側相反之第2側的第2面，並且設置貫通孔；貫通電極，其係位於上述基板之上述貫通孔，具有上述第1側之第1端面及上述第2側之第2端面；及第1配線構造部，其至少包含位於上述基板之上述第1面上之第1配線層，及位於上述第1配線層上之第2配線層，上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第1端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第1端面，上述第2配線層具有：第2絕緣層，其設置有位於上述第1配線層之上述第1導電層上的第2開口；和第2導電層，其係經由上述第2絕緣層之上述第2開口而被連接於上述第1配線層之上述第1導電層，上述第1配線層之上述第1絕緣層至少包含有機層，上述第1配線層之上述第1絕緣層、上述第2配線層之上述第2絕緣層或上述第1配線構造部中，上述第1配線層及上述第2配線層以外之層之至少任一個包含具有絕緣性 之無機層，上述無機層較上述第1配線層之上述第1絕緣層之上述有機層位於上述第1側，上述第1配線層之上述第1絕緣層包含較上述有機層位於上述第1側之上述無機層，上述貫通電極基板進一步具備第2配線構造部，其至少包含位於上述基板之上述第2面上之第1配線層，上述第2配線構造部之上述第1配線層具有：第1絕緣層，其設置有位於上述貫通電極之上述第2端面上的第1開口；和第1導電層，其係經由上述第1絕緣層之上述第1開口而被連接於上述貫通電極之上述第2端面，上述第2配線構造部之上述第1配線層之上述第1絕緣層至少包含有機層，上述第2配線構造部之上述第1配線層之上述第1導電層及上述有機層無藉由具有絕緣性之無機層被覆蓋。
  11. 如請求項8至10中之任一項所述之貫通電極基板，其中上述第1配線層之上述第1絕緣層之上述有機層與上述貫通電極之上述第1端面相接。
  12. 如請求項8至10中之任一項所述之貫通電極基板，其中上述第1配線層之上述第1絕緣層之上述無機層至少部 分性地從上述第2側與上述第1配線層之上述第1導電層相接。
  13. 如請求項8至10中之任一項所述之貫通電極基板，其中上述第2配線層之上述第2絕緣層具有有機層，和較上述有機層位於上述第1側之無機層。
  14. 如請求項8至10中之任一項所述之貫通電極基板，其中上述第1配線構造部進一步包含位於上述第2配線層上之第3配線層，上述第3配線層具有：第3絕緣層，其包含有機層及較上述有機層位於上述第1側之無機層，且設置有位於上述第2配線層之上述導電層上之第3開口；和第3導電層，其係經由上述第3絕緣層之上述第3開口而被連接於上述第2配線層之上述第2導電層。
  15. 如請求項1至3、8至10中之任一項所述之貫通電極基板，其中上述有機層至少包含聚醯亞胺、環氧樹脂或丙烯酸。
  16. 如請求項1至3、8至10中之任一項所述之貫通電極基板，其中 上述無機層至少包含矽氧化物或矽氮化物。
  17. 一種安裝基板，具備：如請求項1至16中之任一項所述之貫通電極基板，和被搭載於上述貫通電極基板的元件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7172105B2 (ja) * 2018-04-09 2022-11-16 大日本印刷株式会社 配線基板、配線基板を有する半導体装置、および半導体装置の作製方法
CN113435382B (zh) * 2020-08-17 2023-04-18 友达光电股份有限公司 感测装置
JP2022065903A (ja) * 2020-10-16 2022-04-28 凸版印刷株式会社 配線基板及び配線基板の製造方法
WO2022191180A1 (ja) * 2021-03-10 2022-09-15 凸版印刷株式会社 多層配線基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258320A (ja) * 2009-04-28 2010-11-11 Kyocera Corp 配線基板及びその製造方法
JP2010278202A (ja) * 2009-05-28 2010-12-09 Kyocera Corp 配線基板
TW201509249A (zh) * 2013-05-31 2015-03-01 Toppan Printing Co Ltd 具有貫通電極的配線基板、其製造方法及半導體裝置
US20160172287A1 (en) * 2014-12-10 2016-06-16 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4740414A (en) * 1986-11-17 1988-04-26 Rockwell International Corporation Ceramic/organic multilayer interconnection board
JP5103724B2 (ja) * 2005-09-30 2012-12-19 富士通株式会社 インターポーザの製造方法
JP5110858B2 (ja) * 2006-11-28 2012-12-26 京セラ株式会社 配線基板およびその製造方法
US7589394B2 (en) * 2007-04-10 2009-09-15 Ibiden Co., Ltd. Interposer
US20080284041A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP2010010592A (ja) * 2008-06-30 2010-01-14 Sanyo Electric Co Ltd 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
US8471156B2 (en) * 2009-08-28 2013-06-25 Advanced Semiconductor Engineering, Inc. Method for forming a via in a substrate and substrate with a via
JP5644242B2 (ja) 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
CN102550138B (zh) * 2009-09-28 2015-07-22 京瓷株式会社 结构体及其制造方法
KR101423534B1 (ko) * 2009-09-28 2014-07-25 쿄세라 코포레이션 구조체 및 그 제조 방법
JP5436247B2 (ja) * 2010-01-29 2014-03-05 京セラ株式会社 配線基板
US8742535B2 (en) * 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
WO2014069662A1 (ja) 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP2015012022A (ja) * 2013-06-26 2015-01-19 イビデン株式会社 プリント配線板
EP3128547B1 (en) 2014-03-31 2019-07-17 Toppan Printing Co., Ltd. Interposer and semiconductor device
TWI551199B (zh) * 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法
US10359391B2 (en) * 2016-07-07 2019-07-23 e-SENS, Inc. Sensor with a membrane having full circumferential adhesion
US10043740B2 (en) 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258320A (ja) * 2009-04-28 2010-11-11 Kyocera Corp 配線基板及びその製造方法
JP2010278202A (ja) * 2009-05-28 2010-12-09 Kyocera Corp 配線基板
TW201509249A (zh) * 2013-05-31 2015-03-01 Toppan Printing Co Ltd 具有貫通電極的配線基板、其製造方法及半導體裝置
US20160172287A1 (en) * 2014-12-10 2016-06-16 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device

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