JP7400873B2 - 貫通電極基板、貫通電極基板の製造方法及び実装基板 - Google Patents

貫通電極基板、貫通電極基板の製造方法及び実装基板 Download PDF

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Description

本開示の実施形態は、貫通電極基板及び貫通電極基板の製造方法に関する。また、本開示の実施形態は、貫通電極基板を備えた実装基板に関する。
第1面及び第2面を含む基板と、基板に設けられた複数の貫通孔と、貫通孔の内部に設けられた電極と、を備える部材、いわゆる貫通電極基板が、様々な用途で利用されている。例えば、貫通電極基板は、LSIの実装密度を高めるために複数のLSIチップを積層させる際に2つのLSIチップの間に介在させるインターポーザとして利用される。また、貫通電極基板は、LSIチップなどの素子とマザーボードなどの実装基板との間に介在されることもある。なお、以下の記載において、貫通孔の内部に設けられた電極のことを、貫通電極と称することもある。
貫通電極基板は、貫通電極に積層された複数の配線層を備える。各配線層は、導電層と、各配線層の導電層の間に位置する絶縁層と、を有する。絶縁層を構成する材料としては、例えば特許文献1に開示されるように、ポリイミドなどの有機材料が用いられる。導電層を構成する材料としては、銅などの金属材料が用いられる。導電層を形成する工程は、めっきによって銅を形成する工程、めっきによって形成された銅をアニールする工程などを含む。
国際公開第2014/69662号パンフレット
貫通電極基板の製造工程においては、有機材料の焼成工程や銅のアニール工程などにおいて、基板及び貫通電極が繰り返し高温に、例えば200℃以上の温度に曝される。一方、貫通電極を構成する銅などの金属材料の熱膨張率は、基板を構成するガラスやシリコンなどの無機材料の熱膨張率よりも一般に大きい。このため、高温になるたびに貫通電極が基板に比べて大きく熱膨張し、貫通電極に接続されている配線層の導電層に応力が加わることが考えられる。このように配線層の導電層に繰り返し応力が加わると、複数の配線層の導電層が互いに接続される場所において欠陥が生じ、導電層間で接続不良が生じてしまう可能性がある。
本開示の実施形態は、このような点を考慮してなされたものであり、接続不良の発生を抑制することができる貫通電極基板を提供することを目的とする。
本開示の一実施形態は、第1側に位置する第1面及び前記第1側とは反対の第2側に位置する第2面を含むとともに貫通孔が設けられた基板と、前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第1面上に位置するとともに前記側壁部分に接続された第1部分と、を有する貫通電極と、前記貫通孔の内部に位置する有機膜と、前記貫通電極の前記第1部分を前記第1側から少なくとも部分的に覆うとともに、前記第1部分上に位置する開口が設けられた無機膜と、前記無機膜よりも前記第1側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第1部分に接続された導電層と、を有する第1配線層と、を備える、貫通電極基板である。
本開示の一実施形態による貫通電極基板において、前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板において、前記貫通電極は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に有し、前記無機膜は、前記貫通電極の前記第2部分を前記第2側から少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板において、前記無機膜は、前記有機膜の前記第1側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板において、前記貫通電極は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に有し、前記貫通電極基板は、前記貫通電極の前記第2部分を前記第2側から少なくとも部分的に覆う第2面側無機膜を更に備えていてもよい。
本開示の一実施形態による貫通電極基板において、前記第2面側無機膜は、前記有機膜の前記第2側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板は、前記第1配線層の前記導電層上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記第1配線層の前記導電層に接続された導電層と、を有する第2配線層を更に備え、前記第2配線層の前記絶縁層は、前記第1配線層の前記導電層を前記第1側から少なくとも部分的に覆う無機層を含んでいてもよい。
本開示の一実施形態による貫通電極基板は、前記基板の前記第2面上に位置する第1配線層を少なくとも含む第2配線構造部を更に備え、前記貫通電極は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に有し、前記第2配線構造部の前記第1配線層は、前記貫通電極の前記第2部分上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記貫通電極の前記第2部分に接続された導電層と、を有していてもよい。
前記第2配線構造部に含まれる前記導電層の層数は、前記基板の前記第1側に位置する導電層の層数よりも少なくてもよい。この場合、前記第2配線構造部の前記第1配線層の前記有機層は、絶縁性を有する無機層によって覆われていない部分を含んでいてもよい。また、前記無機膜は、前記貫通電極の前記側壁部分の前記第2側の端部にまでは広がらないよう、前記側壁部分を部分的に覆っていてもよい。また、前記有機膜の前記第2側の端面は、絶縁性を有する無機膜によって覆われていない部分を少なくとも部分的に含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含んでいてもよい。
本開示の一実施形態は、第1側に位置する第1面及び前記第1側とは反対の第2側に位置する第2面を含むとともに貫通孔が設けられた基板を準備する工程と、前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第1面上に位置するとともに前記側壁部分に接続された第1部分と、を有する貫通電極を形成する工程と、前記貫通孔の内部に有機膜を形成する工程と、前記貫通電極の前記第1部分を前記第1側から少なくとも部分的に覆う無機膜を形成する工程と、前記無機膜よりも前記第1側に位置する絶縁層を形成する工程と、前記無機膜及び前記絶縁層を貫通して前記貫通電極の前記第1部分に接続された導電層を形成する工程と、を備える、貫通電極基板の製造方法である。
本開示の一実施形態による貫通電極基板の製造方法において、前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記貫通電極を形成する工程は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に形成し、前記無機膜は、前記貫通電極の前記第2部分を前記第2側から少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記無機膜は、前記有機膜の前記第1側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記貫通電極を形成する工程は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に形成し、前記貫通電極基板の製造方法は、前記貫通電極の前記第2部分を前記第2側から少なくとも部分的に覆う第2面側無機膜を形成する工程を更に備えていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記第2面側無機膜は、前記有機膜の前記第2側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含んでいてもよい。
本開示の一実施形態は、貫通電極基板と、前記貫通電極基板に搭載された素子と、を備え、前記貫通電極基板は、第1側に位置する第1面及び前記第1側とは反対の第2側に位置する第2面を含むとともに貫通孔が設けられた基板と、前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第1面上に位置するとともに前記側壁部分に接続された第1部分と、を有する貫通電極と、前記貫通孔の内部に位置する有機膜と、前記貫通電極の前記第1部分を前記第1側から少なくとも部分的に覆うとともに、前記第1部分上に位置する開口が設けられた無機膜と、前記無機膜よりも前記第1側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第1部分に接続された導電層と、を有する第1配線層と、を備える、実装基板である。
本開示の実施形態に係る貫通電極基板によれば、接続不良の発生を抑制することができる。
第1の実施の形態に係る貫通電極基板を示す断面図である。 図1の貫通電極基板を拡大して示す断面図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 第1の実施の形態に係る貫通電極基板の製造工程を示す図である。 貫通電極基板を備える実装基板の一例を示す断面図である。 第1の変形例に係る貫通電極基板を示す断面図である。 第2の変形例に係る貫通電極基板を示す断面図である。 第3の変形例に係る貫通電極基板を示す断面図である。 第4の変形例に係る貫通電極基板を示す断面図である。 第5の変形例に係る貫通電極基板を示す断面図である。 第2の実施の形態に係る貫通電極基板を示す断面図である。 図26の貫通電極基板を拡大して示す断面図である。 第2の実施の形態に係る貫通電極基板の製造工程を示す図である。 第2の実施の形態に係る貫通電極基板の製造工程を示す図である。 第2の実施の形態に係る貫通電極基板の製造工程を示す図である。 第2の実施の形態に係る貫通電極基板の製造工程を示す図である。 第2の実施の形態に係る貫通電極基板の製造工程を示す図である。 第2の実施の形態に係る貫通電極基板の製造工程を示す図である。 第2の実施の形態の第1の変形例に係る貫通電極基板を示す断面図である。 第2の実施の形態の第2の変形例に係る貫通電極基板を示す断面図である。 基板の貫通孔の一変形例を示す断面図である。 基板の貫通孔の一変形例を示す断面図である。 図36に示す基板を備えた貫通電極基板の一例を示す断面図である。 図36に示す基板を備えた貫通電極基板の一例を示す断面図である。 図37に示す基板を備えた貫通電極基板の一例を示す断面図である。 図37に示す基板を備えた貫通電極基板の一例を示す断面図である。 貫通孔に充填される有機膜の一変形例を示す断面図である。 貫通孔に充填される有機膜の一変形例を示す断面図である。 貫通電極基板が搭載される製品の例を示す図である。 第1の実施の形態の第6の変形例に係る貫通電極基板の一例を示す断面図である。 第1の実施の形態の第6の変形例に係る貫通電極基板の一例を示す断面図である。 第1の実施の形態の第6の変形例に係る貫通電極基板の一例を示す断面図である。 第1の実施の形態の第7の変形例に係る貫通電極基板の一例を示す断面図である。 第2の実施の形態の第3の変形例に係る貫通電極基板の一例を示す断面図である。 第2の実施の形態の第3の変形例に係る貫通電極基板の一例を示す断面図である。 第2の実施の形態の第3の変形例に係る貫通電極基板の一例を示す断面図である。 第2の実施の形態の第4の変形例に係る貫通電極基板の一例を示す断面図である。
第1の実施の形態
以下、本開示の実施形態に係る貫通電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
貫通電極基板
以下、本開示の実施の形態について説明する。まず、図1及び図2を参照して、本実施の形態に係る貫通電極基板10の構成について説明する。図1は、貫通電極基板10を示す断面図である。図2は、図1の貫通電極基板10を拡大して示す断面図である。
貫通電極基板10は、基板12、貫通電極22、有機膜26、無機膜27及び第1配線構造部30を備える。以下、貫通電極基板10の各構成要素について説明する。
(基板)
基板12は、第1側D1に位置する第1面13、及び、第1側D1とは反対の第2側D2に位置する第2面14を含む。また、基板12には、第1面13から第2面14に至る複数の貫通孔20が設けられている。
基板12は、一定の絶縁性を有する無機材料から構成されている。例えば、基板12は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジリコニア(ZrO2)基板など、又は、これらの基板が積層されたものである。基板12は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を含んでいてもよい。
基板12の厚さは特に制限はないが、例えば、100μm以上且つ800μm以下の厚さの基板12を使用することが好ましい。より好ましくは、基板12は、200μm以上且つ600μm以下の厚さを有する。基板12の厚さを100μm以上とすることにより、基板12のたわみが大きくなることを抑制できる。このため、製造工程における基板12のハンドリングが困難になったり、基板12上に形成する薄膜等の内部応力に起因して基板12が反ってしまったりすることを抑制できる。また、基板12の厚さを800μm以下とすることにより、基板12に貫通孔20を形成する工程に要する時間が長くなり、貫通電極基板10の製造コストが上昇してしまうことを抑制できる。
貫通孔20の側壁21は、図1に示すように基板12の第1面13の法線方向に沿って広がっていてもよい。若しくは、図示はしないが、側壁21が、基板12の第1面13の法線方向からずれた方向で広がっていてもよく、また、側壁21の一部が湾曲していてもよい。
(貫通電極)
貫通電極22は、貫通孔20の内部に少なくとも部分的に位置し、且つ導電性を有する部材である。本開示の実施形態において、貫通電極22は、貫通孔20に中空部が残るよう構成されている。すなわち、貫通電極22はコンフォーマルビアである。貫通電極22は、側壁部分23及び第1部分24を少なくとも含む。貫通電極22は、第2部分25を更に含んでいてもよい。
側壁部分23は、貫通孔20の側壁21に沿って広がっている。第1部分24は、第1側D1から側壁部分23に接続され、且つ、基板12の第1面13上に設けられている。第1部分24が、貫通電極22の第1側D1の端面である第1端面22aを構成している。第2部分25は、第2側D2から側壁部分23に接続され、且つ、基板12の第2面14上に設けられている。第2部分25が、貫通電極22の第2側D2の端面である第2端面22bを構成している。
貫通電極22が導電性を有する限りにおいて、貫通電極22の形成方法は特には限定されない。例えば、貫通電極22は、蒸着法やスパッタリング法などの物理成膜法で形成されていてもよく、化学成膜法やめっき法で形成されていてもよい。また、貫通電極22は、導電性を有する単一の層から構成されていてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。ここでは、図2に示すように、貫通電極22が、基板12の表面に順に積層されたバリア層221、シード層222及びめっき層223を含む例について説明する。なお、基板12の表面とは、基板12の第1面13、第2面14又は貫通孔20の側壁21である。バリア層221が、最も基板12側に位置している。
バリア層221は、シード層222やめっき層223などのその他の貫通電極22の構成要素と基板12の表面との間に位置する層である。バリア層221は、シード層222やめっき層223などのその他の貫通電極22の構成要素中の金属元素が基板12の内部に拡散することを抑制するために、必要に応じて設けられる。シード層222又はめっき層223が銅を含む場合、バリア層221の材料として、例えば、チタン、チタン窒化物、モリブデン、モリブデン窒化物、タンタル、タンタル窒化物等、又はこれらを積層したものを用いることができる。また、バリア層221の材料として、基板12に対する高い密着性を有する導電性材料を用いてもよい。例えば、バリア層221の材料として、チタン、モリブデン、タングステン、タンタル、ニッケル、クロム、アルミニウム、これらの化合物、これらの合金など、又はこれらを積層したものを使用することができる。バリア層221の厚みは、例えば10nm以上且つ1μm以下である。バリア層221は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。
シード層222は、めっき処理によってめっき層223を形成する電解めっき工程の際に、めっき液中の金属イオンを析出させてめっき層223を成長させるための土台となる、導電性を有する層である。シード層222の材料としては、例えば、銅などの、めっき層223と同一の金属材料を用いることができる。シード層222の厚みは、例えば100nm以上且つ3μm以下である。シード層222は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。
なお、図示はしないが、基板12の表面とめっき層223との間に、バリア層としての役割及びシード層としての役割の両方を果たすことができる1つの層を設けてもよい。
めっき層223は、めっき処理によって形成される、導電性を有する層である。めっき層223を構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金など、あるいはこれらを積層したものを使用することができる。
(有機膜)
有機膜26は、貫通電極22の側壁部分23よりも貫通孔20の中心側において貫通孔20の内部に位置する。なお、「中心側」とは、貫通孔20の内部において、有機膜26と側壁21との間の距離が側壁部分23と側壁21との間の距離よりも大きいことを意味する。貫通孔20に有機膜26を設けることにより、言い換えると、貫通孔20の中空部を有機膜26で充填することにより、貫通孔20の内部にめっき液、有機材料、無機材料などの残渣が生じることを抑制することができる。なお、貫通孔20に有機膜26が完全には充填されていなくてもよい。例えば、貫通電極22の側壁部分23と有機膜26との間に部分的に隙間が存在していてもよい。また、有機膜26の第1側D1の端面に、基板12の第1面13の位置よりも第2面14側に少なくとも部分的に至る窪みが形成されていてもよい。同様に、有機膜26の第2側D2の端面に、基板12の第2面14の位置よりも第1面13側に少なくとも部分的に至る窪みが形成されていてもよい。
有機膜26は、絶縁性を有する有機材料から構成されている。例えば、有機膜26は、ポリイミド、ベンゾシクロブテン等の有機材料を含む。
(無機膜)
無機膜27は、無機材料から構成され、貫通電極22の第1部分24を第1側D1から少なくとも部分的に覆う膜である。無機膜27は、貫通電極22の側壁部分23を更に覆っていてもよい。また、無機膜27は、貫通電極22の第2部分25を第2側D2から少なくとも部分的に更に覆っていてもよい。また、無機膜27は、基板12の第1面13や第2面14を更に覆っていてもよい。本実施の形態において、無機膜27は、基板12の第1面13上、貫通電極22の側壁部分23上、第1部分24上、第2部分25上、及び基板12の第2面14上に位置する一連の膜である。
貫通電極22の第1部分24上に位置する無機膜27には開口が設けられており、この開口を介して、第1配線構造部30の後述する第1配線層31の導電層38が貫通電極22の第1部分24に接続される。同様に、貫通電極22の第2部分25上に位置する無機膜27にも開口が設けられていてもよい。
無機膜27の無機材料としては、SiOなどの珪素酸化物、SiNなどの珪素窒化物を用いることができる。その他にも、無機膜27の無機材料の例として、SiOC、SiC、SiOF、SiON、SiCNなどを挙げることができる。また、無機膜27は、無機材料を含む複数の膜を有していてもよい。例えば、無機膜27は、第1無機膜と、第1無機膜に積層された第2無機膜とを含む。好ましくは、第1無機層は、第2無機層に比べて、導電層38のめっき層383に対する高い密着性を有する。例えば、第1無機膜は、SiNなどの珪素窒化物を含み、第2無機膜は、SiOなどの珪素酸化物を含む。第1無機膜の厚みは、例えば0.05μm以上且つ0.1μm以下であり、第2無機膜の厚みは、例えば0.5μm以上且つ3μm以下である。好ましくは、第1無機膜の厚みは、第2無機膜の厚みよりも小さい。
(第1配線構造部)
図1に示すように、第1配線構造部30は、無機膜27よりも第1側D1側に位置する第1配線層31、及び第1配線層31上に位置する第2配線層32を含む。以下、第1配線層31及び第2配線層32の構成について説明する。
〔第1配線層〕
図1に示すように、第1配線層31は、絶縁層35及び導電層38を有する。絶縁層35には、貫通電極22の第1部分24上に位置する無機膜27の開口に連通する開口が設けられている。導電層38は、無機膜27の開口及び絶縁層35の開口を介して貫通電極22の第1部分24に接続されている。例えば、導電層38は、図1に示すように、無機膜27の開口及び絶縁層35の開口の内部に位置し、貫通電極22の第1部分24に接続されている第1部分38a、及び絶縁層35よりも第1側D1に位置する第2部分38bを含む。そして、第2部分38bの一部が第1部分38aに接続されている。
第1配線層31の絶縁層35は、絶縁性を有する有機材料から構成された有機層36を含む。有機層36は、有機膜26の第1側D1側の端面に接している。有機層36の有機材料としては、例えばポリイミド、エポキシ、アクリルなどを用いることができる。絶縁層35の厚みは、例えば0.5μm以上且つ10μm以下である。
図2に示すように、導電層38は、絶縁層35の開口の側壁側から開口の中心側へ順に並ぶバリア層381、シード層382、及びめっき層383を含んでいてもよい。バリア層381、シード層382、及びめっき層383の機能及び構成は、上述の貫通電極22のバリア層221、シード層222及びめっき層223の機能及び構成と同様である。
〔第2配線層〕
次に、第2配線層32について説明する。なお、第2配線層32の構成要素のうち第1配線層31と共通する構成要素には同一の符号を付し、説明を省略することがある。
第1配線層31と同様に、第2配線層32も、絶縁層35及び導電層38を有する。絶縁層35には、第1配線層31の導電層38上に位置する開口が設けられている。導電層38は、絶縁層35の開口を介して第1配線層31の導電層38に接続されている。
第2配線層32の絶縁層35は、第1配線層31の絶縁層35及び導電層38の上に位置する無機層37と、無機層37よりも第1側D1に位置する有機層36と、を有する。無機層37は、第1配線層31の導電層38の第2部分38bを少なくとも部分的に覆っている。ここで「覆う」とは、基板12の第1面13の法線方向に沿って貫通電極基板10を見た場合に、第2配線層32の無機層37と第1配線層31の導電層38の第2部分38bとが少なくとも部分的に重なっていることを意味する。
無機層37は、絶縁性を有する無機材料から構成された層である。無機層37の無機材料としては、SiOなどの珪素酸化物、SiNなどの珪素窒化物を用いることができる。その他にも、無機層37の無機材料の例として、SiOC、SiC、SiOF、SiON、SiCNなどを挙げることができる。
図2に示すように、無機層37は、複数の無機層を含んでいてもよい。例えば、無機層37は、第1無機層371と、第1無機層371の第1側D1に位置する第2無機層372と、を含む。好ましくは、第1無機層371は、第2無機層372に比べて、導電層38のめっき層383に対する高い密着性を有する。また、好ましくは、第2無機層372は、第1無機層371よりも低い比誘電率を有する。例えば、第1無機層371は、SiNなどの珪素窒化物を含み、第2無機層372は、SiOなどの珪素酸化物を含む。第1無機層371の厚みは、例えば0.05μm以上且つ5μm以下であり、第2無機層372の厚みは、例えば0.1μm以上且つ10μm以下である。好ましくは、第1無機層371の厚みは、第2無機層372の厚みよりも小さい。
第2配線層32の有機層36は、絶縁性を有する有機材料から構成される。第2配線層32の有機層36の有機材料としては、上述の第1配線層31の有機層36の場合と同様に、ポリイミド、エポキシ、アクリルなどを用いることができる。
貫通電極基板の製造方法
以下、貫通電極基板10の製造方法の一例について、図3乃至図19を参照して説明する。
(貫通孔の形成工程)
まず、基板12を準備する。次に、第1面13又は第2面14の少なくともいずれかにレジスト層を設ける。その後、レジスト層のうち貫通孔20に対応する位置に開口を設ける。次に、レジスト層の開口において基板12を加工することにより、図3に示すように、基板12に貫通孔20を形成することができる。貫通孔20の寸法Sは、例えば20μm以上且つ150μm以下である。基板12を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法などのドライエッチング法や、ウェットエッチング法などを用いることができる。
なお、基板12にレーザを照射することによって基板12に貫通孔20を形成してもよい。この場合、レジスト層は設けられていなくてもよい。レーザ加工のためのレーザとしては、エキシマレーザ、Nd:YAGレーザ、フェムト秒レーザ等を用いることができる。Nd:YAGレーザを採用する場合、波長が1064nmの基本波、波長が532nmの第2高調波、波長が355nmの第3高調波等を用いることができる。
また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板12のうち貫通孔20が形成されるべき領域に変質層を形成する。続いて、基板12をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板12に貫通孔20を形成することができる。
その他にも、基板12に研磨材を吹き付けるブラスト処理によって基板12に貫通孔20を形成してもよい。
(貫通電極の形成工程)
次に、基板12の貫通孔20に貫通電極22を形成する。例えば、まず、図4に示すように、基板12の第1面13、第2面14及び側壁21に、蒸着法やスパッタリング法などの物理成膜法によってバリア層221及びシード層222を順に形成する。続いて、図5に示すように、シード層222上に、開口281が設けられたレジスト層28を形成する。続いて、図6に示すように、レジスト層28の開口281にめっき液を供給して、シード層222上に部分的にめっき層223を形成する。その後、レジスト層を除去し、また、バリア層221及びシード層222のうちレジスト層によって覆われていた部分を除去する。このようにして、図7に示すように、側壁部分23、第1部分24及び第2部分25を含む貫通電極22を得ることができる。
(無機膜の形成工程)
次に、図8に示すように、プラズマCVDにより、基板12の表面及び貫通電極22を覆う無機膜27を形成する。例えば、まず、基板12の表面及び貫通電極22に、プラズマCVDにより、SiNを含む第1無機膜を形成し、続いて、第1無機膜上に、プラズマCVDにより、SiOを含む第2無機膜を形成する。
(有機膜の形成工程)
次に、図9に示すように、貫通孔20に有機膜26を充填する。例えば、まず、有機膜26を構成するための樹脂層を含むフィルムを、基板12の第1側D1側及び第2側D2に配置する。続いて、フィルムを加圧することにより、樹脂層を貫通孔20の内部に押し込む。その後、貫通孔20の内部に押し込まれた樹脂層を、樹脂層に光を照射することなどによって硬化させる。また、樹脂層の不要部分を除去する。このようにして、貫通孔20の内部に有機膜26を設けることができる。
(第1配線層の有機層の形成工程)
次に、図10に示すように、貫通電極22の第1部分24上に位置する開口361が設けられた有機層36を形成する。例えば、まず、感光性ポリイミドなどの有機材料を、スピンコート法などによって基板12上に成膜して、有機層36を形成する。続いて、有機層36のうち開口361に対応する部分が除去されるよう、有機層36を露光及び現像する。続いて、有機層36を焼成して有機層36を硬化させる。有機層36の焼成温度は、例えば200℃以上である。
(無機膜の加工工程)
次に、有機層36をマスクとして、プラズマエッチングにより、有機層36の開口361に露出している無機膜27をエッチングする。これによって、図11に示すように、有機層36の開口361に連通する開口271を無機膜27に形成する。エッチングガスとしては、例えば、CF4とH2との混合ガスを用いることができる。なお、プラズマエッチングにより有機層36の表面に損傷が生じる場合、有機層36に熱処理を施すことにより、損傷が生じた有機層36の表面を除去してもよい。有機層36の熱処理温度は、例えば200℃以上である。
(第1配線層の導電層の形成工程)
次に、図12に示すように、有機層36の表面、並びに、有機層36の開口及び無機膜27の開口の側壁に、物理成膜法によってバリア層381を形成する。また、バリア層381上に、物理成膜法によってシード層382を形成する。
続いて、図13に示すように、シード層382上に、開口391が設けられたレジスト層39を形成する。続いて、図14に示すように、レジスト層39の開口391にめっき液を供給して、電解めっきにより、シード層382上にめっき層383を形成する。その後、レジスト層39を除去する。続いて、バリア層381及びシード層382のうちレジスト層39によって覆われていた部分を、例えばウェットエッチングにより除去する。このようにして、図15に示すように、バリア層381、シード層382及びめっき層383を含む導電層38を形成することができる。その後、めっき層383をアニールする工程を実施してもよい。めっき層383のアニール温度は、例えば200℃以上である。
このようにして、有機層36及び導電層38を含む第1配線層31を形成することができる。
(第2配線層の無機層の形成工程)
次に、図16に示すように、第1配線層31の有機層36及び導電層38上に、プラズマCVDにより、第1無機層371を形成する。続いて、図16に示すように、第1無機層371上に、プラズマCVDにより、第2無機層372を形成する。
(第2配線層の有機層の形成工程)
次に、図17に示すように、基板12の第1面13の法線方向に沿って見た場合に第1配線層31の導電層38と重なる位置に開口361が設けられた有機層36を形成する。例えば、まず、感光性ポリイミドなどの有機材料を、スピンコート法などによって第2無機層372上に成膜して、有機層36を形成する。続いて、有機層36のうち開口361に対応する部分が除去されるよう、有機層36を露光及び現像する。続いて、有機層36を焼成して有機層36を硬化させる。有機層36の焼成温度は、例えば200℃以上である。
(第2配線層の無機層の加工工程)
次に、有機層36をマスクとして、プラズマエッチングにより、有機層36の開口361に露出している無機層37の第1無機層371及び第2無機層372をエッチングする。これによって、図18に示すように、有機層36の開口361に連通する開口を無機層37に形成する。エッチングガスとしては、例えば、CF4とH2との混合ガスを用いることができる。なお、プラズマエッチングにより有機層36の表面に損傷が生じる場合、有機層36に熱処理を施すことにより、損傷が生じた有機層36の表面を除去してもよい。有機層36の熱処理温度は、例えば200℃以上である。
(第2配線層の導電層の形成工程)
次に、図19に示すように、第1配線層31の導電層38に接続されるとともに有機層36の第1側D1にまで至る導電層38を形成する。このようにして、有機層36、無機層37及び導電層38を含む第2配線層32を、第1配線層31の第1側D1に形成することができる。
(貫通電極基板の作用)
以下、本実施の形態による貫通電極基板10の作用について説明する。
〔貫通電極の残留応力軽減作用〕
貫通電極22を構成する銅などの金属材料の熱膨張率は、基板12を構成するガラスや珪素などの絶縁性無機材料の熱膨張率に比べて大きい。このため、有機層36の焼成工程や導電層38のアニール工程などにおいて、雰囲気温度が200℃以上になると、貫通電極22が膨張することが考えられる。雰囲気温度が200℃以上になる工程が繰り返し実施されると、貫通電極22の膨張及び収縮も繰り返し発生し、貫通電極22に残留応力が生じてしまう。この場合、機械的な接続強度が比較的に弱い、貫通電極22の第1部分24と第1配線層31の導電層38との間で、ボイドなどの欠陥が形成され得る。この結果、貫通電極22の第1部分24と第1配線層31の導電層38との間で、電気的な接続不良が生じてしまうことが考えられる。
これに対して、本実施の形態においては、無機膜27が貫通電極22の第1部分24を少なくとも部分的に覆っている。無機膜27を構成する無機材料の熱膨張率は小さく、例えば0.3E-6/K以上且つ10.0E-6/K以下である。これによって、貫通電極22の第1部分24に生じる残留応力を軽減することができ、このことにより、貫通電極22の第1部分24と第1配線層31の導電層38との間にボイドなどの欠陥が形成されることを抑制することができる。また、無機膜27を構成する無機材料のヤング率は高く、例えば70GPa以上である。このことも、貫通電極22の第1部分24に生じる残留応力を軽減することに寄与する。これらのことにより、貫通電極22の第1部分24と第1配線層31の導電層38との間で、電気的な接続不良が生じてしまうことを抑制することができる。
〔有機層への銅の拡散抑制作用〕
また、無機膜27が貫通電極22の第1部分24を覆っているので、雰囲気温度が高温の場合に、貫通電極22の第1部分24を構成する銅などの金属材料の原子、分子、イオンなどが、第1配線層31の絶縁層35の有機層36内に拡散することを抑制することができる。これによって、第1配線層31の隣り合う2つの導電層38が導通してしまうことや、有機層36の絶縁破壊が生じてしまうことを抑制することができる。また、金属材料の拡散によって貫通電極22の第1部分24の厚みが低減し、第1部分24の抵抗の増加や断線が生じることを抑制することができる。
〔有機膜への銅の拡散抑制作用〕
また、本実施の形態においては、無機膜27が、貫通電極22の側壁部分23を更に覆っている。このため、雰囲気温度が高温の場合に、貫通電極22の側壁部分23を構成する銅などの金属材料の原子、分子、イオンなどが、貫通孔20の内部の有機膜26内に拡散することを抑制することができる。これによって、側壁部分23の厚みが低減し、側壁部分23の抵抗の増加や断線が生じることを抑制することができる。
〔伝播遅延及びクロストークの抑制作用〕
また、第1配線層31や第2配線層32などの配線層の絶縁層35は、ポリイミドなどの有機材料から構成され、且つ導電層38に接する有機層36を含む。有機層36の有機材料は、無機層37を構成する無機材料よりも小さい誘電率を有する。例えば、有機層36の有機材料の比誘電率は、2.0以上且つ3.3以下であり、一方、無機層37の無機材料の一例であるP-SiO2の比誘電率は4.1である。このような有機材料から構成される有機層36が、配線層において隣り合う2つの導電層38の間に位置することにより、導電層38の間の配線容量を小さくし、導電層38を伝播する信号の遅延量を小さくすることができる。また、隣り合う2つの導電層38の間におけるクロストークを抑制することができる。伝播遅延及びクロストークの抑制という観点からは、第1配線層31や第2配線層32などの配線層において、絶縁層35全体の厚みに対する有機層36の厚みの比率が、40%以上且つ90%以下であることが好ましい。
〔反りの抑制作用〕
ところで、有機層36を構成するポリイミドなどの有機材料の熱膨張率は、基板12や貫通電極22を構成する無機材料の熱膨張率に比べて大きい。例えば、有機層36を構成する有機材料の熱膨張率が50~100E-6/Kであるのに対し、貫通電極22を構成する銅の熱膨張率は約16E-6/Kである。また、基板12の材料の一例であるガラスの熱膨張率は、約3E-6/Kであり、基板12の材料のその他の例である珪素の熱膨張率は、約2.4E-6/Kである。このため、有機層36の焼成工程や導電層38のアニール工程などにおいて、雰囲気温度が200℃以上になると、有機層36の熱膨張に起因して基板12及び貫通電極22に引っ張り応力が発生する。この結果、基板12に反りが生じてしまうことが考えられる。
ここで本実施の形態においては、無機膜27が、基板12の第1面13を更に覆っている。無機膜27を構成する無機材料の熱膨張率は、有機層36を構成する有機材料の熱膨張率よりも小さく、例えば0.3E-6/K以上且つ10.0E-6/K以下である。このため、有機層36の熱膨張に起因して基板12及び貫通電極22に引っ張り応力が発生することを抑制することができる。これによって、基板12に反りが生じてしまうことを抑制することができる。
また、本実施の形態においては、第1配線構造部30が有機層36に加えて無機層37を更に含む。例えば、第1配線構造部30の第2配線層32が、第1配線層31の有機層36及び導電層38の上に位置する無機層37を含む。無機層37を構成する無機材料の熱膨張率は、有機層36を構成する有機材料の熱膨張率よりも小さく、例えば0.3E-6/K以上且つ10.0E-6/K以下である。このため、有機層36の熱膨張に起因して基板12に引っ張り応力が発生することを更に抑制することができる。これによって、基板12に反りが生じてしまうことを更に抑制することができる。反りの抑制という観点からは、第1配線層31や第2配線層32などの配線層において、絶縁層35全体の厚みに対する無機層37の厚みの比率が、10%以上且つ60%以下であることが好ましい。
〔無機層のその他の作用〕
また、本実施の形態においては、無機層37が、めっき層383と有機層36との間に位置し、SiNなどの珪素窒化物から構成された第1無機層371を含む。このため、雰囲気温度が高温の場合に、めっき層383を構成する銅などの金属材料の原子、分子、イオンなどが有機層36内に拡散することを抑制することができる。これによって、隣り合う2つの導電層38が導通してしまうことや、有機層36の絶縁破壊が生じてしまうことを抑制することができる。
また、本実施の形態においては、無機層37が、第1配線層31の導電層38の第2部分38bを覆っている。このため、第1配線層31の導電層38に生じる残留応力を軽減することができ、このことにより、第1配線層31の導電層38と第2配線層32の導電層38にボイドなどの欠陥が形成されることを抑制することができる。従って、第1配線層31の導電層38と第2配線層32の導電層38との間で、電気的な接続不良が生じてしまうことを抑制することができる。
実装基板
以下、本実施の形態による貫通電極基板10の用途の例について説明する。ここでは、貫通電極基板10に素子61を搭載して実装基板60を構成する例について説明する。
図20は、実装基板60を示す断面図である。実装基板60は、貫通電極基板10と、基板12の第1面13側において貫通電極基板10に搭載された素子61と、を備える。素子61は、ロジックICやメモリICなどのLSIチップである。また、素子61は、MEMS(Micro Electro Mechanical Systems)チップであってもよい。MEMSチップとは、機械要素部品、センサ、アクチュエータ、電子回路などが1つの基板上に集積化された電子デバイスである。図20に示すように、素子61は、貫通電極基板10の第1配線構造部30の導電層38に接続された端子62を有する。
なお、上述した第1の実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、第1の実施の形態と同様に構成され得る部分について、第1の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、第1の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。
(第1変形例)
図21は、第1変形例に係る貫通電極基板10を示す断面図である。図21に示すように、無機膜27は、貫通電極22は覆うが基板12の表面は覆っていなくてもよい。例えば、無機膜27は、貫通電極22の側壁部分23、第1部分24及び第2部分25は覆うが、基板12の第1面13及び第2面14は覆っていなくてもよい。
(第2変形例)
図22は、第2変形例に係る貫通電極基板10を示す断面図である。無機膜27は、貫通電極22の一部を覆い、その他の部分を覆っていなくてもよい。例えば、図22に示すように、無機膜27は、貫通電極22の側壁部分23は覆うが、貫通電極22の第1部分24及び第2部分25は覆っていなくてもよい。また、図示はしないが、無機膜27は、貫通電極22の第1部分24は覆うが、貫通電極22の側壁部分23は覆っていなくてもよい。
(第3変形例)
図23は、第1変形例に係る貫通電極基板10を示す断面図である。図23に示すように、貫通電極基板10の第1配線構造部30は、第2配線層32上に位置する第3配線層33を更に含んでいてもよい。第3配線層33は、第2配線層32の導電層38上に位置する開口が設けられた絶縁層35と、絶縁層35の開口を介して第2配線層32の導電層38に接続された導電層38と、を有する。第3配線層33の絶縁層35は、無機層37及び無機層37よりも第1側D1側に位置する有機層36を含む。第3配線層33の無機層37は、第2配線層32の導電層38を少なくとも部分的に覆っている。
(第4変形例)
図23に示す第1の変形例においては、第2配線層32及び第3配線層33のいずれもが、無機層37を含む例を示したが、これに限られることはなく、第1配線構造部30の複数の配線層の少なくとも1つが無機層37を含んでいればよい。例えば、図24に示すように、第3配線層33の絶縁層35は無機層37を含むが、第2配線層32の絶縁層35は無機層37を含んでいなくてもよい。若しくは、図示はしないが、第2配線層32の絶縁層35は無機層37を含むが、第3配線層33の絶縁層35は無機層37を含んでいなくてもよい。第1配線構造部30の複数の配線層の少なくとも1つが無機層37を含むことにより、基板12に反りが生じてしまうことを抑制することができる。また、無機層37よりも第2側D2側に位置する導電層38に生じる残留応力を軽減することができ、このことにより、導電層38にボイドなどの欠陥が形成されることを抑制することができる。
(第5変形例)
図25に示すように、貫通電極基板10は、基板12の第2面14上に位置する第1配線層41、及び第1配線層41上に位置する第2配線層42を少なくとも含む第2配線構造部40を更に備えていてもよい。
第1配線構造部30の第1配線層31の場合と同様に、第1配線層41は、絶縁層45及び導電層48を有する。絶縁層45には、貫通電極22の第2部分25上に位置する無機膜27の開口に連通する開口が設けられている。導電層48は、絶縁層45の開口及び無機膜27の開口を介して貫通電極22の第2部分25に接続されている。
第1配線層41の絶縁層45は、第1配線層31の絶縁層35と同様に、絶縁性を有する有機材料から構成された有機層46を含む。有機層46の有機材料としては、例えばポリイミド、エポキシ、アクリルなどを用いることができる。絶縁層45の厚みは、例えば0.5μm以上且つ10μm以下である。
導電層48は、第1配線層31や第2配線層32の導電層38と同様に、導電性を有する金属材料を含む。導電層48は、導電層38と同様に、基板12の表面側から順に積層されたバリア層、シード層、及びめっき層などの複数の層を含んでいてもよい。
第1配線層41と同様に、第2配線層42も、絶縁層45及び導電層48を有する。絶縁層45には、第1配線層41の導電層48上に位置する開口が設けられている。導電層48は、絶縁層45の開口を介して第1配線層41の導電層48に接続されている。
第2配線層42の絶縁層45は、第1配線層41の絶縁層45及び導電層48の上に位置する無機層47と、無機層47よりも第2側D2に位置する有機層46と、を有する。無機層47は、第1配線層41の導電層48を少なくとも部分的に覆っている。ここで「覆う」とは、基板12の第2面14の法線方向に沿って貫通電極基板10を見た場合に、第2配線層42の無機層47と第1配線層41の導電層48とが少なくとも部分的に重なっていることを意味する。無機層47は、第1配線構造部30の無機層37と同様に、絶縁性を有する無機材料から構成された層である。無機層47を構成する無機材料や、無機層47の層構成は、無機層37の場合と同様であるので、説明を省略する。
第2配線層42の有機層46は、絶縁性を有する有機材料から構成される。第2配線層42の有機層46の有機材料としては、上述の第1配線層41の有機層46の場合と同様に、ポリイミド、エポキシ、アクリルなどを用いることができる。
(第6変形例)
上述の第5変形例においては、基板12の第1側D1に位置する第1配線構造部30に含まれる導電層38の層数と、基板12の第2側D2に位置する第2配線構造部40に含まれる導電層48の層数とが同一である例を示した。しかしながら、第1配線構造部30に含まれる導電層38の層数と、第2配線構造部40に含まれる導電層48の層数とが異なっていてもよい。例えば、第2配線構造部40に含まれる導電層48の層数が、第1配線構造部30に含まれる導電層38の層数よりも少なくてもよい。
図45は、本変形例に係る貫通電極基板10を示す断面図である。貫通電極基板10の第1配線構造部30は、第1配線層31及び第2配線層32を含んでおり、このため、第1配線構造部30に含まれる導電層38の層数は2である。一方、貫通電極基板10の第2配線構造部40は、第1配線層41を含んでおり、このため、第2配線構造部40に含まれる導電層48の層数は1である。
図45に示すように、第1配線構造部30の第2配線層32は、有機層36及び無機層37を含んでいる。このため、第1配線構造部30に起因して基板12に反りが生じることを抑制することができる。一方、第2配線構造部40の第1配線層41は、無機層47を含んでいない。また、第2配線構造部40の第1配線層41の有機層46は、無機層47によって覆われていない部分を含んでいる。例えば図45に示すように、第2配線構造部40は無機層47を含んでおらず、このため、第1配線層41の有機層46は無機層47によって第2側D2側から覆われていない。
図45に示す例においては、第2配線構造部40の導電層48の層数が第1配線構造部30の導電層38の層数よりも少ない。このため、第2配線構造部40の有機層46の総数も、第1配線構造部30の有機層36の層数よりも少ない。従って、有機層の熱膨張に起因して第2配線構造部40に生じる反りの程度は、第1配線構造部30に生じる反りの程度よりも小さい。このため、第2配線構造部40の第1配線層41の有機層46が、無機層47によって第2側D2から覆われていない部分を含んでいることが、基板12全体の反りに与える影響は軽微であると考える。
なお、図45においては、第1配線層41の有機層46及び導電層48は無機層47によって第2側D2側から全く覆われていない例を示したが、これに限られることはない。図示はしないが、第1配線層41の有機層46及び導電層48が無機層47によって第2側D2側から部分的に覆われていてもよい。なお、本変形例においては、第1配線層41の有機層46のうち無機層47によって覆われている部分の比率が、上述の図25に示す例の場合よりも低くなる。
また、本変形例においては、第2配線構造部40の有機層46のうち無機層47によって覆われている部分の比率が、第1配線構造部30の有機層36のうち無機層37によって覆われている部分の比率よりも低くなる。第2配線構造部40の有機層46のうち無機層47によって覆われている部分の比率は、例えば1%以上且つ20%以下である。
第2配線構造部40の無機層47の厚みは、第1配線構造部30の無機層37の厚みと同等でもよいが、第1配線構造部30の無機層37の厚みよりも小さくてもよい。例えば、第2配線構造部40の無機層47の厚みは、第1配線構造部30の無機層37の厚みの少なくとも30%以上であればよい。
第2配線構造部40の第1配線層41の有機層46が、無機層47によって第2側D2から覆われていない部分を含む場合、貫通電極22などで発生したガスが、第1配線層41の有機層46を通って貫通電極基板10の外部へ抜け易くなる。このため、第1配線層41の導電層48が押し上げられたり吹き飛ばされたりすることを抑制することができる。
また、図45においては、第1配線構造部30に含まれる導電層38の層数が2であり、第2配線構造部40に含まれる導電層48の層数が1である例を示したが、導電層38の層数が導電層48の層数よりも大きい限りにおいて、具体的な層数は任意である。例えば、図46に示すように、第1配線構造部30に含まれる導電層38の層数が3であり、第2配線構造部40に含まれる導電層48の層数が1であってもよい。また、図47に示すように、第1配線構造部30に含まれる導電層38の層数が3であり、第2配線構造部40に含まれる導電層48の層数が2であってもよい。図47に示すように第2配線構造部40が複数の有機層46を含む場合にも、第1配線層41の有機層46が無機層47によって第2側D2から覆われていなくてもよい。若しくは、図示はしないが、第1配線層41の有機層46が無機層47によって第2側D2から部分的に覆われてはいるが、覆われている部分の比率が第1配線構造部30の有機層36に比べて低くなっていてもよい。
(第7変形例)
上述の実施の形態及び各変形例においては、無機膜27が、貫通電極22の側壁部分23を側壁部分23の第1側D1の端部から第2側D2の端部に至るまで覆う例を示した。しかしながら、これに限られることはなく、図48に示すように、無機膜27が、側壁部分23の第2側D2の端部にまで広がっていなくてもよい。例えば、無機膜27は、側壁部分23の第1側D1側の部分は覆うが第2側D2側の部分は覆っていなくてもよい。また、図48に示すように、無機膜27は、貫通電極22の第1部分24を第1側D1から少なくとも部分的に覆うが、貫通電極22の第2部分25を第2側D2から覆っていなくてもよい。すなわち、基板12の第2面14側には無機膜27が設けられていなくてもよい。
以下、基板12の第2面14側に無機膜27を設けないことの利点について説明する。無機膜27の形成方法としては、プラズマCVDなどの化学成膜法や、蒸着法、スパッタリング法などの物理成膜法が用いられる。無機膜27を基板12の第1面13側及び第2面14側の両方に設ける場合、化学成膜法や物理成膜法などの成膜法も、基板12の第1面13側及び第2面14側のそれぞれに対して実施する。ここで本変形例においては、基板12の第2面14側には無機膜27を設けないので、基板12の第2面14側における無機膜27の成膜工程を省略することができる。このため、第2配線構造部40の作製に要する工数を削減することができる。このことにより、貫通電極基板10の製造コストを低減することができる。
本変形例においても、上述の第6変形例の場合と同様に、第2配線構造部40の導電層48の層数が第1配線構造部30の導電層38の層数よりも少なくてもよい。この場合、有機層の熱膨張に起因して第2配線構造部40に生じる反りの程度は、第1配線構造部30に生じる反りの程度よりも小さい。このため、基板12の第2面14が無機膜27によって第2側D2から覆われていないことが、基板12全体の反りに与える影響は軽微であると考える。
なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。
第2の実施の形態
次に、第2の実施の形態について説明する。第2の実施の形態において、無機膜27は、第1側D1側の第1面側無機膜27a及び第2側D2側の第2面側無機膜27bに分離される。第2の実施の形態において、第1の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。また、第1の実施の形態において得られる作用効果が本実施の形態においても得られることが明らかである場合、その説明を省略することもある。
図26は、第2の実施の形態に係る貫通電極基板10を示す断面図である。図27は、図26の貫通電極基板10を拡大して示す断面図である。無機膜27は、基板12の第1面13側に位置する第1面側無機膜27aと、基板12の第2面14側に位置する第2面側無機膜27bと、を含む。
第1面側無機膜27aは、貫通電極22の第1部分24を第1側D1から少なくとも部分的に覆っている。第1面側無機膜27aは、貫通孔20に充填された有機膜26の第1側D1の端面を更に覆っていてもよい。また、第1面側無機膜27aは、基板12の第1面13を更に覆っていてもよい。
第2面側無機膜27bは、貫通電極22の第2部分25を第2側D2から少なくとも部分的に覆っている。第2面側無機膜27bは、貫通孔20に充填された有機膜26の第2側D2の端面を更に覆っていてもよい。また、第2面側無機膜27bは、基板12の第2面14を更に覆っていてもよい。
貫通電極22の第1部分24上に位置する第1面側無機膜27aには開口が設けられており、この開口を介して、第1配線構造部30の第1配線層31の導電層38が貫通電極22の第1部分24に接続される。同様に、貫通電極22の第2部分25上に位置する第2面側無機膜27bには開口が設けられていてもよい。
第1面側無機膜27a及び第2面側無機膜27bの厚み及び層構成、並びに第1面側無機膜27a及び第2面側無機膜27bを構成する無機材料の種類は、第1の実施の形態における無機膜27の場合と同様であるので、説明を省略する。
貫通電極基板の製造方法
以下、貫通電極基板10の製造方法の一例について、図28乃至図33を参照して説明する。
まず、上述の第1の実施の形態の場合と同様にして、基板12に貫通孔20を形成し、貫通孔20に貫通電極22を形成して、図7に示す基板12を得る。
(有機膜の形成工程)
次に、図28に示すように、貫通孔20に有機膜26を充填する。例えば、第1の実施の形態の場合と同様に、有機膜26を構成するための樹脂層を含むフィルムを加圧して樹脂層を貫通孔20の内部に押し込み、貫通孔20の内部に押し込まれた樹脂層を硬化させ、その後、樹脂層の不要部分を除去する。
(無機膜の形成工程)
次に、図29に示すように、プラズマCVDにより、基板12の第1面13、貫通電極22の第1部分24及び有機膜26の第1側D1の端面を覆う一連の第1面側無機膜27aを形成する。また、プラズマCVDにより、基板12の第2面14、貫通電極22の第2部分25及び有機膜26の第2側D2の端面を覆う一連の第2面側無機膜27bを形成する。
(第1配線層の有機層の形成工程)
次に、図30に示すように、貫通電極22の第1部分24上に位置する開口361が設けられた有機層36を形成する。例えば、まず、感光性ポリイミドなどの有機材料を、スピンコート法などによって基板12上に成膜して、有機層36を形成する。続いて、有機層36のうち開口361に対応する部分が除去されるよう、有機層36を露光及び現像する。続いて、有機層36を焼成して有機層36を硬化させる。有機層36の焼成温度は、例えば200℃以上である。
(無機膜の加工工程)
次に、有機層36をマスクとして、プラズマエッチングにより、有機層36の開口361に露出している無機膜27をエッチングする。これによって、図31に示すように、有機層36の開口361に連通する開口271を無機膜27に形成する。エッチングガスとしては、例えば、CF4とH2との混合ガス、CHFガス、SFガス、CFガス、CHFとOとの混合ガス、SFとOとの混合ガス、CFとOとの混合ガスなどを用いることができる。なお、プラズマエッチングにより有機層36の表面に損傷が生じる場合、有機層36に熱処理を施すことにより、損傷が生じた有機層36の表面を除去してもよい。有機層36の熱処理温度は、例えば200℃以上である。
(第1配線層の導電層の形成工程)
次に、図32に示すように、貫通電極22の第1部分24に接続されるとともに有機層36の第1側D1にまで至る導電層38を形成する。このようにして、有機層36、無機層37及び導電層38を含む第1配線層31を、基板12の第1側D1に形成することができる。
(第2配線層の導電層の形成工程)
次に、第1配線層31の場合と同様にして、図33に示すように、第1配線層31の第1側D1側に第2配線層32を形成する。このようにして、第1配線層31及び第2配線層32を有する第1配線構造部30を基板12の第1側D1に設けることができる。
上述の第1の実施の形態の場合と同様に、第2の実施の形態に係る貫通電極基板10においても、第1面側無機膜27aが貫通電極22の第1部分24を少なくとも部分的に覆っている。これによって、貫通電極22の第1部分24に生じる残留応力を軽減することができ、このことにより、貫通電極22の第1部分24と第1配線層31の導電層38との間にボイドなどの欠陥が形成されることを抑制することができる。また、第1面側無機膜27aを構成する無機材料のヤング率は高く、例えば70GPa以上である。このことも、貫通電極22の第1部分24に生じる残留応力を軽減することに寄与する。これらのことにより、貫通電極22の第1部分24と第1配線層31の導電層38との間で、電気的な接続不良が生じてしまうことを抑制することができる。
また、第1面側無機膜27aが貫通電極22の第1部分24を覆っているので、雰囲気温度が高温の場合に、貫通電極22の第1部分24を構成する銅などの金属材料の原子、分子、イオンなどが、第1配線層31の絶縁層35の有機層36内に拡散することを抑制することができる。これによって、第1配線層31の隣り合う2つの導電層38が導通してしまうことや、有機層36の絶縁破壊が生じてしまうことを抑制することができる。また、金属材料の拡散によって貫通電極22の第1部分24の厚みが低減し、第1部分24の抵抗の増加や断線が生じることを抑制することができる。
また、上述の第1の実施の形態の場合と同様に、第1面側無機膜27aが、基板12の第1面13を更に覆っている。このため、有機層36の熱膨張に起因して基板12に引っ張り応力が発生することを抑制することができる。これによって、基板12に反りが生じてしまうことを抑制することができる。
また、本実施の形態においては、第1面側無機膜27aが、貫通孔20に充填された有機膜26の第1側D1の端面を更に覆っている。このため、雰囲気温度が高温の場合に、貫通電極22の側壁部分23から有機膜26内に拡散した銅などの金属材料の原子、分子、イオンなどが、第1配線層31の絶縁層35にまで至ることを抑制することができる。これによって、第1配線層31の隣り合う2つの導電層38が導通してしまうことや、絶縁層35の有機層36の絶縁破壊が生じてしまうことを抑制することができる。
なお、上述した第2の実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、第3の実施の形態と同様に構成され得る部分について、第3の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、第3の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。
(第1変形例)
図34は、第1変形例に係る貫通電極基板10を示す断面図である。図34に示すように、第1面側無機膜27aは、貫通電極22の第1部分24又は有機膜26の第1側D1の端面は覆うが基板12の第1面13は覆っていなくてもよい。例えば、無機膜27は、貫通電極22の第1部分24及び有機膜26の第1側D1の端面は覆うが、基板12の第1面13は覆っていなくてもよい。
(第2変形例)
図35に示すように、貫通電極基板10は、基板12の第2面14上に位置する第1配線層41、及び第1配線層41上に位置する第2配線層42を少なくとも含む第2配線構造部40を更に備えていてもよい。
第1配線構造部30の第1配線層31の場合と同様に、第1配線層41は、絶縁層45及び導電層48を有する。絶縁層45には、貫通電極22の第2部分25上に位置する第2面側無機膜27bの開口に連通する開口が設けられている。導電層48は、絶縁層45の開口及び第2面側無機膜27bの開口を介して貫通電極22の第2部分25に接続されている。
(第3変形例)
上述の第2変形例においては、基板12の第1側D1に位置する第1配線構造部30に含まれる導電層38の層数と、基板12の第2側D2に位置する第2配線構造部40に含まれる導電層48の層数とが同一である例を示した。しかしながら、第1配線構造部30に含まれる導電層38の層数と、第2配線構造部40に含まれる導電層48の層数とが異なっていてもよい。例えば、第2配線構造部40に含まれる導電層48の層数が、第1配線構造部30に含まれる導電層38の層数よりも少なくてもよい。
図49は、本変形例に係る貫通電極基板10を示す断面図である。貫通電極基板10の第1配線構造部30は、第1配線層31及び第2配線層32を含んでおり、このため、第1配線構造部30に含まれる導電層38の層数は2である。一方、貫通電極基板10の第2配線構造部40は、第1配線層41を含んでおり、このため、第2配線構造部40に含まれる導電層48の層数は1である。
図49に示すように、第1配線構造部30の第2配線層32は、有機層36及び無機層37を含んでいる。このため、第1配線構造部30に起因して基板12に反りが生じることを抑制することができる。一方、第2配線構造部40の第1配線層41は、無機層47を含んでいない。また、第2配線構造部40の第1配線層41の有機層46は、無機層47によって覆われていない部分を含んでいる。例えば図49に示すように、第2配線構造部40は無機層47を含んでおらず、このため、第1配線層41の有機層46は無機層47によって第2側D2側から覆われていない。
図49に示す例においては、第2配線構造部40の導電層48の層数が第1配線構造部30の導電層38の層数よりも少ない。このため、第2配線構造部40の有機層46の総数も、第1配線構造部30の有機層36の層数よりも少ない。従って、有機層の熱膨張に起因して第2配線構造部40に生じる反りの程度は、第1配線構造部30に生じる反りの程度よりも小さい。このため、第2配線構造部40の第1配線層41の有機層46が、無機層47によって第2側D2から覆われていない部分を含んでいることが、基板12全体の反りに与える影響は軽微であると考える。
なお、図49においては、第1配線層41の有機層46及び導電層48は無機層47によって第2側D2側から全く覆われていない例を示したが、これに限られることはない。図示はしないが、第1配線層41の有機層46及び導電層48が無機層47によって第2側D2側から部分的に覆われていてもよい。なお、本変形例においては、第1配線層41の有機層46のうち無機層47によって覆われている部分の比率が、上述の図35に示す例の場合よりも低くなる。
また、本変形例においては、第2配線構造部40の有機層46のうち無機層47によって覆われている部分の比率が、第1配線構造部30の有機層36のうち無機層37によって覆われている部分の比率よりも低くなる。第2配線構造部40の有機層46のうち無機層47によって覆われている部分の比率は、例えば1%以上且つ20%以下である。
第2配線構造部40の無機層47の厚みは、第1配線構造部30の無機層37の厚みと同等でもよいが、第1配線構造部30の無機層37の厚みよりも小さくてもよい。例えば、第2配線構造部40の無機層47の厚みは、第1配線構造部30の無機層37の厚みの少なくとも30%以上であればよい。
第2配線構造部40の第1配線層41の有機層46が、無機層47によって第2側D2から覆われていない部分を含む場合、貫通電極22などで発生したガスが、第1配線層41の有機層46を通って貫通電極基板10の外部へ抜け易くなる。このため、第1配線層41の導電層48が押し上げられたり吹き飛ばされたりすることを抑制することができる。
また、図49においては、第1配線構造部30に含まれる導電層38の層数が2であり、第2配線構造部40に含まれる導電層48の層数が1である例を示したが、導電層38の層数が導電層48の層数よりも大きい限りにおいて、具体的な層数は任意である。例えば、図50に示すように、第1配線構造部30に含まれる導電層38の層数が3であり、第2配線構造部40に含まれる導電層48の層数が1であってもよい。また、図51に示すように、第1配線構造部30に含まれる導電層38の層数が3であり、第2配線構造部40に含まれる導電層48の層数が2であってもよい。図51に示すように第2配線構造部40が複数の有機層46を含む場合にも、第1配線層41の有機層46が無機層47によって第2側D2から覆われていなくてもよい。若しくは、図示はしないが、第1配線層41の有機層46が無機層47によって第2側D2から部分的に覆われてはいるが、覆われている部分の比率が第1配線構造部30の有機層36に比べて低くなっていてもよい。
(第4変形例)
上述の実施の形態及び各変形例においては、無機膜27が、基板12の第1面13側に位置する第1面側無機膜27aと、基板12の第2面14側に位置する第2面側無機膜27bと、を含む例を示した。しかしながら、これに限られることはなく、図48に示すように、貫通電極22の第2部分25、有機膜26の第2側D2の端面、及び基板12の第2面14は、無機膜27によって覆われていない部分を含んでいてもよい。例えば、無機膜27が、第1面側無機膜27aを含むが第2面側無機膜27bを含んでいなくてもよい。すなわち、基板12の第2面14側には無機膜27が設けられていなくてもよい。
本変形例においても、基板12の第2面14側に無機膜27を設けないことにより、上述の第1の実施の形態の第7変形例の場合と同様に、基板12の第2面14側における無機膜27の成膜工程を省略することができる。このため、第2配線構造部40の作製に要する工数を削減することができる。このことにより、貫通電極基板10の製造コストを低減することができる。
また、本変形例においては、貫通孔20の内部に位置する有機膜26の第2側D2の端面が、少なくとも部分的に、無機膜27によって覆われていない部分を含む。このため、貫通電極22などで発生したガスが、有機膜26及び第1配線層41の有機層46を通って貫通電極基板10の外部へ抜け易くなる。このため、第1配線層41の導電層48が押し上げられたり吹き飛ばされたりすることを抑制することができる。
本変形例においても、上述の第3変形例の場合と同様に、第2配線構造部40の導電層48の層数が第1配線構造部30の導電層38の層数よりも少なくてもよい。この場合、有機層の熱膨張に起因して第2配線構造部40に生じる反りの程度は、第1配線構造部30に生じる反りの程度よりも小さい。このため、基板12の第2面14が無機膜27によって第2側D2から覆われていないことが、基板12全体の反りに与える影響は軽微であると考える。
なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。
貫通孔の形状の変形例
上述の各実施の形態においては、基板12に設けられる貫通孔20が、基板12の第1面13の法線方向に直交する方向に平行に延びる例を示したが、貫通孔20の形状は特には限定されない。例えば、図36に示すように、貫通孔20は、第1面13と第2面14との間で括れた形状を有していてもよい。また、図37に示すように、貫通孔20は、第1面13側又は第2面14側の一方から他方に向かうにつれて貫通孔20の寸法が小さくなるテーパー形状を有していてもよい。
図36又は図37に示す基板12は、上述の各実施の形態における貫通電極22、有機膜26、無機膜27、第1配線構造部30や第2配線構造部40と任意に組み合わせられ得る。図38に、図36に示す基板12と、第1の実施の形態における貫通電極22、有機膜26、無機膜27及び第1配線構造部30とを組み合わせた例を示す。また、図39に、図36に示す基板12と、第2の実施の形態における貫通電極22、有機膜26、第1面側無機膜27a、第2面側無機膜27b及び第1配線構造部30とを組み合わせた例を示す。また、図40に、図37に示す基板12と、第1の実施の形態における貫通電極22、有機膜26、無機膜27及び第1配線構造部30とを組み合わせた例を示す。また、図41に、図37に示す基板12と、第2の実施の形態における貫通電極22、有機膜26、第1面側無機膜27a、第2面側無機膜27b及び第1配線構造部30とを組み合わせた例を示す。
また、図42又は図43に示すように、貫通孔20に、有機膜26が充填されていない窪みや隙間が存在していてもよい。
貫通電極基板が搭載される製品の例
図44は、本開示の実施形態に係る貫通電極基板10が搭載されることができる製品の例を示す図である。本開示の実施形態に係る貫通電極基板10は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ110、タブレット端末120、携帯電話130、スマートフォン140、デジタルビデオカメラ150、デジタルカメラ160、デジタル時計170、サーバ180等に搭載される。
10 貫通電極基板
12 基板
13 第1面
14 第2面
20 貫通孔
21 側壁
22 貫通電極
22a 第1端面
22b 第2端面
221 バリア層
222 シード層
223 めっき層
23 側壁部分
24 第1部分
25 第2部分
26 有機膜
27 無機膜
27a 第1面側無機膜
27b 第2面側無機膜
28 レジスト層
29 レジスト層
30 第1配線構造部
31 第1配線層
32 第2配線層
35 絶縁層
36 有機層
361 開口
37 無機層
371 第1無機層
372 第2無機層
373 開口
38 導電層
381 バリア層
382 シード層
383 めっき層
39 レジスト層
391 開口
40 第2配線構造部
41 第1配線層
42 第2配線層
45 絶縁層
46 有機層
47 無機層
48 導電層
60 実装基板
61 素子
62 端子
D1 第1側
D2 第2側

Claims (12)

  1. 第1側に位置する第1面及び前記第1側とは反対の第2側に位置する第2面を含むとともに貫通孔が設けられた基板と、
    前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第1面上に位置するとともに前記側壁部分に接続された第1部分と、を有する貫通電極と、
    前記貫通孔の内部に位置する有機膜と、
    前記貫通電極の前記第1部分を前記第1側から少なくとも部分的に覆うとともに、前記第1部分上に位置する開口が設けられた無機膜と、
    前記無機膜よりも前記第1側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第1部分に接続された導電層と、を有する第1配線層と、を備え、
    前記貫通孔は、前記第1面と前記第2面との間で括れた形状を有する、又は、前記第1面側から前記第2面側に向かうにつれて前記貫通孔の寸法が小さくなるテーパー形状を有し、
    前記無機膜は、少なくとも、前記貫通電極の前記側壁部分に接続されている前記第1部分の箇所を前記第1側から覆っており、
    前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っている、貫通電極基板。
  2. 前記有機膜の前記第1側の端面又は前記第2側の端面に窪みが形成されている、請求項1に記載の貫通電極基板。
  3. 前記第1配線層の前記導電層は、前記第1面の法線方向に沿って見た場合に前記貫通孔に重ならない位置で前記貫通電極の前記第1部分に接続されている、請求項1又は2に記載の貫通電極基板。
  4. 前記貫通電極は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に有し、
    前記無機膜は、前記貫通電極の前記第2部分を前記第2側から少なくとも部分的に覆っている、請求項1乃至のいずれか一項に記載の貫通電極基板。
  5. 前記貫通電極基板は、前記第1配線層の前記導電層上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記第1配線層の前記導電層に接続された導電層と、を有する第2配線層を更に備え、
    前記第2配線層の前記絶縁層は、前記第1配線層の前記導電層を前記第1側から少なくとも部分的に覆う無機層を含む、請求項1乃至のいずれか一項に記載の貫通電極基板。
  6. 前記貫通電極基板は、前記基板の前記第2面上に位置する第1配線層を少なくとも含む第2配線構造部を更に備え、
    前記貫通電極は、前記基板の前記第2面上に位置するとともに前記側壁部分に接続された第2部分を更に有し、
    前記第2配線構造部の前記第1配線層は、前記貫通電極の前記第2部分上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記貫通電極の前記第2部分に接続された導電層と、を有する、請求項1又は2に記載の貫通電極基板。
  7. 前記第2配線構造部に含まれる前記導電層の層数は、前記基板の前記第1側に位置する導電層の層数よりも少なく、
    前記第2配線構造部の前記第1配線層の前記有機層は、絶縁性を有する無機層によって覆われていない部分を含む、請求項に記載の貫通電極基板。
  8. 前記第2配線構造部に含まれる前記導電層の層数は、前記基板の前記第1側に位置する導電層の層数よりも少なく、
    前記無機膜は、前記貫通電極の前記側壁部分の前記第2側の端部にまでは広がらないよう、前記側壁部分を部分的に覆っている、請求項又はに記載の貫通電極基板。
  9. 前記第2配線構造部に含まれる前記導電層の層数は、前記基板の前記第1側に位置する導電層の層数よりも少なく、
    前記有機膜の前記第2側の端面は、絶縁性を有する無機膜によって覆われていない部分を少なくとも部分的に含む、請求項又はに記載の貫通電極基板。
  10. 前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含む、請求項1乃至のいずれか一項に記載の貫通電極基板。
  11. 第1側に位置する第1面及び前記第1側とは反対の第2側に位置する第2面を含むとともに貫通孔が設けられた基板を準備する工程と、
    前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第1面上に位置するとともに前記側壁部分に接続された第1部分と、を有する貫通電極を形成する工程と、
    前記貫通孔の内部に有機膜を形成する工程と、
    前記貫通電極の前記第1部分を前記第1側から少なくとも部分的に覆う無機膜を形成する工程と、
    前記無機膜よりも前記第1側に位置する絶縁層を形成する工程と、
    前記無機膜及び前記絶縁層を貫通して前記貫通電極の前記第1部分に接続された導電層を形成する工程と、を備え、
    前記貫通孔は、前記第1面と前記第2面との間で括れた形状を有する、又は、前記第1面側から前記第2面側に向かうにつれて前記貫通孔の寸法が小さくなるテーパー形状を有し、
    前記無機膜は、少なくとも、前記貫通電極の前記側壁部分に接続されている前記第1部分の箇所を前記第1側から覆っており、
    前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っている、貫通電極基板の製造方法。
  12. 請求項1乃至10のいずれか一項に記載の貫通電極基板と、
    前記貫通電極基板に搭載された素子と、を備える、実装基板。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI765595B (zh) * 2016-08-31 2022-05-21 日商大日本印刷股份有限公司 貫通電極基板、貫通電極基板之製造方法及安裝基板
TWI671885B (zh) 2018-08-16 2019-09-11 華邦電子股份有限公司 記憶體裝置及其製造方法
CN110875316B (zh) * 2018-08-31 2023-08-08 华邦电子股份有限公司 存储器装置及其制造方法
US11659660B2 (en) * 2019-11-01 2023-05-23 Raytheon Company Oxide liner stress buffer
JPWO2021171551A1 (ja) * 2020-02-28 2021-09-02

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2002141661A (ja) 2000-11-02 2002-05-17 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2010258320A (ja) 2009-04-28 2010-11-11 Kyocera Corp 配線基板及びその製造方法
JP2014168007A (ja) 2013-02-28 2014-09-11 Kyocer Slc Technologies Corp 配線基板およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151819A (ja) * 2000-11-07 2002-05-24 Ngk Spark Plug Co Ltd スルーホール用充填材並びにそれを用いたプリント配線板及びその製造方法
JP2006216746A (ja) * 2005-02-03 2006-08-17 Sony Corp 半導体装置
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100969412B1 (ko) * 2008-03-18 2010-07-14 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
KR101089959B1 (ko) * 2009-09-15 2011-12-05 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
WO2014069662A1 (ja) 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP6276151B2 (ja) * 2014-09-17 2018-02-07 東芝メモリ株式会社 半導体装置
TWI765595B (zh) * 2016-08-31 2022-05-21 日商大日本印刷股份有限公司 貫通電極基板、貫通電極基板之製造方法及安裝基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2002141661A (ja) 2000-11-02 2002-05-17 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2010258320A (ja) 2009-04-28 2010-11-11 Kyocera Corp 配線基板及びその製造方法
JP2014168007A (ja) 2013-02-28 2014-09-11 Kyocer Slc Technologies Corp 配線基板およびその製造方法

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