JPWO2018043184A1 - 貫通電極基板、貫通電極基板の製造方法及び実装基板 - Google Patents

貫通電極基板、貫通電極基板の製造方法及び実装基板 Download PDF

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Abstract

貫通電極基板は、第１側に位置する第１面及び第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板と、貫通電極とを備える。貫通電極は、貫通孔の側壁に沿って広がる側壁部分と、基板の第１面上に位置するとともに側壁部分に接続された第１部分と、を有する。また、貫通電極基板は、貫通孔の内部に位置する有機膜と、貫通電極の第１部分を第１側から少なくとも部分的に覆うとともに、第１部分上に位置する開口が設けられた無機膜と、無機膜よりも第１側に位置し、無機膜の開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、無機膜の開口及び絶縁層の開口を介して貫通電極の第１部分に接続された導電層と、を有する第１配線層と、を更に備える。

Description

本開示の実施形態は、貫通電極基板及び貫通電極基板の製造方法に関する。また、本開示の実施形態は、貫通電極基板を備えた実装基板に関する。
第１面及び第２面を含む基板と、基板に設けられた複数の貫通孔と、貫通孔の内部に設けられた電極と、を備える部材、いわゆる貫通電極基板が、様々な用途で利用されている。例えば、貫通電極基板は、ＬＳＩの実装密度を高めるために複数のＬＳＩチップを積層させる際に２つのＬＳＩチップの間に介在させるインターポーザとして利用される。また、貫通電極基板は、ＬＳＩチップなどの素子とマザーボードなどの実装基板との間に介在されることもある。なお、以下の記載において、貫通孔の内部に設けられた電極のことを、貫通電極と称することもある。
貫通電極基板は、貫通電極に積層された複数の配線層を備える。各配線層は、導電層と、各配線層の導電層の間に位置する絶縁層と、を有する。絶縁層を構成する材料としては、例えば特許文献１に開示されるように、ポリイミドなどの有機材料が用いられる。導電層を構成する材料としては、銅などの金属材料が用いられる。導電層を形成する工程は、めっきによって銅を形成する工程、めっきによって形成された銅をアニールする工程などを含む。
国際公開第２０１４／６９６６２号パンフレット
貫通電極基板の製造工程においては、有機材料の焼成工程や銅のアニール工程などにおいて、基板及び貫通電極が繰り返し高温に、例えば２００℃以上の温度に曝される。一方、貫通電極を構成する銅などの金属材料の熱膨張率は、基板を構成するガラスやシリコンなどの無機材料の熱膨張率よりも一般に大きい。このため、高温になるたびに貫通電極が基板に比べて大きく熱膨張し、貫通電極に接続されている配線層の導電層に応力が加わることが考えられる。このように配線層の導電層に繰り返し応力が加わると、複数の配線層の導電層が互いに接続される場所において欠陥が生じ、導電層間で接続不良が生じてしまう可能性がある。
本開示の実施形態は、このような点を考慮してなされたものであり、接続不良の発生を抑制することができる貫通電極基板を提供することを目的とする。
本開示の一実施形態は、第１側に位置する第１面及び前記第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板と、前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第１面上に位置するとともに前記側壁部分に接続された第１部分と、を有する貫通電極と、前記貫通孔の内部に位置する有機膜と、前記貫通電極の前記第１部分を前記第１側から少なくとも部分的に覆うとともに、前記第１部分上に位置する開口が設けられた無機膜と、前記無機膜よりも前記第１側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第１部分に接続された導電層と、を有する第１配線層と、を備える、貫通電極基板である。
本開示の一実施形態による貫通電極基板において、前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板において、前記貫通電極は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に有し、前記無機膜は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板において、前記無機膜は、前記有機膜の前記第１側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板において、前記貫通電極は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に有し、前記貫通電極基板は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆う第２面側無機膜を更に備えていてもよい。
本開示の一実施形態による貫通電極基板において、前記第２面側無機膜は、前記有機膜の前記第２側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板は、前記第１配線層の前記導電層上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記第１配線層の前記導電層に接続された導電層と、を有する第２配線層を更に備え、前記第２配線層の前記絶縁層は、前記第１配線層の前記導電層を前記第１側から少なくとも部分的に覆う無機層を含んでいてもよい。
本開示の一実施形態による貫通電極基板は、前記基板の前記第２面上に位置する第１配線層を少なくとも含む第２配線構造部を更に備え、前記貫通電極は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に有し、前記第２配線構造部の前記第１配線層は、前記貫通電極の前記第２部分上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記貫通電極の前記第２部分に接続された導電層と、を有していてもよい。
前記第２配線構造部に含まれる前記導電層の層数は、前記基板の前記第１側に位置する導電層の層数よりも少なくてもよい。この場合、前記第２配線構造部の前記第１配線層の前記有機層は、絶縁性を有する無機層によって覆われていない部分を含んでいてもよい。また、前記無機膜は、前記貫通電極の前記側壁部分の前記第２側の端部にまでは広がらないよう、前記側壁部分を部分的に覆っていてもよい。また、前記有機膜の前記第２側の端面は、絶縁性を有する無機膜によって覆われていない部分を少なくとも部分的に含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含んでいてもよい。
本開示の一実施形態は、第１側に位置する第１面及び前記第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板を準備する工程と、前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第１面上に位置するとともに前記側壁部分に接続された第１部分と、を有する貫通電極を形成する工程と、前記貫通孔の内部に有機膜を形成する工程と、前記貫通電極の前記第１部分を前記第１側から少なくとも部分的に覆う無機膜を形成する工程と、前記無機膜よりも前記第１側に位置する絶縁層を形成する工程と、前記無機膜及び前記絶縁層を貫通して前記貫通電極の前記第１部分に接続された導電層を形成する工程と、を備える、貫通電極基板の製造方法である。
本開示の一実施形態による貫通電極基板の製造方法において、前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記貫通電極を形成する工程は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に形成し、前記無機膜は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記無機膜は、前記有機膜の前記第１側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記貫通電極を形成する工程は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に形成し、前記貫通電極基板の製造方法は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆う第２面側無機膜を形成する工程を更に備えていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記第２面側無機膜は、前記有機膜の前記第２側の端面を少なくとも部分的に覆っていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含んでいてもよい。
本開示の一実施形態は、貫通電極基板と、前記貫通電極基板に搭載された素子と、を備え、前記貫通電極基板は、第１側に位置する第１面及び前記第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板と、前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第１面上に位置するとともに前記側壁部分に接続された第１部分と、を有する貫通電極と、前記貫通孔の内部に位置する有機膜と、前記貫通電極の前記第１部分を前記第１側から少なくとも部分的に覆うとともに、前記第１部分上に位置する開口が設けられた無機膜と、前記無機膜よりも前記第１側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第１部分に接続された導電層と、を有する第１配線層と、を備える、実装基板である。
本開示の実施形態に係る貫通電極基板によれば、接続不良の発生を抑制することができる。
第１の実施の形態に係る貫通電極基板を示す断面図である。 図１の貫通電極基板を拡大して示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す図である。 貫通電極基板を備える実装基板の一例を示す断面図である。 第１の変形例に係る貫通電極基板を示す断面図である。 第２の変形例に係る貫通電極基板を示す断面図である。 第３の変形例に係る貫通電極基板を示す断面図である。 第４の変形例に係る貫通電極基板を示す断面図である。 第５の変形例に係る貫通電極基板を示す断面図である。 第２の実施の形態に係る貫通電極基板を示す断面図である。 図２６の貫通電極基板を拡大して示す断面図である。 第２の実施の形態に係る貫通電極基板の製造工程を示す図である。 第２の実施の形態に係る貫通電極基板の製造工程を示す図である。 第２の実施の形態に係る貫通電極基板の製造工程を示す図である。 第２の実施の形態に係る貫通電極基板の製造工程を示す図である。 第２の実施の形態に係る貫通電極基板の製造工程を示す図である。 第２の実施の形態に係る貫通電極基板の製造工程を示す図である。 第２の実施の形態の第１の変形例に係る貫通電極基板を示す断面図である。 第２の実施の形態の第２の変形例に係る貫通電極基板を示す断面図である。 基板の貫通孔の一変形例を示す断面図である。 基板の貫通孔の一変形例を示す断面図である。 図３６に示す基板を備えた貫通電極基板の一例を示す断面図である。 図３６に示す基板を備えた貫通電極基板の一例を示す断面図である。 図３７に示す基板を備えた貫通電極基板の一例を示す断面図である。 図３７に示す基板を備えた貫通電極基板の一例を示す断面図である。 貫通孔に充填される有機膜の一変形例を示す断面図である。 貫通孔に充填される有機膜の一変形例を示す断面図である。 貫通電極基板が搭載される製品の例を示す図である。 第１の実施の形態の第６の変形例に係る貫通電極基板の一例を示す断面図である。 第１の実施の形態の第６の変形例に係る貫通電極基板の一例を示す断面図である。 第１の実施の形態の第６の変形例に係る貫通電極基板の一例を示す断面図である。 第１の実施の形態の第７の変形例に係る貫通電極基板の一例を示す断面図である。 第２の実施の形態の第３の変形例に係る貫通電極基板の一例を示す断面図である。 第２の実施の形態の第３の変形例に係る貫通電極基板の一例を示す断面図である。 第２の実施の形態の第３の変形例に係る貫通電極基板の一例を示す断面図である。 第２の実施の形態の第４の変形例に係る貫通電極基板の一例を示す断面図である。
第１の実施の形態
以下、本開示の実施形態に係る貫通電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
貫通電極基板
以下、本開示の実施の形態について説明する。まず、図１及び図２を参照して、本実施の形態に係る貫通電極基板１０の構成について説明する。図１は、貫通電極基板１０を示す断面図である。図２は、図１の貫通電極基板１０を拡大して示す断面図である。
貫通電極基板１０は、基板１２、貫通電極２２、有機膜２６、無機膜２７及び第１配線構造部３０を備える。以下、貫通電極基板１０の各構成要素について説明する。
（基板）
基板１２は、第１側Ｄ１に位置する第１面１３、及び、第１側Ｄ１とは反対の第２側Ｄ２に位置する第２面１４を含む。また、基板１２には、第１面１３から第２面１４に至る複数の貫通孔２０が設けられている。
基板１２は、一定の絶縁性を有する無機材料から構成されている。例えば、基板１２は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジリコニア(ZrO2)基板など、又は、これらの基板が積層されたものである。基板１２は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を含んでいてもよい。
基板１２の厚さは特に制限はないが、例えば、１００μｍ以上且つ８００μｍ以下の厚さの基板１２を使用することが好ましい。より好ましくは、基板１２は、２００μｍ以上且つ６００μｍ以下の厚さを有する。基板１２の厚さを１００μｍ以上とすることにより、基板１２のたわみが大きくなることを抑制できる。このため、製造工程における基板１２のハンドリングが困難になったり、基板１２上に形成する薄膜等の内部応力に起因して基板１２が反ってしまったりすることを抑制できる。また、基板１２の厚さを８００μｍ以下とすることにより、基板１２に貫通孔２０を形成する工程に要する時間が長くなり、貫通電極基板１０の製造コストが上昇してしまうことを抑制できる。
貫通孔２０の側壁２１は、図１に示すように基板１２の第１面１３の法線方向に沿って広がっていてもよい。若しくは、図示はしないが、側壁２１が、基板１２の第１面１３の法線方向からずれた方向で広がっていてもよく、また、側壁２１の一部が湾曲していてもよい。
（貫通電極）
貫通電極２２は、貫通孔２０の内部に少なくとも部分的に位置し、且つ導電性を有する部材である。本開示の実施形態において、貫通電極２２は、貫通孔２０に中空部が残るよう構成されている。すなわち、貫通電極２２はコンフォーマルビアである。貫通電極２２は、側壁部分２３及び第１部分２４を少なくとも含む。貫通電極２２は、第２部分２５を更に含んでいてもよい。
側壁部分２３は、貫通孔２０の側壁２１に沿って広がっている。第１部分２４は、第１側Ｄ１から側壁部分２３に接続され、且つ、基板１２の第１面１３上に設けられている。第１部分２４が、貫通電極２２の第１側Ｄ１の端面である第１端面２２ａを構成している。第２部分２５は、第２側Ｄ２から側壁部分２３に接続され、且つ、基板１２の第２面１４上に設けられている。第２部分２５が、貫通電極２２の第２側Ｄ２の端面である第２端面２２ｂを構成している。
貫通電極２２が導電性を有する限りにおいて、貫通電極２２の形成方法は特には限定されない。例えば、貫通電極２２は、蒸着法やスパッタリング法などの物理成膜法で形成されていてもよく、化学成膜法やめっき法で形成されていてもよい。また、貫通電極２２は、導電性を有する単一の層から構成されていてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。ここでは、図２に示すように、貫通電極２２が、基板１２の表面に順に積層されたバリア層２２１、シード層２２２及びめっき層２２３を含む例について説明する。なお、基板１２の表面とは、基板１２の第１面１３、第２面１４又は貫通孔２０の側壁２１である。バリア層２２１が、最も基板１２側に位置している。
バリア層２２１は、シード層２２２やめっき層２２３などのその他の貫通電極２２の構成要素と基板１２の表面との間に位置する層である。バリア層２２１は、シード層２２２やめっき層２２３などのその他の貫通電極２２の構成要素中の金属元素が基板１２の内部に拡散することを抑制するために、必要に応じて設けられる。シード層２２２又はめっき層２２３が銅を含む場合、バリア層２２１の材料として、例えば、チタン、チタン窒化物、モリブデン、モリブデン窒化物、タンタル、タンタル窒化物等、又はこれらを積層したものを用いることができる。また、バリア層２２１の材料として、基板１２に対する高い密着性を有する導電性材料を用いてもよい。例えば、バリア層２２１の材料として、チタン、モリブデン、タングステン、タンタル、ニッケル、クロム、アルミニウム、これらの化合物、これらの合金など、又はこれらを積層したものを使用することができる。バリア層２２１の厚みは、例えば１０ｎｍ以上且つ１μｍ以下である。バリア層２２１は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。
シード層２２２は、めっき処理によってめっき層２２３を形成する電解めっき工程の際に、めっき液中の金属イオンを析出させてめっき層２２３を成長させるための土台となる、導電性を有する層である。シード層２２２の材料としては、例えば、銅などの、めっき層２２３と同一の金属材料を用いることができる。シード層２２２の厚みは、例えば１００ｎｍ以上且つ３μｍ以下である。シード層２２２は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。
なお、図示はしないが、基板１２の表面とめっき層２２３との間に、バリア層としての役割及びシード層としての役割の両方を果たすことができる１つの層を設けてもよい。
めっき層２２３は、めっき処理によって形成される、導電性を有する層である。めっき層２２３を構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金など、あるいはこれらを積層したものを使用することができる。
（有機膜）
有機膜２６は、貫通電極２２の側壁部分２３よりも貫通孔２０の中心側において貫通孔２０の内部に位置する。なお、「中心側」とは、貫通孔２０の内部において、有機膜２６と側壁２１との間の距離が側壁部分２３と側壁２１との間の距離よりも大きいことを意味する。貫通孔２０に有機膜２６を設けることにより、言い換えると、貫通孔２０の中空部を有機膜２６で充填することにより、貫通孔２０の内部にめっき液、有機材料、無機材料などの残渣が生じることを抑制することができる。なお、貫通孔２０に有機膜２６が完全には充填されていなくてもよい。例えば、貫通電極２２の側壁部分２３と有機膜２６との間に部分的に隙間が存在していてもよい。また、有機膜２６の第１側Ｄ１の端面に、基板１２の第１面１３の位置よりも第２面１４側に少なくとも部分的に至る窪みが形成されていてもよい。同様に、有機膜２６の第２側Ｄ２の端面に、基板１２の第２面１４の位置よりも第１面１３側に少なくとも部分的に至る窪みが形成されていてもよい。
有機膜２６は、絶縁性を有する有機材料から構成されている。例えば、有機膜２６は、ポリイミド、ベンゾシクロブテン等の有機材料を含む。
（無機膜）
無機膜２７は、無機材料から構成され、貫通電極２２の第１部分２４を第１側Ｄ１から少なくとも部分的に覆う膜である。無機膜２７は、貫通電極２２の側壁部分２３を更に覆っていてもよい。また、無機膜２７は、貫通電極２２の第２部分２５を第２側Ｄ２から少なくとも部分的に更に覆っていてもよい。また、無機膜２７は、基板１２の第１面１３や第２面１４を更に覆っていてもよい。本実施の形態において、無機膜２７は、基板１２の第１面１３上、貫通電極２２の側壁部分２３上、第１部分２４上、第２部分２５上、及び基板１２の第２面１４上に位置する一連の膜である。
貫通電極２２の第１部分２４上に位置する無機膜２７には開口が設けられており、この開口を介して、第１配線構造部３０の後述する第１配線層３１の導電層３８が貫通電極２２の第１部分２４に接続される。同様に、貫通電極２２の第２部分２５上に位置する無機膜２７にも開口が設けられていてもよい。
無機膜２７の無機材料としては、ＳｉＯ２などの珪素酸化物、ＳｉＮなどの珪素窒化物を用いることができる。その他にも、無機膜２７の無機材料の例として、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ、ＳｉＯＮ、ＳｉＣＮなどを挙げることができる。また、無機膜２７は、無機材料を含む複数の膜を有していてもよい。例えば、無機膜２７は、第１無機膜と、第１無機膜に積層された第２無機膜とを含む。好ましくは、第１無機層は、第２無機層に比べて、導電層３８のめっき層３８３に対する高い密着性を有する。例えば、第１無機膜は、ＳｉＮなどの珪素窒化物を含み、第２無機膜は、ＳｉＯ２などの珪素酸化物を含む。第１無機膜の厚みは、例えば０．０５μｍ以上且つ０．１μｍ以下であり、第２無機膜の厚みは、例えば０．５μｍ以上且つ３μｍ以下である。好ましくは、第１無機膜の厚みは、第２無機膜の厚みよりも小さい。
（第１配線構造部）
図１に示すように、第１配線構造部３０は、無機膜２７よりも第１側Ｄ１側に位置する第１配線層３１、及び第１配線層３１上に位置する第２配線層３２を含む。以下、第１配線層３１及び第２配線層３２の構成について説明する。
〔第１配線層〕
図１に示すように、第１配線層３１は、絶縁層３５及び導電層３８を有する。絶縁層３５には、貫通電極２２の第１部分２４上に位置する無機膜２７の開口に連通する開口が設けられている。導電層３８は、無機膜２７の開口及び絶縁層３５の開口を介して貫通電極２２の第１部分２４に接続されている。例えば、導電層３８は、図１に示すように、無機膜２７の開口及び絶縁層３５の開口の内部に位置し、貫通電極２２の第１部分２４に接続されている第１部分３８ａ、及び絶縁層３５よりも第１側Ｄ１に位置する第２部分３８ｂを含む。そして、第２部分３８ｂの一部が第１部分３８ａに接続されている。
第１配線層３１の絶縁層３５は、絶縁性を有する有機材料から構成された有機層３６を含む。有機層３６は、有機膜２６の第１側Ｄ１側の端面に接している。有機層３６の有機材料としては、例えばポリイミド、エポキシ、アクリルなどを用いることができる。絶縁層３５の厚みは、例えば０．５μｍ以上且つ１０μｍ以下である。
図２に示すように、導電層３８は、絶縁層３５の開口の側壁側から開口の中心側へ順に並ぶバリア層３８１、シード層３８２、及びめっき層３８３を含んでいてもよい。バリア層３８１、シード層３８２、及びめっき層３８３の機能及び構成は、上述の貫通電極２２のバリア層２２１、シード層２２２及びめっき層２２３の機能及び構成と同様である。
〔第２配線層〕
次に、第２配線層３２について説明する。なお、第２配線層３２の構成要素のうち第１配線層３１と共通する構成要素には同一の符号を付し、説明を省略することがある。
第１配線層３１と同様に、第２配線層３２も、絶縁層３５及び導電層３８を有する。絶縁層３５には、第１配線層３１の導電層３８上に位置する開口が設けられている。導電層３８は、絶縁層３５の開口を介して第１配線層３１の導電層３８に接続されている。
第２配線層３２の絶縁層３５は、第１配線層３１の絶縁層３５及び導電層３８の上に位置する無機層３７と、無機層３７よりも第１側Ｄ１に位置する有機層３６と、を有する。無機層３７は、第１配線層３１の導電層３８の第２部分３８ｂを少なくとも部分的に覆っている。ここで「覆う」とは、基板１２の第１面１３の法線方向に沿って貫通電極基板１０を見た場合に、第２配線層３２の無機層３７と第１配線層３１の導電層３８の第２部分３８ｂとが少なくとも部分的に重なっていることを意味する。
無機層３７は、絶縁性を有する無機材料から構成された層である。無機層３７の無機材料としては、ＳｉＯ２などの珪素酸化物、ＳｉＮなどの珪素窒化物を用いることができる。その他にも、無機層３７の無機材料の例として、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ、ＳｉＯＮ、ＳｉＣＮなどを挙げることができる。
図２に示すように、無機層３７は、複数の無機層を含んでいてもよい。例えば、無機層３７は、第１無機層３７１と、第１無機層３７１の第１側Ｄ１に位置する第２無機層３７２と、を含む。好ましくは、第１無機層３７１は、第２無機層３７２に比べて、導電層３８のめっき層３８３に対する高い密着性を有する。また、好ましくは、第２無機層３７２は、第１無機層３７１よりも低い比誘電率を有する。例えば、第１無機層３７１は、ＳｉＮなどの珪素窒化物を含み、第２無機層３７２は、ＳｉＯ２などの珪素酸化物を含む。第１無機層３７１の厚みは、例えば０．０５μｍ以上且つ５μｍ以下であり、第２無機層３７２の厚みは、例えば０．１μｍ以上且つ１０μｍ以下である。好ましくは、第１無機層３７１の厚みは、第２無機層３７２の厚みよりも小さい。
第２配線層３２の有機層３６は、絶縁性を有する有機材料から構成される。第２配線層３２の有機層３６の有機材料としては、上述の第１配線層３１の有機層３６の場合と同様に、ポリイミド、エポキシ、アクリルなどを用いることができる。
貫通電極基板の製造方法
以下、貫通電極基板１０の製造方法の一例について、図３乃至図１９を参照して説明する。
（貫通孔の形成工程）
まず、基板１２を準備する。次に、第１面１３又は第２面１４の少なくともいずれかにレジスト層を設ける。その後、レジスト層のうち貫通孔２０に対応する位置に開口を設ける。次に、レジスト層の開口において基板１２を加工することにより、図３に示すように、基板１２に貫通孔２０を形成することができる。貫通孔２０の寸法Ｓは、例えば２０μｍ以上且つ１５０μｍ以下である。基板１２を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法などのドライエッチング法や、ウェットエッチング法などを用いることができる。
なお、基板１２にレーザを照射することによって基板１２に貫通孔２０を形成してもよい。この場合、レジスト層は設けられていなくてもよい。レーザ加工のためのレーザとしては、エキシマレーザ、Ｎｄ：ＹＡＧレーザ、フェムト秒レーザ等を用いることができる。Ｎｄ：ＹＡＧレーザを採用する場合、波長が１０６４ｎｍの基本波、波長が５３２ｎｍの第２高調波、波長が３５５ｎｍの第３高調波等を用いることができる。
また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板１２のうち貫通孔２０が形成されるべき領域に変質層を形成する。続いて、基板１２をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板１２に貫通孔２０を形成することができる。
その他にも、基板１２に研磨材を吹き付けるブラスト処理によって基板１２に貫通孔２０を形成してもよい。
（貫通電極の形成工程）
次に、基板１２の貫通孔２０に貫通電極２２を形成する。例えば、まず、図４に示すように、基板１２の第１面１３、第２面１４及び側壁２１に、蒸着法やスパッタリング法などの物理成膜法によってバリア層２２１及びシード層２２２を順に形成する。続いて、図５に示すように、シード層２２２上に、開口２８１が設けられたレジスト層２８を形成する。続いて、図６に示すように、レジスト層２８の開口２８１にめっき液を供給して、シード層２２２上に部分的にめっき層２２３を形成する。その後、レジスト層を除去し、また、バリア層２２１及びシード層２２２のうちレジスト層によって覆われていた部分を除去する。このようにして、図７に示すように、側壁部分２３、第１部分２４及び第２部分２５を含む貫通電極２２を得ることができる。
（無機膜の形成工程）
次に、図８に示すように、プラズマＣＶＤにより、基板１２の表面及び貫通電極２２を覆う無機膜２７を形成する。例えば、まず、基板１２の表面及び貫通電極２２に、プラズマＣＶＤにより、ＳｉＮを含む第１無機膜を形成し、続いて、第１無機膜上に、プラズマＣＶＤにより、ＳｉＯ２を含む第２無機膜を形成する。
（有機膜の形成工程）
次に、図９に示すように、貫通孔２０に有機膜２６を充填する。例えば、まず、有機膜２６を構成するための樹脂層を含むフィルムを、基板１２の第１側Ｄ１側及び第２側Ｄ２に配置する。続いて、フィルムを加圧することにより、樹脂層を貫通孔２０の内部に押し込む。その後、貫通孔２０の内部に押し込まれた樹脂層を、樹脂層に光を照射することなどによって硬化させる。また、樹脂層の不要部分を除去する。このようにして、貫通孔２０の内部に有機膜２６を設けることができる。
（第１配線層の有機層の形成工程）
次に、図１０に示すように、貫通電極２２の第１部分２４上に位置する開口３６１が設けられた有機層３６を形成する。例えば、まず、感光性ポリイミドなどの有機材料を、スピンコート法などによって基板１２上に成膜して、有機層３６を形成する。続いて、有機層３６のうち開口３６１に対応する部分が除去されるよう、有機層３６を露光及び現像する。続いて、有機層３６を焼成して有機層３６を硬化させる。有機層３６の焼成温度は、例えば２００℃以上である。
（無機膜の加工工程）
次に、有機層３６をマスクとして、プラズマエッチングにより、有機層３６の開口３６１に露出している無機膜２７をエッチングする。これによって、図１１に示すように、有機層３６の開口３６１に連通する開口２７１を無機膜２７に形成する。エッチングガスとしては、例えば、ＣＦ4とＨ2との混合ガスを用いることができる。なお、プラズマエッチングにより有機層３６の表面に損傷が生じる場合、有機層３６に熱処理を施すことにより、損傷が生じた有機層３６の表面を除去してもよい。有機層３６の熱処理温度は、例えば２００℃以上である。
（第１配線層の導電層の形成工程）
次に、図１２に示すように、有機層３６の表面、並びに、有機層３６の開口及び無機膜２７の開口の側壁に、物理成膜法によってバリア層３８１を形成する。また、バリア層３８１上に、物理成膜法によってシード層３８２を形成する。
続いて、図１３に示すように、シード層３８２上に、開口３９１が設けられたレジスト層３９を形成する。続いて、図１４に示すように、レジスト層３９の開口３９１にめっき液を供給して、電解めっきにより、シード層３８２上にめっき層３８３を形成する。その後、レジスト層３９を除去する。続いて、バリア層３８１及びシード層３８２のうちレジスト層３９によって覆われていた部分を、例えばウェットエッチングにより除去する。このようにして、図１５に示すように、バリア層３８１、シード層３８２及びめっき層３８３を含む導電層３８を形成することができる。その後、めっき層３８３をアニールする工程を実施してもよい。めっき層３８３のアニール温度は、例えば２００℃以上である。
このようにして、有機層３６及び導電層３８を含む第１配線層３１を形成することができる。
（第２配線層の無機層の形成工程）
次に、図１６に示すように、第１配線層３１の有機層３６及び導電層３８上に、プラズマＣＶＤにより、第１無機層３７１を形成する。続いて、図１６に示すように、第１無機層３７１上に、プラズマＣＶＤにより、第２無機層３７２を形成する。
（第２配線層の有機層の形成工程）
次に、図１７に示すように、基板１２の第１面１３の法線方向に沿って見た場合に第１配線層３１の導電層３８と重なる位置に開口３６１が設けられた有機層３６を形成する。例えば、まず、感光性ポリイミドなどの有機材料を、スピンコート法などによって第２無機層３７２上に成膜して、有機層３６を形成する。続いて、有機層３６のうち開口３６１に対応する部分が除去されるよう、有機層３６を露光及び現像する。続いて、有機層３６を焼成して有機層３６を硬化させる。有機層３６の焼成温度は、例えば２００℃以上である。
（第２配線層の無機層の加工工程）
次に、有機層３６をマスクとして、プラズマエッチングにより、有機層３６の開口３６１に露出している無機層３７の第１無機層３７１及び第２無機層３７２をエッチングする。これによって、図１８に示すように、有機層３６の開口３６１に連通する開口を無機層３７に形成する。エッチングガスとしては、例えば、ＣＦ4とＨ2との混合ガスを用いることができる。なお、プラズマエッチングにより有機層３６の表面に損傷が生じる場合、有機層３６に熱処理を施すことにより、損傷が生じた有機層３６の表面を除去してもよい。有機層３６の熱処理温度は、例えば２００℃以上である。
（第２配線層の導電層の形成工程）
次に、図１９に示すように、第１配線層３１の導電層３８に接続されるとともに有機層３６の第１側Ｄ１にまで至る導電層３８を形成する。このようにして、有機層３６、無機層３７及び導電層３８を含む第２配線層３２を、第１配線層３１の第１側Ｄ１に形成することができる。
（貫通電極基板の作用）
以下、本実施の形態による貫通電極基板１０の作用について説明する。
〔貫通電極の残留応力軽減作用〕
貫通電極２２を構成する銅などの金属材料の熱膨張率は、基板１２を構成するガラスや珪素などの絶縁性無機材料の熱膨張率に比べて大きい。このため、有機層３６の焼成工程や導電層３８のアニール工程などにおいて、雰囲気温度が２００℃以上になると、貫通電極２２が膨張することが考えられる。雰囲気温度が２００℃以上になる工程が繰り返し実施されると、貫通電極２２の膨張及び収縮も繰り返し発生し、貫通電極２２に残留応力が生じてしまう。この場合、機械的な接続強度が比較的に弱い、貫通電極２２の第１部分２４と第１配線層３１の導電層３８との間で、ボイドなどの欠陥が形成され得る。この結果、貫通電極２２の第１部分２４と第１配線層３１の導電層３８との間で、電気的な接続不良が生じてしまうことが考えられる。
これに対して、本実施の形態においては、無機膜２７が貫通電極２２の第１部分２４を少なくとも部分的に覆っている。無機膜２７を構成する無機材料の熱膨張率は小さく、例えば０．３Ｅ−６／Ｋ以上且つ１０．０Ｅ−６／Ｋ以下である。これによって、貫通電極２２の第１部分２４に生じる残留応力を軽減することができ、このことにより、貫通電極２２の第１部分２４と第１配線層３１の導電層３８との間にボイドなどの欠陥が形成されることを抑制することができる。また、無機膜２７を構成する無機材料のヤング率は高く、例えば７０ＧＰａ以上である。このことも、貫通電極２２の第１部分２４に生じる残留応力を軽減することに寄与する。これらのことにより、貫通電極２２の第１部分２４と第１配線層３１の導電層３８との間で、電気的な接続不良が生じてしまうことを抑制することができる。
〔有機層への銅の拡散抑制作用〕
また、無機膜２７が貫通電極２２の第１部分２４を覆っているので、雰囲気温度が高温の場合に、貫通電極２２の第１部分２４を構成する銅などの金属材料の原子、分子、イオンなどが、第１配線層３１の絶縁層３５の有機層３６内に拡散することを抑制することができる。これによって、第１配線層３１の隣り合う２つの導電層３８が導通してしまうことや、有機層３６の絶縁破壊が生じてしまうことを抑制することができる。また、金属材料の拡散によって貫通電極２２の第１部分２４の厚みが低減し、第１部分２４の抵抗の増加や断線が生じることを抑制することができる。
〔有機膜への銅の拡散抑制作用〕
また、本実施の形態においては、無機膜２７が、貫通電極２２の側壁部分２３を更に覆っている。このため、雰囲気温度が高温の場合に、貫通電極２２の側壁部分２３を構成する銅などの金属材料の原子、分子、イオンなどが、貫通孔２０の内部の有機膜２６内に拡散することを抑制することができる。これによって、側壁部分２３の厚みが低減し、側壁部分２３の抵抗の増加や断線が生じることを抑制することができる。
〔伝播遅延及びクロストークの抑制作用〕
また、第１配線層３１や第２配線層３２などの配線層の絶縁層３５は、ポリイミドなどの有機材料から構成され、且つ導電層３８に接する有機層３６を含む。有機層３６の有機材料は、無機層３７を構成する無機材料よりも小さい誘電率を有する。例えば、有機層３６の有機材料の比誘電率は、２．０以上且つ３．３以下であり、一方、無機層３７の無機材料の一例であるＰ−ＳｉＯ2の比誘電率は４．１である。このような有機材料から構成される有機層３６が、配線層において隣り合う２つの導電層３８の間に位置することにより、導電層３８の間の配線容量を小さくし、導電層３８を伝播する信号の遅延量を小さくすることができる。また、隣り合う２つの導電層３８の間におけるクロストークを抑制することができる。伝播遅延及びクロストークの抑制という観点からは、第１配線層３１や第２配線層３２などの配線層において、絶縁層３５全体の厚みに対する有機層３６の厚みの比率が、４０％以上且つ９０％以下であることが好ましい。
〔反りの抑制作用〕
ところで、有機層３６を構成するポリイミドなどの有機材料の熱膨張率は、基板１２や貫通電極２２を構成する無機材料の熱膨張率に比べて大きい。例えば、有機層３６を構成する有機材料の熱膨張率が５０〜１００Ｅ−６／Ｋであるのに対し、貫通電極２２を構成する銅の熱膨張率は約１６Ｅ−６／Ｋである。また、基板１２の材料の一例であるガラスの熱膨張率は、約３Ｅ−６／Ｋであり、基板１２の材料のその他の例である珪素の熱膨張率は、約２．４Ｅ−６／Ｋである。このため、有機層３６の焼成工程や導電層３８のアニール工程などにおいて、雰囲気温度が２００℃以上になると、有機層３６の熱膨張に起因して基板１２及び貫通電極２２に引っ張り応力が発生する。この結果、基板１２に反りが生じてしまうことが考えられる。
ここで本実施の形態においては、無機膜２７が、基板１２の第１面１３を更に覆っている。無機膜２７を構成する無機材料の熱膨張率は、有機層３６を構成する有機材料の熱膨張率よりも小さく、例えば０．３Ｅ−６／Ｋ以上且つ１０．０Ｅ−６／Ｋ以下である。このため、有機層３６の熱膨張に起因して基板１２及び貫通電極２２に引っ張り応力が発生することを抑制することができる。これによって、基板１２に反りが生じてしまうことを抑制することができる。
また、本実施の形態においては、第１配線構造部３０が有機層３６に加えて無機層３７を更に含む。例えば、第１配線構造部３０の第２配線層３２が、第１配線層３１の有機層３６及び導電層３８の上に位置する無機層３７を含む。無機層３７を構成する無機材料の熱膨張率は、有機層３６を構成する有機材料の熱膨張率よりも小さく、例えば０．３Ｅ−６／Ｋ以上且つ１０．０Ｅ−６／Ｋ以下である。このため、有機層３６の熱膨張に起因して基板１２に引っ張り応力が発生することを更に抑制することができる。これによって、基板１２に反りが生じてしまうことを更に抑制することができる。反りの抑制という観点からは、第１配線層３１や第２配線層３２などの配線層において、絶縁層３５全体の厚みに対する無機層３７の厚みの比率が、１０％以上且つ６０％以下であることが好ましい。
〔無機層のその他の作用〕
また、本実施の形態においては、無機層３７が、めっき層３８３と有機層３６との間に位置し、ＳｉＮなどの珪素窒化物から構成された第１無機層３７１を含む。このため、雰囲気温度が高温の場合に、めっき層３８３を構成する銅などの金属材料の原子、分子、イオンなどが有機層３６内に拡散することを抑制することができる。これによって、隣り合う２つの導電層３８が導通してしまうことや、有機層３６の絶縁破壊が生じてしまうことを抑制することができる。
また、本実施の形態においては、無機層３７が、第１配線層３１の導電層３８の第２部分３８ｂを覆っている。このため、第１配線層３１の導電層３８に生じる残留応力を軽減することができ、このことにより、第１配線層３１の導電層３８と第２配線層３２の導電層３８にボイドなどの欠陥が形成されることを抑制することができる。従って、第１配線層３１の導電層３８と第２配線層３２の導電層３８との間で、電気的な接続不良が生じてしまうことを抑制することができる。
実装基板
以下、本実施の形態による貫通電極基板１０の用途の例について説明する。ここでは、貫通電極基板１０に素子６１を搭載して実装基板６０を構成する例について説明する。
図２０は、実装基板６０を示す断面図である。実装基板６０は、貫通電極基板１０と、基板１２の第１面１３側において貫通電極基板１０に搭載された素子６１と、を備える。素子６１は、ロジックＩＣやメモリＩＣなどのＬＳＩチップである。また、素子６１は、ＭＥＭＳ(Micro Electro Mechanical Systems)チップであってもよい。ＭＥＭＳチップとは、機械要素部品、センサ、アクチュエータ、電子回路などが１つの基板上に集積化された電子デバイスである。図２０に示すように、素子６１は、貫通電極基板１０の第１配線構造部３０の導電層３８に接続された端子６２を有する。
なお、上述した第１の実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、第１の実施の形態と同様に構成され得る部分について、第１の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、第１の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。
（第１変形例）
図２１は、第１変形例に係る貫通電極基板１０を示す断面図である。図２１に示すように、無機膜２７は、貫通電極２２は覆うが基板１２の表面は覆っていなくてもよい。例えば、無機膜２７は、貫通電極２２の側壁部分２３、第１部分２４及び第２部分２５は覆うが、基板１２の第１面１３及び第２面１４は覆っていなくてもよい。
（第２変形例）
図２２は、第２変形例に係る貫通電極基板１０を示す断面図である。無機膜２７は、貫通電極２２の一部を覆い、その他の部分を覆っていなくてもよい。例えば、図２２に示すように、無機膜２７は、貫通電極２２の側壁部分２３は覆うが、貫通電極２２の第１部分２４及び第２部分２５は覆っていなくてもよい。また、図示はしないが、無機膜２７は、貫通電極２２の第１部分２４は覆うが、貫通電極２２の側壁部分２３は覆っていなくてもよい。
（第３変形例）
図２３は、第１変形例に係る貫通電極基板１０を示す断面図である。図２３に示すように、貫通電極基板１０の第１配線構造部３０は、第２配線層３２上に位置する第３配線層３３を更に含んでいてもよい。第３配線層３３は、第２配線層３２の導電層３８上に位置する開口が設けられた絶縁層３５と、絶縁層３５の開口を介して第２配線層３２の導電層３８に接続された導電層３８と、を有する。第３配線層３３の絶縁層３５は、無機層３７及び無機層３７よりも第１側Ｄ１側に位置する有機層３６を含む。第３配線層３３の無機層３７は、第２配線層３２の導電層３８を少なくとも部分的に覆っている。
（第４変形例）
図２３に示す第１の変形例においては、第２配線層３２及び第３配線層３３のいずれもが、無機層３７を含む例を示したが、これに限られることはなく、第１配線構造部３０の複数の配線層の少なくとも１つが無機層３７を含んでいればよい。例えば、図２４に示すように、第３配線層３３の絶縁層３５は無機層３７を含むが、第２配線層３２の絶縁層３５は無機層３７を含んでいなくてもよい。若しくは、図示はしないが、第２配線層３２の絶縁層３５は無機層３７を含むが、第３配線層３３の絶縁層３５は無機層３７を含んでいなくてもよい。第１配線構造部３０の複数の配線層の少なくとも１つが無機層３７を含むことにより、基板１２に反りが生じてしまうことを抑制することができる。また、無機層３７よりも第２側Ｄ２側に位置する導電層３８に生じる残留応力を軽減することができ、このことにより、導電層３８にボイドなどの欠陥が形成されることを抑制することができる。
（第５変形例）
図２５に示すように、貫通電極基板１０は、基板１２の第２面１４上に位置する第１配線層４１、及び第１配線層４１上に位置する第２配線層４２を少なくとも含む第２配線構造部４０を更に備えていてもよい。
第１配線構造部３０の第１配線層３１の場合と同様に、第１配線層４１は、絶縁層４５及び導電層４８を有する。絶縁層４５には、貫通電極２２の第２部分２５上に位置する無機膜２７の開口に連通する開口が設けられている。導電層４８は、絶縁層４５の開口及び無機膜２７の開口を介して貫通電極２２の第２部分２５に接続されている。
第１配線層４１の絶縁層４５は、第１配線層３１の絶縁層３５と同様に、絶縁性を有する有機材料から構成された有機層４６を含む。有機層４６の有機材料としては、例えばポリイミド、エポキシ、アクリルなどを用いることができる。絶縁層４５の厚みは、例えば０．５μｍ以上且つ１０μｍ以下である。
導電層４８は、第１配線層３１や第２配線層３２の導電層３８と同様に、導電性を有する金属材料を含む。導電層４８は、導電層３８と同様に、基板１２の表面側から順に積層されたバリア層、シード層、及びめっき層などの複数の層を含んでいてもよい。
第１配線層４１と同様に、第２配線層４２も、絶縁層４５及び導電層４８を有する。絶縁層４５には、第１配線層４１の導電層４８上に位置する開口が設けられている。導電層４８は、絶縁層４５の開口を介して第１配線層４１の導電層４８に接続されている。
第２配線層４２の絶縁層４５は、第１配線層４１の絶縁層４５及び導電層４８の上に位置する無機層４７と、無機層４７よりも第２側Ｄ２に位置する有機層４６と、を有する。無機層４７は、第１配線層４１の導電層４８を少なくとも部分的に覆っている。ここで「覆う」とは、基板１２の第２面１４の法線方向に沿って貫通電極基板１０を見た場合に、第２配線層４２の無機層４７と第１配線層４１の導電層４８とが少なくとも部分的に重なっていることを意味する。無機層４７は、第１配線構造部３０の無機層３７と同様に、絶縁性を有する無機材料から構成された層である。無機層４７を構成する無機材料や、無機層４７の層構成は、無機層３７の場合と同様であるので、説明を省略する。
第２配線層４２の有機層４６は、絶縁性を有する有機材料から構成される。第２配線層４２の有機層４６の有機材料としては、上述の第１配線層４１の有機層４６の場合と同様に、ポリイミド、エポキシ、アクリルなどを用いることができる。
（第６変形例）
上述の第５変形例においては、基板１２の第１側Ｄ１に位置する第１配線構造部３０に含まれる導電層３８の層数と、基板１２の第２側Ｄ２に位置する第２配線構造部４０に含まれる導電層４８の層数とが同一である例を示した。しかしながら、第１配線構造部３０に含まれる導電層３８の層数と、第２配線構造部４０に含まれる導電層４８の層数とが異なっていてもよい。例えば、第２配線構造部４０に含まれる導電層４８の層数が、第１配線構造部３０に含まれる導電層３８の層数よりも少なくてもよい。
図４５は、本変形例に係る貫通電極基板１０を示す断面図である。貫通電極基板１０の第１配線構造部３０は、第１配線層３１及び第２配線層３２を含んでおり、このため、第１配線構造部３０に含まれる導電層３８の層数は２である。一方、貫通電極基板１０の第２配線構造部４０は、第１配線層４１を含んでおり、このため、第２配線構造部４０に含まれる導電層４８の層数は１である。
図４５に示すように、第１配線構造部３０の第２配線層３２は、有機層３６及び無機層３７を含んでいる。このため、第１配線構造部３０に起因して基板１２に反りが生じることを抑制することができる。一方、第２配線構造部４０の第１配線層４１は、無機層４７を含んでいない。また、第２配線構造部４０の第１配線層４１の有機層４６は、無機層４７によって覆われていない部分を含んでいる。例えば図４５に示すように、第２配線構造部４０は無機層４７を含んでおらず、このため、第１配線層４１の有機層４６は無機層４７によって第２側Ｄ２側から覆われていない。
図４５に示す例においては、第２配線構造部４０の導電層４８の層数が第１配線構造部３０の導電層３８の層数よりも少ない。このため、第２配線構造部４０の有機層４６の総数も、第１配線構造部３０の有機層３６の層数よりも少ない。従って、有機層の熱膨張に起因して第２配線構造部４０に生じる反りの程度は、第１配線構造部３０に生じる反りの程度よりも小さい。このため、第２配線構造部４０の第１配線層４１の有機層４６が、無機層４７によって第２側Ｄ２から覆われていない部分を含んでいることが、基板１２全体の反りに与える影響は軽微であると考える。
なお、図４５においては、第１配線層４１の有機層４６及び導電層４８は無機層４７によって第２側Ｄ２側から全く覆われていない例を示したが、これに限られることはない。図示はしないが、第１配線層４１の有機層４６及び導電層４８が無機層４７によって第２側Ｄ２側から部分的に覆われていてもよい。なお、本変形例においては、第１配線層４１の有機層４６のうち無機層４７によって覆われている部分の比率が、上述の図２５に示す例の場合よりも低くなる。
また、本変形例においては、第２配線構造部４０の有機層４６のうち無機層４７によって覆われている部分の比率が、第１配線構造部３０の有機層３６のうち無機層３７によって覆われている部分の比率よりも低くなる。第２配線構造部４０の有機層４６のうち無機層４７によって覆われている部分の比率は、例えば１％以上且つ２０％以下である。
第２配線構造部４０の無機層４７の厚みは、第１配線構造部３０の無機層３７の厚みと同等でもよいが、第１配線構造部３０の無機層３７の厚みよりも小さくてもよい。例えば、第２配線構造部４０の無機層４７の厚みは、第１配線構造部３０の無機層３７の厚みの少なくとも３０％以上であればよい。
第２配線構造部４０の第１配線層４１の有機層４６が、無機層４７によって第２側Ｄ２から覆われていない部分を含む場合、貫通電極２２などで発生したガスが、第１配線層４１の有機層４６を通って貫通電極基板１０の外部へ抜け易くなる。このため、第１配線層４１の導電層４８が押し上げられたり吹き飛ばされたりすることを抑制することができる。
また、図４５においては、第１配線構造部３０に含まれる導電層３８の層数が２であり、第２配線構造部４０に含まれる導電層４８の層数が１である例を示したが、導電層３８の層数が導電層４８の層数よりも大きい限りにおいて、具体的な層数は任意である。例えば、図４６に示すように、第１配線構造部３０に含まれる導電層３８の層数が３であり、第２配線構造部４０に含まれる導電層４８の層数が１であってもよい。また、図４７に示すように、第１配線構造部３０に含まれる導電層３８の層数が３であり、第２配線構造部４０に含まれる導電層４８の層数が２であってもよい。図４７に示すように第２配線構造部４０が複数の有機層４６を含む場合にも、第１配線層４１の有機層４６が無機層４７によって第２側Ｄ２から覆われていなくてもよい。若しくは、図示はしないが、第１配線層４１の有機層４６が無機層４７によって第２側Ｄ２から部分的に覆われてはいるが、覆われている部分の比率が第１配線構造部３０の有機層３６に比べて低くなっていてもよい。
（第７変形例）
上述の実施の形態及び各変形例においては、無機膜２７が、貫通電極２２の側壁部分２３を側壁部分２３の第１側Ｄ１の端部から第２側Ｄ２の端部に至るまで覆う例を示した。しかしながら、これに限られることはなく、図４８に示すように、無機膜２７が、側壁部分２３の第２側Ｄ２の端部にまで広がっていなくてもよい。例えば、無機膜２７は、側壁部分２３の第１側Ｄ１側の部分は覆うが第２側Ｄ２側の部分は覆っていなくてもよい。また、図４８に示すように、無機膜２７は、貫通電極２２の第１部分２４を第１側Ｄ１から少なくとも部分的に覆うが、貫通電極２２の第２部分２５を第２側Ｄ２から覆っていなくてもよい。すなわち、基板１２の第２面１４側には無機膜２７が設けられていなくてもよい。
以下、基板１２の第２面１４側に無機膜２７を設けないことの利点について説明する。無機膜２７の形成方法としては、プラズマＣＶＤなどの化学成膜法や、蒸着法、スパッタリング法などの物理成膜法が用いられる。無機膜２７を基板１２の第１面１３側及び第２面１４側の両方に設ける場合、化学成膜法や物理成膜法などの成膜法も、基板１２の第１面１３側及び第２面１４側のそれぞれに対して実施する。ここで本変形例においては、基板１２の第２面１４側には無機膜２７を設けないので、基板１２の第２面１４側における無機膜２７の成膜工程を省略することができる。このため、第２配線構造部４０の作製に要する工数を削減することができる。このことにより、貫通電極基板１０の製造コストを低減することができる。
本変形例においても、上述の第６変形例の場合と同様に、第２配線構造部４０の導電層４８の層数が第１配線構造部３０の導電層３８の層数よりも少なくてもよい。この場合、有機層の熱膨張に起因して第２配線構造部４０に生じる反りの程度は、第１配線構造部３０に生じる反りの程度よりも小さい。このため、基板１２の第２面１４が無機膜２７によって第２側Ｄ２から覆われていないことが、基板１２全体の反りに与える影響は軽微であると考える。
なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。
第２の実施の形態
次に、第２の実施の形態について説明する。第２の実施の形態において、無機膜２７は、第１側Ｄ１側の第１面側無機膜２７ａ及び第２側Ｄ２側の第２面側無機膜２７ｂに分離される。第２の実施の形態において、第１の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。また、第１の実施の形態において得られる作用効果が本実施の形態においても得られることが明らかである場合、その説明を省略することもある。
図２６は、第２の実施の形態に係る貫通電極基板１０を示す断面図である。図２７は、図２６の貫通電極基板１０を拡大して示す断面図である。無機膜２７は、基板１２の第１面１３側に位置する第１面側無機膜２７ａと、基板１２の第２面１４側に位置する第２面側無機膜２７ｂと、を含む。
第１面側無機膜２７ａは、貫通電極２２の第１部分２４を第１側Ｄ１から少なくとも部分的に覆っている。第１面側無機膜２７ａは、貫通孔２０に充填された有機膜２６の第１側Ｄ１の端面を更に覆っていてもよい。また、第１面側無機膜２７ａは、基板１２の第１面１３を更に覆っていてもよい。
第２面側無機膜２７ｂは、貫通電極２２の第２部分２５を第２側Ｄ２から少なくとも部分的に覆っている。第２面側無機膜２７ｂは、貫通孔２０に充填された有機膜２６の第２側Ｄ２の端面を更に覆っていてもよい。また、第２面側無機膜２７ｂは、基板１２の第２面１４を更に覆っていてもよい。
貫通電極２２の第１部分２４上に位置する第１面側無機膜２７ａには開口が設けられており、この開口を介して、第１配線構造部３０の第１配線層３１の導電層３８が貫通電極２２の第１部分２４に接続される。同様に、貫通電極２２の第２部分２５上に位置する第２面側無機膜２７ｂには開口が設けられていてもよい。
第１面側無機膜２７ａ及び第２面側無機膜２７ｂの厚み及び層構成、並びに第１面側無機膜２７ａ及び第２面側無機膜２７ｂを構成する無機材料の種類は、第１の実施の形態における無機膜２７の場合と同様であるので、説明を省略する。
貫通電極基板の製造方法
以下、貫通電極基板１０の製造方法の一例について、図２８乃至図３３を参照して説明する。
まず、上述の第１の実施の形態の場合と同様にして、基板１２に貫通孔２０を形成し、貫通孔２０に貫通電極２２を形成して、図７に示す基板１２を得る。
（有機膜の形成工程）
次に、図２８に示すように、貫通孔２０に有機膜２６を充填する。例えば、第１の実施の形態の場合と同様に、有機膜２６を構成するための樹脂層を含むフィルムを加圧して樹脂層を貫通孔２０の内部に押し込み、貫通孔２０の内部に押し込まれた樹脂層を硬化させ、その後、樹脂層の不要部分を除去する。
（無機膜の形成工程）
次に、図２９に示すように、プラズマＣＶＤにより、基板１２の第１面１３、貫通電極２２の第１部分２４及び有機膜２６の第１側Ｄ１の端面を覆う一連の第１面側無機膜２７ａを形成する。また、プラズマＣＶＤにより、基板１２の第２面１４、貫通電極２２の第２部分２５及び有機膜２６の第２側Ｄ２の端面を覆う一連の第２面側無機膜２７ｂを形成する。
（第１配線層の有機層の形成工程）
次に、図３０に示すように、貫通電極２２の第１部分２４上に位置する開口３６１が設けられた有機層３６を形成する。例えば、まず、感光性ポリイミドなどの有機材料を、スピンコート法などによって基板１２上に成膜して、有機層３６を形成する。続いて、有機層３６のうち開口３６１に対応する部分が除去されるよう、有機層３６を露光及び現像する。続いて、有機層３６を焼成して有機層３６を硬化させる。有機層３６の焼成温度は、例えば２００℃以上である。
（無機膜の加工工程）
次に、有機層３６をマスクとして、プラズマエッチングにより、有機層３６の開口３６１に露出している無機膜２７をエッチングする。これによって、図３１に示すように、有機層３６の開口３６１に連通する開口２７１を無機膜２７に形成する。エッチングガスとしては、例えば、ＣＦ4とＨ2との混合ガス、ＣＨＦ３ガス、ＳＦ６ガス、ＣＦ４ガス、ＣＨＦ３とＯ２との混合ガス、ＳＦ６とＯ２との混合ガス、ＣＦ４とＯ２との混合ガスなどを用いることができる。なお、プラズマエッチングにより有機層３６の表面に損傷が生じる場合、有機層３６に熱処理を施すことにより、損傷が生じた有機層３６の表面を除去してもよい。有機層３６の熱処理温度は、例えば２００℃以上である。
（第１配線層の導電層の形成工程）
次に、図３２に示すように、貫通電極２２の第１部分２４に接続されるとともに有機層３６の第１側Ｄ１にまで至る導電層３８を形成する。このようにして、有機層３６、無機層３７及び導電層３８を含む第１配線層３１を、基板１２の第１側Ｄ１に形成することができる。
（第２配線層の導電層の形成工程）
次に、第１配線層３１の場合と同様にして、図３３に示すように、第１配線層３１の第１側Ｄ１側に第２配線層３２を形成する。このようにして、第１配線層３１及び第２配線層３２を有する第１配線構造部３０を基板１２の第１側Ｄ１に設けることができる。
上述の第１の実施の形態の場合と同様に、第２の実施の形態に係る貫通電極基板１０においても、第１面側無機膜２７ａが貫通電極２２の第１部分２４を少なくとも部分的に覆っている。これによって、貫通電極２２の第１部分２４に生じる残留応力を軽減することができ、このことにより、貫通電極２２の第１部分２４と第１配線層３１の導電層３８との間にボイドなどの欠陥が形成されることを抑制することができる。また、第１面側無機膜２７ａを構成する無機材料のヤング率は高く、例えば７０ＧＰａ以上である。このことも、貫通電極２２の第１部分２４に生じる残留応力を軽減することに寄与する。これらのことにより、貫通電極２２の第１部分２４と第１配線層３１の導電層３８との間で、電気的な接続不良が生じてしまうことを抑制することができる。
また、第１面側無機膜２７ａが貫通電極２２の第１部分２４を覆っているので、雰囲気温度が高温の場合に、貫通電極２２の第１部分２４を構成する銅などの金属材料の原子、分子、イオンなどが、第１配線層３１の絶縁層３５の有機層３６内に拡散することを抑制することができる。これによって、第１配線層３１の隣り合う２つの導電層３８が導通してしまうことや、有機層３６の絶縁破壊が生じてしまうことを抑制することができる。また、金属材料の拡散によって貫通電極２２の第１部分２４の厚みが低減し、第１部分２４の抵抗の増加や断線が生じることを抑制することができる。
また、上述の第１の実施の形態の場合と同様に、第１面側無機膜２７ａが、基板１２の第１面１３を更に覆っている。このため、有機層３６の熱膨張に起因して基板１２に引っ張り応力が発生することを抑制することができる。これによって、基板１２に反りが生じてしまうことを抑制することができる。
また、本実施の形態においては、第１面側無機膜２７ａが、貫通孔２０に充填された有機膜２６の第１側Ｄ１の端面を更に覆っている。このため、雰囲気温度が高温の場合に、貫通電極２２の側壁部分２３から有機膜２６内に拡散した銅などの金属材料の原子、分子、イオンなどが、第１配線層３１の絶縁層３５にまで至ることを抑制することができる。これによって、第１配線層３１の隣り合う２つの導電層３８が導通してしまうことや、絶縁層３５の有機層３６の絶縁破壊が生じてしまうことを抑制することができる。
なお、上述した第２の実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、第３の実施の形態と同様に構成され得る部分について、第３の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、第３の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。
（第１変形例）
図３４は、第１変形例に係る貫通電極基板１０を示す断面図である。図３４に示すように、第１面側無機膜２７ａは、貫通電極２２の第１部分２４又は有機膜２６の第１側Ｄ１の端面は覆うが基板１２の第１面１３は覆っていなくてもよい。例えば、無機膜２７は、貫通電極２２の第１部分２４及び有機膜２６の第１側Ｄ１の端面は覆うが、基板１２の第１面１３は覆っていなくてもよい。
（第２変形例）
図３５に示すように、貫通電極基板１０は、基板１２の第２面１４上に位置する第１配線層４１、及び第１配線層４１上に位置する第２配線層４２を少なくとも含む第２配線構造部４０を更に備えていてもよい。
第１配線構造部３０の第１配線層３１の場合と同様に、第１配線層４１は、絶縁層４５及び導電層４８を有する。絶縁層４５には、貫通電極２２の第２部分２５上に位置する第２面側無機膜２７ｂの開口に連通する開口が設けられている。導電層４８は、絶縁層４５の開口及び第２面側無機膜２７ｂの開口を介して貫通電極２２の第２部分２５に接続されている。
（第３変形例）
上述の第２変形例においては、基板１２の第１側Ｄ１に位置する第１配線構造部３０に含まれる導電層３８の層数と、基板１２の第２側Ｄ２に位置する第２配線構造部４０に含まれる導電層４８の層数とが同一である例を示した。しかしながら、第１配線構造部３０に含まれる導電層３８の層数と、第２配線構造部４０に含まれる導電層４８の層数とが異なっていてもよい。例えば、第２配線構造部４０に含まれる導電層４８の層数が、第１配線構造部３０に含まれる導電層３８の層数よりも少なくてもよい。
図４９は、本変形例に係る貫通電極基板１０を示す断面図である。貫通電極基板１０の第１配線構造部３０は、第１配線層３１及び第２配線層３２を含んでおり、このため、第１配線構造部３０に含まれる導電層３８の層数は２である。一方、貫通電極基板１０の第２配線構造部４０は、第１配線層４１を含んでおり、このため、第２配線構造部４０に含まれる導電層４８の層数は１である。
図４９に示すように、第１配線構造部３０の第２配線層３２は、有機層３６及び無機層３７を含んでいる。このため、第１配線構造部３０に起因して基板１２に反りが生じることを抑制することができる。一方、第２配線構造部４０の第１配線層４１は、無機層４７を含んでいない。また、第２配線構造部４０の第１配線層４１の有機層４６は、無機層４７によって覆われていない部分を含んでいる。例えば図４９に示すように、第２配線構造部４０は無機層４７を含んでおらず、このため、第１配線層４１の有機層４６は無機層４７によって第２側Ｄ２側から覆われていない。
図４９に示す例においては、第２配線構造部４０の導電層４８の層数が第１配線構造部３０の導電層３８の層数よりも少ない。このため、第２配線構造部４０の有機層４６の総数も、第１配線構造部３０の有機層３６の層数よりも少ない。従って、有機層の熱膨張に起因して第２配線構造部４０に生じる反りの程度は、第１配線構造部３０に生じる反りの程度よりも小さい。このため、第２配線構造部４０の第１配線層４１の有機層４６が、無機層４７によって第２側Ｄ２から覆われていない部分を含んでいることが、基板１２全体の反りに与える影響は軽微であると考える。
なお、図４９においては、第１配線層４１の有機層４６及び導電層４８は無機層４７によって第２側Ｄ２側から全く覆われていない例を示したが、これに限られることはない。図示はしないが、第１配線層４１の有機層４６及び導電層４８が無機層４７によって第２側Ｄ２側から部分的に覆われていてもよい。なお、本変形例においては、第１配線層４１の有機層４６のうち無機層４７によって覆われている部分の比率が、上述の図３５に示す例の場合よりも低くなる。
また、本変形例においては、第２配線構造部４０の有機層４６のうち無機層４７によって覆われている部分の比率が、第１配線構造部３０の有機層３６のうち無機層３７によって覆われている部分の比率よりも低くなる。第２配線構造部４０の有機層４６のうち無機層４７によって覆われている部分の比率は、例えば１％以上且つ２０％以下である。
第２配線構造部４０の無機層４７の厚みは、第１配線構造部３０の無機層３７の厚みと同等でもよいが、第１配線構造部３０の無機層３７の厚みよりも小さくてもよい。例えば、第２配線構造部４０の無機層４７の厚みは、第１配線構造部３０の無機層３７の厚みの少なくとも３０％以上であればよい。
第２配線構造部４０の第１配線層４１の有機層４６が、無機層４７によって第２側Ｄ２から覆われていない部分を含む場合、貫通電極２２などで発生したガスが、第１配線層４１の有機層４６を通って貫通電極基板１０の外部へ抜け易くなる。このため、第１配線層４１の導電層４８が押し上げられたり吹き飛ばされたりすることを抑制することができる。
また、図４９においては、第１配線構造部３０に含まれる導電層３８の層数が２であり、第２配線構造部４０に含まれる導電層４８の層数が１である例を示したが、導電層３８の層数が導電層４８の層数よりも大きい限りにおいて、具体的な層数は任意である。例えば、図５０に示すように、第１配線構造部３０に含まれる導電層３８の層数が３であり、第２配線構造部４０に含まれる導電層４８の層数が１であってもよい。また、図５１に示すように、第１配線構造部３０に含まれる導電層３８の層数が３であり、第２配線構造部４０に含まれる導電層４８の層数が２であってもよい。図５１に示すように第２配線構造部４０が複数の有機層４６を含む場合にも、第１配線層４１の有機層４６が無機層４７によって第２側Ｄ２から覆われていなくてもよい。若しくは、図示はしないが、第１配線層４１の有機層４６が無機層４７によって第２側Ｄ２から部分的に覆われてはいるが、覆われている部分の比率が第１配線構造部３０の有機層３６に比べて低くなっていてもよい。
（第４変形例）
上述の実施の形態及び各変形例においては、無機膜２７が、基板１２の第１面１３側に位置する第１面側無機膜２７ａと、基板１２の第２面１４側に位置する第２面側無機膜２７ｂと、を含む例を示した。しかしながら、これに限られることはなく、図４８に示すように、貫通電極２２の第２部分２５、有機膜２６の第２側Ｄ２の端面、及び基板１２の第２面１４は、無機膜２７によって覆われていない部分を含んでいてもよい。例えば、無機膜２７が、第１面側無機膜２７ａを含むが第２面側無機膜２７ｂを含んでいなくてもよい。すなわち、基板１２の第２面１４側には無機膜２７が設けられていなくてもよい。
本変形例においても、基板１２の第２面１４側に無機膜２７を設けないことにより、上述の第１の実施の形態の第７変形例の場合と同様に、基板１２の第２面１４側における無機膜２７の成膜工程を省略することができる。このため、第２配線構造部４０の作製に要する工数を削減することができる。このことにより、貫通電極基板１０の製造コストを低減することができる。
また、本変形例においては、貫通孔２０の内部に位置する有機膜２６の第２側Ｄ２の端面が、少なくとも部分的に、無機膜２７によって覆われていない部分を含む。このため、貫通電極２２などで発生したガスが、有機膜２６及び第１配線層４１の有機層４６を通って貫通電極基板１０の外部へ抜け易くなる。このため、第１配線層４１の導電層４８が押し上げられたり吹き飛ばされたりすることを抑制することができる。
本変形例においても、上述の第３変形例の場合と同様に、第２配線構造部４０の導電層４８の層数が第１配線構造部３０の導電層３８の層数よりも少なくてもよい。この場合、有機層の熱膨張に起因して第２配線構造部４０に生じる反りの程度は、第１配線構造部３０に生じる反りの程度よりも小さい。このため、基板１２の第２面１４が無機膜２７によって第２側Ｄ２から覆われていないことが、基板１２全体の反りに与える影響は軽微であると考える。
なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。
貫通孔の形状の変形例
上述の各実施の形態においては、基板１２に設けられる貫通孔２０が、基板１２の第１面１３の法線方向に直交する方向に平行に延びる例を示したが、貫通孔２０の形状は特には限定されない。例えば、図３６に示すように、貫通孔２０は、第１面１３と第２面１４との間で括れた形状を有していてもよい。また、図３７に示すように、貫通孔２０は、第１面１３側又は第２面１４側の一方から他方に向かうにつれて貫通孔２０の寸法が小さくなるテーパー形状を有していてもよい。
図３６又は図３７に示す基板１２は、上述の各実施の形態における貫通電極２２、有機膜２６、無機膜２７、第１配線構造部３０や第２配線構造部４０と任意に組み合わせられ得る。図３８に、図３６に示す基板１２と、第１の実施の形態における貫通電極２２、有機膜２６、無機膜２７及び第１配線構造部３０とを組み合わせた例を示す。また、図３９に、図３６に示す基板１２と、第２の実施の形態における貫通電極２２、有機膜２６、第１面側無機膜２７ａ、第２面側無機膜２７ｂ及び第１配線構造部３０とを組み合わせた例を示す。また、図４０に、図３７に示す基板１２と、第１の実施の形態における貫通電極２２、有機膜２６、無機膜２７及び第１配線構造部３０とを組み合わせた例を示す。また、図４１に、図３７に示す基板１２と、第２の実施の形態における貫通電極２２、有機膜２６、第１面側無機膜２７ａ、第２面側無機膜２７ｂ及び第１配線構造部３０とを組み合わせた例を示す。
また、図４２又は図４３に示すように、貫通孔２０に、有機膜２６が充填されていない窪みや隙間が存在していてもよい。
貫通電極基板が搭載される製品の例
図４４は、本開示の実施形態に係る貫通電極基板１０が搭載されることができる製品の例を示す図である。本開示の実施形態に係る貫通電極基板１０は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ１８０等に搭載される。
１０ 貫通電極基板
１２ 基板
１３ 第１面
１４ 第２面
２０ 貫通孔
２１ 側壁
２２ 貫通電極
２２ａ 第１端面
２２ｂ 第２端面
２２１ バリア層
２２２ シード層
２２３ めっき層
２３ 側壁部分
２４ 第１部分
２５ 第２部分
２６ 有機膜
２７ 無機膜
２７ａ 第１面側無機膜
２７ｂ 第２面側無機膜
２８ レジスト層
２９ レジスト層
３０ 第１配線構造部
３１ 第１配線層
３２ 第２配線層
３５ 絶縁層
３６ 有機層
３６１ 開口
３７ 無機層
３７１ 第１無機層
３７２ 第２無機層
３７３ 開口
３８ 導電層
３８１ バリア層
３８２ シード層
３８３ めっき層
３９ レジスト層
３９１ 開口
４０ 第２配線構造部
４１ 第１配線層
４２ 第２配線層
４５ 絶縁層
４６ 有機層
４７ 無機層
４８ 導電層
６０ 実装基板
６１ 素子
６２ 端子
Ｄ１ 第１側
Ｄ２ 第２側

Claims (20)

  1. 第１側に位置する第１面及び前記第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板と、
    前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第１面上に位置するとともに前記側壁部分に接続された第１部分と、を有する貫通電極と、
    前記貫通孔の内部に位置する有機膜と、
    前記貫通電極の前記第１部分を前記第１側から少なくとも部分的に覆うとともに、前記第１部分上に位置する開口が設けられた無機膜と、
    前記無機膜よりも前記第１側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第１部分に接続された導電層と、を有する第１配線層と、を備える、貫通電極基板。
  2. 前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っている、請求項１に記載の貫通電極基板。
  3. 前記貫通電極は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に有し、
    前記無機膜は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆っている、請求項１又は２に記載の貫通電極基板。
  4. 前記無機膜は、前記有機膜の前記第１側の端面を少なくとも部分的に覆っている、請求項１に記載の貫通電極基板。
  5. 前記貫通電極は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に有し、
    前記貫通電極基板は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆う第２面側無機膜を更に備える、請求項１又は４に記載の貫通電極基板。
  6. 前記第２面側無機膜は、前記有機膜の前記第２側の端面を少なくとも部分的に覆っている、請求項５に記載の貫通電極基板。
  7. 前記貫通電極基板は、前記第１配線層の前記導電層上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記第１配線層の前記導電層に接続された導電層と、を有する第２配線層を更に備え、
    前記第２配線層の前記絶縁層は、前記第１配線層の前記導電層を前記第１側から少なくとも部分的に覆う無機層を含む、請求項１乃至６のいずれか一項に記載の貫通電極基板。
  8. 前記貫通電極基板は、前記基板の前記第２面上に位置する第１配線層を少なくとも含む第２配線構造部を更に備え、
    前記貫通電極は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に有し、
    前記第２配線構造部の前記第１配線層は、前記貫通電極の前記第２部分上に位置する開口が設けられた絶縁層と、前記絶縁層の前記開口を介して前記貫通電極の前記第２部分に接続された導電層と、を有する、請求項１、２又は４に記載の貫通電極基板。
  9. 前記第２配線構造部に含まれる前記導電層の層数は、前記基板の前記第１側に位置する導電層の層数よりも少なく、
    前記第２配線構造部の前記第１配線層の前記有機層は、絶縁性を有する無機層によって覆われていない部分を含む、請求項８に記載の貫通電極基板。
  10. 前記第２配線構造部に含まれる前記導電層の層数は、前記基板の前記第１側に位置する導電層の層数よりも少なく、
    前記無機膜は、前記貫通電極の前記側壁部分の前記第２側の端部にまでは広がらないよう、前記側壁部分を部分的に覆っている、請求項８又は９に記載の貫通電極基板。
  11. 前記第２配線構造部に含まれる前記導電層の層数は、前記基板の前記第１側に位置する導電層の層数よりも少なく、
    前記有機膜の前記第２側の端面は、絶縁性を有する無機膜によって覆われていない部分を少なくとも部分的に含む、請求項８又は９に記載の貫通電極基板。
  12. 前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含む、請求項１乃至１１のいずれか一項に記載の貫通電極基板。
  13. 第１側に位置する第１面及び前記第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板を準備する工程と、
    前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第１面上に位置するとともに前記側壁部分に接続された第１部分と、を有する貫通電極を形成する工程と、
    前記貫通孔の内部に有機膜を形成する工程と、
    前記貫通電極の前記第１部分を前記第１側から少なくとも部分的に覆う無機膜を形成する工程と、
    前記無機膜よりも前記第１側に位置する絶縁層を形成する工程と、
    前記無機膜及び前記絶縁層を貫通して前記貫通電極の前記第１部分に接続された導電層を形成する工程と、を備える、貫通電極基板の製造方法。
  14. 前記無機膜は、前記貫通電極の前記側壁部分を少なくとも部分的に覆っている、請求項１３に記載の貫通電極基板の製造方法。
  15. 前記貫通電極を形成する工程は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に形成し、
    前記無機膜は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆っている、請求項１３又は１４に記載の貫通電極基板の製造方法。
  16. 前記無機膜は、前記有機膜の前記第１側の端面を少なくとも部分的に覆っている、請求項１３に記載の貫通電極基板の製造方法。
  17. 前記貫通電極を形成する工程は、前記基板の前記第２面上に位置するとともに前記側壁部分に接続された第２部分を更に形成し、
    前記貫通電極基板の製造方法は、前記貫通電極の前記第２部分を前記第２側から少なくとも部分的に覆う第２面側無機膜を形成する工程を更に備える、更に備える、請求項１３又は１６に記載の貫通電極基板の製造方法。
  18. 前記第２面側無機膜は、前記有機膜の前記第２側の端面を少なくとも部分的に覆っている、請求項１７に記載の貫通電極基板の製造方法。
  19. 前記無機膜は、珪素酸化物又は珪素窒化物を少なくとも含む、請求項１３乃至１８のいずれか一項に記載の貫通電極基板の製造方法。
  20. 貫通電極基板と、
    前記貫通電極基板に搭載された素子と、を備え、
    前記貫通電極基板は、
    第１側に位置する第１面及び前記第１側とは反対の第２側に位置する第２面を含むとともに貫通孔が設けられた基板と、
    前記貫通孔の側壁に沿って広がる側壁部分と、前記基板の前記第１面上に位置するとともに前記側壁部分に接続された第１部分と、を有する貫通電極と、
    前記貫通孔の内部に位置する有機膜と、
    前記貫通電極の前記第１部分を前記第１側から少なくとも部分的に覆うとともに、前記第１部分上に位置する開口が設けられた無機膜と、
    前記無機膜よりも前記第１側に位置し、前記無機膜の前記開口に連通する開口が設けられた有機層を少なくとも含む絶縁層と、前記無機膜の前記開口及び前記絶縁層の前記開口を介して前記貫通電極の前記第１部分に接続された導電層と、を有する第１配線層と、を備える、実装基板。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018043184A1 (ja) * 2016-08-31 2018-03-08 大日本印刷株式会社 貫通電極基板、貫通電極基板の製造方法及び実装基板
TWI671885B (zh) * 2018-08-16 2019-09-11 華邦電子股份有限公司 記憶體裝置及其製造方法
CN110875316B (zh) * 2018-08-31 2023-08-08 华邦电子股份有限公司 存储器装置及其制造方法
US11659660B2 (en) 2019-11-01 2023-05-23 Raytheon Company Oxide liner stress buffer
CN114929926A (zh) * 2020-02-28 2022-08-19 株式会社岛津制作所 带金属膜的物体

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2010258320A (ja) * 2009-04-28 2010-11-11 Kyocera Corp 配線基板及びその製造方法
JP2014168007A (ja) * 2013-02-28 2014-09-11 Kyocer Slc Technologies Corp 配線基板およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141661A (ja) * 2000-11-02 2002-05-17 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2002151819A (ja) * 2000-11-07 2002-05-24 Ngk Spark Plug Co Ltd スルーホール用充填材並びにそれを用いたプリント配線板及びその製造方法
JP2006216746A (ja) * 2005-02-03 2006-08-17 Sony Corp 半導体装置
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100969412B1 (ko) * 2008-03-18 2010-07-14 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
KR101089959B1 (ko) * 2009-09-15 2011-12-05 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
WO2014069662A1 (ja) 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP6276151B2 (ja) * 2014-09-17 2018-02-07 東芝メモリ株式会社 半導体装置
WO2018043184A1 (ja) * 2016-08-31 2018-03-08 大日本印刷株式会社 貫通電極基板、貫通電極基板の製造方法及び実装基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2010258320A (ja) * 2009-04-28 2010-11-11 Kyocera Corp 配線基板及びその製造方法
JP2014168007A (ja) * 2013-02-28 2014-09-11 Kyocer Slc Technologies Corp 配線基板およびその製造方法

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