JP4926787B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4926787B2
JP4926787B2 JP2007090685A JP2007090685A JP4926787B2 JP 4926787 B2 JP4926787 B2 JP 4926787B2 JP 2007090685 A JP2007090685 A JP 2007090685A JP 2007090685 A JP2007090685 A JP 2007090685A JP 4926787 B2 JP4926787 B2 JP 4926787B2
Authority
JP
Japan
Prior art keywords
wire
semiconductor element
electrode
internal electrode
resin sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007090685A
Other languages
English (en)
Other versions
JP2008251794A (ja
Inventor
明日美 杠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aoi Electronics Co Ltd
Original Assignee
Aoi Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aoi Electronics Co Ltd filed Critical Aoi Electronics Co Ltd
Priority to JP2007090685A priority Critical patent/JP4926787B2/ja
Publication of JP2008251794A publication Critical patent/JP2008251794A/ja
Application granted granted Critical
Publication of JP4926787B2 publication Critical patent/JP4926787B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/0198Manufacture or treatment batch processes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63Vias, e.g. via plugs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/941Dispositions of bond pads
    • H10W72/9413Dispositions of bond pads on encapsulations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Light Receiving Elements (AREA)

Description

本発明は、半導体素子を樹脂封止した半導体装置の製造方法に関する。
受光面と反対側の面に電極端子を設けた光半導体装置が従来技術として知られている(たとえば、特許文献1)。また、フリップチップ接続で半導体素子を外部電極に接続した半導体装置が従来技術として知られている(たとえば、特許文献2)。
特開2007−5687号公報 特開2006−278914号公報
特許文献1に記載されているような従来の光半導体装置では、ワイヤボンディングにより配線するため、半導体素子の上面の端子に接続されたワイヤがループを描いた後、半導体素子の下面側の端子電極と接続する。このため、光半導体装置が大きくなるという問題点がある。特許文献2に記載の半導体装置では、半導体素子から発生する熱を、バンプを介して放熱するため、放熱効率が悪いという問題点がある。
)請求項の発明の半導体装置の製造方法は、内部電極を形成する内部電極形成工程と、内部電極上に、半導体素子をフリップチップ接続する半導体素子搭載工程と、ループ高さが半導体素子の高さより高くなるようにワイヤを内部電極にワイヤボンディングする配線工程と、半導体素子と、内部電極と、ワイヤとを樹脂封止して樹脂封止体を作製する樹脂封止工程と、ワイヤが2つに分割されるまで樹脂封止体を削る削り工程と、樹脂封止体の削り工程で削った面に、分割されたワイヤのうちの内部電極と接続したワイヤと接続する外部電極を形成する外部電極形成工程と、分割されたワイヤのうちの内部電極と接続していないワイヤを取り除くように外部電極を形成した樹脂封止体を切断して分割する分割工程とを備えることを特徴とする。
)請求項の発明は、請求項に記載の半導体装置の製造方法において、内部電極形成工程は、さらにダミー電極を形成し、配線工程は、ループ高さが半導体素子の高さより高くなるように内部電極とダミー電極とをワイヤでワイヤボンディングし、樹脂封止工程は、半導体素子と、内部電極と、ダミー電極と、ワイヤとを樹脂封止して樹脂封止体を作製し、削り工程は、ワイヤが、内部電極と接続したワイヤと、ダミー電極に接続したワイヤとに分割されるまで樹脂封止体を削り、分割工程は、ダミー電極とダミー電極に接続したワイヤとを取り除くように外部電極を形成した樹脂封止体を切断して分割することを特徴とする。
請求項1の発明によれば、外部電極が設けられた面と反対側の面に受光面を備えた半導体装置を小型化することができる。請求項の発明によれば、請求項1の半導体装置を容易に作製することができる。
−第1の実施形態−
本発明の第1の実施形態の半導体装置について図1を参照して説明する。第1の実施形態の半導体装置は光検出半導体装置であり、図1は光検出半導体装置1Aの構成を説明するための図である。
図1において、符号1Aは光検出半導体装置、2Aは光検出半導体素子である。光検出半導体素子2Aには光検出部21Aが設けられている。光検出半導体装置1には、開口部(以下、受光開口11Aと呼ぶ)が形成されており、受光開口11Aの底面には光検出半導体素子2Aの光検出部21Aが露出している。光検出半導体装置1Aの受光開口11A側にはガラス基板3Aが設けられており、受光開口11Aはガラス基板3Aによって覆われる。光検出半導体装置1Aは、ガラス基板3Aを介して受光開口11Aに入射したレーザ光などの光を光検出部21Aで受光して検出する。
ガラス基板3A側の樹脂8Aの樹脂表面には内部電極4Aが設けられており、光検出半導体素子2Aは内部電極4AとAuなどからなるバンプ5Aによって接続されている。光検出半導体装置1Aの受光開口11A側の面(以下、受光面と呼ぶ)の反対側の面(以下、実装面と呼ぶ)の樹脂表面には、外部電極6Aが設けられている。内部電極4Aと外部電極6Aとは略直線のワイヤ7Aによって接続されている。光検出半導体素子2Aと内部電極4Aとバンプ5Aとワイヤ7Aとは、エポキシ樹脂などの樹脂8Aによって封止されている。
以上のような構造にすることによって、受光面の反対側の面である実装面において外部電極6Aを介して回路基板と接続することができる。
次に、上述した光検出半導体装置1Aの製造方法について、図2〜図5を参照して説明する。光検出半導体装置1Aの製造方法は、内部電極形成工程、光検出半導体素子搭載工程、配線工程、樹脂封止工程、研磨工程、外部電極形成工程および分割工程を備える。
(1)内部電極形成工程
内部電極形成工程では、光検出半導体装置1Aの内部電極4Aを形成する。内部電極形成工程について、図2を参照して説明する。
図2(a)に示すように、ガラス基板41の両面の全面にAuペースト42を塗布した後、Auペースト42の塗布面にレジスト43を塗布またはラミネートする。次に、パターンマスクフィルムを密着させ、紫外線により露光する。そして、現像し、図2(b)に示すように、内部電極4Aおよび、後述のダミー電極44を形成する部分を残してレジスト43をエッチングして除去する。ガラス基板41の一方の面には電極を形成しないので、全てのレジスト43を除去する。
次に、図2(c)に示すように、レジスト43で被覆されていない部分のAuペースト42をエッチングして除去する。そして、レジスト42をガラス基板41から剥離した後、熱処理してAuペースト42を焼き付けることによって、図2(d)に示すように、ガラス基板41上に内部電極4Aとダミー電極44とを形成する。
(2)光検出半導体素子搭載工程
光検出半導体素子搭載工程では、超音波接合により光検出半導体素子2Aをガラス基板41の内部電極4A上にフリップチップ接続する。
ここで、光検出半導体素子2Aの作製について説明する。光検出半導体素子2Aの製造に使用されるウエハには、能動素子として光検出部21Aが予め複数形成されている。ウエハ上の各素子上に所定個数のバンプ5Aを形成する。バンプ5Aは、めっき法によってウエハ上に形成される。そして、ウエハをダイシングして個片化し、光検出半導体素子2を作製する。
光検出半導体素子搭載工程について図3、図4(a)を参照して説明する。ガラス基板41上の光検出半導体素子2Aを搭載する位置において、光検出半導体素子2Aの外周に沿うような位置に、額縁状に異方性導電ペースト(ACP)45を塗布する。このとき、図3(a)に示すように、内部電極4A上に異方性導電ペースト45が塗布される。次に、図3(b)に示すように、バンプ5Aが内部電極4A上に載置されるように光検出半導体素子2Aをガラス基板41に搭載し、光検出半導体素子2Aにボンディングツール51を当てる。そして、ボンディングツール51で光検出半導体素子2Aを加圧、加熱する。その結果、バンプ5Aと内部電極4Aとが電気的に接続するとともに、異方性導電ペースト45は硬化する(図4(a))。
(3)配線工程
配線工程では、光検出半導体装置1Aのワイヤ7Aを形成する。ワイヤ7Aの形成には、ワイヤボンディング技術を利用する。たとえば、ネイルヘッドボンディング法によってワイヤ7Aを形成する場合について説明する。ワイヤ7AにはAuワイヤが使用される。
(i)Auワイヤをキャピラリに通し、Auワイヤの先端を溶融してボールを形成する。
(ii)ボールを内部電極4A上に圧着する。これにより、内部電極4A上にネイルヘッドが形成される。
(iii)Auワイヤのループ高さが光検出半導体素子2Aの上面の高さより高くなるようにキャピラリを移動した後、キャピラリのエッジでダミー電極44上にAuワイヤを圧着する。Auワイヤのループ高さは、Auワイヤ先端を溶融しボールを形成する際に形成される再結晶部の長さによって調整することもできる。
(iv)クランパでAuワイヤを引っ張り、切断する。
以上のようにして、図4(b)に示すように、ループ高さが光検出半導体素子2Aの上面の高さより高い、内部電極4Aとダミー電極44とを接続したワイヤ7Aが形成される。
(4)樹脂封止工程
樹脂封止工程では、光検出半導体素子2Aなどを樹脂封止する。樹脂封止するための樹脂8Aには、たとえば熱硬化性エポキシ系樹脂が使用される。光検出半導体素子2Aの外周部には、異方性導電ペースト45が塗布されているので、光検出半導体素子2Aとガラス基板41との間に樹脂8Aが流れ込まない。このため、図4(c)に示すように、光検出部21Aの周囲の空間61は封止用樹脂未充填となり、光検出部21Aは封止用樹脂8Aに覆われない。そして、樹脂封止したガラス板41を不図示のオーブンに入れて熱処理し、樹脂8Aを硬化させる。以下、図4(c)に示す樹脂8Aを硬化させたものを樹脂封止体62と呼ぶ。
(5)研磨工程
研磨工程では、樹脂封止体62の面のうち、ガラス基板41が設けられている面と反対側の面63(以下、上面と呼ぶ)を研磨して、樹脂封止体62の上面を削る。上述したように、ワイヤ7Aのループ高さは光検出半導体素子2Aの上面の高さより高いので、樹脂封止体62の上面を研磨すると、光検出半導体素子2Aが研磨面65に現れる前に、ワイヤ7Aが現れる。さらに研磨すると、図4(d)に示すように、ワイヤ7Aは、内部電極4Aに接続したワイヤ7Aと、ダミー電極44に接続したワイヤ64とに分割される。後述する分割工程で、ダミー電極44とワイヤ64とは、光検出半導体装置1Aから切り離される。したがって、分割代を考慮に入れて、分割された2つのワイヤ7A,64の研磨端間の距離が所定距離以上離れる位置まで樹脂封止体62は研磨される。ワイヤ7Aのループ高さを調整することによって、上述の位置まで樹脂封止体62が研磨されても光検出半導体素子2Aが研磨されないようにする。
(6)外部電極形成工程
外部電極形成工程では、樹脂封止体62の研磨面65にワイヤ7Aと接続する外部電極6Aを形成する。外部電極6Aは以下のようにして形成する。
(i)スリットマスク(金属板に孔を形成して作製したマスク)を樹脂封止体62の研磨面65に貼り付ける。
(ii)スパッタ法によって樹脂封止体62の研磨面65にTiやPdなどの金属電極を形成する。
(iii)スリットマスクを樹脂封止体62の研磨面65から外した後、めっき法によってNi層を金属電極上に形成し、その上にめっき法によってAu層を形成する。これにより、電極の接着強度を増加させる。
以上のようにして、図5(a)に示すように、樹脂封止体62の研磨面65に外部電極6Aが形成される。
(7)分割工程
分割工程では、樹脂封止体62を分割して、光検出半導体装置1Aを作製する。分割工程では、図5(b)に示すように、1点鎖線71に沿って、ダイヤモンドブレード・ダイシング法で樹脂封止体62をダイシングする。そして、図5(c)に示すように、一つの樹脂封止体62が分割され、光検出半導体装置1Aが完成する。
以上のようにして作製された光検出半導体装置1は、図6に示すような回路基板81に半田82を介して実装される。たとえば、光ディスクの情報を読み込むために照射されたレーザ光LBは、光ディスク面で反射して、ガラス基板3Aを通過し、光検出半導体装置1Aの受光開口11Aに入射する。そして、受光開口11Aに入射したレーザ光LBは光検出半導体素子2Aの光検出部21Aで受光され、検出される。
以上の実施形態による光検出半導体装置1Aは次のような作用効果を奏する。
(1)半導体素子2Aの一方の面側の樹脂表面に設けられ、バンプを介して前記半導体素子の端子電極が接続される内部電極と、半導体素子の他方の面側の樹脂表面に設けられ、ワイヤを介して前記内部電極が接続され、表面に露出する外部電極とを備えるようにした。したがって、外部電極6Aが設けられた面と反対側の面に受光面を備えた光検出半導体装置1Aを小型化することができる。
(2)小さな電極でも接続できるネイルヘッドボンディング法によって、ワイヤ7Aを内部電極4Aに接続するようにした。したがって、内部電極4Aを小さくすることができ、光検出半導体装置1Aを小型化することができる。
(3)内部電極4Aを形成し、光検出半導体素子2Aを内部電極4A上にフリップチップ接続し、ループ高さが光検出半導体素子2Aの高さより高くなるようにワイヤ7Aを内部電極4Aにワイヤボンディングした。そして、光検出半導体素子2Aと、内部電極4Aと、ワイヤ7Aとを樹脂封止し、ワイヤ7Aが2つに分割されるまで樹脂封止体62を削り、樹脂封止体62の削った面(研磨面65)に、分割されたワイヤ7Aのうちの内部電極4Aと接続したワイヤ7Aと接続する外部電極6Aを形成した。さらに、分割されたワイヤ7Aのうちの内部電極4Aと接続していないワイヤ64を取り除くように外部電極6Aを形成した樹脂封止体62を切断して分割して光検出半導体装置1Aを製造した。したがって、小型化可能な光検出半導体装置1Aを容易に製造することができる。
(4)内部電極4Aを形成するときにさらにダミー電極44を形成し、ループ高さが光検出半導体素子2Aの高さより高くなるように内部電極4Aとダミー電極44とをワイヤ7Aでワイヤボンディングするようにした。ワイヤ7Aの内部電極4Aと接続していない側の端も強固に固定されるので、樹脂封止工程で樹脂封止するときにワイヤ7Aが動くのを防止することができる。
以上の実施形態の光検出半導体装置1Aを次のように変形することができる。
(1)受光開口11Aを覆う基板としてガラス基板3Aを使用したが、検出する光を透過する基板であればガラス基板3Aに限定されない。たとえば、プラスチック基板を使用してもよい。
(2)内部電極4Aとワイヤ7Aとをネイルヘッドボンディング法によって接続したが、同じくワイヤ7Aのループ高さを調整できるウェッジボンディング法によって接続するようにしてもよい。
(3)半導体素子の一方の面側の樹脂表面に設けられ、バンプを介して半導体素子の端子電極が接続される内部電極と、半導体素子の他方の面側の樹脂表面に設けられ、ワイヤを介して内部電極が接続され、表面に露出する外部電極とを備える半導体装置であれば、光検出半導体装置に限定されない。
(4)樹脂8Aはエポキシ系樹脂に限定されない。
(5)研磨面65にスパッタ法によって金属電極を形成したが、蒸着法で形成してもよい。また、金属電極の材料もTiやPdに限定されない。金属電極の上にめっき法で形成する金属層もNi層に限定されない。たとえば、Ni層の代りにCu層を形成するようにしてもよい。
参考実施形態−
本発明の参考実施形態の半導体装置について図7を参照して説明する。図7は半導体装置1Bの構成を説明するための図である。
図7に示すように、半導体装置1Bは、半導体素子2Bを樹脂8Bで封止したものであり、半導体装置1Bの一方の面には外部電極6Bを、他方の面には、ダイパッド9Bを備える。外部電極6Bと半導体素子2Bの端子22Bとはバンプ5Bを介して接続している。ダイパッド9Bの開放面の裏側の面では、半導体素子2Bがダイボンディングされている。
次に、上述した半導体装置1Bの製造方法について、図8〜図10を参照して説明する。半導体装置1Bの製造方法は、ダイパッド形成工程、半導体素子搭載工程、バンプ形成工程、樹脂封止工程、研磨工程、外部電極形成工程、剥離工程および分割工程を備える。
(1)ダイパッド形成工程
ダイパッド形成工程では、半導体装置1Bのダイパッド9Bを形成する。ダイパッド形成工程について、図8を参照して説明する。
図8(a)に示すように、金属板91の両面にレジスト42を塗布またはラミネートする。金属板91には、厚さ約0.1mmの平板状のJIS規格のSUSステンレス鋼板またはCu板などの可撓性を有する金属薄板が使用される。次に、アクリルフィルムベースのパターンマスクフィルムを密着させ、紫外線により露光する。そして、現像し、図8(b)に示すように、ダイパッド9Bを形成する部分のレジスト42を除去する。金属板91の一方の面には電極を形成しないので、レジスト42によって全面が覆われたままである。
次に、金属板41をAuめっき溶液に浸漬し、めっきにより金属板41のレジスト42によって被覆されていない部分にAu層を形成することによって、図8(c)に示すようにダイパッド9Bを形成する。そして、図8(d)に示すように、レジスト42を金属板91から剥離する。
(2)半導体素子搭載工程
半導体素子搭載工程では、ダイパッド9Bの上に不図示のダイボンディング材を塗布し、その上に半導体素子2Bを搭載する(図9(a))。
(3)バンプ形成工程
バンプ形成工程では、ダイパッド9B上に搭載した半導体素子2Bの端子22B上にバンプ5Bを形成する。バンプ5Bの形成には、ワイヤボンディング技術を利用する。たとえば、ネイルヘッドボンディング法によってバンプ5Bを形成する場合について説明する。バンプ5BにはAuワイヤが使用される。
(i)Auワイヤをキャピラリに通し、Auワイヤの先端を溶融してボールを形成する。
(ii)ボールを半導体素子2Bの端子22B上に圧着する。
(iii)クランパでAuワイヤを引っ張り、切断してバンプを形成する。
(iv)Auワイヤをキャピラリに通し、Auワイヤの先端を溶融してボールを形成する。
(v)ボールをバンプ上に圧着する。
(vi)クランパでAuワイヤを引っ張り、切断する。
以上のようにして、図9(b)に示すように、2つのバンプを重ねたバンプ5Bが半導体素子2Bの端子22B上に形成される。
(4)樹脂封止工程
樹脂封止工程では、図9(c)に示すように、バンプ5Bを形成した半導体素子2Bを樹脂封止する。樹脂8Bには、第1の実施形態と同様に熱硬化性エポキシ系樹脂などが使用される。以下、図9(c)に示す樹脂8Bを硬化させたものを樹脂封止体92と呼ぶ。
(5)研磨工程
研磨工程では、樹脂封止体92の面のうち、ダイパッド9Bが設けられている面と反対側の面(以下、上面と呼ぶ)を研磨して、樹脂封止体92の上面を削る。図9(d)に示すように、研磨面93にバンプ5Bが現れ、バンプ5Bの一部が削れるまで樹脂封止体92は研磨される。
(6)外部電極形成工程
外部電極形成工程では、樹脂封止体92の研磨面93に、バンブ5Bと接続するための外部電極6Bを形成する。外部電極6Bは、第1の実施形態と同様にスパッタ法とめっき法とにより形成される(図10(a))。
(7)剥離工程
剥離工程では、図10(b)に示すように、樹脂封止体92から金属板91を剥離する。上述したように金属板91は可撓性を有するので、容易に取り外すことができる。
(8)分割工程
分割工程では、金属板91を剥離した樹脂封止体92を分割して、半導体装置1Bを作製する。分割工程では、図10(c)に示すように、1点鎖線94に沿って、ダイヤモンドブレード・ダイシング法で樹脂封止体92をダイシングする。そして、図10(d)に示すように、一つの樹脂封止体92が分割され、半導体装置1Bが完成する。
以上のようにして作製された半導体装置1Bの外部電極6Bは、図11に示すように、回路基板95の電極96と半田97を介して実装される。一方、半導体装置1Bのダイパッド9Bは、回路基板95を被せた放熱板98と半田99を介して接続される。このようにすることによって、半導体素子2に発生した熱は速やかに放熱板98で伝導され、放熱される。
以上の実施形態による半導体装置1Bは次のような作用効果を奏する。
(1)半導体素子2Bの一方の面側の樹脂表面に設けられ、バンプ5Bを介して半導体素子2Bの端子22Bが接続され、表面に露出する外部電極6Bと、半導体素子2Bの他方の面が接続され、表面に露出するダイパッド9Bとを備えるようにした。したがって、バンプ5Bで外部電極6Bと接合した半導体素子2Bが発生する熱を効率的に放熱することができる。
(2)半導体素子2Bの端子22Bと外部電極6Bとを2つのバンプ5Bを介して接続するようにした。これにより、研磨面93と半導体素子2Bとの間の距離を広げることができるので、研磨工程で削りすぎて半導体素子2Bが研磨されるのを防止することができる。
(3)可撓性を有する金属板91上にダイパッド9Bを形成し、ダイパッド9B上に半導体素子2Bを搭載し、ダイパッド9B上に搭載した半導体素子2Bにバンプ5Bを形成した。そして、半導体素子2Bと、バンプ5Bと、ダイパッド9Bとを樹脂封止して樹脂封止体92を作製し、バンプ5Bが表面に現れ、バンプ5Bの一部が削れるまで樹脂封止体92を削った。さらに、樹脂封止体92の削り面(研磨面93)に、バンプ5Bと接続する外部電極6Bを形成し、樹脂封止体92から金属板91を剥離し、樹脂封止体92を切断して分割して、半導体装置2Bを作製するようにした。したがって、半導体素子2Bの放熱性に優れた半導体装置2Bを容易に作製することができる。
以上の実施形態の半導体装置1Bを次のように変形することができる。
(1)金属板91を樹脂封止体92から剥がしたが、金属板91を剥がさないで、そのまま樹脂封止体92を分割してもよい。図12に示すように、金属板91が半導体素子2Bの放熱板となり、半導体装置1Cのダイパッド9B側の面の面全体で放熱できるので、さらに放熱効率が高くなる。
(2)ダイパッド9B上に搭載した半導体素子2Bに形成するバンプの重ねる数は2つに限定されず、半導体装置2Bの厚みや樹脂封止体92を削る削り精度によって適宜選択することができる。半導体装置2Bの厚みを厚くする場合は、重ねるバンプの数を多くし、薄くする場合は、重ねるバンプの数を少なくする。また、樹脂封止体92を削る削り精度が悪い場合、半導体素子2Bが削れるのを防止するために重ねるバンプの数を多くする。
(3)樹脂8Bはエポキシ系樹脂に限定されない。
(4)研磨面93にスパッタ法によって金属電極を形成したが、蒸着法で形成してもよい。また、金属電極の材料もTiやPdに限定されない。金属電極の上にめっきで形成する金属もNi層に限定されない。たとえば、Ni層の代りにCu層を形成するようにしてもよい。
以上の説明はあくまで一例であり、発明は、上記の実施形態に何ら限定されるものではない。
本発明の第1の実施形態の半導体装置の構成を説明するための図である。 内部電極形成工程を説明するための図である。 光検出半導体素子の内部電極への搭載を説明するための図である。 光検出半導体素子搭載工程、配線工程、樹脂封止工程および研磨工程を説明するための図である。 外部電極形成工程および分割工程を説明するための図である。 回路基板に実装された光検出半導体装置を説明するための図である。 本発明の参考実施形態の半導体装置の構成を説明するための図である。 ダイパッド形成工程を説明するための図である。 半導体素子搭載工程、バンプ形成工程、樹脂封止工程および研磨工程を説明するための図である。 外部電極形成工程、剥離工程および分割工程を説明するための図である。 回路基板に実装された半導体装置を説明するための図である。 放熱板として金属板を設けた半導体装置を説明するための図である。
符号の説明
1A 光検出半導体装置
1B,1C 半導体装置
2A 光検出半導体素子
2B 半導体素子
3A,41 ガラス基板
4A 内部電極
5A,5B バンプ
6A,6B 外部電極
7A ワイヤ
8A,8B 樹脂
9B ダイパッド
11A 受光開口
21A 光検出部
22B 端子
44 ダミー電極
45 異方性導電ペースト
62,92 樹脂封止体
91 金属板

Claims (2)

  1. 内部電極を形成する内部電極形成工程と、
    前記内部電極上に、半導体素子をフリップチップ接続する半導体素子搭載工程と、
    ループ高さが前記半導体素子の高さより高くなるようにワイヤを前記内部電極にワイヤボンディングする配線工程と、
    前記半導体素子と、前記内部電極と、前記ワイヤとを樹脂封止して樹脂封止体を作製する樹脂封止工程と、
    前記ワイヤが2つに分割されるまで前記樹脂封止体を削る削り工程と、
    前記樹脂封止体の前記削り工程で削った面に、前記分割されたワイヤのうちの前記内部電極と接続したワイヤと接続する外部電極を形成する前記外部電極形成工程と、
    前記分割されたワイヤのうちの前記内部電極と接続していないワイヤを取り除くように前記外部電極を形成した樹脂封止体を切断して分割する分割工程とを備えることを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記内部電極形成工程は、さらにダミー電極を形成し、
    前記配線工程は、ループ高さが前記半導体素子の高さより高くなるように前記内部電極と前記ダミー電極とをワイヤでワイヤボンディングし、
    前記樹脂封止工程は、前記半導体素子と、前記内部電極と、前記ダミー電極と、前記ワイヤとを樹脂封止して樹脂封止体を作製し、
    前記削り工程は、前記ワイヤが、前記内部電極と接続したワイヤと、前記ダミー電極に接続したワイヤとに分割されるまで前記樹脂封止体を削り、
    前記分割工程は、前記ダミー電極と前記ダミー電極に接続したワイヤとを取り除くように前記外部電極を形成した樹脂封止体を切断して分割することを特徴とする半導体装置の製造方法。
JP2007090685A 2007-03-30 2007-03-30 半導体装置の製造方法 Active JP4926787B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007090685A JP4926787B2 (ja) 2007-03-30 2007-03-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007090685A JP4926787B2 (ja) 2007-03-30 2007-03-30 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011012779A Division JP2011082583A (ja) 2011-01-25 2011-01-25 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008251794A JP2008251794A (ja) 2008-10-16
JP4926787B2 true JP4926787B2 (ja) 2012-05-09

Family

ID=39976402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007090685A Active JP4926787B2 (ja) 2007-03-30 2007-03-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4926787B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633923B2 (en) 2013-08-28 2017-04-25 Samsung Electro-Mechanics Co., Ltd. Electronic device module and manufacturing method thereof
US9755119B2 (en) 2014-01-17 2017-09-05 Nichia Corporation Light emitting device and method of manufacturing light emitting device
US9894790B2 (en) 2013-11-08 2018-02-13 Samsung Electro-Mechanics Co., Ltd. Electronic component module and manufacturing method thereof
US12444711B2 (en) 2022-02-15 2025-10-14 Kioxia Corporation Semiconductor device and method for manufacturing same

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
JP5908218B2 (ja) * 2011-05-10 2016-04-26 エスアイアイ・セミコンダクタ株式会社 光学センサおよび光学センサの製造方法
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US8940630B2 (en) 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
TWI570864B (zh) * 2013-02-01 2017-02-11 英帆薩斯公司 具有焊線通孔的微電子封裝、其之製造方法以及用於其之硬化層
JP6273945B2 (ja) 2013-04-26 2018-02-07 日亜化学工業株式会社 発光装置
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
JP6303344B2 (ja) 2013-09-05 2018-04-04 日亜化学工業株式会社 発光装置
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
JP6428249B2 (ja) 2013-12-25 2018-11-28 日亜化学工業株式会社 発光装置
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
JP6354273B2 (ja) 2014-04-10 2018-07-11 日亜化学工業株式会社 発光装置及び発光装置の製造方法
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
JP6398381B2 (ja) * 2014-06-30 2018-10-03 日亜化学工業株式会社 発光装置及びその製造方法
JP6432280B2 (ja) * 2014-10-24 2018-12-05 日亜化学工業株式会社 発光装置の製造方法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP2003007910A (ja) * 2001-06-19 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置
KR100616670B1 (ko) * 2005-02-01 2006-08-28 삼성전기주식회사 웨이퍼 레벨의 이미지 센서 모듈 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633923B2 (en) 2013-08-28 2017-04-25 Samsung Electro-Mechanics Co., Ltd. Electronic device module and manufacturing method thereof
US9894790B2 (en) 2013-11-08 2018-02-13 Samsung Electro-Mechanics Co., Ltd. Electronic component module and manufacturing method thereof
US10667419B2 (en) 2013-11-08 2020-05-26 Samsung Electro-Mechanics Co., Ltd. Manufacturing method of an electronic component module
US9755119B2 (en) 2014-01-17 2017-09-05 Nichia Corporation Light emitting device and method of manufacturing light emitting device
US12444711B2 (en) 2022-02-15 2025-10-14 Kioxia Corporation Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
JP2008251794A (ja) 2008-10-16

Similar Documents

Publication Publication Date Title
JP4926787B2 (ja) 半導体装置の製造方法
US6759745B2 (en) Semiconductor device and manufacturing method thereof
JP3446825B2 (ja) 半導体装置およびその製造方法
US7115446B2 (en) Flip chip bonding method for enhancing adhesion force in flip chip packaging process and metal layer-built structure of substrate for the same
JP5258807B2 (ja) 半導体装置の製造方法
JP2003347441A (ja) 半導体素子、半導体装置、及び半導体素子の製造方法
US20080012115A1 (en) Methods and apparatus for packaging integrated circuit devices
US8685834B2 (en) Fabrication method of package structure with simplified encapsulation structure and simplified wiring
JP2005072554A (ja) 半導体装置及びその製造方法
TWI573247B (zh) 元件嵌入式影像感測器及其晶圓級製造方法
US20190088624A1 (en) Manufacturing method of semiconductor device and semiconductor device
CN1890789A (zh) 封装元件的工艺和封装的元件
JP2002270720A (ja) 半導体装置およびその製造方法
JP7044653B2 (ja) 半導体装置および半導体装置の製造方法
JP4743631B2 (ja) 半導体装置及びその製造方法
CN106024823B (zh) Cmos图像传感器的封装方法
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
JP4334397B2 (ja) 半導体装置及びその製造方法
JP2004134480A (ja) 半導体装置及びその製造方法
JP2011082583A (ja) 半導体装置および半導体装置の製造方法
JP4273346B2 (ja) 半導体装置の製造方法
JP2003046054A (ja) 板状体、リードフレームおよび半導体装置の製造方法
JP2003163313A (ja) 半導体装置及びその製造方法
JP2005269627A (ja) 半導体リレー装置およびその配線基板の製造方法
JP2004158739A (ja) 樹脂封止型半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120208

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150217

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4926787

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250