JP5107012B2 - 配線基板及び電子部品の実装構造の製造方法 - Google Patents

配線基板及び電子部品の実装構造の製造方法 Download PDF

Info

Publication number
JP5107012B2
JP5107012B2 JP2007321390A JP2007321390A JP5107012B2 JP 5107012 B2 JP5107012 B2 JP 5107012B2 JP 2007321390 A JP2007321390 A JP 2007321390A JP 2007321390 A JP2007321390 A JP 2007321390A JP 5107012 B2 JP5107012 B2 JP 5107012B2
Authority
JP
Japan
Prior art keywords
solder resist
conductor patterns
pattern group
conductor
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007321390A
Other languages
English (en)
Other versions
JP2009147029A (ja
JP2009147029A5 (ja
Inventor
剛 曽原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007321390A priority Critical patent/JP5107012B2/ja
Priority to US12/330,946 priority patent/US7880314B2/en
Publication of JP2009147029A publication Critical patent/JP2009147029A/ja
Publication of JP2009147029A5 publication Critical patent/JP2009147029A5/ja
Application granted granted Critical
Publication of JP5107012B2 publication Critical patent/JP5107012B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0616Random array, i.e. array with no symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/094Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989Coating free areas, e.g. areas other than pads or lands free of solder resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は配線基板及び電子部品の実装構造の製造技術に関し、更に詳細には電子部品がフリップチップ方式で搭載される配線基板の搭載面に、複数本の導体パターンが露出されて形成されており、溶融状態の金属ろう材が露出面全面を覆う前記導体パターンの各々に、対応する電子部品のバンプが当接して電気的に接続される配線基板及び電子部品の実装構造の製造技術に関する。
電子部品としての半導体素子が一面側に搭載された半導体装置には、図6に示す様に、配線パターンが多層に積層された配線基板100の一面側に半導体素子102が搭載されていると共に、配線基板100の他面側に外部接続端子としてのはんだボール110,110・・が装着されている。
この半導体装置では、配線基板100の半導体素子102の搭載面には、半導体素子102の電極端子102a,102a・・の各々に形成されたバンプ104の先端が導体パターン106に当接して、はんだ108によって接合されている。
かかる半導体装置では、配線基板100の一面側と半導体素子102との間には、アンダーフィル112が充填されている。
図6に示す半導体装置に用いられている配線基板100の搭載面には、図7に示す様に、半導体素子102のバンプ104,104・・の先端と当接する箇所に導体パターン106,106・・が露出して形成されている。かかる導体パターン106では、その途中に他の部分よりも幅広に形成された幅広部106aが形成されている。この幅広部106aに半導体素子102のバンプ104の先端が当接する。
尚、導体パターン106,106・・の両端部は、ソルダレジスト114,116によって被覆されている。
図7に示す配線基板100の搭載面に、半導体素子102をフリップチップ方式で搭載する際に、例えば下記特許文献1及び特許文献2で提案されている様に、導体パターン106,106・・の露出面の全面に付着したはんだ粉を溶融した後、溶融状態のはんだによって覆われている導体パターン106,106・・の各幅広部106aに対応する半導体素子102のバンプ106の先端を当接する。このとき、導体パターン106の露出面の全面を覆う溶融状態のはんだは、半導体素子102のバンプ106の周面に表面張力によって集まり、バンプ102と導体パターン106とを接合する。
特開平11−186322号公報 特開2000−77471号公報
上記特許文献1及び特許文献2に提案された半導体素子の実装構造によれば、導体パターン106の露出面全面を覆う溶融状態のはんだを、半導体素子102のバンプ106と導体パターン106との接合に利用でき、両者を確実に電気的に接続できる。
しかしながら、配線基板100の搭載面に露出する導体パターン106,106・・は、搭載される半導体素子102の電極端子102a,102a・・との関係より、図8に示す様に、隣接する導体パターン106,106間の間隙が狭い箇所と広い箇所とが形成されることがある。
この場合、図8に示す様に、導体パターン106,106・・の露出長が等しいとき、導体パターン106,106・・の露出面の全面に付着したはんだ粉を溶融した後、溶融状態のはんだによって覆われている導体パターン106,106・・の各幅広部106aに対応する半導体素子102のバンプ106の先端を当接すると、隣接する導体パターン106,106の間隙が狭い箇所では、図9に示す如く、半導体素子102の隣接するバンプ102a,102aとに集まるはんだ108,108とが接触するおそれがある。
そこで、本発明は、隣接する導体パターンの露出面間の間隙が狭い箇所では、電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれがある従来の配線基板及び電子部品の実装構造の課題を解決し、隣接する導体パターンの露出面間の間隙が狭い箇所でも、電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれを解消し得る配線基板及び電子部品の実装構造を提供することを目的とする。
本発明者は、前記課題を解決するには、隣接する導体パターンの露出面を覆う溶融状態の金属ろう材量を調整することが必要であり、導体パターンの露出長を調整することによって、導体パターンの露出面を覆う溶融状態の金属ろう材量を容易に調整できること見い出し、本発明に到達した。
すなわち、本発明は、バンプが設けられた電子部品を搭載する一面において露出する複数本の導体パターンを有しており、前記複数本の導体パターンの各々の全面を覆うように付着した金属ろう材が溶融して、前記複数本の導体パターンの各々と対応するバンプが接合されて電子部品を搭載する配線基板であって、前記複数本の導体パターンが、隣接する導体パターンで群をなす第1および第2パターン群を含んで構成されており、前記第1パターン群の導体パターン間の間隙が、前記第2パターン群の導体パターン間の間隙より狭く、前記第1パターン群の導体パターンの露出長が、前記第2パターン群の導体パターンの露出長より短い。
ここで、前記複数本の導体パターンの各々には、電子部品の対応するバンプが当接し、他の部分よりも幅広の幅広部が形成されており、前記第1パターン群の導体パターンの幅広部間の間隙が、前記第2パターン群の導体パターンの幅広部間の間隙より狭い。
また、前記一面に形成されたソルダレジストからの露出によって、前記複数本の導体パターンの各々の露出長が調整されている。
また、前記ソルダレジストが、枠状の外側ソルダレジストと、その内側の内側ソルダレジストとに形成されており、前記複数本の導体パターンの各々の一端側が前記外側ソルダレジストによって被覆され、他端側が前記内側ソルダレジストによって被覆されており、前記外側ソルダレジストの前記第1パターン群に対応する部分が、前記外側ソルダレジストの前記第2パターン群に対応する部分より前記内側ソルダレジスト側に張り出して、前記第1パターン群の導体パターンの露出長が調整されている。
また、前記ソルダレジストが、枠状の外側ソルダレジストと、その内側の内側ソルダレジストとに形成されており、前記複数本の導体パターンの各々の一端側が前記外側ソルダレジストによって被覆され、他端側が前記内側ソルダレジストによって被覆されており、前記内側ソルダレジストの前記第1パターン群に対応する部分が、前記内側ソルダレジストの前記第2パターン群に対応する部分より前記外側ソルダレジスト側に張り出して、前記第1パターン群の導体パターンの露出長が調整されている。
また、前記ソルダレジストが、枠状の外側ソルダレジストに形成されており、前記複数本の導体パターンの各々の一端側を前記外側ソルダレジストによって被覆されており、前記外側ソルダレジストの前記第1パターン群に対応する部分が、前記外側ソルダレジストの前記第2パターン群に対応する部分より前記ソルダレジストの内側に張り出して、前記第1パターン群の導体パターンの露出長が調整されている。
また、本発明は、電子部品を搭載する一面において露出する複数本の導体パターンを有する配線基板を用いた電子部品の実装構造の製造方法であって、前記配線基板では、前記複数本の導体パターンが隣接する導体パターンで群をなす第1および第2パターン群を含んで構成し、前記第1パターン群の導体パターン間の間隙を前記第2パターン群の導体パターン間の間隙より狭くし、前記第1パターン群の導体パターンの露出長を前記第2パターン群の導体パターンの露出長より短くし、前記複数本の導体パターンの各々の全面に金属ろう材を付着した後、前記金属ろう材を溶融させ、溶融状態の前記金属ろう材で全面が覆われた前記複数本の導体パターンの各々に、前記電子部品の対応するバンプを当接し、接合する。
ここで、前記金属ろう材で全面を覆われた導体パターンに前記バンプを当接することによって、溶融状態の前記金属ろう材を、前記バンプの周面に表面張力で集める。
かかる本発明において、配線基板の搭載面に形成した複数の導体パターンとして、隣接する導体パターンの露出面間の間隙が他の隣接する導体パターンの露出面間の間隙よりも狭い狭間隙導体パターン群と前記他の導体パターンとから構成される広間隙導体パターン群とを形成し、前記狭間隙導体パターン群を構成する導体パターンの露出長を、前記広間隙導体パターン群を構成する導体パターンの露出長よりも短く調整することによって、狭間隙導体パターン群を構成する導体パターンの露出長の各々を容易に調整できる。
また、電子部品のバンプが当接する導体パターンの当接部を、前記導体パターンの他の部分よりも幅広の幅広部に形成することによって、電子部品のバンプの先端を対応する導体パターンに容易に当接できる。
本発明に係る配線基板及び電子部品の実装構造では、導体パターンの露出面間の間隙に対応して、導体パターンの露出長を調整しているため、導体パターンの露出長を覆う溶融状態の金属ろう材量を、導体パターンの露出面間の間隙に対応して調整できる。
従って、導体パターンの露出面間の間隙が、他の導体パターンの露出面間の間隙に比較して狭い狭間導体パターンでは、その露出面全面を覆う溶融状態の金属ろう材量を、他の導体パターンの全面を覆う溶融状態の金属ろう材量よりも少なくできる。このため、狭間導体パターンの各々と対応する電子部品のバンプが接触したとき、バンプの周面に表面張力で集まる溶融状態の金属ろう材量を、他の導体パターンに当接したバンプに比較して少なくできる。
その結果、狭間導体パターンの各々と対応する電子部品のバンプが、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを確実に防止できる。
本発明に係る配線基板の一面側に形成された、電子部品としての半導体素子を搭載する搭載面の一例を図1に示す。図1に示す配線基板10は、図6に示す配線基板100と同様に、配線パターンが多層に積層された配線基板である。
図1に示す配線基板10の一面側に形成された、電子部品としての半導体素子20を搭載する搭載面には、枠状に形成された外側ソルダレジスト14と、その内側に形成された内側ソルダレジスト16との間の枠状の間隙内に、複数本の導体パターン12′,12′・・,12a,12a・・が露出されて形成されている。この導体パターン12′,12′・・,12a,12a・・の両端部の各々は、外側ソルダレジスト14と内側ソルダレジスト16とによって被覆されている。
かかる導体パターン12′,12′・・,12a,12a・・の各々には、導体パターン12の他の部分よりも幅広に形成された幅広部12b,12b・・が形成されている。この幅広部12b,12b・・の各々に半導体素子10の電極端子から突出するバンプの先端が当接する。
図1に示す導体パターン12′,12′・・,12a,12a・・のうち、一点鎖線で囲んだ部分の導体パターン12′,12′・・は、その隣接する露出面間の間隙が、他の導体パターン12a,12a・・の隣接する露出面間の間隙に比較して狭い。かかる露出面間の間隙が狭い導体パターン12′,12′・・は、狭間隙導体パターン群12Aを構成している。
他方、導体パターン12′,12′・・の露出面間の間隙に比較して、露出面間の間隙が広い他の導体パターン12a,12a・・は広間隙導体パターン群を構成する。
図1に示す狭間隙導体パターン群12Aを構成する導体パターン12′,12′・・の露出長は、導体パターン12′,12′・・の露出面間の間隙に比較して、露出面間の間隙が広い広間隙導体パターン群を構成する他の導体パターン12a,12a・・よりも短くなるように形成されている。
図1に示す配線基板10では、外側ソルダレジスト14の狭間隙導体パターン群12Aに対応する部分が内側ソルダレジスト16側に張り出して、導体パターン12′,12′・・の露出長を調整している。
図1に示す配線基板10の搭載面に露出する導体パターン12′,12′・・,12a,12a・・の露出面の全面にはんだ粉を付着した後、はんだ粉を溶融した溶融状態のはんだが露出面の全面を覆う導体パターン12′,12′・・,12a,12a・・の各々に、電子部品としての半導体素子の対応する電極端子に設けたバンプの先端を当接し、導体パターン12と半導体素子のバンプとを接合した状態を図2に示す。
図2(a)は、半導体素子20の電極端子22に設けたバンプ24,24・・が、狭間隙導体パターン群12Aを構成する導体パターン12′,12′・・の広幅部12bに接合した状態を示す。
狭間隙導体パターン群12Aを構成する導体パターン12′,12′・・は、その露出長が広間隙導体パターン群を構成する導体パターン12a,12a・・の露出長よりも短く形成されている。このため、導体パターン12′,12′・・の各露出面を覆う溶融状態のはんだ量は、導体パターン12a,12a・・の各露出面を覆う溶融状態のはんだ量よりも少ない。
従って、図2(a)に示す様に、溶融状態のはんだが露出面の全面を覆う導体パターン12′,12′・・の各広幅部12bに、半導体素子20の対応するバンプ24の先端を当接したとき、バンプ24の周面に表面張力によって集まる溶融状態のはんだ量が少なくでき、互いに隣接するバンプ24,24の周面に形成される球状のはんだ26,26が接触する事態を確実に防止できる。
他方、導体パターン12a,12a・・の各露出面を覆う溶融状態のはんだ量は、導体パターン12′,12′・・の各露出面を覆う溶融状態のはんだ量よりも多くできる。このため、溶融状態のはんだが露出面の全面を覆う導体パターン12a,12a・・の各広幅部12bに、半導体素子20の対応するバンプ24の先端を当接したとき、図2(b)に示す様に、バンプ24の周面に表面張力によって集まる溶融状態のはんだ量を多くでき、バンプ24と導体パターン12aとを強力に接合できる。この場合、互いに隣接するバンプ24,24の周面に形成される球状のはんだ26,26が大きくなるものの、バンプ24,24間の間隙が充分に広く、球状のはんだ26,26が接触することはない。
図1に示す配線基板10では、狭間隙導体パターン群12Aを構成する導体パターン12′,12′・・の露出長の調整を、外側ソルダレジスト14の狭間隙導体パターン群12Aに対応する部分が内側ソルダレジスト16側に張り出して行っているが、図3に示す様に、内側ソルダレジスト16の狭間隙導体パターン群12Aに対応する部分が外側ソルダレジスト14側に張り出して、導体パターン12′,12′・・の露出長を調整してもよい。
また、図4に示す様に、狭間隙導体パターン群12Aに対応する外側ソルダレジスト14の部分と内側ソルダレジスト16の部分とが張り出しても、狭間隙導体パターン群12Aを構成する導体パターン12′,12′・・の露出長を調整できる。
尚、図3及び図4において、図1に示す部材と同一部材については、図1に示す部材と同一番号を付して詳細な説明を省略した。
図1〜図4に示す配線基板10の搭載面では、導体パターン12′,12′・・,12a,12a・・の各露出面が配線基板10の外周縁に沿って形成されていたが、図5に示す様に、配線基板10の中央部に導体パターン12′,12′・・,12a,12a・・の各露出面が形成されていてもよい。図5に示す配線基板10では、導体パターン12′,12′・・,12a,12a・・の各露出面の先端部に、半導体素子20のバンプ24の先端が当接する広幅部12bが形成されており、導体パターン12′,12′・・,12a,12a・・の各後端部は、外側ソルダレジスト14によって被覆されている。
かかる図5に示す配線基板10の搭載面に露出する導体パターン12′,12′・・,12a,12a・・のうち、一点鎖線で囲んだ部分の導体パターン12′,12′・・は、その隣接する露出面間の間隙が、他の導体パターン12a,12a・・の隣接する露出面間の間隙に比較して狭い。かかる露出面間の間隙が狭い導体パターン12′,12′・・は、狭間隙導体パターン群12Aを構成する。また、導体パターン12′,12′・・の露出面間の間隙に比較して、露出面間の間隙が広い他の導体パターン12a,12a・・は広間隙導体パターン群を構成する。
図5に示す狭間隙導体パターン群12Aを構成する導体パターン12′,12′・・の露出長は、導体パターン12′,12′・・の露出面間の間隙に比較して、露出面間の間隙が広い広間隙導体パターン群を構成する他の導体パターン12a,12a・・よりも短くなるように形成されている。この導体パターン12′,12′・・の露出長は、外側ソルダレジスト14の狭間隙導体パターン群12Aに対応する部分が内側方向に張り出して調整している。
尚、図1〜図5に示す配線基板10は、公知の配線基板の製造方法、例えばビルドアップ方法によって形成できる。
本発明に係る配線基板の一例を説明する正面図である。 図1に示す配線基板の搭載面に半導体素子を搭載した状態を説明する部分断面図である。 本発明に係る配線基板の他の例を説明する正面図である。 本発明に係る配線基板の他の例を説明する正面図である。 本発明に係る配線基板の他の例を説明する正面図である。 従来の配線基板の搭載面に半導体素子を搭載した半導体装置を説明する断面図である。 図6に示す配線基板の正面図である。 従来の配線基板の他の例を示す正面図である。 図8に示す従来の配線基板の搭載面に半導体素子を搭載した状態を説明する部分断面図である。
10 配線基板
2′,12a 導体パターン
12b 広幅部
12A 狭間隙導体パターン群
14 外側ソルダレジスト
16 内側ソルダレジスト
20 半導体素子
22 電極端子
24 バンプ

Claims (8)

  1. バンプが設けられた電子部品を搭載する一面において露出する複数本の導体パターンを有しており、前記複数本の導体パターンの各々の全面を覆うように付着した金属ろう材が溶融して、前記複数本の導体パターンの各々と対応するバンプが接合されて電子部品を搭載する配線基板であって、
    前記複数本の導体パターンが、隣接する導体パターンで群をなす第1および第2パターン群を含んで構成されており、
    前記第1パターン群の導体パターン間の間隙が、前記第2パターン群の導体パターン間の間隙より狭く、
    前記第1パターン群の導体パターンの露出長が、前記第2パターン群の導体パターンの露出長より短いことを特徴とする配線基板。
  2. 前記複数本の導体パターンの各々には、電子部品の対応するバンプが当接し、他の部分よりも幅広の幅広部が形成されており、
    前記第1パターン群の導体パターンの幅広部間の間隙が、前記第2パターン群の導体パターンの幅広部間の間隙より狭いことを特徴とする請求項1に記載の配線基板。
  3. 前記一面に形成されたソルダレジストからの露出によって、前記複数本の導体パターンの各々の露出長が調整されていることを特徴とする請求項1または2に記載の配線基板。
  4. 前記ソルダレジストが、枠状の外側ソルダレジストと、その内側の内側ソルダレジストとに形成されており、
    前記複数本の導体パターンの各々の一端側が前記外側ソルダレジストによって被覆され、他端側が前記内側ソルダレジストによって被覆されており、
    前記外側ソルダレジストの前記第1パターン群に対応する部分が、前記外側ソルダレジストの前記第2パターン群に対応する部分より前記内側ソルダレジスト側に張り出して、前記第1パターン群の導体パターンの露出長が調整されていることを特徴とする請求項3に記載の配線基板。
  5. 前記ソルダレジストが、枠状の外側ソルダレジストと、その内側の内側ソルダレジストとに形成されており、
    前記複数本の導体パターンの各々の一端側が前記外側ソルダレジストによって被覆され、他端側が前記内側ソルダレジストによって被覆されており、
    前記内側ソルダレジストの前記第1パターン群に対応する部分が、前記内側ソルダレジストの前記第2パターン群に対応する部分より前記外側ソルダレジスト側に張り出して、前記第1パターン群の導体パターンの露出長が調整されていることを特徴とする請求項3または4に記載の配線基板。
  6. 前記ソルダレジストが、枠状の外側ソルダレジストに形成されており、
    前記複数本の導体パターンの各々の一端側を前記外側ソルダレジストによって被覆されており、
    前記外側ソルダレジストの前記第1パターン群に対応する部分が、前記外側ソルダレジストの前記第2パターン群に対応する部分より前記ソルダレジストの内側に張り出して、前記第1パターン群の導体パターンの露出長が調整されていることを特徴とする請求項3に記載の配線基板。
  7. 電子部品を搭載する一面において露出する複数本の導体パターンを有する配線基板を用いた電子部品の実装構造の製造方法であって、
    前記配線基板では、前記複数本の導体パターンが隣接する導体パターンで群をなす第1および第2パターン群を含んで構成し、前記第1パターン群の導体パターン間の間隙を前記第2パターン群の導体パターン間の間隙より狭くし、前記第1パターン群の導体パターンの露出長を前記第2パターン群の導体パターンの露出長より短くし、
    前記複数本の導体パターンの各々の全面に金属ろう材を付着した後、前記金属ろう材を溶融させ、
    溶融状態の前記金属ろう材で全面が覆われた前記複数本の導体パターンの各々に、前記電子部品の対応するバンプを当接し、接合することを特徴とする電子部品の実装構造の製造方法。
  8. 前記金属ろう材で全面を覆われた導体パターンに前記バンプを当接することによって、溶融状態の前記金属ろう材を、前記バンプの周面に表面張力で集めることを特徴とする請求項7に記載の電子部品の実装構造の製造方法。
JP2007321390A 2007-12-12 2007-12-12 配線基板及び電子部品の実装構造の製造方法 Expired - Fee Related JP5107012B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007321390A JP5107012B2 (ja) 2007-12-12 2007-12-12 配線基板及び電子部品の実装構造の製造方法
US12/330,946 US7880314B2 (en) 2007-12-12 2008-12-09 Wiring substrate and electronic component mounting structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007321390A JP5107012B2 (ja) 2007-12-12 2007-12-12 配線基板及び電子部品の実装構造の製造方法

Publications (3)

Publication Number Publication Date
JP2009147029A JP2009147029A (ja) 2009-07-02
JP2009147029A5 JP2009147029A5 (ja) 2010-10-14
JP5107012B2 true JP5107012B2 (ja) 2012-12-26

Family

ID=40752124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007321390A Expired - Fee Related JP5107012B2 (ja) 2007-12-12 2007-12-12 配線基板及び電子部品の実装構造の製造方法

Country Status (2)

Country Link
US (1) US7880314B2 (ja)
JP (1) JP5107012B2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853001B2 (en) 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8350384B2 (en) 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
KR101249555B1 (ko) 2003-11-10 2013-04-01 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US8076232B2 (en) * 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
JP2008535225A (ja) 2005-03-25 2008-08-28 スタッツ チップパック リミテッド 基板上に狭い配線部分を有するフリップチップ配線
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
US8349721B2 (en) 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US7897502B2 (en) 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US8659172B2 (en) * 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US8536718B2 (en) * 2010-06-24 2013-09-17 Stats Chippac Ltd. Integrated circuit packaging system with trenches and method of manufacture thereof
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
US10461060B2 (en) * 2017-05-31 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with redistribution layers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3390664B2 (ja) 1997-10-16 2003-03-24 新光電気工業株式会社 フリップチップ実装用基板及びフリップチップ実装構造
JP3420076B2 (ja) 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6821878B2 (en) * 2003-02-27 2004-11-23 Freescale Semiconductor, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
JP4088561B2 (ja) * 2003-06-17 2008-05-21 新光電気工業株式会社 フリップチップ実装用基板
TWI245389B (en) * 2003-10-02 2005-12-11 Siliconware Precision Industries Co Ltd Conductive trace structure and semiconductor package having the conductive trace structure
JP2005116685A (ja) * 2003-10-06 2005-04-28 Seiko Epson Corp プリント配線基板、電子部品モジュール及び電子機器
US20060091542A1 (en) * 2004-11-03 2006-05-04 Broadcom Corporation Flip chip package including a heat spreader having an edge with a recessed edge portion and method of making the same
JP2007116040A (ja) * 2005-10-24 2007-05-10 Alps Electric Co Ltd 回路基板
JP2008060159A (ja) * 2006-08-29 2008-03-13 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2009147029A (ja) 2009-07-02
US7880314B2 (en) 2011-02-01
US20090152716A1 (en) 2009-06-18

Similar Documents

Publication Publication Date Title
JP5107012B2 (ja) 配線基板及び電子部品の実装構造の製造方法
JP2009147029A5 (ja)
JP5649805B2 (ja) 半導体装置の製造方法
JP2005317998A5 (ja)
JP2009054846A (ja) プリント配線基板及び電子装置製造方法
JP7569912B2 (ja) 半導体装置
US8179686B2 (en) Mounted structural body and method of manufacturing the same
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
JP4114488B2 (ja) 半導体パッケージの実装構造
JP7022541B2 (ja) 半導体装置
JP2004235232A (ja) 電子部品の実装構造
JP2010098077A (ja) 回路モジュールの製造方法
JP2001148595A (ja) シールドケース付き電子部品
JP3728813B2 (ja) 電子部品
JP2004146476A (ja) 印刷配線基板の構造及びその基板を用いた圧電発振器
JP2004319692A (ja) 電子回路基板
JP2002374060A (ja) 電子回路板
WO2019216234A1 (ja) リードレスパッケージ実装基板
KR100818095B1 (ko) 플립 칩 패키지 및 그의 형성방법
JP5501387B2 (ja) 配線基板及びその製造方法と半導体装置
KR20020028020A (ko) 칩 사이즈 패키지
JP2015032705A (ja) モールドパッケージ
JP4017955B2 (ja) 半導体素子の実装方法
JPH06334064A (ja) リードレス面実装型ハイブリッドic
KR20100123941A (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100901

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121003

R150 Certificate of patent or registration of utility model

Ref document number: 5107012

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees