JP2009147029A - 配線基板及び電子部品の実装構造 - Google Patents
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Abstract
【課題】電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれを解消し得る配線基板及び電子部品の実装構造を提供する。
【解決手段】半導体素子２０がフリップチップ方式で搭載される配線基板１０の搭載面に、複数本の導体パター１２が露出されて形成されており、溶融状態のはんだが露出面全面を覆う導体パターン各々に、対応する半導体素子に設けられたバンプが当接して電気的に接続される配線基板であって、互いに隣接する導体パターンの露出面間の間隙が異なり、導体パターンの各々の露出面全面を覆う溶融状態のはんだに、導体パターンの各々と対応する半導体素子のバンプが接触したとき、前記バンプの周面に表面張力で集まる溶融状態のはんだが、隣接するバンプの周面に表面張力で集まる溶融状態のはんだと接触することを防止できるように、導体パターンの露出面間の間隙に対応して、導体パターンの露出長が調整されている。
【選択図】図１
【解決手段】半導体素子２０がフリップチップ方式で搭載される配線基板１０の搭載面に、複数本の導体パター１２が露出されて形成されており、溶融状態のはんだが露出面全面を覆う導体パターン各々に、対応する半導体素子に設けられたバンプが当接して電気的に接続される配線基板であって、互いに隣接する導体パターンの露出面間の間隙が異なり、導体パターンの各々の露出面全面を覆う溶融状態のはんだに、導体パターンの各々と対応する半導体素子のバンプが接触したとき、前記バンプの周面に表面張力で集まる溶融状態のはんだが、隣接するバンプの周面に表面張力で集まる溶融状態のはんだと接触することを防止できるように、導体パターンの露出面間の間隙に対応して、導体パターンの露出長が調整されている。
【選択図】図１
Description
本発明は配線基板及び電子部品の実装構造に関し、更に詳細には電子部品がフリップチップ方式で搭載される配線基板の搭載面に、複数本の導体パターが露出されて形成されており、溶融状態の金属ろう材が露出面全面を覆う前記導体パターンの各々に、対応する電子部品のバンプが当接して電気的に接続される配線基板及び電子部品の実装構造に関する。
電子部品としての半導体素子が一面側に搭載された半導体装置には、図６に示す様に、配線パターンが多層に積層された配線基板１００の一面側に半導体素子１０６が搭載されていると共に、配線基板１００の他面側に外部接続端子としてのはんだボール１１０，１００・・が装着されている。
この半導体装置では、配線基板１００の半導体素子１０２の搭載面には、半導体素子１０２の電極端子１０２ａ，１０２ａ・・の各々に形成されたバンプ１０４の先端が導体パターン１０６に当接して、はんだ１０８によって接合されている。
かかる半導体装置では、配線基板１００の一面側と半導体素子１０２との間には、アンダーフィル１１２が充填されている。
図６に示す半導体装置に用いられている配線基板１００の搭載面には、図７に示す様に、半導体素子１０２のバンプ１０４，１０４・・の先端と当接する箇所に導体パターン１０６，１０６・・が露出して形成されている。かかる導体パターン１０６では、その途中に他の部分よりも幅広に形成された幅広部１０６ａが形成されている。この幅広部１０６ａに半導体素子１０２のバンプ１０４の先端が当接する。
尚、導体パターン１０６，１０６・・の両端部は、ソルダレジスト１１４，１１６によって被覆されている。
この半導体装置では、配線基板１００の半導体素子１０２の搭載面には、半導体素子１０２の電極端子１０２ａ，１０２ａ・・の各々に形成されたバンプ１０４の先端が導体パターン１０６に当接して、はんだ１０８によって接合されている。
かかる半導体装置では、配線基板１００の一面側と半導体素子１０２との間には、アンダーフィル１１２が充填されている。
図６に示す半導体装置に用いられている配線基板１００の搭載面には、図７に示す様に、半導体素子１０２のバンプ１０４，１０４・・の先端と当接する箇所に導体パターン１０６，１０６・・が露出して形成されている。かかる導体パターン１０６では、その途中に他の部分よりも幅広に形成された幅広部１０６ａが形成されている。この幅広部１０６ａに半導体素子１０２のバンプ１０４の先端が当接する。
尚、導体パターン１０６，１０６・・の両端部は、ソルダレジスト１１４，１１６によって被覆されている。
図７に示す配線基板１００の搭載面に、半導体素子１０２をフリップチップ方式で搭載する際に、例えば下記特許文献１及び特許文献２で提案されている様に、導体パターン１０６，１０６・・の露出面の全面に付着したはんだ粉を溶融した後、溶融状態のはんだによって覆われている導体パターン１０６，１０６・・の各幅広部１０６ａに対応する半導体素子１０２のバンプ１０６の先端を当接する。このとき、導体パターン１０６の露出面の全面を覆う溶融状態のはんだは、半導体素子１０２のバンプ１０６の周面に表面張力によって集まり、バンプ１０２と導体パターン１０６とを接合する。
特開平１１−１８６３２２号公報
特開２０００−７７４７１号公報
上記特許文献１及び特許文献２に提案された半導体素子の実装構造によれば、導体パターン１０６の露出面全面を覆う溶融状態のはんだを、半導体素子１０２のバンプ１０６と導体パターン１０６との接合に利用でき、両者を確実に電気的に接続できる。
しかしながら、配線基板１００の搭載面に露出する導体パターン１０６，１０６・・は、搭載される半導体素子１０２の電極端子１０２ａ，１０２ａ・・との関係より、図８に示す様に、隣接する導体パターン１０６，１０６間の間隙が狭い箇所と広い箇所とが形成されることがある。
この場合、図８に示す様に、導体パターン１０６，１０６・・の露出長が等しいとき、導体パターン１０６，１０６・・の露出面の全面に付着したはんだ粉を溶融した後、溶融状態のはんだによって覆われている導体パターン１０６，１０６・・の各幅広部１０６ａに対応する半導体素子１０２のバンプ１０６の先端を当接すると、隣接する導体パターン１０６，１０６の間隙が狭い箇所では、図９に示す如く、半導体素子１０２の隣接するバンプ１０２ａ，１０２ａとに集まるはんだ１０８，１０８とが接触するおそれがある。
そこで、本発明は、隣接する導体パターンの露出面間の間隙が狭い箇所では、電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれがある従来の配線基板及び電子部品の実装構造の課題を解決し、隣接する導体パターンの露出面間の間隙が狭い箇所でも、電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれを解消し得る配線基板及び電子部品の実装構造を提供することを目的とする。
しかしながら、配線基板１００の搭載面に露出する導体パターン１０６，１０６・・は、搭載される半導体素子１０２の電極端子１０２ａ，１０２ａ・・との関係より、図８に示す様に、隣接する導体パターン１０６，１０６間の間隙が狭い箇所と広い箇所とが形成されることがある。
この場合、図８に示す様に、導体パターン１０６，１０６・・の露出長が等しいとき、導体パターン１０６，１０６・・の露出面の全面に付着したはんだ粉を溶融した後、溶融状態のはんだによって覆われている導体パターン１０６，１０６・・の各幅広部１０６ａに対応する半導体素子１０２のバンプ１０６の先端を当接すると、隣接する導体パターン１０６，１０６の間隙が狭い箇所では、図９に示す如く、半導体素子１０２の隣接するバンプ１０２ａ，１０２ａとに集まるはんだ１０８，１０８とが接触するおそれがある。
そこで、本発明は、隣接する導体パターンの露出面間の間隙が狭い箇所では、電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれがある従来の配線基板及び電子部品の実装構造の課題を解決し、隣接する導体パターンの露出面間の間隙が狭い箇所でも、電子部品の隣接するバンプに集まる溶融状態の金属ろう材が接触するおそれを解消し得る配線基板及び電子部品の実装構造を提供することを目的とする。
本発明者は、前記課題を解決するには、隣接する導体パターンの露出面を覆う溶融状態の金属ろう材量を調整することが必要であり、導体パターンの露出長を調整することによって、導体パターンの露出面を覆う溶融状態の金属ろう材量を容易に調整できること見い出し、本発明に到達した。
すなわち、本発明は、電子部品がフリップチップ方式で搭載される配線基板の搭載面に、複数本の導体パターが露出されて形成されており、溶融状態の金属ろう材が露出面全面を覆う前記導体パターンの各々に、対応する電子部品に設けられたバンプが当接して電気的に接続される配線基板であって、互いに隣接する導体パターンの露出面間の間隙が異なり、前記導体パターンの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々と対応する電子部品のバンプが接触したとき、前記バンプの周面に表面張力で集まる溶融状態の金属ろう材が、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを防止できるように、前記導体パターンの露出面間の間隙に対応して、前記導体パターンの露出長が調整されていることを特徴とする配線基板にある。
また、本発明は、電子部品がフリップチップ方式で搭載される配線基板の搭載面に形成された、複数本の導体パターの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々に対応する電子部品のバンプが接触して導体パターンに電気的に接続された電子部品の実装構造であって、互いに隣接する導体パターンの露出面間の間隙が異なり、前記導体パターンの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々と対応する電子部品のバンプが接続したとき、前記バンプの周面に表面張力で集まる溶融状態の金属ろう材が、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを防止できるように、前記導体パターンの露出面間の間隙に対応して、前記導体パターンの露出長が調整されていることを特徴とする電子部品の実装構造でもある。
すなわち、本発明は、電子部品がフリップチップ方式で搭載される配線基板の搭載面に、複数本の導体パターが露出されて形成されており、溶融状態の金属ろう材が露出面全面を覆う前記導体パターンの各々に、対応する電子部品に設けられたバンプが当接して電気的に接続される配線基板であって、互いに隣接する導体パターンの露出面間の間隙が異なり、前記導体パターンの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々と対応する電子部品のバンプが接触したとき、前記バンプの周面に表面張力で集まる溶融状態の金属ろう材が、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを防止できるように、前記導体パターンの露出面間の間隙に対応して、前記導体パターンの露出長が調整されていることを特徴とする配線基板にある。
また、本発明は、電子部品がフリップチップ方式で搭載される配線基板の搭載面に形成された、複数本の導体パターの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々に対応する電子部品のバンプが接触して導体パターンに電気的に接続された電子部品の実装構造であって、互いに隣接する導体パターンの露出面間の間隙が異なり、前記導体パターンの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々と対応する電子部品のバンプが接続したとき、前記バンプの周面に表面張力で集まる溶融状態の金属ろう材が、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを防止できるように、前記導体パターンの露出面間の間隙に対応して、前記導体パターンの露出長が調整されていることを特徴とする電子部品の実装構造でもある。
かかる本発明において、配線基板の搭載面に形成した複数の導体パターンとして、隣接する導体パターンの露出面間の間隙が他の隣接する導体パターンの露出面間の間隙よりも狭い狭間隙導体パターン群と前記他の導体パターンとから構成される広間隙導体パターン群とを形成し、前記狭間隙導体パターン群を構成する導体パターンの露出長を、前記広間隙導体パターン群を構成する導体パターンの露出長よりも短く調整することによって、狭間隙導体パターン群を構成する導体パターンの露出長の各々を容易に調整できる。
また、電子部品のバンプが当接する導体パターンの当接部を、前記導体パターンの他の部分よりも幅広の幅広部に形成することによって、電子部品のバンプの先端を対応する導体パターンに容易に当接できる。
また、電子部品のバンプが当接する導体パターンの当接部を、前記導体パターンの他の部分よりも幅広の幅広部に形成することによって、電子部品のバンプの先端を対応する導体パターンに容易に当接できる。
本発明に係る配線基板及び電子部品の実装構造では、導体パターンの露出面間の間隙に対応して、導体パターンの露出長を調整しているため、導体パターンの露出長を覆う溶融状態の金属ろう材量を、導体パターンの露出面間の間隙に対応して調整できる。
従って、導体パターンの露出面間の間隙が、他の導体パターンの露出面間の間隙に比較して狭い狭間導体パターンでは、その露出面全面を覆う溶融状態の金属ろう材量を、他の導体パターンの全面を覆う溶融状態の金属ろう材量よりも少なくできる。このため、狭間導体パターンの各々と対応する電子部品のバンプが接触したとき、バンプの周面に表面張力で集まる溶融状態の金属ろう材量を、他の導体パターンに当接したバンプに比較して少なくできる。
その結果、狭間導体パターンの各々と対応する電子部品のバンプが、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを確実に防止できる。
従って、導体パターンの露出面間の間隙が、他の導体パターンの露出面間の間隙に比較して狭い狭間導体パターンでは、その露出面全面を覆う溶融状態の金属ろう材量を、他の導体パターンの全面を覆う溶融状態の金属ろう材量よりも少なくできる。このため、狭間導体パターンの各々と対応する電子部品のバンプが接触したとき、バンプの周面に表面張力で集まる溶融状態の金属ろう材量を、他の導体パターンに当接したバンプに比較して少なくできる。
その結果、狭間導体パターンの各々と対応する電子部品のバンプが、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを確実に防止できる。
本発明に係る配線基板の一面側に形成された、電子部品としての半導体素子を搭載する搭載面の一例を図１に示す。図１に示す配線基板１０は、図６に示す配線基板１００と同様に、配線パターンが多層に積層された配線基板である。
図１に示す配線基板１０の一面側に形成された、電子部品としての半導体素子２０を搭載する搭載面には、枠状に形成された外側ソルダーレジスト１４と、その内側に形成された内側ソルダレジスト１６との間の枠状の間隙内に、複数本の導体パターン１２，１２・・が露出されて形成されている。この導体パターン１２，１２・・の両端部の各々は、外側ソルダーレジスト１４と内側ソルダレジスト１６とによって被覆されている。
かかる導体パターン１２，１２・・の各々には、導体パターン１２の他の部分よりも幅広に形成された幅広部１２ｂ，１２ｂ・・が形成されている。この幅広部１２ｂ，１２ｂ・・の各々に半導体素子１０の電極端子から突出するバンプの先端が当接する。
図１に示す導体パターン１２，１２・・のうち、一点鎖線で囲んだ部分の導体パターン１２′，１２′・・は、その隣接する露出面間の間隙が、他の導体パターン１２′，１２′・・の隣接する露出面間の間隙に比較して狭い。かかる露出面間の間隙が狭い導体パターン１２′，１２′・・は、狭間隙導体パターン群１２Ａを構成している。
他方、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い他の導体パターン１２ａ，１２ａ・・は広間隙導体パターン群を構成する。
図１に示す配線基板１０の一面側に形成された、電子部品としての半導体素子２０を搭載する搭載面には、枠状に形成された外側ソルダーレジスト１４と、その内側に形成された内側ソルダレジスト１６との間の枠状の間隙内に、複数本の導体パターン１２，１２・・が露出されて形成されている。この導体パターン１２，１２・・の両端部の各々は、外側ソルダーレジスト１４と内側ソルダレジスト１６とによって被覆されている。
かかる導体パターン１２，１２・・の各々には、導体パターン１２の他の部分よりも幅広に形成された幅広部１２ｂ，１２ｂ・・が形成されている。この幅広部１２ｂ，１２ｂ・・の各々に半導体素子１０の電極端子から突出するバンプの先端が当接する。
図１に示す導体パターン１２，１２・・のうち、一点鎖線で囲んだ部分の導体パターン１２′，１２′・・は、その隣接する露出面間の間隙が、他の導体パターン１２′，１２′・・の隣接する露出面間の間隙に比較して狭い。かかる露出面間の間隙が狭い導体パターン１２′，１２′・・は、狭間隙導体パターン群１２Ａを構成している。
他方、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い他の導体パターン１２ａ，１２ａ・・は広間隙導体パターン群を構成する。
図１に示す狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の露出長は、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い広間隙導体パターン群を構成する他の導体パターン１２ａ，１２ａ・・よりも短くなるように形成されている。
図１に示す配線基板１０では、外側ソルダレジスト１４の狭間隙導体パターン群１２Ａに対応する部分が内側ソルダレジスト１６側に張り出して、導体パターン１２′，１２′・・の露出長を調整している。
図１に示す配線基板１０の搭載面に露出する導体パターン１２，１２・・の露出面の全面にはんだ粉を付着した後、はんだ粉を溶融した溶融状態のはんだが露出面の全面を覆う導体パターン１２，１２・・の各々に、電子部品としての半導体素子の対応する電極端子に設けたバンプの先端を当接し、導体パターン１２と半導体素子のバンプとを接合した状態を図２に示す。
図１に示す配線基板１０では、外側ソルダレジスト１４の狭間隙導体パターン群１２Ａに対応する部分が内側ソルダレジスト１６側に張り出して、導体パターン１２′，１２′・・の露出長を調整している。
図１に示す配線基板１０の搭載面に露出する導体パターン１２，１２・・の露出面の全面にはんだ粉を付着した後、はんだ粉を溶融した溶融状態のはんだが露出面の全面を覆う導体パターン１２，１２・・の各々に、電子部品としての半導体素子の対応する電極端子に設けたバンプの先端を当接し、導体パターン１２と半導体素子のバンプとを接合した状態を図２に示す。
図２（ａ）は、半導体素子２０の電極端子２２に設けたバンプ２４，２４・・が、狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の広幅部１２ｂに接合した状態を示す。
狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・は、その露出長が広間隙導体パターン群を構成する導体パターン１２ａ，１２ａ・・の露出長よりも短く形成されている。このため、導体パターン１２′，１２′・・の各露出面を覆う溶融状態のはんだ量は、導体パターン１２ａ，１２ａ・・の各露出面を覆う溶融状態のはんだ量よりも少ない。
従って、図２（ａ）に示す様に、溶融状態のはんだが露出面の全面を覆う導体パターン１２′，１２′・・の各広幅部１２ｂに、半導体素子２０の対応するバンプ２４の先端を当接したとき、バンプ２４の周面に表面張力によって集まる溶融状態のはんだ量が少なくでき、互いに隣接するバンプ２４，２４の周面に形成される球状のはんだ２６，２６が接触する事態を確実に防止できる。
他方、導体パターン１２ａ，１２ａ・・の各露出面を覆う溶融状態のはんだ量は、導体パターン１２′，１２′・・の各露出面を覆う溶融状態のはんだ量よりも多くできる。このため、溶融状態のはんだが露出面の全面を覆う導体パターン１２ａ，１２ａ・・の各広幅部１２ｂに、半導体素子２０の対応するバンプ２４の先端を当接したとき、図２（ｂ）に示す様に、バンプ２４の周面に表面張力によって集まる溶融状態のはんだ量を多くでき、バンプ２４と導体パターン１２ａとを強力に接合できる。この場合、互いに隣接するバンプ２４，２４の周面に形成される球状のはんだ２６，２６が大きくなるものの、バンプ２４，２４間の間隙が充分に広く、球状のはんだ２６，２６が接触することはない。
狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・は、その露出長が広間隙導体パターン群を構成する導体パターン１２ａ，１２ａ・・の露出長よりも短く形成されている。このため、導体パターン１２′，１２′・・の各露出面を覆う溶融状態のはんだ量は、導体パターン１２ａ，１２ａ・・の各露出面を覆う溶融状態のはんだ量よりも少ない。
従って、図２（ａ）に示す様に、溶融状態のはんだが露出面の全面を覆う導体パターン１２′，１２′・・の各広幅部１２ｂに、半導体素子２０の対応するバンプ２４の先端を当接したとき、バンプ２４の周面に表面張力によって集まる溶融状態のはんだ量が少なくでき、互いに隣接するバンプ２４，２４の周面に形成される球状のはんだ２６，２６が接触する事態を確実に防止できる。
他方、導体パターン１２ａ，１２ａ・・の各露出面を覆う溶融状態のはんだ量は、導体パターン１２′，１２′・・の各露出面を覆う溶融状態のはんだ量よりも多くできる。このため、溶融状態のはんだが露出面の全面を覆う導体パターン１２ａ，１２ａ・・の各広幅部１２ｂに、半導体素子２０の対応するバンプ２４の先端を当接したとき、図２（ｂ）に示す様に、バンプ２４の周面に表面張力によって集まる溶融状態のはんだ量を多くでき、バンプ２４と導体パターン１２ａとを強力に接合できる。この場合、互いに隣接するバンプ２４，２４の周面に形成される球状のはんだ２６，２６が大きくなるものの、バンプ２４，２４間の間隙が充分に広く、球状のはんだ２６，２６が接触することはない。
図１に示す配線基板１０では、狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の露出長の調整を、外側ソルダレジスト１４の狭間隙導体パターン群１２Ａに対応する部分が内側ソルダレジスト１６側に張り出して行っているが、図３に示す様に、内側ソルダレジスト１６の狭間隙導体パターン群１２Ａに対応する部分が外側ソルダレジスト１４側に張り出して、導体パターン１２′，１２′・・の露出長を調整してももよい。
また、図４に示す様に、狭間隙導体パターン群１２Ａに対応する外側ソルダレジスト１４の部分と内側ソルダレジスト１６の部分とが張り出しても、狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の露出長を調整できる。
尚、図３及び図４において、図１に示す部材と同一部材については、図１に示す部材と同一番号を付して詳細な説明を省略した。
また、図４に示す様に、狭間隙導体パターン群１２Ａに対応する外側ソルダレジスト１４の部分と内側ソルダレジスト１６の部分とが張り出しても、狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の露出長を調整できる。
尚、図３及び図４において、図１に示す部材と同一部材については、図１に示す部材と同一番号を付して詳細な説明を省略した。
図１〜図４に示す配線基板１０の搭載面では、導体パターン１２，１２・・の各露出面が配線基板１０の外周縁に沿って形成されていたが、図５に示す様に、配線基板１０の中央部に導体パターン１２，１２・・の各露出面が形成されていてもよい。図５に示す配線基板１０では、導体パターン１２，１２・・の各露出面の先端部に、半導体素子２０のバンプ２４の先端が当接する広幅部１２ｂが形成されており、導体パターン１２，１２・・の各後端部は、外側ソルダレジスト１４によって被覆されている。
かかる図５に示す配線基板１０の搭載面に露出する導体パターン１２，１２・・のうち、一点鎖線で囲んだ部分の導体パターン１２′，１２′・・は、その隣接する露出面間の間隙が、他の導体パターン１２′，１２′・・の隣接する露出面間の間隙に比較して狭い。かかる露出面間の間隙が狭い導体パターン１２′，１２′・・は、狭間隙導体パターン群１２Ａを構成し、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い他の導体パターン１２ａ，１２ａ・・は広間隙導体パターン群を構成する。
図５に示す狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の露出長は、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い広間隙導体パターン群を構成する他の導体パターン１２ａ，１２ａ・・よりも短くなるように形成されている。この導体パターン１２′，１２′・・の露出長は、外側ソルダレジスト１４の狭間隙導体パターン群１２Ａに対応する部分が内側方向に張り出して調整している。
尚、図１〜図５に示す配線基板１０は、公知の配線基板の製造方法、例えばビルドアップ方法によって形成できる。
かかる図５に示す配線基板１０の搭載面に露出する導体パターン１２，１２・・のうち、一点鎖線で囲んだ部分の導体パターン１２′，１２′・・は、その隣接する露出面間の間隙が、他の導体パターン１２′，１２′・・の隣接する露出面間の間隙に比較して狭い。かかる露出面間の間隙が狭い導体パターン１２′，１２′・・は、狭間隙導体パターン群１２Ａを構成し、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い他の導体パターン１２ａ，１２ａ・・は広間隙導体パターン群を構成する。
図５に示す狭間隙導体パターン群１２Ａを構成する導体パターン１２′，１２′・・の露出長は、導体パターン１２′，１２′・・の露出面間の間隙に比較して、露出面間の間隙が広い広間隙導体パターン群を構成する他の導体パターン１２ａ，１２ａ・・よりも短くなるように形成されている。この導体パターン１２′，１２′・・の露出長は、外側ソルダレジスト１４の狭間隙導体パターン群１２Ａに対応する部分が内側方向に張り出して調整している。
尚、図１〜図５に示す配線基板１０は、公知の配線基板の製造方法、例えばビルドアップ方法によって形成できる。
１０ 配線基板
１２，１２′，１２ａ 導体パターン
１２ｂ 広幅部
１２Ａ 狭間隙導体パターン群
１４ 外側ソルダレジスト
１６ 内側ソルダレジスト
２０ 半導体素子
２２ 電極端子
２４ バンプ
１２，１２′，１２ａ 導体パターン
１２ｂ 広幅部
１２Ａ 狭間隙導体パターン群
１４ 外側ソルダレジスト
１６ 内側ソルダレジスト
２０ 半導体素子
２２ 電極端子
２４ バンプ
Claims (6)
- 電子部品がフリップチップ方式で搭載される配線基板の搭載面に、複数本の導体パターが露出されて形成されており、溶融状態の金属ろう材が露出面全面を覆う前記導体パターンの各々に、対応する電子部品に設けられたバンプが当接して電気的に接続される配線基板であって、
互いに隣接する導体パターンの露出面間の間隙が異なり、前記導体パターンの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々と対応する電子部品のバンプが接触したとき、前記バンプの周面に表面張力で集まる溶融状態の金属ろう材が、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを防止できるように、前記導体パターンの露出面間の間隙に対応して、前記導体パターンの露出長が調整されていることを特徴とする配線基板。 - 配線基板の搭載面に形成された複数の導体パターンが、隣接する導体パターンの露出面間の間隙が他の隣接する導体パターンの露出面間の間隙よりも狭い狭間隙導体パターン群と前記他の導体パターンとから構成される広間隙導体パターン群とから成り、
前記狭間隙導体パターン群を構成する導体パターンの露出長が、前記広間隙導体パターン群を構成する導体パターンの露出長よりも短くなるように調整されている請求項１記載の配線基板。 - バンプが当接する導体パターンの当接部が、前記導体パターンの他の部分よりも幅広の幅広部に形成されている請求項１又は請求項２記載の配線基板。
- 電子部品がフリップチップ方式で搭載される配線基板の搭載面に形成された、複数本の導体パターの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々に対応する電子部品のバンプが接触して導体パターンに電気的に接続された電子部品の実装構造であって、
互いに隣接する導体パターンの露出面間の間隙が異なり、前記導体パターンの各々の露出面全面を覆う溶融状態の金属ろう材に、前記導体パターンの各々と対応する電子部品のバンプが接続したとき、前記バンプの周面に表面張力で集まる溶融状態の金属ろう材が、隣接するバンプの周面に表面張力で集まる溶融状態の金属ろう材と接触することを防止できるように、前記導体パターンの露出面間の間隙に対応して、前記導体パターンの露出長が調整されていることを特徴とする電子部品の実装構造。 - 配線基板の搭載面に形成された複数の導体パターンが、隣接する導体パターンの露出面間の間隙が他の隣接する導体パターンの露出面間の間隙よりも狭い狭間隙導体パターン群と前記他の導体パターンとから構成される広間隙導体パターン群とから成り、
前記狭間隙導体パターン群を構成する導体パターンの露出長が、前記広間隙導体パターン群を構成する導体パターンの露出長よりも短くなるように調整されている請求項４記載の電子部品の実装構造。 - バンプが当接する導体パターンの当接部が、前記導体パターンの他の部分よりも幅広の幅広部に形成されている請求項４又は請求項５記載の電子部品の実装構造。
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| US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
| US9258904B2 (en) * | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
| US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
| US8349721B2 (en) | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
| US9345148B2 (en) | 2008-03-25 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad |
| US7759137B2 (en) * | 2008-03-25 | 2010-07-20 | Stats Chippac, Ltd. | Flip chip interconnection structure with bump on partial pad and method thereof |
| US7897502B2 (en) | 2008-09-10 | 2011-03-01 | Stats Chippac, Ltd. | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers |
| US8198186B2 (en) | 2008-12-31 | 2012-06-12 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material during reflow with solder mask patch |
| US8659172B2 (en) | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
| US20100237500A1 (en) * | 2009-03-20 | 2010-09-23 | Stats Chippac, Ltd. | Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site |
| US8039384B2 (en) | 2010-03-09 | 2011-10-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
| US8536718B2 (en) * | 2010-06-24 | 2013-09-17 | Stats Chippac Ltd. | Integrated circuit packaging system with trenches and method of manufacture thereof |
| US8409978B2 (en) | 2010-06-24 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe |
| US8492197B2 (en) | 2010-08-17 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate |
| US8435834B2 (en) | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
| US10461060B2 (en) * | 2017-05-31 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of chip package with redistribution layers |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011902A (ja) * | 2003-06-17 | 2005-01-13 | Shinko Electric Ind Co Ltd | フリップチップ実装用基板 |
| JP2005116685A (ja) * | 2003-10-06 | 2005-04-28 | Seiko Epson Corp | プリント配線基板、電子部品モジュール及び電子機器 |
| JP2007116040A (ja) * | 2005-10-24 | 2007-05-10 | Alps Electric Co Ltd | 回路基板 |
| JP2008060159A (ja) * | 2006-08-29 | 2008-03-13 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3390664B2 (ja) | 1997-10-16 | 2003-03-24 | 新光電気工業株式会社 | フリップチップ実装用基板及びフリップチップ実装構造 |
| JP3420076B2 (ja) | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
| JP3554533B2 (ja) * | 2000-10-13 | 2004-08-18 | シャープ株式会社 | チップオンフィルム用テープおよび半導体装置 |
| US6821878B2 (en) * | 2003-02-27 | 2004-11-23 | Freescale Semiconductor, Inc. | Area-array device assembly with pre-applied underfill layers on printed wiring board |
| TWI245389B (en) * | 2003-10-02 | 2005-12-11 | Siliconware Precision Industries Co Ltd | Conductive trace structure and semiconductor package having the conductive trace structure |
| US20060091542A1 (en) * | 2004-11-03 | 2006-05-04 | Broadcom Corporation | Flip chip package including a heat spreader having an edge with a recessed edge portion and method of making the same |
-
2007
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011902A (ja) * | 2003-06-17 | 2005-01-13 | Shinko Electric Ind Co Ltd | フリップチップ実装用基板 |
| JP2005116685A (ja) * | 2003-10-06 | 2005-04-28 | Seiko Epson Corp | プリント配線基板、電子部品モジュール及び電子機器 |
| JP2007116040A (ja) * | 2005-10-24 | 2007-05-10 | Alps Electric Co Ltd | 回路基板 |
| JP2008060159A (ja) * | 2006-08-29 | 2008-03-13 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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