JP2012109507A - 半導体素子およびフリップチップ相互接続構造を形成する方法 - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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Abstract

【課題】半導体素子を作製する方法を提供する。
【解決手段】半導体ダイの能動表面上に形成された複数のバンプを有する、半導体ダイを提供するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、前記相互接続部位よりも幅広い、ステップと、前記接続部位から離れた前記基板の領域上にマスキング層を形成するステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップと、を含む、半導体素子を作製する方法。
【選択図】図１

Description

本願は、２００９年４月２９日に出願された米国出願第１２／４３２，１３７号の一部継続出願であり、３５ Ｕ．Ｓ．Ｃ．§１２０に従って、上記出願に対する優先権を主張する。
本発明は、一般に、半導体素子に関し、より具体的には、半導体素子、およびフリップチップ相互接続構造を形成する方法に関する。
半導体素子は、現代の電子製品でよく見られる。半導体素子は、電気構成要素の数および密度が異なる。離散半導体素子は、概して、１種類の電気構成要素、例えば、発光ダイオード（ＬＥＤ）、小信号トランジスタ、抵抗器、コンデンサ、インダクタ、およびパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含有する。集積半導体素子は、典型的に、数百から数百万個の電気構成要素を含有する。集積半導体素子の例は、マイクロコントローラ、マイクロプロセッサ、電荷結合素子（ＣＣＤ）、太陽電池、およびデジタルマイクロミラー素子（ＤＭＤ）を含む。
半導体素子は、信号処理、高速計算、電磁信号の伝送および受信、電子デバイスの制御、電気への日光の転換、およびテレビディスプレイ用の視覚投影の作成等の、広範囲の機能を果たす。半導体素子は、娯楽、通信、電力変換、ネットワーク、コンピュータ、および消費者製品の分野で見られる。半導体素子はまた、軍事用途、航空、自動車、工業用コントローラ、および事務機器でも見られる。
半導体素子は、半導体材料の電気特性を利用する。半導体材料の原子構造は、電界または基本電流の印加によって、またはドーピングの工程を通して、その電気伝導性が操作されることを可能にする。ドーピングは、半導体材料に不純物を導入して、半導体素子の伝導性を操作および制御する。
半導体素子は、能動および受動的電気構造を含有する。バイポーラおよび電界効果トランジスタを含む、能動的構造は、電流の流れを制御する。ドーピングおよび電界または基本電流の印加のレベルを変化させることによって、トランジスタは、電流の流れを推進または制限する。抵抗器、コンデンサ、およびインダクタを含む、受動的構造は、種々の電気的機能を果たすために必要な電圧と電流との間の関係を生じる。受動および能動的構造は、半導体素子が高速計算および他の有用な機能を果たすことを可能にする回路を形成するように、電気的に接続される。
半導体素子は概して、２つの複雑な製造工程、すなわち、それぞれ何百ものステップを潜在的に伴う、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上の複数のダイの形成を伴う。各ダイは、典型的には同一であり、能動および受動的構成要素を電気的に接続することによって形成される回路を含有する。バックエンド製造は、完成したウエハから個別ダイを単一化することと、構造的支持および環境的隔離を提供するようにダイをパッケージ化することとを伴う。
半導体製造の１つの目標は、より小型の半導体素子を生産することである。より小型の素子は、典型的には、より少ない電力を消費し、より高い性能を有し、より効率的に生産することができる。加えて、より小型の半導体素子は、より小型の最終製品に望ましい、より小さい設置面積を有する。小さいダイサイズは、より小型で高密度の能動および受動的構成要素を伴うダイをもたらす、フロントエンド工程の改良によって達成することができる。バックエンド工程は、電気的相互接続およびパッケージ化材料の改良によって、より小さい設置面積を伴う半導体素子パッケージをもたらしてもよい。
半導体ダイと基板との間のフリップチップ相互接続は、電子パッケージアセンブリでよく見られる。一般的な形態では、半導体ダイ上の相互接続バンプは、通常、リフロー工程を使用するバンプ材料の溶融によって、基板上に形成されたパッドに冶金接合される。バンプ材料のリフローは頑丈な接続を提供するが、リフローおよび凝固工程中のブリッジング、すなわち、隣接する接続間の短絡の危険性により、相互接続のピッチを低減することが困難である。代替アプローチでは、粒子膜またはペーストを使用して取付が行われ、それにより、ペーストまたは膜の中の伝導性粒子が、樹脂の収縮力とともに電気的接続を達成する。粒子膜アプローチは、相互接続ピッチの低減に役立つが、経時的に劣化する粒子相互接続の感受性により、限られた長期信頼性という問題がある。
細かいピッチの用途において、半導体ダイと基板との間に信頼性のある頑丈な相互接続継ぎ手を形成する必要性が存在する。したがって、一実施形態では、本発明は、半導体ダイの能動表面上に形成された複数のバンプを有する、半導体ダイを提供するステップと、基板を提供するステップと、基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップとを含む、半導体素子を作製する方法である。バンプは、相互接続部位よりも幅広い。方法はさらに、接続部位から離れた基板の領域上にマスキング層を形成するステップと、バンプが相互接続部位の頂面および側面を覆うように、バンプを相互接続部位に接着するステップと、半導体ダイと基板との間でバンプの周囲に封入材を堆積させるステップとを含む。
別の実施形態では、本発明は、半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを提供するステップと、基板を提供するステップと、基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップと、相互接続構造が相互接続部位の頂面および側面を覆うように、マスク開口部を欠いて相互接続構造を相互接続部位に接着するステップと、半導体ダイと基板との間で相互接続構造の周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法である。相互接続構造は、相互接続部位よりも幅広い。
別の実施形態では、本発明は、半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを提供するステップと、基板を提供するステップと、基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップと、相互接続構造が相互接続部位の頂面および側面を覆うように、マスク開口部を欠いて相互接続構造を相互接続部位に接着するステップとを含む、半導体素子を作製する方法である。相互接続部位は、相互接続構造よりも狭い。
別の実施形態では、本発明は、半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを備える、半導体素子である。相互接続部位を伴う複数の伝導性トレースが、基板上に形成される。相互接続部位は、相互接続構造よりも狭い。相互接続構造は、相互接続構造が相互接続部位の頂面および側面を覆うように、相互接続部位に接着される。封入材が、半導体ダイと基板との間で相互接続構造の周囲に堆積させられる。
例えば、本発明は以下の項目を提供する。
（項目１）
半導体ダイの能動表面上に形成された複数のバンプを有する、半導体ダイを提供するステップと、
基板を提供するステップと、
上記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、上記バンプは、上記相互接続部位よりも幅広い、ステップと、
上記接続部位から離れた上記基板の領域上にマスキング層を形成するステップと、
上記バンプが上記相互接続部位の頂面および側面を覆うように、上記バンプを上記相互接続部位に接着するステップと、
上記半導体ダイと基板との間で上記バンプの周囲に封入材を堆積させるステップと、
を含む、半導体素子を作製する方法。
（項目２）
圧力またはリフロー温度下で、上記バンプを上記相互接続部位に接着するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目３）
上記伝導性トレースの周囲のパッチとして上記マスキング層を形成するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目４）
上記相互接続部位またはバンプ上に凹凸を形成するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目５）
上記バンプは、可融部分と、非可融部分とを含む、上記項目のいずれかに記載の方法。
（項目６）
上記マスキング層は、上記封入材が上記半導体ダイの設置面積を越えて延在することを防止するようにダムを形成する、上記項目のいずれかに記載の方法。
（項目７）
半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを提供するステップと、
基板を提供するステップと、
上記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、上記相互接続構造は、上記相互接続部位よりも幅広い、ステップと、
上記相互接続構造が上記相互接続部位の頂面および側面を覆うように、マスク開口部を欠いて上記相互接続構造を上記相互接続部位に接着するステップと、
上記半導体ダイと基板との間で上記相互接続構造の周囲に封入材を堆積させるステップと
を含む、半導体素子を作製する方法。
（項目８）
圧力またはリフロー温度下で、上記相互接続構造を上記相互接続部位に接着するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目９）
上記接続部位から離れた上記基板の領域上にマスキング層を形成するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目１０）
上記相互接続構造は、バンプまたはバンプ材料を含む、上記項目のいずれかに記載の方法。
（項目１１）
上記相互接続構造は、可融部分と、非可融部分とを含む、上記項目のいずれかに記載の方法。
（項目１２）
上記相互接続構造は、伝導柱と、上記伝導柱上に形成されるバンプとを含む、上記項目のいずれかに記載の方法。
（項目１３）
上記相互接続部位または相互接続構造上に凸凹を形成するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目１４）
半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを提供するステップと、
基板を提供するステップと、
上記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、上記相互接続部位は、上記相互接続構造よりも狭い、ステップと、
上記相互接続構造が上記相互接続部位の頂面および側面を覆うように、マスク開口部を欠いて上記相互接続構造を上記相互接続部位に接着するステップと、
を含む、半導体素子を作製する方法。
（項目１５）
圧力またはリフロー温度下で、上記相互接続構造を上記相互接続部位に接着するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目１６）
上記半導体ダイと基板との間で上記相互接続構造の周囲に封入材を堆積させるステップと、上記項目のいずれかに記載の方法。
（項目１７）
上記接続部位から離れた上記基板の領域上にマスキング層を形成するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目１８）
上記マスキング層は、上記封入材が上記半導体ダイの設置面積を越えて延在することを防止するようにダムを形成する、上記項目のいずれかに記載の方法。
（項目１９）
上記相互接続構造は、可融部分と、非可融部分とを含む、上記項目のいずれかに記載の方法。
（項目２０）
上記相互接続部位または相互接続構造上に凸凹を形成するステップをさらに含む、上記項目のいずれかに記載の方法。
（項目２１）
半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイと、
基板と、
上記基板上に形成された相互接続部位を伴う複数の伝導性トレースあって、上記相互接続部位は、上記相互接続構造よりも狭く、上記相互接続構造は、上記相互接続構造が上記相互接続部位の頂面および側面を覆うように、上記相互接続部位に接着される、伝導性トレースと、
上記半導体ダイと基板との間で上記相互接続構造の周囲に堆積させられる、封入材と、
を備える、半導体素子。
（項目２２）
上記相互接続構造は、圧力またはリフロー温度下で上記相互接続部位に接着される、上記項目のいずれかに記載の半導体素子。
（項目２３）
上記相互接続構造は、可融部分と、非可融部分とを含む、上記項目のいずれかに記載の半導体素子。
（項目２４）
上記相互接続構造は、伝導柱と、上記伝導柱上に形成されるバンプとを含む、上記項目のいずれかに記載の半導体素子。
（項目２５）
上記相互接続部位または相互接続構造上に凸凹を形成するステップをさらに含む、上記項目のいずれかに記載の半導体素子。
摘要
半導体素子は、金型の能動表面上に形成された複数のバンプまたは相互接続構造を伴う半導体金型を有する。バンプは、伝導柱および伝導柱上に形成されるバンプ等の、可溶部分および非可溶部分を有することができる。相互接続部位を伴う伝導性トレースが、基板上に形成される。バンプは、相互接続部位よりも幅広い。マスキング層が、相互接続部位から離れた基板の領域上に形成される。バンプは、バンプが相互接続部位の頂面および側面を覆うように、圧力またはリフロー温度下で相互接続部位に接着される。封入材が、金型と基板との間でバンプの周囲に堆積させられる。マスキング層は、封入材が半導体金型を越えて延在することを阻止するようにダムを形成することができる。凸凹を、相互接続部位またはバンプ上に形成することができる。
図１は、その表面に載置された異なる種類のパッケージを伴うＰＣＢを図示する。 図２ａ−２ｃは、ＰＣＢに載置された半導体パッケージのさらなる詳細を図示する。 図２ａ−２ｃは、ＰＣＢに載置された半導体パッケージのさらなる詳細を図示する。 図２ａ−２ｃは、ＰＣＢに載置された半導体パッケージのさらなる詳細を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図３ａ−３ｈは、基板上の伝導性トレースに接着するための、半導体ダイ上に形成された種々の相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図４ａ−４ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。 図５ａ−５ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。 図５ａ−５ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。 図５ａ−５ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。 図５ａ−５ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。 図６ａ−６ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。 図６ａ−６ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。 図６ａ−６ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。 図６ａ−６ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。 図７ａ−７ｃは、伝導性トレースに接着された階段状バンプおよびスタッドバンプ相互接続構造を図示する。 図７ａ−７ｃは、伝導性トレースに接着された階段状バンプおよびスタッドバンプ相互接続構造を図示する。 図７ａ−７ｃは、伝導性トレースに接着された階段状バンプおよびスタッドバンプ相互接続構造を図示する。 図８ａ−８ｂは、伝導性ビアを伴う伝導性トレースを図示する。 図８ａ−８ｂは、伝導性ビアを伴う伝導性トレースを図示する。 図９ａ−９ｃは、半導体ダイと基板との間の鋳型アンダーフィルを図示する。 図９ａ−９ｃは、半導体ダイと基板との間の鋳型アンダーフィルを図示する。 図９ａ−９ｃは、半導体ダイと基板との間の鋳型アンダーフィルを図示する。 図１０は、半導体ダイと基板との間の別の鋳型アンダーフィルを図示する。 図１１は、鋳型アンダーフィルの後の半導体ダイおよび基板を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１２ａ−１２ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。 図１３ａ−１３ｂは、伝導性トレース間にパッチを伴う開放はんだ位置合わせを図示する。 図１３ａ−１３ｂは、伝導性トレース間にパッチを伴う開放はんだ位置合わせを図示する。 図１４は、鋳型アンダーフィル中に封入材を拘束するマスキング層ダムを伴うＰＯＰを図示する。
類似数字が同一または同様の要素を表す図を参照して、以下の説明における１つ以上の実施形態で、本発明を説明する。本発明の目的を達成するための最良の様態に関して本発明を説明するが、以下の開示および図面によって支持されるような添付の請求項およびそれらの同等物によって定義されるような、本発明の精神および範囲内に含まれてもよい、代替案、修正、および同等物を網羅するよう意図されていることが、当業者によって理解されるであろう。
半導体素子は、概して、フロントエンド製造およびバックエンド製造といった、２つの複雑な製造工程を使用して製造される。フロントエンド製造は、半導体ウエハの表面上の複数のダイの形成を伴う。ウエハ上の各ダイは、機能的電気回路を形成するように電気的に接続される、能動および受動的電気構成要素を含有する。トランジスタおよびダイオード等の能動的電気構成要素は、電流の流れを制御する能力を有する。コンデンサ、インダクタ、抵抗器、および変圧器等の受動的電気構成要素は、電気的回路機能を果たすために必要な電圧と電流との間の関係を生じる。
受動的および能動的構成要素は、ドーピング、堆積、フォトリソグラフィ、エッチング、および平坦化を含む、一連の工程ステップによって、半導体ウエハの表面上に形成される。ドーピングは、イオン注入または熱拡散等の技法によって、半導体材料に不純物を導入する。ドーピング工程は、能動素子の半導体材料の電気伝導性を修正し、半導体材料を絶縁材や導体に転換し、または、電界または基本電流に応じて、半導体材料の伝導性を動的に変化させる。トランジスタは、電界または基本電流の印加時に、トランジスタが電流の流れを推進または制限することを可能にするように、必要に応じて配設された様々な種類および程度のドーピングの領域を含有する。
能動的および受動的構成要素は、異なる電気特性を伴う材料の層によって形成される。層は、堆積させられている材料の種類によって部分的に決定される、種々の堆積技法によって形成することができる。例えば、薄膜堆積は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、電解めっき、および無電解めっき工程を伴うことができる。各層は、概して、能動的構成要素、受動的構成要素、または構成要素間の電気接続の複数部分を形成するようにパターン化される。
層は、パターン化される層上に、感光性材料、例えば、フォトレジストの堆積を伴う、フォトリソグラフィを使用してパターン化することができる。パターンは、光を使用して、フォトマスクからフォトレジストに転写することができる。光を受けるフォトレジストパターンの部分は、溶剤を使用して除去され、パターン化される下位層の複数部分を露出する。フォトレジストの残りの部分が除去され、パターン化した層を残す。代替として、いくつかの種類の材料は、無電解または電解めっき等の技法を使用して、以前の堆積／エッチング工程によって形成された領域または空隙の中に、材料を直接堆積させることによってパターン化される。
既存のパターン上に材料の薄膜を堆積させることにより、下層パターンを誇張し、不均一な平面を作成することができる。より小型で密集した能動および受動的構成要素を生産するために、均一な平面が必要とされる。ウエハの表面から材料を除去し、均一な平面を生産するために、平坦化を使用することができる。平坦化は、研磨パッドでウエハの表面を研磨することを伴う。研削材および腐食性化学物質が、研磨中にウエハの表面に加えられる。研削材の機械的作用および化学物質の腐食作用の組み合わせは、不規則なトポグラフィを除去し、均一な平面をもたらす。
バックエンド製造は、完成したウエハを個別ダイに切断または単一化し、次いで、構造的支持および環境的隔離のためにダイをパッケージ化することを指す。ダイを単一化するために、ウエハは、鋸通路またはスクライブと呼ばれるウエハの非機能的領域に沿って、分割され、破断される。ウエハは、レーザ切断ツールまたは鋸刃を使用して単一化される。単一化の後に、個別ダイは、他のシステム構成要素との相互接続のために、ピンまたは接触パッドを含むパッケージ基板に載置される。次いで、半導体ダイ上に形成される接触パッドは、パッケージ内の接触パッドに接続される。電気的接続は、はんだバンプ、スタッドバンプ、伝導性ペースト、またはワイヤボンドで行うことができる。封入材または他の成形材料が、物理的支持および電気的隔離を提供するようにパッケージ上に堆積させられる。次いで、完成したパッケージが電気システムに挿入され、半導体素子の機能性が他のシステム構成要素に利用可能となる。
図１は、その表面上に載置された複数の半導体パッケージを伴うチップキャリア基板またはプリント回路板（ＰＣＢ）５２を有する電子デバイス５０を図示する。電子デバイス５０は、用途に応じて、１種類の半導体パッケージまたは複数の種類の半導体パッケージを有することができる。例証の目的で、異なる種類の半導体パッケージが図３に示されている。
電子デバイス５０は、１つ以上の電気的機能を果たすために半導体パッケージを使用する、独立型システムとなり得る。代替として、電子デバイス５０は、より大型のシステムの従属構成要素となり得る。例えば、電子デバイス５０は、携帯電話、携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、または他の電子通信デバイスの一部となり得る。代替として、電子デバイス５０は、グラフィックカード、ネットワークインターフェースカード、またはコンピュータに挿入することができる他の信号処理カードとなり得る。半導体パッケージは、マイクロプロセッサ、メモリ、特定用途向け集積回路（ＡＳＩＣ）、論理回路、アナログ回路、ＲＦ回路、個別素子、または他の半導体ダイあるいは電気構成要素を含むことができる。小型化および減量は、これらの製品が市場によって受け入れられるために不可欠である。半導体素子間の距離は、より高い密度を達成するように減少しなければならない。
図１では、ＰＣＢ５２は、ＰＣＢ上に載置された半導体パッケージの構造的支持および電気的相互接続のための一般的基板を提供する。伝導性信号トレース５４は、蒸発、電解めっき、無電解めっき、スクリーン印刷、または他の好適な金属堆積工程を使用して、ＰＣＢ５２の表面上または層内に形成される。信号トレース５４は、半導体パッケージ、載置された構成要素、および他の外部システム構成要素のそれぞれの間の電気通信を提供する。トレース５４はまた、半導体パッケージのそれぞれへの電力および接地接続も提供する。
いくつかの実施形態では、半導体素子は、２つのパッケージ化レベルを有する。第１レベルのパッケージ化は、半導体ダイを中間キャリアに機械的かつ電気的に取り付けるための技法である。第２レベルのパッケージ化は、中間キャリアをＰＣＢに機械的かつ電気的に取り付けることを伴う。他の実施形態では、半導体素子は、ダイがＰＣＢに機械的かつ電気的に直接載置される、第１レベルのパッケージ化のみを有してもよい。
例証の目的で、ワイヤボンドパッケージ５６およびフリップチップ５８を含む、数種類の第１レベルのパッケージ化が、ＰＣＢ５２上に示されている。加えて、ボールグリッドアレイ（ＢＧＡ）６０、バンプチップキャリア（ＢＣＣ）６２、デュアルインラインパッケージ（ＤＩＰ）６４、ランドグリッドアレイ（ＬＧＡ）６６、マルチチップモジュール（ＭＣＭ）６８、クワッドフラットノンリードパッケージ（ＱＦＮ）７０、およびクアワッドフラットッケージ７２を含む、数種類の第２レベルのパッケージ化が、ＰＣＢ５２上に載置されて示されている。システム要件に応じて、第１および第２レベルのパッケージ化様式の任意の組み合わせ、ならびに他の電子構成要素を伴って構成される、半導体パッケージの任意の組み合わせを、ＰＣＢ５２に接続することができる。いくつかの実施形態では、電子デバイス５０が、単一の取り付けられた半導体パッケージを含む一方で、他の実施形態は、複数の相互接続されたパッケージを要求する。単一の基板上で１つ以上の半導体パッケージを組み合わせることによって、製造業者は、事前に作製された構成要素を電子デバイスおよびシステムに組み込むことができる。半導体パッケージが洗練された機能性を含むため、より安価の構成要素および合理化された製造工程を使用して、電子デバイスを製造することができる。結果として生じるデバイスは、故障する可能性が低く、製造することがあまり高価ではなく、消費者にとってより低い費用をもたらす。
図２ａ−２ｃは、例示的な半導体パッケージを示す。図２ａは、ＰＣＢ５２上に載置されたＤＩＰ６４のさらなる詳細を図示する。半導体ダイ７４は、ダイ内に形成され、ダイの電気的設計に従って電気的に相互接続される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する能動領域を含む。例えば、回路は、１つ以上のトランジスタ、ダイオード、インダクタ、コンデンサ、抵抗器、および半導体ダイ７４の能動領域内に形成される他の回路要素を含むことができる。接触パッド７６は、アルミニウム（Ａｌ）、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、または銀（Ａｇ）等の伝導性材料の１つ以上の層であり、半導体ダイ７４内に形成される回路要素に電気的に接続される。ＤＩＰ６４の組立中に、半導体ダイ７４は、金・シリコン共晶層、または熱エポキシあるいはエポキシ樹脂等の接着材料を使用して、中間キャリア７８に載置される。パッケージ本体は、ポリマーまたはセラミック等の絶縁性パッケージ化材料を含む。導体リード８０およびボンドワイヤ８２は、半導体ダイ７４とＰＣＢ５２との間の電気的相互接続を提供する。封入材８４は、湿気および粒子がパッケージに進入し、ダイ７４またはボンドワイヤ８２を汚染することを防止することによって、環境保護のためにパッケージ上に堆積させられる。
図２ｂは、ＰＣＢ５２上に載置されたＢＣＣ６２のさらなる詳細を図示する。半導体ダイ８８は、アンダーフィルまたはエポキシ樹脂接着材料９２を使用して、キャリア９０上に載置される。ボンドワイヤ９４は、接触パッド９６および９８の間の第１レベルのパッケージ化相互接続を提供する。成形化合物または封入材１００は、デバイスに対する物理的支持および電気的隔離を提供するように、半導体ダイ８８およびボンドワイヤ９４上に堆積させられる。接触パッド１０２は、酸化を防止するように、電解めっきまたは無電解めっき等の好適な金属堆積工程を使用して、ＰＣＢ５２の表面上に形成される。接触パッド１０２は、ＰＣＢ５２の中の１つ以上の伝導性信号トレース５４に電気的に接続される。バンプ１０４は、ＢＣＣ６２の接触パッド９８とＰＣＢ５２の接触パッド１０２との間に形成される。
図２ｃでは、半導体ダイ５８は、フリップチップ様式の第１レベルのパッケージ化で、表を下にして中間キャリア１０６に載置される。半導体ダイ５８の能動領域１０８は、ダイの電気的設計に従って形成される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する。例えば、回路は、１つ以上のトランジスタ、ダイオード、インダクタ、コンデンサ、抵抗器、および能動領域１０８内の他の回路要素を含むことができる。半導体ダイ５８は、バンプ１１０を通してキャリア１０６に電気的かつ機械的に接続される。
ＢＧＡ６０は、バンプ１１２を使用して、ＢＧＡ様式の第２レベルのパッケージ化でＰＣＢ５２に電気的かつ機械的に接続される。半導体ダイ５８は、バンプ１１０、信号線１１４、およびバンプ１１２を通して、ＰＣＢ５２の中の伝導性信号トレース５４に電気的に接続される。成形化合物または封入材１１６は、デバイスに対する物理的支持および電気的隔離を提供するように、半導体ダイ５８およびキャリア１０６上に堆積させられる。フリップチップ半導体素子は、信号伝搬距離を縮小し、静電容量を低下させ、全体的な回路性能を向上させるために、半導体ダイ５８上の能動素子からＰＣＢ５２上の伝導トラックまでの短い電気伝導経路を提供する。別の実施形態では、半導体ダイ５８は、中間キャリア１０６を伴わずにフリップチップ様式の第１レベルのパッケージ化を使用して、ＰＣＢ５２に機械的かつ電気的に直接接続することができる。
図３ａは、構造的支持のために、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化ケイ素等のベース基板材料１２２を伴う半導体ウエハ１２０を示す。複数の半導体ダイまたは構成要素１２４は、上記で説明されるような鋸通路１２６によって分離されるウエハ１２０上に形成される。
図３ｂは、半導体ウエハ１２０の一部分の断面図を示す。各半導体ダイ１２４は、ダイ内に形成され、ダイの電気的設計および機能に従って電気的に相互接続される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する、裏面１２８および能動表面１３０を含む。例えば、回路は、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ、メモリ、または他の信号処理回路等のアナログ回路またはデジタル回路を実装するように、１つ以上のトランジスタ、ダイオード、および能動表面１３０内に形成される他の回路要素を含むことができる。半導体ダイ１２４はまた、ＲＦ信号処理のために、インダクタ、コンデンサ、および抵抗器等の集積受動素子（ＩＰＤ）を含有してもよい。一実施形態では、半導体ダイ１２４は、フリップチップ型半導体ダイである。
導電性層１３２は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっき工程、または他の好適な金属堆積工程を使用して、能動表面１３０上に形成される。伝導層１３２は、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、または他の好適な導電性材料の１つ以上の層となり得る。伝導性層１３２は、能動表面１３０上の回路に電気的に接続される接触パッドとして動作する。
図３ｃは、接触パッド１３２上に形成される相互接続構造を伴う半導体ウエハ１２０の一部分を示す。導電性バンプ材料１３４は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、接触パッド１３２上に堆積させられる。バンプ材料１３４は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料１３４は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料１３４は、略柔軟であり、約２００グラムの垂直荷重と同等の力の下で、約２５マイクロメートル（μｍ）より大きい塑性変形を受ける。バンプ材料１３４は、好適な取付または接着工程を使用して、接触パッド１３２に接着される。例えば、バンプ材料１３４を接触パッド１３２に圧縮接着することができる。バンプ材料１３４はまた、図３ｄに示されるように、球状ボールまたはバンプ１３６を形成するように、その融点を上回って材料を加熱することによって、リフローすることもできる。いくつかの用途では、バンプ１３６は、接触パッド１３２への電気的接続を向上させるように、２回リフローされる。バンプ１３６は、接触パッド１３２上に形成することができる１種類の相互接続構造を表す。相互接続構造はまた、スタッドバンプ、マイクロバンプ、または他の電気的相互接続も使用することができる。
図３ｅは、非可融または非折り畳み式部分１４０と、可融または折り畳み式部分１４２とを含む、複合バンプ１３８として接触パッド１３２上に形成される相互接続構造の別の実施形態を示す。可融性または折り畳み式および非可融性または非折り畳み式の属性は、リフロー条件に関しバンプ１３８に対して定義される。
非可融部分１４０は、Ａｕ、Ｃｕ、Ｎｉ、鉛の含有量が高いはんだ、または鉛スズ合金となり得る。可融部分１４２は、Ｓｎ、無鉛合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｇ−インジウム（Ｉｎ）合金、共晶はんだ、Ａｇ、Ｃｕ、またはＰｂを伴うスズ合金、または比較的低温溶融のはんだとなり得る。一実施形態では、１００μｍの接触パッド１３２の幅または直径を考慮すると、非可融部分１４０は、高さが約４５μｍであり、可融部分１４２は、高さが約３５μｍである。
図３ｆは、伝導柱１４６上のバンプ１４４として接触パッド１３２上に形成される相互接続構造の別の実施形態を示す。バンプ１４４は、可融性または折り畳み式であり、伝導柱１４６は、非可融性または非折り畳み式である。可融性または折り畳み式および非可融性または非折り畳み式の属性は、リフロー条件に関して定義される。バンプ１４４は、Ｓｎ、無鉛合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｇ−Ｉｎ合金、共晶はんだ、Ａｇ、Ｃｕ、またはＰｂを伴うスズ合金、または比較的低温溶融のはんだとなり得る。伝導柱１４６は、Ａｕ、Ｃｕ、Ｎｉ、鉛の含有量が高いはんだ、または鉛スズ合金となり得る。一実施形態では、伝導柱１４６は、Ｃｕ柱であり、バンプ１４４は、はんだキャップである。１００μｍの接触パッド１３２の幅または直径を考慮すると、伝導柱１４６は、高さが約４５μｍであり、バンプ１４４は、高さが約３５μｍである。
図３ｇは、凹凸１５０を伴うバンプ材料１４８として接触パッド１３２上に形成される相互接続構造の別の実施形態を示す。バンプ材料１４８は、バンプ材料１３４と同様に、破断に対する低い降伏強度および高い伸長を伴って、リフロー条件下で軟質および変形可能である。凹凸１５０は、めっき表面仕上げで形成され、例証の目的で、図中では誇張されて示されている。凹凸１５０の規模は、概して、約１〜２５μｍである。凹凸はまた、バンプ１３６、複合バンプ１３８、およびバンプ１４４上に形成することもできる。
図３ｈでは、半導体ウエハ１２０は、鋸刃またはレーザ切断ツール１５２を使用して、鋸通路１２６を通して個別半導体ダイ１２４に単一化される。
図４ａは、伝導性トレース１５６を伴う基板またはＰＣＢ１５４を示す。基板１５４は、片面ＦＲ５積層または２面ＢＴ樹脂積層となり得る。半導体ダイ１２４は、バンプ材料１３４が伝導性トレース１５６上の相互接続部位と整合されるように位置付けられる（図１２ａ―１２ｇ参照）。代替として、バンプ材料１３４は、基板１５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料１３４は、伝導性トレース１５６よりも幅広い。一実施形態では、バンプ材料１３４は、８０μｍの幅を有し、伝導性トレースまたはパッド１５６は、１５０μｍのバンプピッチに対して３５μｍの幅を有する。圧力または力Ｆは、伝導性トレース１５６上にバンプ材料１３４を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ材料１３４の柔軟性により、バンプ材料は、伝導性トレース１５６の頂面および側面の周囲で変形または押出し、バンプオンリード（ＢＯＬ）と呼ばれる。具体的には、圧力の印加は、約２５０グラムの垂直荷重と同等の力Ｆの下で、約２５μｍより大きい塑性変形をバンプ材料１３４に受けさせ、図４ｂに示されるように、伝導性トレースの頂面および側面を覆わせる。バンプ材料２３４はまた、バンプ材料を伝導性トレースと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、伝導性トレース１５６に冶金接続することもできる。
伝導性トレース１５６をバンプ材料１３４よりも狭くすることによって、ルーティング密度および入出力計数を増加させるように伝導性トレースピッチを低減することができる。より狭い伝導性トレース１５６は、伝導性トレースの周囲のバンプ材料１３４を変形させるために必要な力Ｆを低減する。例えば、必要な力Ｆは、バンプ材料よりも幅広い伝導性トレースまたはパッドに対してバンプ材料を変形させるために必要な力の３０〜５０％であってもよい。より低い圧縮力Ｆは、細かいピッチ相互接続および小型ダイが、特定公差で共平面性を維持し、均一なｚ方向変形および高信頼性の相互接続結合を達成するために有用である。加えて、伝導性トレース１５６の周囲のバンプ材料１３４を変形させることにより、バンプをトレースに機械的に係止し、リフロー中のダイの移行またはダイの浮動を防止する。
図４ｃは、半導体ダイ１２４の接触パッド１３２上に形成されるバンプ１３６を示す。半導体ダイ１２４は、バンプ１３６が伝導性トレース１５６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ１３６は、基板１５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ１３６は、伝導性トレース１５６よりも幅広い。圧力または力Ｆは、伝導性トレース１５６上にバンプ１３６を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ１３６の柔軟性により、バンプは、伝導性トレース１５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料１３６に塑性変形を受けさせ、伝導性トレース１５６の頂面および側面を覆わせる。バンプ１３６はまた、リフロー温度下でバンプを伝導性トレースと物理的接触させることによって、伝導性トレース１５６に冶金接続することもできる。
伝導性トレース１５６をバンプ１３６よりも狭くすることによって、ルーティング密度および入出力計数を増加させるように伝導性トレースピッチを低減することができる。より狭い伝導性トレース１５６は、伝導性トレースの周囲のバンプ１３６を変形させるために必要な力Ｆを低減する。例えば、必要な力Ｆは、バンプよりも幅広い伝導性トレースまたはパッドに対してバンプを変形させるために必要な力の３０〜５０％であってもよい。より低い圧縮力Ｆは、細かいピッチ相互接続および小型ダイが、特定公差で共平面性を維持し、均一なｚ方向変形および高信頼性の相互接続結合を達成するために有用である。加えて、伝導性トレース１５６の周囲のバンプ１３６を変形させることにより、バンプをトレースに機械的に係止し、リフロー中のダイの移行またはダイの浮動を防止する。
図４ｄは、半導体ダイ１２４の接触パッド１３２上に形成される複合バンプ１３８を示す。半導体ダイ１２４は、複合バンプ１３８が伝導性トレース１５６上の相互接続部位と整合されるように位置付けられる。代替として、複合バンプ１３８は、基板１５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。複合バンプ１３８は、伝導性トレース１５６よりも幅広い。圧力または力Ｆは、伝導性トレース１５６上に可融部分１４２を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。可融部分１４２の柔軟性により、可融部分は、伝導性トレース１５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、可融部分１４２に塑性変形を受けさせ、伝導性トレース１５６の頂面および側面を覆わせる。複合バンプ１３８はまた、リフロー温度下で可融部分１４２を伝導性トレースと物理的接触させることによって、伝導性トレース１５６に冶金接続することもできる。非可融部分１４０は、圧力または温度の印加中に融解または変形せず、半導体ダイ１２４と基板１５４との間の垂直スタンドオフとして、その高さおよび形状を保持する。半導体ダイ１２４と基板１５４との間の付加的な変位は、噛合面間のさらに優れた共平面性公差を提供する。
リフロー工程中に、半導体ダイ１２４上の多数（例えば、数千）の複合バンプ１３８は、基板１５４の伝導性トレース１５６上の相互接続部位に取付けられる。バンプ１３８のうちのいくつかは、特に、ダイ１２４が歪曲された場合に、伝導性トレース１５６に適正に接続できない場合がある。複合バンプ１３８は伝導性トレース１５６よりも幅広いことを思い出されたい。適正な力が印加されると、可融部分１４２は、伝導性トレース１５６の頂面および側面の周囲で変形または押出し、複合バンプ１３８を伝導性トレースに係止する。機械的相互係止は、伝導性トレース１５６よりも軟質かつ柔軟であり、したがって、より大きい接触面積に対して伝導性トレースの頂面上および側面の周囲で変形する、可融部分１４２の性質によって形成される。複合バンプ１３８と伝導性トレース１５６との間の機械的相互係止は、リフロー中にバンプを伝導性トレースに担持し、すなわち、バンプおよび伝導性トレースは、接触を失わない。したがって、伝導性トレース１５６に噛合する複合バンプ１３８は、バンプ相互接続の不具合を低減する。
図４ｅは、半導体ダイ１２４の接触パッド１３２上に形成される伝導性柱１４６およびバンプ１４４を示す。半導体ダイ１２４は、バンプ１４４が伝導性トレース１５６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ１４４は、基板１５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ１４４は、伝導性トレース１５６よりも幅広い。圧力または力Ｆは、伝導性トレース１５６上にバンプ１４４を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ１４４の柔軟性により、バンプは、伝導性トレース１５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ１４４に塑性変形を受けさせ、伝導性トレース１５６の頂面および側面を覆わせる。伝導性柱１４６およびバンプ１４４はまた、リフロー温度下でバンプを伝導性トレースと物理的接触させることによって、伝導性トレース１５６に冶金接続することもできる。伝導柱２４６は、圧力または温度の印加中に融解または変形せず、半導体ダイ１２４と基板１５４との間の垂直スタンドオフとして、その高さおよび形状を保持する。半導体ダイ１２４と基板１５４との間の付加的な変位は、噛合面間のさらに優れた共平面性公差を提供する。より幅広いバンプ１４４およびより狭い伝導性トレース１５６は、同様の低い必要圧縮力および機械的係止特徴、ならびにバンプ材料１３４およびバンプ１３６について上記で説明される利点を有する。
図４ｆは、半導体ダイ１２４の接触パッド１３２上に形成される凹凸１５０を伴うバンプ材料１４８を示す。半導体ダイ１２４は、バンプ材料１４８が伝導性トレース１５６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ材料１４８は、基板１５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料１４８は、伝導性トレース１５６よりも幅広い。圧力または力Ｆは、伝導性トレース１５６上にバンプ材料１４８を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ材料１４８の柔軟性により、バンプは、伝導性トレース１５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料１４８に塑性変形を受けさせ、伝導性トレース１５６の頂面および側面を覆わせる。加えて、凹凸１５０は、伝導性トレース１５６に冶金接続される。凹凸１５０は、約１〜２５μｍにサイズ決定される。
図９ｇは、角度付きまたは傾斜側面を有する、台形伝導性レース１６０を伴う基板またはＰＣＢ１５８を示す。バンプ材料１６１は、半導体ダイ１２４の接触パッド１３２上に形成される。半導体ダイ１２４は、バンプ材料１６１が伝導性トレース１６０上の相互接続部位と整合されるように位置付けられる。代替として、バンプ材料１６１は、基板１５８上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料１６１は、伝導性トレース１６０よりも幅広い。圧力または力Ｆは、伝導性トレース１６０上にバンプ材料１６１を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ材料１６１の柔軟性により、バンプ材料は、伝導性トレース１６０の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料１６１に塑性変形を受けさせ、伝導性トレース１６０の頂面および角度付き側面を覆わせる。バンプ材料１６１はまた、バンプ材料を伝導性トレースと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、伝導性トレース１６０に冶金接続することもできる。
５ａ―５ｄは、半導体ダイ１２４、および非可融または非折り畳み式部分１６４と、可融または折り畳み式部分１６６とを有する、細長い複合バンプ１６２のＢＯＬ実施形態を示す。非可融部分１６４は、Ａｕ、Ｃｕ、Ｎｉ、鉛の含有量が高いはんだ、または鉛スズ合金となり得る。可融部分１６６は、Ｓｎ、無鉛合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｇ−Ｉｎ合金、共晶はんだ、Ａｇ、Ｃｕ、またはＰｂを伴うスズ合金、または比較的低温溶融のはんだとなり得る。非可融部分１６４は、可融部分１６６よりも大きい複合バンプ１６２の一部を構成する。非可融部分１６４は、半導体ダイ１２４の接触パッド１３２に固定される。
半導体ダイ１２４は、図５ａに示されるように、複合バンプ１６２が基板１７０上に形成された伝導性トレース１６８上の相互接続部位と整合されるように位置付けられる。複合バンプ１６２は、伝導性トレース１６８に沿って先細であり、すなわち、複合バンプは、伝導性トレース１６８の長さに沿って長く、伝導性トレースを横断して狭い、楔形を有する。複合バンプ１６２の先細側面は、伝導性トレース１６８の長さに沿って生じる。図５ａの図は、伝導性トレース１６８と同一線上にある、短いほうの側面または狭小先細を示す。図５ａに垂直である、図５ｂの図は、楔形の複合バンプ１６２の長いほうの側面を示す。複合バンプ１６２の短いほうの側面は、伝導性トレース１６８よりも幅広い。可融部分１６６は、図５ｃおよび５ｄに示されるように、圧力および／または熱によるリフローの印加時に、伝導性トレース１６８の周囲で折り重なる。非可融部分１６４は、リフロー中に融解または変形せず、その形態および形状を保持する。非可融部分１６４は、半導体ダイ１２４と基板１７０との間にスタンドオフを提供するように寸法決定することができる。Ｃｕ ＯＳＰ等の仕上げを基板１７０に塗布することができる。
リフロー工程中に、半導体ダイ１２４上の多数（例えば、数千）の複合バンプ１６２は、基板１７０の伝導性トレース１６８上の相互接続部位に取付けられる。バンプ１６２のうちのいくつかは、特に、半導体ダイ１２４が歪曲された場合に、伝導性トレース１６８に適正に接続できない場合がある。複合バンプ１６２は伝導性トレース１６８よりも幅広いことを思い出されたい。適正な力が印加されると、可融部分１６６は、伝導性トレース１６８の頂面および側面の周囲で変形または押出し、複合バンプ１６２を伝導性トレースに係止する。機械的相互係止は、伝導性トレース１６８よりも軟質かつ柔軟であり、したがって、より大きい接触面積に対して伝導性トレースの頂面および側面の周囲で変形する、可融部分１６６の性質によって形成される。複合バンプ１６２の楔形は、図５ａおよび５ｃの短いほうの側面に沿ったピッチを犠牲にすることなく、バンプと伝導性トレースとの間、例えば、図５ｂおよび５ｄの長いほうの側面に沿った、接触面積を増加させる。複合バンプ１６２と伝導性トレース１６８との間の機械的相互係止は、リフロー中にバンプを伝導性トレースに担持し、すなわち、バンプおよび伝導性トレースは、接触を失わない。したがって、伝導性トレース１６８に噛合する複合バンプ１６２は、バンプ相互接続の不具合を低減する。
図６ａ―６ｄは、図３ｃと同様である、接触パッド１３２上に形成されたバンプ材料１７４を伴う半導体ダイ１２４のＢＯＬ実施形態を示す。バンプ材料１７４は、略柔軟であり、約２５０グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。バンプ材料１７４は、基板１７８上の伝導性トレース１７６よりも幅広い。複数の凹凸１８０は、約１〜２５μｍの高さで伝導性トレース１７６上に形成される。
図６ａでは、半導体ダイ１２４は、バンプ材料１７４が伝導性トレース１７６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ材料１７４は、基板１７８上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。圧力または力Ｆは、図６ｂに示されるように、伝導性トレース１７６および凹凸１８０上にバンプ材料１７４を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。力Ｆは、高温で印加することができる。バンプ材料１７４の柔軟性により、バンプ材料は、伝導性トレース１７６および凹凸１８０の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料１７４に塑性変形を受けさせ、伝導性トレース１７６および凹凸１８０の頂面および側面を覆わせる。バンプ材料１７４の塑性流動は、バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面および側面との間に、巨視的な機械的相互係止点を作成する。バンプ材料１７４の塑性流動は、伝導性トレース１７６および凹凸１８０の頂面および側面の周囲で生じるが、電気的短絡および他の欠陥を引き起こし得るので、過剰に基板１７８上に延在しない。バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面および側面との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面および側面との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。
図６ｃは、伝導性トレース１７６より狭いバンプ材料１７４を伴う別のＢＯＬ実施形態を示す。圧力または力Ｆは、伝導性トレース１７６および凹凸１８０上にバンプ材料１７４を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ材料１７４の柔軟性により、バンプ材料は、伝導性トレース１７６および凹凸１８０の頂面上で変形または押出する。具体的には、圧力の印加は、バンプ材料１７４に塑性変形を受けさせ、伝導性トレース１７６および凹凸１８０の頂面を覆わせる。バンプ材料１７４の塑性流動は、バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面との間に、巨視的な機械的相互係止点を作成する。バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。
図６ｄは、伝導性トレース１７６の縁上に形成されたバンプ材料１７４を伴う別のＢＯＬ実施形態を示し、すなわち、バンプ材料の一部は伝導性トレース上にあり、バンプ材料の一部は伝導性トレース上にない。圧力または力Ｆは、伝導性トレース１７６および凹凸１８０上にバンプ材料１７４を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ材料１７４の柔軟性により、バンプ材料は、伝導性トレース１７６および凹凸１８０の頂面および側面上で変形または押出する。具体的には、圧力の印加は、バンプ材料１７４に塑性変形を受けさせ、伝導性トレース１７６および凹凸１８０の頂面および側面を覆わせる。バンプ材料１７４の塑性流動は、バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面および側面との間に、巨視的な機械的相互係止を作成する。バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面および側面との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース１７６および凹凸１８０の頂面および側面との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。
図７ａ―７ｃは、図３ｃと同様である、接触パッド１３２上に形成されたバンプ材料１８４を伴う半導体ダイ１２４のＢＯＬ実施形態を示す。先端１８６は、図７ａに示されるように、バンプ材料１８４の本体よりも狭い先端１８６を伴う階段状バンプとして、バンプ材料１８４の本体から延在する。半導体ダイ１２４は、バンプ材料１８４が基板１９０上の伝導性トレース１８８上の相互接続部位と整合されるように位置付けられる。より具体的には、先端１８６は、伝導性トレース１８８上の相互接続部位上で中心に置かれる。代替として、バンプ材料１８４および先端１８６は、基板１９０上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料１８４は、基板１９０上の伝導性トレース１８８よりも幅広い。
伝導性トレース１８８は、略柔軟であり、約２５０グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。圧力または力Ｆは、伝導性トレース１８８上に先端１８４を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。伝導性トレース１８８の柔軟性により、伝導性トレースは、図７ｂに示されるように、先端１８６の周囲で変形する。具体的には、圧力の印加は、伝導性トレース１８８に塑性変形を受けさせ、先端１８６の頂面および側面を覆わせる。
図７ｃは、接触パッド１３２上に形成された丸いバンプ材料１９４を伴う別のＢＯＬ実施形態を示す。先端１９６は、バンプ材料１９４の本体から延在して、バンプ材料１９４の本体よりも狭い先端を伴うスタッドバンプを形成する。半導体ダイ１２４は、バンプ材料１９４が基板２００上の伝導性トレース１９８上の相互接続部位と整合されるように位置付けられる。より具体的には、先端１９６は、伝導性トレース１９８上の相互接続部位上で中心に置かれる。代替として、バンプ材料１９４および先端１９６は、基板２００上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料１９４は、基板２００上の伝導性トレース１９８よりも幅広い。
伝導性トレース１９８は、略柔軟であり、約２５０グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。圧力または力Ｆは、伝導性トレース１９８上に先端１９６を押し付けるように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。伝導性トレース１９８の柔軟性により、伝導性トレースは、先端１９６の周囲で変形する。具体的には、圧力の印加は、伝導性トレース１９８に塑性変形を受けさせ、先端１９６の頂面および側面を覆わせる。
図４ａ―４ｇ、５ａ―５ｄ、および６ａ―６ｄで説明される伝導性トレースもまた、図７ａ―７ｃで説明されるような柔軟材料となり得る。
図８ａ―８ｂは、図３ｃと同様である、接触パッド１３２上に形成されたバンプ材料２０４を伴う半導体ダイ１２４のＢＯＬ実施形態を示す。バンプ材料２０４は、略柔軟であり、約２５０グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。バンプ材料２０４は、基板２０８上の伝導性トレース２０６よりも幅広い。伝導性ビア２１０は、図８ａに示されるように、開口部２１２および伝導性側壁２１４を伴って伝導性トレース２０６を通して形成される。
半導体ダイ１２４は、バンプ材料２０４が伝導性トレース２０６上の相互接続部位と整合されるように位置付けられる（図１２―１２ｇ参照）。代替として、バンプ材料２０４は、基板２０８上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。圧力または力Ｆは、バンプ材料２０４を伝導性トレース２０６上に押し付け、伝導性ビア２１０の開口部２１２の中へ押し込むように、半導体ダイ１２４の裏面１２８に印加される。力Ｆは、高温で印加することができる。バンプ材料２０４の柔軟性により、バンプ材料は、図８ｂに示されるように、伝導性トレース１７６の頂面および側面の周囲で、かつ伝導性ビア２１０の開口部２１２の中へ変形または押出する。具体的には、圧力の印加は、バンプ材料２０４に塑性変形を受けさせ、伝導性トレース２０６の頂面および側面を覆わせ、かつ伝導性ビア２１０の開口部２１２の中へ覆わせる。したがって、バンプ材料２０４は、基板２０８を通したｚ方向の垂直相互接続のために、伝導性トレース２０６および伝導性側壁２１４に電気的に接続される。バンプ材料２０４の塑性流動は、バンプ材料と、伝導性トレース２０６の頂面および側面ならびに伝導性ビア２１０の開口部２１２との間に、巨視的な機械的相互係止を作成する。バンプ材料と、伝導性トレース２０６の頂面および側面ならびに伝導性ビア２１０の開口部２１２との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース２０６の頂面および側面ならびに伝導性ビア２１０の開口部２１２との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。伝導性ビア２１０がバンプ材料２０４を伴う相互接続部位内に作成されるため、総基板相互接続面積は低減される。
図４ａ―４ｇ、５ａ―５ｄ、６ａ―６ｄ、７ａ―７ｃ、および８ａ―８ｂのＢＯＬ実施形態では、伝導性トレースを相互接続構造よりも狭くすることによって、ルーティング密度および入出力計数を増加させるように伝導性トレースピッチを低減することができる。より狭い伝導性トレースは、伝導性トレースの周囲の相互接続構造を変形させるために必要な力Ｆを低減する。例えば、必要な力Ｆは、バンプよりも幅広い伝導性トレースまたはパッドに対してバンプを変形させるために必要な力の３０〜５０％であってもよい。より低い圧縮力Ｆは、細かいピッチ相互接続および小型ダイが、特定公差で共平面性を維持し、均一なｚ方向変形および高信頼性の相互接続結合を達成するために有用である。加えて、伝導性トレースの周囲の相互接続構造を変形させることにより、バンプをトレースに機械的に係止し、リフロー中のダイの移行またはダイの浮動を防止する。
図９ａ―９ｃは、半導体ダイと基板との間のバンプの周囲に封入材を堆積させる鋳型アンダーフィル（ＭＵＦ）工程を示す。図９ａは、図４ｂからのバンプ材料１３４を使用して基板１５４に載置され、チェイス鋳型２２０の上部鋳型支持材２１６と下部鋳型支持材２１８との間に配置される半導体ダイ１２４を示す。図４ａ―４ｇ、５ａ―５ｄ、６ａ―６ｄ、７ａ―７ｃ、および８ａ―８ｂからの他の半導体ダイおよび基板の組み合わせは、チェイス鋳型２２０の上部鋳型支持材２１６と下部鋳型支持材２１８との間に配置することができる。上部鋳型支持材２１６は、圧縮性解放膜２２２を含む。
図９ｂでは、上部鋳型支持材２１６および下部鋳型支持材２１８は、基板上および半導体ダイと基板との間に開放空間を伴って、半導体ダイ１２４および基板１５４を取り囲むように接合される。圧縮性解放膜２２２は、半導体ダイ１２４の裏面１２８および側面に一致して、これらの表面上での封入材の形成を阻止する。液体状態の封入材２２４が、ノズル２２６を伴うチェイス鋳型２２０の片側の中に注入される一方で、随意的な真空補助２２８は、反対側から圧力を引き込み、基板１５４上の開放空間、および半導体ダイ１２４と基板１５４との間の開放空間を封入材で均一に充填する。封入材２２４は、充填材を伴うエポキシ樹脂、充填材を伴うエポキシアクリレート、または適正な充填材を伴うポリマー等の、ポリマー複合材料となり得る。封入材２２４は、非伝導性であり、外部要素および汚染物質から半導体素子を環境的に保護する。圧縮性材料２２２は、封入材２２４が裏面１２８上、および半導体ダイ１２４の側面の周囲で流れることを防止する。封入材２２４は硬化される。半導体ダイ１２４の裏面１２８および側面は、封入材２２４から露出されたままである。
図９ｃは、ＭＵＦおよび鋳型オーバーフィル（ＭＯＦ）の実施形態を示し、すなわち、圧縮性材料２２２を伴わない。半導体ダイ１２４および基板１５４は、チェイス鋳型２２０の上部鋳型支持材２１６と下部鋳型支持材２１８との間に配置される。上部鋳型支持材２１６および下部鋳型支持材２１８は、基板上、半導体ダイの周囲、および半導体ダイと基板との間に開放空間を伴って、半導体ダイ１２４および基板１５４を取り囲むように接合される。液体状態の封入材２２４が、ノズル２２６を伴うチェイス鋳型２２０の片側の中に注入される一方で、随意的な真空補助２２８は、反対側から圧力を引き込み、半導体ダイ１２４の周囲および基板１５４上の開放空間、および半導体ダイ１２４と基板１５４との間の開放空間を封入材で均一に充填する。封入材２２４は硬化される。
別の実施形態では、ノズルはまた、半導体ダイおよび基板の縁の外側に封入材を分配するように、チェイス鋳型または細長いダイの中心領域の中に配置することもできる。
図１０は、半導体ダイ１２４の周囲、および半導体ダイ１２４と基板１５４との間の間隙の中に、封入材を堆積させる別の実施形態を示す。半導体ダイ１２４および基板１５４は、ダム２３０によって取り囲まれる。封入材２３２は、基板１５４上の開放空間、および半導体ダイ１２４と基板１５４との間の開放空間を充填するように、液体状態でノズル２３４からダム２３０の中へ分注される。ノズル２３４から分注される封入材２３２の量は、半導体ダイ１２４の裏面１２８または側面を覆うことなく、ダム２３０を充填するように制御される。封入材２３２は硬化される。
図１１は、図９ａ、９ｃ、および１０からのＭＵＦ工程後の半導体ダイ１２４および基板１５４を示す。封入材２２４は、基板１５４上で、および半導体ダイ１２４と基板１５４との間のバンプ材料１３４の周囲で均一に分布する。
図１２ａ―１２ｇは、基板またはＰＣＢ１４０上の種々の伝導性トレースレイアウトの上面図を示す。図１２ａでは、伝導性トレース２４２は、基板２４０上に形成された集積バンプパッドまたは相互接続部位２４４を伴う直線導体である。基板バンプパッド２４４の側面は、伝導性トレース２４２と同一線上にあり得る。従来技術では、はんだ位置合わせ開口部（ＳＲＯ）は、典型的には、リフロー中にバンプ材料を含有するように相互接続部位上に形成される。ＳＲＯは、相互接続ピッチを増加させ、入出力計数を低減する。対照的に、マスキング層２４６を基板２４０の一部分上に作成することができるが、マスキング層は、伝導性トレース２４２の基板バンプパッド２４４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース２４２の部分には、リフロー中にバンプを含有するために使用されるマスキング層２４６のＳＲＯが欠けている。
半導体ダイ２２４は、基板２４０上に配置され、バンプ材料１３４は、基板バンプパッド２４４と整合させられる。バンプ材料１３４は、バンプ材料をバンプパッドと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、基板バンプパッド２４４に電気的かつ冶金術的に接続される。
別の実施形態では、導電性バンプ材料は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、基板バンプパッド２４４上に堆積させられる。バンプ材料は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料は、好適な取付または接着工程を使用して、基板バンプパッド２４４に接着される。一実施形態では、バンプ材料は、図１２ｂに示されるように、バンプまたは相互接続２４８を形成するように、その融点を上回って材料を加熱することによって、リフローされる。
いくつかの用途では、バンプ２４８は、基板バンプパッド２４４への電気接触を向上させるように、２回リフローされる。より狭い基板バンプパッド２４４の周囲のバンプ材料は、リフロー中にダイの配置を維持する。
高ルーティング密度用途では、伝導性トレース２４２のエスケープピッチを最小限化することが望ましい。伝導性トレース２４２間のエスケープピッチは、リフロー格納の目的でマスキング層を排除することによって、すなわち、マスキング層を伴わないバンプ材料をリフローすることによって低減することができる。ダイバンプパッド１３２または基板バンプパッド２４４の周囲にＳＲＯが形成されないため、伝導性トレース２４２を、より細かいピッチで形成することができ、すなわち、伝導性トレース２４２を、ともに密接して、または近くの構造に密接して配置することができる。基板バンプパッド２４４の周囲にＳＲＯがないと、伝導性トレース２４２の間のピッチは、Ｐ＝Ｄ＋ＰＬＴ＋Ｗ／２として求められ、式中、Ｄはバンプ２４８の基礎直径であり、ＰＬＴはダイ配置公差であり、Ｗは伝導性トレース２４２の幅である。一実施形態では、１００μｍのバンプ基礎直径、１０μｍのＰＬＴ、および３０μｍのトレース線幅を考慮すると、伝導性トレース２４２の最小エスケープピッチは、１２５μｍである。マスクがないバンプ形成は、従来技術で見出されるような、隣接する開口部間のマスキング材料の間膜間隔、はんだマスク位置合わせ公差（ＳＲＴ）、および最小溶解性ＳＲＯに対処する必要性を排除する。
バンプ材料が、ダイバンプパッド１３２を基板バンプパッド２４４に冶金術的かつ電気的に接続するように、マスキング層を伴わずにリフローされると、湿潤および表面張力が、バンプ材料に自己閉じ込めを維持させ、ダイバンプパッド１３２および基板バンプパッド２４４と、実質的にバンプパッドの設置面積内にある伝導性トレース２４２に直接隣接する基板２４０の部分との間の空間内で保持させる。
所望の自己閉じ込め特性を達成するために、伝導性トレース２４２の周辺領域よりも可湿性であるバンプ材料によって領域を選択的に接触させるように、ダイバンプパッド１３２または基板バンプパッド２４４上に配置する前に、バンプ材料を流束溶液に浸漬することができる。溶解バンプ材料は、流束溶液の可湿特性により、実質的にバンプパッドによって画定される領域内に閉じ込められたままである。バンプ材料は、可湿性の低い領域へと流出しない。バンプ材料が領域の可湿性を低くすることを目的としない領域上で、薄い酸化層または他の絶縁層を形成することができる。したがって、ダイバンプパッド１３２または基板バンプパッド２４４の周囲ではマスキング層２４０が必要とされない。
図１２ｃは、基板２５０上に形成される集積長方形バンプパッドまたは相互接続部位２５４を伴う直線導体として、並列伝導性トレース２５２の別の実施形態を示す。この場合、基板バンプパッド２５４は、伝導性トレース２４２よりも幅広いが、噛合バンプの幅より小さい。基板バンプパッド２５４の側面は、伝導性トレース２５２と平行となり得る。マスキング層２５６は、基板２５０の一部分上に形成することができる。しかしながら、マスキング層は、伝導性トレース２５２の基板バンプパッド２５４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース２５２の部分には、リフロー中にバンプを含有するために使用されるマスキング層２５６のＳＲＯが欠けている。
図１２ｄは、最大相互接続密度および容量のために、基板２６６上に形成されたオフセット集積バンプパッドまたは相互接続部位２６４を伴う複数列のアレイに配設された、伝導性トレース２６０および２６２の別の実施形態を示す。代替伝導性トレース２６０および２６２は、バンプパッド２６４へのルーティングのための肘部を含む。各基板バンプパッド２６４の側面は、伝導性トレース２６０および２６２と同一線上にある。マスキング層２６８は、基板２６６の一部分上に形成することができるが、マスキング層２６８は、伝導性トレース２６０および２６２の基板バンプパッド２６４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース２６０および２６２の部分には、リフロー中にバンプを含有するために使用されるマスキング層２６８のＳＲＯが欠けている。
図１２ｅは、最大相互接続密度および容量のために、基板２７６上に形成されたオフセット集積バンプパッドまたは相互接続部位２７４を伴う複数列のアレイに配設された、伝導性トレース２７０および２７２の別の実施形態を示す。代替伝導性トレース２７０および２７２は、バンプパッド２７４へのルーティングのための肘部を含む。この場合、基板バンプパッド２７４は、伝導性トレース２７０および２７２よりも幅広いが、噛合相互接続バンプ材料の幅より小さい。マスキング層２７８は、基板２７６の一部分上に形成することができるが、マスキング層２７８は、伝導性トレース２７０および２７２の基板バンプパッド２７４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース２７０および２７２の部分には、リフロー中にバンプを含有するために使用されるマスキング層２７８のＳＲＯが欠けている。
図１２ｆは、最大相互接続密度および容量のために、基板２８６上に形成されたオフセット集積バンプパッドまたは相互接続部位２８４を伴う複数列のアレイに配設された、伝導性トレース２８０および２８２の別の実施形態を示す。代替伝導性トレース２８０および２８２は、バンプパッド２８４へのルーティングのための肘部を含む。この場合、基板バンプパッド２５４は、伝導性トレース２８０および２８２よりも幅広いが、噛合相互接続バンプ材料の幅より小さい。マスキング層２８８は、基板２８６の一部分上に形成することができるが、マスキング層２８８は、伝導性トレース２８０および２８２の基板バンプパッド２８４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース２８０および２８２の部分には、リフロー中にバンプを含有するために使用されるマスキング層２８８のＳＲＯが欠けている。
相互接続工程の一実施例として、半導体ダイ１２４は、基板２６６上に配置され、バンプ材料１３４は、図１２ｄからの基板バンプパッド２６４と整合させられる。バンプ材料１３４は、図４ａ―４ｇ、５ａ―５ｄ、６ａ―６ｄ、７ａ―７ｃ、および８ａ―８ｂについて説明されるように、バンプ材料を押し付けることによって、または、バンプ材料をバンプパッドと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、基板バンプパッド２６４に電気的かつ冶金術的に接続される。
別の実施形態では、導電性バンプ材料は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、基板バンプパッド２６４上に堆積させられる。バンプ材料は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料は、好適な取付または接着工程を使用して、基板バンプパッド２６４に接着される。一実施形態では、バンプ材料は、図１２ｇに示されるように、バンプまたは相互接続２９０を形成するように、その融点を上回って材料を加熱することによって、リフローされる。いくつかの用途では、バンプ２９０は、基板バンプパッド２６４への電気接触を向上させるように、２回リフローされる。より狭い基板バンプパッド２６４の周囲のバンプ材料は、リフロー中にダイの配置を維持する。バンプ材料１３４またはバンプ２９０はまた、図１２ａ―１２ｇの基板バンプパッド構成上に形成することもできる。
高ルーティング密度用途では、伝導性トレース２６０および２６２または図１２ａ―１２ｇの他の伝導性トレース構成のエスケープピッチを最小限化することが望ましい。伝導性トレース２６０および２６２の間のエスケープピッチは、リフロー格納の目的でマスキング層を排除することによって、すなわち、マスキング層を伴わないバンプ材料をリフローすることによって低減することができる。ダイバンプパッド１３２または基板バンプパッド２６４の周囲にＳＲＯが形成されないため、伝導性トレース２６０および２６２を、より細かいピッチで形成することができ、すなわち、伝導性トレース２６０および２６２を、ともに密接して、または近くの構造に密接して配置することができる。基板バンプパッド２６４の周囲にＳＲＯがないと、伝導性トレース２６０および２６２の間のピッチは、Ｐ＝Ｄ／２＋ＰＬＴ＋Ｗ／２として求められ、式中、Ｄはバンプ２９０の基礎直径であり、ＰＬＴはダイ配置公差であり、Ｗは伝導性トレース２６０および２６２の幅である。一実施形態では、１００μｍのバンプ基礎直径、１０μｍのＰＬＴ、および３０μｍのトレース線幅を考慮すると、伝導性トレース２６０および２６２の最小エスケープピッチは、１２５μｍである。マスクがないバンプ形成は、従来技術で見出されるような、隣接する開口部間のマスキング材料の間膜間隔、ＳＲＴ、および最小溶解性ＳＲＯに対処する必要性を排除する。
バンプ材料が、ダイバンプパッド１３２を基板バンプパッド２６４に冶金術的かつ電気的に接続するように、マスキング層を伴わずにリフローされると、湿潤および表面張力が、バンプ材料に自己閉じ込めを維持させ、ダイバンプパッド１３２および基板バンプパッド２６４と、実質的にバンプパッドの設置面積内にある伝導性トレース２６０および２６２に直接隣接する基板２６６の部分との間の空間内で保持させる。
所望の自己閉じ込め特性を達成するために、伝導性トレース２６０および２６２の周辺領域よりも可湿性であるバンプ材料によって領域を選択的に接触させるように、ダイバンプパッド１３２または基板バンプパッド２６４上に配置する前に、バンプ材料を流束溶液に浸漬することができる。溶解バンプ材料は、流束溶液の可湿特性により、実質的にバンプパッドによって画定される領域内に閉じ込められたままである。バンプ材料は、可湿性の低い領域へと流出しない。バンプ材料が領域の可湿性を低くすることを目的としない領域上で、薄い酸化層または他の絶縁層を形成することができる。したがって、ダイバンプパッド１３２または基板バンプパッド２６４の周囲ではマスキング層２６８が必要とされない。
図１３ａでは、マスキング層２９２は、伝導性トレース２９４および２９６の一部分上に堆積させられる。しかしながら、マスキング層２９２は、集積バンプパッド２９８上には形成されない。その結果として、基板３００上の各バンプパッド２９８にはＳＲＯがない。非可湿性マスキングパッチ３０２は、集積バンプパッド２９８のアレイ内に介在して、すなわち、隣接するバンプパッドの間で、基板３００上に形成される。マスキングパッチ３０２はまた、ダイバンプパッド１３２のアレイ内に介在して、半導体ダイ１２４上に形成することもできる。より一般的に、マスキングパッチは、可湿性の低い領域への流出を防止する任意の配設で、集積バンプパッドにごく接近して形成される。
半導体ダイ１２４は、基板３００上に配置され、バンプ材料は、基板バンプパッド２９８と整合させられる。バンプ材料１３４は、図４ａ―４ｇ、５ａ―５ｄ、６ａ―６ｄ、７ａ―７ｃ、および８ａ―８ｂについて説明されるように、バンプ材料を押し付けることによって、または、バンプ材料をバンプパッドと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、基板バンプパッド２９８に電気的かつ冶金術的に接続される。
別の実施形態では、導電性バンプ材料は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、集積バンプパッド２９８上に堆積させられる。バンプ材料は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料は、好適な取付または接着工程を使用して、集積バンプパッド２９８に接着される。一実施形態では、バンプ材料は、球状ボールまたはバンプ３０４を形成するように、その融点を上回って材料を加熱することによって、リフローされる。いくつかの用途では、バンプ３０４は、集積バンプパッド２９８への電気接触を向上させるように、２回リフローされる。バンプはまた、集積バンプパッド２９８に圧縮接着することもできる。バンプ３０４は、集積バンプパッド２９８上に形成することができる、１種類の相互接続構造を表す。相互接続構造は、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を使用することができる。
高ルーティング密度用途では、エスケープピッチを最小限化することが望ましい。伝導性トレース２９４および２９６の間のピッチを低減するために、バンプ材料は、集積バンプパッド２９８の周囲にマスキング層を伴わずにリフローされる。伝導性トレース２９４および２９６の間のエスケープピッチは、リフロー格納の目的でマスキング層を排除することによって、すなわち、マスキング層を伴わないバンプ材料をリフローすることによって低減することができる。マスキング層２９２は、集積バンプパッド２９８から離れて、伝導性トレース２９４および２９６ならびに基板３００の一部分上に形成することができるが、マスキング層２９２は、集積バンプパッド２９８の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース２９４および２９６の部分には、リフロー中にバンプを含有するために使用されるマスキング層２９２のＳＲＯが欠けている。
加えて、マスキングパッチ３０２が、集積バンプパッド２９８のアレイ内に介在して基板３００上に形成される。マスキングパッチ３０２は、非可湿性材料である。
マスキングパッチ３０２は、マスキング層２９２と同じ材料であり、同じ処理ステップ中に塗布することができるか、または異なる処理ステップ中に異なる材料となり得る。マスキングパッチ３０２は、集積バンプパッド２９８のアレイ内のトレースまたはパッドの部分の選択的酸化、めっき、または他の処理によって形成することができる。マスキングパッチ３０２は、集積バンプパッド２９８にバンプ材料流動を閉じ込め、隣接構造への伝導性バンプ材料の浸出を防止する。
バンプ材料が、集積バンプパッド２９８のアレイ内に介在して配置されたマスキングパッチ３０２とともにリフローされると、湿潤および表面張力が、ダイバンプパッド１３２および集積バンプパッド２９８と、実質的に集積バンプパッド２９８の設置面積内にある伝導性トレース２９４および２９６に直接隣接する基板３００の部分との間の空間内で、バンプ材料を閉じ込めさせ、保持させる。
所望の自己閉じ込め特性を達成するために、伝導性トレース２９４および２９６の周辺領域よりも可湿性であるバンプ材料によって領域を選択的に接触させるように、ダイバンプパッド１３２または集積バンプパッド２９８上に配置する前に、バンプ材料を流束溶液に浸漬することができる。溶解バンプ材料は、流束溶液の可湿特性により、実質的にバンプパッドによって画定される領域内に閉じ込められたままである。バンプ材料は、可湿性の低い領域へと流出しない。バンプ材料が領域の可湿性を低くすることを目的としない領域上で、薄い酸化層または他の絶縁層を形成することができる。したがって、ダイバンプパッド１３２または集積バンプパッド２９８の周囲ではマスキング層２９２が必要とされない。
ダイバンプパッド１３２または集積バンプパッド２９８の周囲にＳＲＯが形成されないため、伝導性トレース２９４および２９６を、より細かいピッチで形成することができ、すなわち、接触し、電気的短絡を形成することなく、伝導性トレースを隣接構造に密接して配置することができる。同じはんだ位置合わせ設計規則を仮定すると、伝導性トレース２９４および２９６の間のピッチは、Ｐ＝（１．１Ｄ＋Ｗ）／２として求められ、式中、Ｄはバンプ３０４の基礎直径であり、Ｗは伝導性トレース２９４および２９６の幅である。一実施形態では、１００μｍのバンプ基礎直径、および２０μｍのトレース線幅を考慮すると、伝導性トレース２９４および２９６の最小エスケープピッチは、６５μｍである。バンプ形成は、従来技術で見出されるような、隣接する開口部間のマスキング材料の間膜間隔、および最小溶解性ＳＲＯに対処する必要性を排除する。
図１４は、ダイ取付接着剤３１０を使用して半導体ダイ３０８上に積み重ねられた、半導体ダイ３０６を伴うパッケージオンパッケージ（ＰｏＰ）３０５を示す。半導体ダイ３０６および３０８はそれぞれ、ダイ内に形成され、ダイの電気的設計および機能に従って電気的に相互接続される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する、能動表面を有する。例えば、回路は、ＤＳＰ、ＡＳＩＣ、メモリ、または他の信号処理回路等のアナログ回路またはデジタル回路を実装するように、１つ以上のトランジスタ、ダイオード、および能動表面内に形成される他の回路要素を含んでもよい。半導体ダイ３０６および３０８はまた、ＲＦ信号処理のために、インダクタ、コンデンサ、および抵抗器等のＩＰＤを含有してもよい。
半導体ダイ３０６は、図４ａ―４ｇ、５ａ―５ｄ、６ａ―６ｄ、７ａ―７ｃ、および８ａ―８ｂからの実施形態のうちのいずれかを使用して、接触パッド３１８上に形成されたバンプ材料３１６を使用して基板３１４上に形成された伝導性トレース３１２に載置される。半導体ダイ３０８は、ボンドワイヤ３２２を使用して、基板３１４上に形成された接触パッド３２０に電気的に接続される。ボンドワイヤ３２２の反対の端は、半導体ダイ３０６上の接触パッド３２４に接着される。
マスキング層３２６は、基板３１４上に形成され、半導体ダイ３０６の設置面積を越えて開放される。マスキング層３２６が、リフロー中にバンプ材料３１６を伝導性トレース３１２に閉じ込めない一方で、開放マスクは、ＭＵＦ中に封入材３２８が接触パッド３２０またはボンドワイヤ３２２に移動することを防止するようにダムとして動作することができる。封入材３２８は、図９ａ―９ｃと同様に、半導体ダイ３０８と基板３１４との間に配置される。マスキング層３２６は、欠陥を引き起こし得るので、ＭＵＦ封入材３２８が接触パッド３２０およびボンドワイヤ３２２に到達することを阻止する。マスキング層３２６は、封入材３２８が接触パッド３２０上に漏出する危険性を伴わずに、より大型の半導体ダイが所与の基板上に配置されることを可能にする。
本発明の１つ以上の実施形態を詳細に例証してきたが、当業者であれば、以下の請求項で規定されるような本発明の範囲から逸脱することなく、これらの実施形態の修正および適合が行われてもよいことを認識するであろう。

Claims (25)

  1. 半導体ダイの能動表面上に形成された複数のバンプを有する、半導体ダイを提供するステップと、
    基板を提供するステップと、
    前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、前記相互接続部位よりも幅広い、ステップと、
    前記接続部位から離れた前記基板の領域上にマスキング層を形成するステップと、
    前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、
    前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップと、
    を含む、半導体素子を作製する方法。
  2. 圧力またはリフロー温度下で、前記バンプを前記相互接続部位に接着するステップをさらに含む、請求項１に記載の方法。
  3. 前記伝導性トレースの周囲のパッチとして前記マスキング層を形成するステップをさらに含む、請求項１に記載の方法。
  4. 前記相互接続部位またはバンプ上に凹凸を形成するステップをさらに含む、請求項１に記載の方法。
  5. 前記バンプは、可融部分と、非可融部分とを含む、請求項１に記載の方法。
  6. 前記マスキング層は、前記封入材が前記半導体ダイの設置面積を越えて延在することを防止するようにダムを形成する、請求項１に記載の方法。
  7. 半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを提供するステップと、
    基板を提供するステップと、
    前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記相互接続構造は、前記相互接続部位よりも幅広い、ステップと、
    前記相互接続構造が前記相互接続部位の頂面および側面を覆うように、マスク開口部を欠いて前記相互接続構造を前記相互接続部位に接着するステップと、
    前記半導体ダイと基板との間で前記相互接続構造の周囲に封入材を堆積させるステップと
    を含む、半導体素子を作製する方法。
  8. 圧力またはリフロー温度下で、前記相互接続構造を前記相互接続部位に接着するステップをさらに含む、請求項７に記載の方法。
  9. 前記接続部位から離れた前記基板の領域上にマスキング層を形成するステップをさらに含む、請求項７に記載の方法。
  10. 前記相互接続構造は、バンプまたはバンプ材料を含む、請求項７に記載の方法。
  11. 前記相互接続構造は、可融部分と、非可融部分とを含む、請求項７に記載の方法。
  12. 前記相互接続構造は、伝導柱と、前記伝導柱上に形成されるバンプとを含む、請求項７に記載の方法。
  13. 前記相互接続部位または相互接続構造上に凸凹を形成するステップをさらに含む、請求項７に記載の方法。
  14. 半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイを提供するステップと、
    基板を提供するステップと、
    前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記相互接続部位は、前記相互接続構造よりも狭い、ステップと、
    前記相互接続構造が前記相互接続部位の頂面および側面を覆うように、マスク開口部を欠いて前記相互接続構造を前記相互接続部位に接着するステップと、
    を含む、半導体素子を作製する方法。
  15. 圧力またはリフロー温度下で、前記相互接続構造を前記相互接続部位に接着するステップをさらに含む、請求項１４に記載の方法。
  16. 前記半導体ダイと基板との間で前記相互接続構造の周囲に封入材を堆積させるステップと、請求項１４に記載の方法。
  17. 前記接続部位から離れた前記基板の領域上にマスキング層を形成するステップをさらに含む、請求項１６に記載の方法。
  18. 前記マスキング層は、前記封入材が前記半導体ダイの設置面積を越えて延在することを防止するようにダムを形成する、請求項１７に記載の方法。
  19. 前記相互接続構造は、可融部分と、非可融部分とを含む、請求項１４に記載の方法。
  20. 前記相互接続部位または相互接続構造上に凸凹を形成するステップをさらに含む、請求項１４に記載の方法。
  21. 半導体ダイの表面上に形成された複数の相互接続構造を有する、半導体ダイと、
    基板と、
    前記基板上に形成された相互接続部位を伴う複数の伝導性トレースあって、前記相互接続部位は、前記相互接続構造よりも狭く、前記相互接続構造は、前記相互接続構造が前記相互接続部位の頂面および側面を覆うように、前記相互接続部位に接着される、伝導性トレースと、
    前記半導体ダイと基板との間で前記相互接続構造の周囲に堆積させられる、封入材と、
    を備える、半導体素子。
  22. 前記相互接続構造は、圧力またはリフロー温度下で前記相互接続部位に接着される、請求項２１に記載の半導体素子。
  23. 前記相互接続構造は、可融部分と、非可融部分とを含む、請求項２１に記載の半導体素子。
  24. 前記相互接続構造は、伝導柱と、前記伝導柱上に形成されるバンプとを含む、請求項２１に記載の半導体素子。
  25. 前記相互接続部位または相互接続構造上に凸凹を形成するステップをさらに含む、請求項２１に記載の半導体素子。
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