WO2009090896A1 - 電子部品 - Google Patents

電子部品 Download PDF

Info

Publication number
WO2009090896A1
WO2009090896A1 PCT/JP2009/050028 JP2009050028W WO2009090896A1 WO 2009090896 A1 WO2009090896 A1 WO 2009090896A1 JP 2009050028 W JP2009050028 W JP 2009050028W WO 2009090896 A1 WO2009090896 A1 WO 2009090896A1
Authority
WO
WIPO (PCT)
Prior art keywords
land
insulating film
electronic component
common substrate
alignment mark
Prior art date
Application number
PCT/JP2009/050028
Other languages
English (en)
French (fr)
Inventor
Tetsuya Oda
Original Assignee
Murata Manufacturing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co., Ltd. filed Critical Murata Manufacturing Co., Ltd.
Priority to CN2009801021178A priority Critical patent/CN101911271B/zh
Priority to JP2009549999A priority patent/JP5550102B2/ja
Publication of WO2009090896A1 publication Critical patent/WO2009090896A1/ja
Priority to US12/825,524 priority patent/US8344265B2/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02Details
    • H03H9/05Holders; Supports
    • H03H9/058Holders; Supports for surface acoustic wave devices
    • H03H9/059Holders; Supports for surface acoustic wave devices consisting of mounting pads or bumps
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02Details
    • H03H9/05Holders; Supports
    • H03H9/10Mounting in enclosures
    • H03H9/1064Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1085Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a non-uniform sealing mass covering the non-active sides of the BAW device
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/70Multiple-port networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H9/72Networks using surface acoustic waves
    • H03H9/725Duplexers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Definitions

  • the present invention relates to an electronic component, and more particularly to an electronic component in which a plurality of elements are mounted on a common substrate via solder bumps.
  • the surface acoustic wave filter for reception 102 and the surface acoustic wave filter for transmission 103 are electrically connected to the multilayer ceramic substrate 101 with solder or gold bumps 105. Yes.
  • the solder bumps are joined by reflow, and the gold bumps are joined by ultrasonic joining (see, for example, Patent Document 1). JP 2003-198325 A
  • an insulating film 50x having an opening 52x is formed on a conductive pattern 42x formed on a common substrate using a solder resist. A portion of the conductive pattern 42k exposed from the opening 52x of the insulating film 50x becomes a land on the common substrate side for connection to the elements 10a and 10b.
  • the conductive film needs to be formed larger than the opening of the insulating film in consideration of the positional deviation between the insulating film and the conductive pattern. Therefore, it is disadvantageous for narrowing the pitch of the bumps and becomes a design constraint.
  • the solder bumps when solder bumps are melted by the reflow process, the solder bumps are wet and spread in a state of being confined in the opening of the insulating film, and the element mounting height is reduced. Determined by size. Increasing the opening of the insulating film increases the tolerance range of the solder bump size, but increases the mounting position of the element. On the other hand, when the opening of the insulating film is reduced, the variation in the mounting position of the element is reduced, but the allowable range of the variation in the size of the solder bump is reduced.
  • the opening size of the insulating film must be reduced.
  • the opening is small, it is necessary to increase the processing accuracy of the opening and reduce the variation in the size of the opening, which makes processing difficult and increases the processing cost.
  • the present invention aims to provide an electronic component that can reduce the variation in the mounting position of the element even if there is a variation in the size of the solder bump, and can easily cope with a narrow pitch. To do.
  • the present invention provides an electronic component configured as follows.
  • the electronic component includes (a) a common substrate, (b) at least two elements mounted on one main surface of the common substrate, and (c) a conductive pattern formed on the one main surface of the common substrate.
  • the elements mounted on the one main surface of the common substrate extend in the same direction as the adjacent directions and correspond to the terminals of the elements mounted on the one main surface of the common substrate, respectively.
  • a conductive pattern including a plurality of lands formed on the land, and (d) at least the conductive pattern separated from both side edges in the direction perpendicular to the extending direction of the land and adjacent to both ends in the extending direction of the land.
  • the direction in which the land extends and the direction in which the elements mounted on the common substrate are adjacent to each other are the same direction.
  • Insulating films are arranged on both sides of the land extending direction, and insulating films are formed away from the side edges on both sides in the direction perpendicular to the land extending direction. It can wrap around the space on both sides in the direction perpendicular to. Therefore, even if there is variation in the size of the solder bumps, it is possible to mount with a constant spacing between adjacent elements.
  • the portion of the conductive pattern adjacent to both ends in the extending direction of the land is formed so as to extend in the same direction as the land with the same width as the land.
  • the allowable range can be increased.
  • the insulating film extends from the side edge of the land with a predetermined interval and surrounds the land.
  • a distance between the insulating film and the side edge of the land is smaller than a diameter of the solder bump.
  • the conductive pattern includes an alignment mark forming portion extending in parallel with a direction in which the land extends.
  • the insulating film includes alignment mark end portions formed at intervals on both sides in the extending direction of the alignment mark forming portion.
  • an alignment mark is formed by a portion exposed at the interval provided at the end portion of the alignment mark.
  • the one main surface of the common substrate further includes a resin covering the element.
  • the elements are a surface acoustic wave filter for transmission and a surface acoustic wave filter for reception.
  • a small duplexer can be provided.
  • the electronic component of the present invention can reduce the variation in the mounting position of the element even if there is a variation in the size of the solder bump, and can easily cope with a narrow pitch.
  • Example 1 It is a top view of one main surface of a common substrate.
  • Example 1 It is a principal part enlarged plan view of a land vicinity.
  • Example 1 It is a graph which shows the dispersion
  • Example 1 It is a principal part expanded sectional view of alignment mark vicinity.
  • Example 2 It is a top view of one main surface of a common substrate.
  • Example 3 It is a principal part enlarged plan view of a land vicinity.
  • Example 3) It is a principal part expanded sectional view near a land.
  • Comparative example It is sectional drawing of an electronic component. (Conventional example)
  • Example 1 An electronic component 30 of Example 1 will be described with reference to FIGS.
  • two elements 10a and 10b are mounted on the upper surface 40a side which is one main surface of the common substrate 40. That is, the conductive pattern 42 formed on the upper surface 40 a of the common substrate 40 and the elements 10 a and 10 b are electrically connected via the solder bumps 18.
  • a resin 32 is disposed around the elements 10 a and 10 b, and the elements 10 a and 10 b are covered with the resin 32.
  • an external electrode 46 for mounting the electronic component 30 on another circuit substrate or the like is exposed.
  • the common substrate 40 via conductors and internal wiring patterns that electrically connect the conductive patterns 42 and the external electrodes 46 are formed.
  • the electronic component 30 is a duplexer, and surface acoustic wave filters for transmission and reception are mounted on the common substrate 40 as the elements 10a and 10b.
  • a conductive pattern 42 is formed on the upper surface 40a of the common substrate 40, and an insulating film 50 with hatched lines is formed on the solder resist. It is formed using.
  • a slit 53 is formed in the insulating film 50, and a land 44 bonded to the solder bump 18 is formed by a portion of the conductive pattern 42 exposed from the slit 53.
  • the land 44 extends in the direction in which the elements 10a and 10b mounted on the upper surface 40a of the common substrate 40 are adjacent to each other, that is, in the same direction as the X direction (left and right direction in the drawing).
  • the slit 53 of the insulating film 50 extends in a direction perpendicular to the extending direction (X direction) of the land 44, that is, the Y direction.
  • the insulating film 50 is separated from the side edges 44s on both sides of the land 44 in the Y direction. Is formed.
  • the pitch of the lands 44 does not change, so that mounting defects of the elements 10a and 10b are unlikely to occur.
  • the insulating film 50 is formed away from the side edge 44s of the land 44, there is a space where the solder bumps 18 spread in the Y direction in the reflow process. Therefore, compared to the case where the solder bumps are arranged in the closed space in the opening between the insulation, the solder bumps 18 are less likely to be stressed, so that the bonding reliability of the elements 10a and 10b is high.
  • a piezoelectric element having at least one vibration part and an element wiring connected to the vibration part on the piezoelectric substrate 11 is manufactured.
  • the support layer 12 is formed so as not to reach the vibration part.
  • a photosensitive polyimide resin was used for the support layer 12.
  • a cover layer 14 is formed on the support layer 12 by lamination or the like, and a via hole is formed by a laser.
  • the cover layer 14 was made of a non-photosensitive epoxy resin.
  • an under bump mental layer 17 is formed by electrolytic plating (Cu, Ni, etc.), and Au (thickness of about 0.05 to 0.1 ⁇ m) for preventing oxidation is formed on the surface.
  • a solder paste such as Sn—Ag—Cu is printed directly on the under bump mental layer 17 through a metal mask and heated at a temperature at which the solder paste dissolves, for example, about 260 ° C.
  • the solder is fixed to the layer 17 and the flux is removed by a flux cleaning agent to form spherical solder bumps 18. Thereafter, the chip is cut out by a method such as dicing, and the preparation of the element is completed.
  • a conductive pattern 42 obtained by patterning Cu foil by etching is provided on the surface 40a by a general printed wiring board manufacturing method, and an insulating film 50 is formed thereon by a photolithography etching method using a solder resist.
  • a printed wiring board on which Ni (thickness of about 3 to 6 ⁇ m) and Au (thickness of about 0.05 to 0.1 ⁇ m) are formed by electroless plating is prepared.
  • the land 44 constituted by the conductive pattern 42 and the insulating film 50 on the printed wiring board surface 40a extends in the direction in which the two elements 10a and 10b are adjacent, that is, in the X direction.
  • the conductive pattern 42 and the insulating film 50 are formed.
  • the elements 10 a and 10 b are mounted on the lands 44 on the surface of the printed wiring board 40 a, embedded in the resin 32, and then divided to produce a plurality of electronic components 30. .
  • FIG. 4 is a graph showing the results of measuring the mounting positions of the elements 10a and 10b before embedding the elements 10a and 10b in the resin 32, that is, variations in the mounting positions of the elements.
  • Table 1 below shows the average value, standard deviation, maximum value, and minimum value of the measured values in FIG.
  • Example 2 The electronic component of Example 2 will be described with reference to FIG.
  • the electronic component of the second embodiment has the following configuration added to the same configuration as the electronic component 30 of the first embodiment.
  • an alignment mark forming part 42a extending in the X direction is formed on the conductive pattern in the same manner as the land.
  • an alignment mark end portion 50a is formed by providing a gap 53a on both sides of the alignment mark forming portion 42a in the extending direction.
  • the alignment mark 44a is formed by the portion exposed at the interval 53a of the alignment mark end portion 50a of the insulating film.
  • the conductive pattern and the insulating film simultaneously form both a portion for forming an alignment mark and a portion for forming a land.
  • Example 3 An electronic component of Example 3 will be described with reference to FIGS.
  • the electronic component of Example 3 has substantially the same configuration as the electronic component of Example 1.
  • the same reference numerals are used for the same components as in the first embodiment, and differences from the first embodiment will be mainly described.
  • the insulating film 50 extending in the Y direction is formed to be aligned in the X direction, and the insulating film 50 is not formed on both sides of the land 44 in the Y direction.
  • FIG. 7 which is a plan view of FIG. 6 and an enlarged plan view of the main part of the portion denoted by reference numeral A in FIG.
  • an insulating film 50b is formed at a distance from the side edge 44t of the land 44b. That is, for each land 44b, a rectangular frame-shaped insulating film 50b is formed so as to surround the land 44b.
  • the distance (S) between the side edge 43 of the land 44b and the inner surface 52 of the insulating film 50b is preferably smaller than the diameter (D) of the solder bump 18. If S ⁇ D, even if the mounting positions of the elements 10a and 10b are shifted, if the solder bumps fit in the opening 53b surrounded by the insulating film 50b, the movement of the solder bumps is prevented by the insulating film 50b. The position of the element does not shift greatly due to handling or the like. When the solder balls are melted by reflow in a later process, the elements 10a and 10b can be mounted at normal positions by the self-alignment action due to the surface tension of the solder.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

 はんだバンプのサイズのバラツキがあっても素子の実装位置のバラツキを小さくすることができ、狭ピッチ化にも容易に対応することができる電子部品を提供する。  (a)共通基板と、(b)共通基板の一方主面に実装される少なくとも2つの素子10a,10bと、(c)共通基板の一方主面に形成された導電パターン42であって、素子10a,10b同士が隣接する方向と同方向に延在しかつ素子10a,10bの端子にそれぞれ対応する位置に形成された複数のランド44を含む、導電パターン42と、(d)ランド44の延在方向に直角方向両側の側縁から離れて、ランド44の延在方向の両端に隣接して、少なくとも導電パターン42上に形成された絶縁膜50と、(e)ランド44上に配置され、ランド44と素子10a,10bの端子とを接合するはんだバンプとを備える。

Description

電子部品
 本発明は、電子部品に関し、詳しくは、共通基板上に複数の素子がはんだバンプを介して実装された電子部品に関する。
 従来、共通基板上に複数の素子が実装された電子部品が提案されている。
 例えば図10の断面図に示す電子部品は、受信用弾性表面波フィルタ102と送信用弾性表面波フィルタ103とが、はんだ又は金バンプ105で電気的に多層構造セラミック基板101に対して接続されている。はんだバンプの場合はリフローで、金バンプの場合は超音波接合で接合される(例えば、特許文献1参照)。
特開2003-198325号公報
 はんだバンプを用いる場合、一般には、例えば図9の平面図に示すように、共通基板に形成された導電パターン42x上に、ソルダーレジストを用いて開口52xを有する絶縁膜50xが形成されており、絶縁膜50xの開口52xから露出する部分の導電パターン42kが、素子10a,10bと接続するための共通基板側のランドとなる。
 このように絶縁膜の開口に導電パターンが露出するランドを形成する場合、絶縁膜と導電パターンの位置ずれを考慮し、導電膜は、絶縁膜の開口よりも大きく形成しておく必要がある。そのため、バンプの狭ピッチ化に不利であるとともに、設計上の制約となる。
 また、はんだバンプは、リフロー工程により溶けると、絶縁膜の開口内に閉じ込められた状態で濡れ広がり、素子実装高さが低くなるため、はんだバンプのサイズのバラツキの許容範囲は絶縁膜の開口の大きさで決まる。絶縁膜の開口を大きくすると、はんだバンプのサイズのバラツキの許容範囲は大きくなるが、素子の実装位置のバラツキが大きくなる。一方、絶縁膜の開口を小さくすると、素子の実装位置のバラツキは小さくなるが、はんだバンプのサイズのバラツキの許容範囲が小さくなる。
 低背化や狭ピッチ化のためバンプサイズが小さくなると、絶縁膜の開口サイズも小さくしなければならない。開口が小さくなると、開口の加工精度を高め、開口の寸法のバラツキも小さくする必要があるため、加工が困難になり、加工コストも増大する。
 本発明は、かかる実情に鑑み、はんだバンプのサイズのバラツキがあっても素子の実装位置のバラツキを小さくすることができ、狭ピッチ化にも容易に対応することができる電子部品を提供しようとするものである。
 本発明は、以下のように構成した電子部品を提供する。
 電子部品は、(a)共通基板と、(b)前記共通基板の一方主面に実装される少なくとも2つの素子と、(c)前記共通基板の前記一方主面に形成された導電パターンであって、前記共通基板の前記一方主面に実装される前記素子同士が隣接する方向と同方向に延在しかつ前記共通基板の前記一方主面に実装される前記素子の端子にそれぞれ対応する位置に形成された複数のランドを含む、導電パターンと、(d)前記ランドの延在方向に直角方向両側の側縁から離れて、前記ランドの延在方向の両端に隣接して、少なくとも前記導電パターン上に形成された絶縁膜と、(e)前記ランド上に配置され、前記ランドと前記素子の前記端子とを接合するはんだバンプとを備える。
 上記構成において、ランドが延在する方向と、共通基板に実装された素子同士が隣接する方向とは同じ方向である。ランドの延在方向両側には絶縁膜が配置され、ランドの延在方向に直角な方向の両側の側縁から離れて絶縁膜が形成されているため、はんだバンプはリフロー時にランドの延在方向に直角方向両側の空間に回り込むことができる。そのため、はんだバンプの大きさにばらつきがあっても、隣接する素子同士の間隔を一定に保って実装することができる。
 上記構成において、導電パターンのうちランドの延在方向両端に隣接する部分を、ランドと同じ幅でランドと同じ方向に延在するように形成しておくことで、絶縁膜とランドとの位置ずれの許容範囲を大きくすることができる。バンプの狭ピッチ化を図る場合、素子同士が隣接する一方向についてのみ絶縁膜の寸法精度を高めればよい。そのため、絶縁膜に開口を設けてランドを形成する場合と比べると、バンプの狭ピッチ化を図る際の設計制約が少なく、製造も容易である。
 好ましくは、前記絶縁膜は、前記ランドの前記側縁から所定の間隔を設けて延在し、前記ランドのまわりを囲む。
 この場合、素子の搭載位置がずれても、ランドのまわりを囲む絶縁膜の内側にはんだバンプが入っていれば、その後のハンドリングなどの際に素子の位置がさらにずれることがなくなる。
 好ましくは、前記絶縁膜と前記ランドの前記側縁との間の間隔は、前記はんだバンプの直径よりも小さい。
 この場合、素子の搭載位置がずれても、リフロー工程において、はんだバンプはランドに接するため、セルフアライメントにより正常な位置に素子を実装することができる。
 好ましくは、前記導電パターンは、前記ランドが延在する方向と平行に延在するアライメントマーク形成部を含む。前記絶縁膜は、前記アライメントマーク形成部の延在方向両側に間隔を設けて形成されたアライメントマーク端部を含む。前記アライメントマーク形成部のうち、前記アライメントマーク端部に設けられた前記間隔に露出する部分により、アライメントマークが形成される。
 この場合、導電パターンと絶縁膜の位置合わせがずれても、ランドとアライメントマークとが同じ方向にほぼ同じ量だけずれるため、素子搭載精度への影響が小さくなる。
 好ましくは、前記共通基板の前記一方主面に、前記素子を覆う樹脂をさらに備える。
 この場合、複数の素子を備えた電子部品を小型化することが容易である。
 好ましくは、前記素子が送信用弾性表面波フィルタと受信用弾性表面波フィルタである。
 この場合、小型のデュプレクサを提供することができる。
 本発明の電子部品は、はんだバンプのサイズのバラツキがあっても素子の実装位置のバラツキを小さくすることができ、狭ピッチ化にも容易に対応することができる。
電子部品の断面図である。(実施例1) 共通基板の一方主面の平面図である。(実施例1) ランド付近の要部拡大平面図である。(実施例1) 実装位置のX,Y方向のばらつきを示すグラフである。(実施例1) アライメントマーク付近の要部拡大断面図である。(実施例2) 共通基板の一方主面の平面図である。(実施例3) ランド付近の要部拡大平面図である。(実施例3) ランド付近の要部拡大断面図である。(実施例3) 共通基板の平面図である。(比較例) 電子部品の断面図である。(従来例)
符号の説明
 10a,10b 素子
 18 はんだバンプ
 20,20a,20b 支持層
 30 電子部品
 32 樹脂
 40 共通基板
 40a 上面(一方主面)
 40b 下面
 42 導電パターン
 42a アライメントマーク形成部
 43 側縁
 44 ランド
 44a アライメントマーク
 44a,44t 側縁
 50 絶縁膜
 50a アライメントマーク端部
 50b 絶縁膜
 53 スリット
 53a 間隔
 以下、本発明の実施の形態として実施例を、図1~図7を参照しながら説明する。
 <実施例1> 実施例1の電子部品30について、図1~図4を参照しながら説明する。
 図1の断面図に示すように、実施例1の電子部品30は、共通基板40の一方主面である上面40a側に2つの素子10a,10bが実装されている。すなわち、共通基板40の上面40aに形成された導電パターン42と素子10a,10bとの間は、はんだバンプ18を介して電気的に接続されている。素子10a,10bのまわりには樹脂32が配置され、素子10a,10bは樹脂32で覆われている。共通基板40の他方主面である下面40b側には、電子部品30を他の回路基板等に実装するための外部電極46が露出している。共通基板40の内部には、導電パターン42と外部電極46との間を電気的に接続するビア導体や内部配線パターンが形成されている。例えば電子部品30はデュプレクサであり、素子10a,10bとして送信用と受信用の弾性表面波フィルタを共通基板40に並べて搭載する。
 詳しくは図2の平面図及び図3の要部拡大平面図に示すように、共通基板40の上面40aには導電パターン42が形成され、その上に、斜線を付した絶縁膜50がソルダーレジストを用いて形成されている。絶縁膜50にはスリット53が形成され、導電パターン42のうちスリット53から露出する部分によって、はんだバンプ18と接合されるランド44が形成されている。ランド44は、共通基板40の上面40aに実装される素子10a,10b同士が隣接する方向、すなわちX方向(図において左右方向)と同じ方向に延在している。絶縁膜50のスリット53は、ランド44の延在方向(X方向)に直角方向、すなわちY方向に延在しており、絶縁膜50は、ランド44のY方向両側の側縁44sから離れて形成されている。
 このように絶縁膜50のY方向に延在するスリット53に、X方向に延在するランド44が露出していると、素子10a,10bの搭載位置ずれやはんだバンプ18のサイズのバラツキ等によるはんだの濡れ性の不均一等により、素子10a,10bに位置ずれが生じても、Y方向の位置ずれ量に比べると、X方向の位置ずれ量は小さくなる。そのため、X方向に隣接する素子10a,10b間の間隔を小さく設計できるので、製品の小型化、コスト面に有利である。
 また、導電パターン42と絶縁膜50の位置合わせ精度が悪くても、ランド44のピッチが変わらないので、素子10a,10bの実装不良が発生しにくい。
 また、絶縁膜50はランド44の側縁44sから離れて形成されているため、リフロー工程において、はんだバンプ18がY方向に広がる空間がある。そのため、絶縁間の開口内の閉空間内にはんだバンプが配置される場合と比べると、はんだバンプ18に応力がかかり難いため、素子10a,10bの接合信頼性が高い。
 次に、具体的な作製例について図1及び図2を参照しながら説明する。
 素子10a,10bとして、圧電基板11上に少なくとも1つの振動部及び振動部に接続されている素子配線を有する圧電素子を作製する。中空空間13を形成するため、振動部にかからないよう支持層12を形成する。支持層12には、感光性ポリイミド系樹脂を用いた。支持層12上にラミネート等によりカバー層14を形成し、レーザーによりビアホールを形成する。カバー層14は非感光性エポキシ系樹脂を用いた。その後、電解メッキ(Cu、Ni等)にてアンダーバンプメンタル層17を形成し、表面に酸化防止のためのAu(厚さ0.05~0.1μm程度)を形成する。アンダーバンプメンタル層17の直上に、メタルマスクを介して、Sn-Ag-Cu等のはんだペーストを印刷し、はんだペーストが溶解する温度、例えば260℃くらいで加熱することで、はんだをアンダーバンプメンタル層17と固着させ、フラックス洗浄剤によりフラックスを除去し、球状のはんだバンプ18を形成する。その後、ダイシング等の方法でチップを切り出し、素子の準備が完了する。
 共通基板40については、一般的なプリント配線版製造方法により、表面40aにCu箔をエッチングによりパターニングした導電パターン42を設け、その上にソルダーレジストを用いてフォトリソエッチング法により絶縁膜50を形成し、導電パターン表面の酸化防止のため無電解メッキにてNi(厚さ3~6μm程度)とAu(厚さ0.05~0.1μm程度)を形成したプリント配線版を準備する。
 プリント配線版表面40aの導電パターン42と絶縁膜50とにより構成されるランド44が、図2に示すように、2つの素子10a,10bが隣接する方向、すなわちX方向に延在するように、導電パターン42と絶縁膜50を形成にする。
 次いで、図1及び図2に示すように、プリント配線版表面40aのランド44に素子10a,10bを実装し、その後、樹脂32で埋め込んだ後に分割して、複数個の電子部品30を作製した。
 図4は、樹脂32に素子10a,10bを埋め込む前に、素子10a,10bの実装位置を測定した結果、すなわち素子の実装位置のばらつきを示すグラフである。次の表1に、図4の測定値の平均値、標準偏差、最大値、最小値を示す。
Figure JPOXMLDOC01-appb-T000001
 図4及び表1から、X方向の実装位置のばらつきは、Y方向の実装位置のばらつきよりも小さいことが分かる。これは、ランド44のX方向両端には絶縁膜50が形成されているが、ランド44のY方向両側には絶縁膜50が形成されていないため、リフロー工程において、はんだバンプ18は、X方向よりもY方向に、より自由に広がることができるためと考えられる。
 <実施例2> 実施例2の電子部品について、図5を参照しながら説明する。
 実施例2の電子部品は、実施例1の電子部品30と同じ構成に、以下の構成を追加している。
 すなわち、図5の要部拡大平面図に示すように、導電パターンには、ランドと同様にX方向に延在するアライメントマーク形成部42aを形成する。絶縁膜には、アライメントマーク形成部42aの延在方向両側の上に間隔53aを設けてアライメントマーク端部50aを形成する。そして、導電パターンのアライメントマーク形成部42aのうち、太線60で示すように、絶縁膜のアライメントマーク端部50aの間隔53aに露出している部分によってアライメントマーク44aを形成する。
 導電パターン及び絶縁膜は、アライメントマークを形成するための部分と、ランドを形成するための部分との両方を同時に形成する。
 このように、実装時のアライメントマーク44aをランドと同じ構成にすると、導電パターンと絶縁膜の相対位置がずれても、ランドとアライメントマークの両方が同じ方向に同じ量だけずれるため、素子搭載精度への影響が小さくなる。
 <実施例3> 実施例3の電子部品について、図6~図8を参照しながら説明する。
 実施例3の電子部品は、実施例1の電子部品と略同じ構成である。以下では、実施例1と同じ構成部分には同じ符号を用い、実施例1との相違点を中心に説明する。
 実施例1の電子部品では、Y方向に延在する絶縁膜50が、X方向に並ぶように形成されており、ランド44のY方向両側には、絶縁膜50は形成されていない。これに対して、実施例3の電子部品では、図6の平面図及び図6で符号Aを付した部分の要部拡大平面図である図7に示すように、ランド44bのY方向両側にもランド44bの側縁44tから間隔を設けて絶縁膜50bが形成されている。すなわち、ランド44bごとに、ランド44bを囲うように矩形の枠状の絶縁膜50bを形成する
 図8の要部拡大断面図に示すように、ランド44bの側縁43と絶縁膜50bの内面52との間の間隔(S)は、はんだバンプ18の直径(D)より小さいことが望ましい。S<Dとすると、素子10a,10bの搭載位置がずれたとしても、絶縁膜50bに囲まれた開口53b内にはんだバンプが収まれば、絶縁膜50bによりはんだバンプの移動が阻止されるため、ハンドリングなどにより素子の位置が大きくずれることがない。後工程のリフローではんだボールが溶けると、はんだの表面張力によるセルフアライメント作用により、素子10a,10bを正常な位置に実装できる。
 <まとめ> 以上に説明したように、素子同士が隣接する方向に延在するランドの延在方向両側に絶縁膜を形成し、はんだバンプを用いて素子を実装すると、はんだバンプのサイズのバラツキがあっても素子の実装位置のバラツキを小さくすることができ、狭ピッチ化にも容易に対応することができる。
 なお、本発明は、上記した実施の形態に限定されるものではなく、種々変更を加えて実施可能である。

Claims (6)

  1.  共通基板と、
     前記共通基板の一方主面に実装される少なくとも2つの素子と、
     前記共通基板の前記一方主面に形成された導電パターンであって、前記共通基板の前記一方主面に実装される前記素子同士が隣接する方向と同方向に延在しかつ前記共通基板の前記一方主面に実装される前記素子の端子にそれぞれ対応する位置に形成された複数のランドを含む、導電パターンと、
     前記ランドの延在方向に直角な方向の両側の側縁から離れて、前記ランドの延在方向の両端に隣接して、少なくとも前記導電パターン上に形成された絶縁膜と、
     前記ランド上に配置され、前記ランドと前記素子の前記端子とを接合するはんだバンプと、
    を備えたことを特徴とする、電子部品。
  2.  前記絶縁膜は、前記ランドの前記側縁から所定の間隔を設けて延在し、前記ランドのまわりを囲むことを特徴とする、請求項1に記載の電子部品。
  3.  前記絶縁膜と前記ランドの前記側縁との間の間隔は、前記はんだバンプの直径よりも小さいことを特徴とする、請求項2に記載の電子部品。
  4.  前記導電パターンは、前記ランドが延在する方向と平行に延在するアライメントマーク形成部を含み、
     前記絶縁膜は、前記アライメントマーク形成部の延在方向両側に間隔を設けて形成されたアライメントマーク端部を含み、
     前記アライメントマーク形成部のうち、前記アライメントマーク端部に設けられた前記間隔に露出する部分により、アライメントマークが形成されることを特徴とする、請求項1、2又は3に記載の電子部品。
  5.  前記共通基板の前記一方主面に、前記素子を覆う樹脂をさらに備えたことを特徴とする、請求項1乃至4のいずれか一つに記載の圧電デバイス。
  6.  前記素子が送信用弾性表面波フィルタと受信用弾性表面波フィルタであることを特徴とする、請求項1乃至5のいずれか一つに記載の電子部品。
PCT/JP2009/050028 2008-01-17 2009-01-06 電子部品 WO2009090896A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2009801021178A CN101911271B (zh) 2008-01-17 2009-01-06 电子部件
JP2009549999A JP5550102B2 (ja) 2008-01-17 2009-01-06 電子部品
US12/825,524 US8344265B2 (en) 2008-01-17 2010-06-29 Electronic component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008008481 2008-01-17
JP2008-008481 2008-01-17

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/825,524 Continuation US8344265B2 (en) 2008-01-17 2010-06-29 Electronic component

Publications (1)

Publication Number Publication Date
WO2009090896A1 true WO2009090896A1 (ja) 2009-07-23

Family

ID=40885287

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/050028 WO2009090896A1 (ja) 2008-01-17 2009-01-06 電子部品

Country Status (4)

Country Link
US (1) US8344265B2 (ja)
JP (1) JP5550102B2 (ja)
CN (1) CN101911271B (ja)
WO (1) WO2009090896A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109507A (ja) * 2010-11-16 2012-06-07 Stats Chippac Ltd 半導体素子およびフリップチップ相互接続構造を形成する方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5754464B2 (ja) * 2013-05-21 2015-07-29 株式会社村田製作所 モジュールおよびその製造方法
KR20170114313A (ko) * 2016-04-04 2017-10-16 삼성전기주식회사 Baw 필터 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697634A (ja) * 1992-09-09 1994-04-08 Ibiden Co Ltd フリップチップ用のプリント配線板
JP2003198325A (ja) * 2001-10-19 2003-07-11 Murata Mfg Co Ltd 分波器、通信装置
JP2003282812A (ja) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd 半導体実装モジュール

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW381328B (en) * 1994-03-07 2000-02-01 Ibm Dual substrate package assembly for being electrically coupled to a conducting member
US5969461A (en) * 1998-04-08 1999-10-19 Cts Corporation Surface acoustic wave device package and method
JP3945968B2 (ja) * 2000-09-06 2007-07-18 三洋電機株式会社 半導体装置およびその製造方法
JP4477213B2 (ja) 2000-10-04 2010-06-09 古河電気工業株式会社 回路基板及び回路基板の製造方法
JP3963655B2 (ja) * 2001-03-22 2007-08-22 三洋電機株式会社 回路装置の製造方法
US6940183B1 (en) * 2004-06-04 2005-09-06 Lu-Chen Hwan Compound filled in lead IC packaging product
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697634A (ja) * 1992-09-09 1994-04-08 Ibiden Co Ltd フリップチップ用のプリント配線板
JP2003198325A (ja) * 2001-10-19 2003-07-11 Murata Mfg Co Ltd 分波器、通信装置
JP2003282812A (ja) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd 半導体実装モジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388626B2 (en) 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
JP2012109507A (ja) * 2010-11-16 2012-06-07 Stats Chippac Ltd 半導体素子およびフリップチップ相互接続構造を形成する方法

Also Published As

Publication number Publication date
US20100252316A1 (en) 2010-10-07
JPWO2009090896A1 (ja) 2011-05-26
CN101911271A (zh) 2010-12-08
US8344265B2 (en) 2013-01-01
JP5550102B2 (ja) 2014-07-16
CN101911271B (zh) 2012-05-30

Similar Documents

Publication Publication Date Title
US9258899B2 (en) Method of fabricating a wiring board
JP5790682B2 (ja) モジュールおよびその製造方法
US8179689B2 (en) Printed circuit board, method of fabricating printed circuit board, and semiconductor device
JP2006294692A (ja) 半導体装置およびその製造方法
JP2009200389A (ja) 電子部品内蔵基板の製造方法
JP2009105139A (ja) 配線基板及びその製造方法と半導体装置
JP2008091640A (ja) 電子装置およびその製造方法
US20170047230A1 (en) Fabrication method of packaging substrate
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
US7943863B2 (en) Wiring substrate and manufacturing method thereof, and semiconductor device
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
US9426887B2 (en) Wiring board and electronic device using the same
JP5550102B2 (ja) 電子部品
JP4061506B2 (ja) 半導体装置の製造方法
JP6674284B2 (ja) 実装構造及びモジュール
JP2014504034A (ja) リードクラックが強化された電子素子用テープ
JP6323622B2 (ja) 部品実装基板
JP2011029287A (ja) プリント配線基板、半導体装置及びプリント配線基板の製造方法
WO2011043102A1 (ja) 回路基板
JP2007109884A (ja) 実装基板および半導体装置
JP2006344631A (ja) 部品内蔵基板
JP2006253253A (ja) フレキシブル回路基板の製造方法
JP2007103831A (ja) 半導体装置及び半導体装置の製造方法
JP2006066665A (ja) 配線基板
JP2017188554A (ja) 回路基板、回路基板装置及びその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980102117.8

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09701834

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009549999

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09701834

Country of ref document: EP

Kind code of ref document: A1