KR101921332B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR101921332B1
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interconnect
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라젠드라 디. 펜세
김영철
이태근
나귀채
김광진
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스태츠 칩팩 피티이. 엘티디.
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13551—Shape being non uniform
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    • H01L2224/13553—Shape being non uniform comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
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    • H01L2224/13562—On the entire exposed surface of the core
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    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
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    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/16165—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

반도체 소자는 반도체 다이의 표면 위에 형성된 복수의 범프를 갖는 반도체 다이를 갖는다. 상기 범프는 가용성부 및 비가용성부를 갖는다. 전도성 트레이스가 노출된 측벽을 갖고 SRO + 2*SRR - 2X로 정의되는(여기서, SRO는 상호접속 사이트 위의 개구, SRR은 제조 공정을 위한 레지스트레이션, 및 X는 접촉 패드의 노출된 측벽의 두께 함수) 디자인 룰에 따라서 크기가 결정되는 상호접속 사이트를 구비한 상태로 기판 위에 형성된다. 이때, 범프는 5-20 마이크론 범위인 X의 최대 거리만큼 상호접속 사이트와 어긋나도록 배열된다. 상기 범프는 범프가 상호접속 사이트의 정상면 및 측면을 커버하도록 상호접속 사이트에 본딩된다. 그리고, 봉지재가 반도체 다이 및 기판 사이의 범프 주변에 증착된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING FLIPCHIP INTERCONNECTION STRUCTURE WITH BUMP ON PARTIAL PAD}
본 발명은 일반적으로 반도체 패키지, 특히 반도체 소자 및 범프 온 파셜 패드(bump on a partial pad)를 갖는 플립칩 상호접속 구조체를 형성하는 방법에 관한 것이다.
반도체 소자는 현대의 전자 제품에서 일반적으로 사용된다. 반도체 소자는 전기 부품의 숫자 및 밀도에서 가변적이다. 개별 반도체 소자는 일반적으로 전기 부품, 즉, 발광 다이오드(LED), 소형 신호 트랜지스터, 래지스터, 캐패시터, 인덕터 및 MOS 전계 효과 트랜지스터(MOSFET) 중의 한 형태를 포함한다. 집적 반도체 소자는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 소자의 예로서 마이크로콘트롤러, 마이크로프로세서, 차지드-접속 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.
상기 반도체 소자는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 태양광의 전기로의 변환 및 텔레비젼 디스플래이를 위한 비쥬얼 프로젝션 형성등과 같은 넓은 범위의 기능들을 수행한다. 반도체 소자는 엔터테인먼트, 통신, 동력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야에 사용된다. 반도체 소자는 또한 군사 응용, 항공, 자동차, 산업 제어기 및 사무용 기기에서도 사용된다.
반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해서 그것의 전기 전도성을 배가시킨다. 도핑은 불순물을 반도체 재료에 도입시키어 반도제 소자의 전도성을 배가 또는 제어한다.
반도체 소자는 액티브 및 패시브 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 액티브 구조체는 전류의 흐름을 제어한다. 도핑 그리고 전계 효과 또는 베이스 전류의 레벨을 변화시킴으로써 트랜지스터는 전류 흐름을 촉진 또는 제한하게 된다. 레지스터, 캐패시터 및 인덕터를 포함하는 패시브 구조체는 다양한 전기적 기능들을 수행하는데 필요한 전압과 전류 사이의 상호 관계를 만들어 낸다. 상기 액티브 및 패시브 구조체들은 전기적으로 연결되어 회로를 형성하고 이것이 반도체 소자가 고속의 계산 및 다른 유용한 기능들을 수행할 수 있게 한다.
반도체 소자는 일반적으로 두 개의 복합 제조 공정, 즉 각각이 잠재적으로 수백개 단계들이 관여되는 프론트-엔드(front-end) 공정 및 백-엔드(back-end) 공정을 사용하여 제조된다. 상기 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성하는 것을 포함한다. 각 다이는 기본적으로 동일하고 액티브 및 패시브 부품들을 전기적으로 연결하여 형성되는 회로를 포함한다. 상기 백-엔드 제조는 최종 웨이퍼로부터 각 다이를 싱귤래이팅(singulating)하고, 그리고 구조적 지지와 환경적 분리를 제공하기 위해 상기 다이를 패키징하는 것을 포함한다.
반도체 제조의 한 가지 목적은 보다 소형의 반도체 소자를 제조하는 것이다. 보다 소형의 반도체 소자는 보다 적은 전력을 소모하고, 보다 높은 성능을 가지며, 그리고 보다 효율적으로 제조될 수 있다. 또한, 보다 소형의 반도체 소자는 보다 소형의 풋프린트(footprint)를 갖는데 이것은 보다 소형의 최종 제품에 바람직하다. 보다 소형의 다이 크기는 보다 소형의 고밀도 액티브 및 패시브 부품들을 구비한 다이를 초래하는 프론트-엔드 공정의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 재료 패키징에서의 개선에 의해 보다 소형 풋프린트를 구비한 반도체 소자 패키지를 초래할 수 있다.
반도체 제조의 다른 한가지 목적은, 보다 낮은 비용으로 보다 신속하고, 신뢰성있으며, 소형의 고밀도 집적 회로(IC)에 적합한 패키지를 고속, 고밀도 및 보다 큰 핀 카운트를 요구하는 IC에 이상적으로 적합하다. 플립칩 형태 패키징은 다이 액티브 사이드를 칩 캐리어 기판 또는 프린티드 회로 기판(PCB)을 향하여 아래로 접하게 장착하는 것을 포함한다. 다이상의 액티브 소자 및 캐리어 기판상의 전도 트랙 사이의 전기적 및 기계적 상호접속은 많은 수의 전도 솔더 범프 또는 볼들을 포함하는 솔더 범프 구조체를 통하여 이루어진다. 솔더 범프는 반도체 기판상에 위치된 금속 접촉 패드상에 증착된 솔더 재료에 인가되는 리플로우(reflow) 공정에 의해 형성된다. 솔더 범프는 이어서 캐리어 기판에 솔더된다. 플립칩 반도체 패키지는 신호 전파를 감소시키고, 보다 낮은 캐패시턴스를 제공하며, 전반적으로 양호한 회로 성능을 달성하도록 다이 상의 액티브 소자로부터 캐리어 기판으로의 짧은 전기전도 경로를 제공한다.
도 1은 금속 접촉 패드(14)상에 형성된 범프(12)를 구비한 플립칩(10)의 일부를 도시하고 있다. 범프(12)는 이어서 범프 리플로우 공정을 이용하여 기판(16)상의 금속 접촉 패드(15)에 금속학적으로 그리고 전기적으로 연결된다. 도 2a를 참조하면, 범프(12) 및 접촉 패드(15)를 연결하기 위해 솔더 레지스트 또는 마스크 개구(mask opening, 18)가 기판 표면 위에 위치되어 범프 유동을 접촉 패드(15)의 물리적 경계에 한정시킨다. 접촉 패드(15) 및 솔더 레지스트 개구(18) 사이의 상대적 위치에 대한 제조 정렬 오차로 인해서, 접촉 패드(15)는 솔더 레지스트 개구(18)보다 크게 만들어져서 주어진 솔더 레지스트 개구의 정렬 오차에서, 접촉 패드의 모든 금속 영역이 노출되는 것을 보장한다. 일반적으로, 접촉 패드(15)의 최소 크기는 Pmin = SRO + 2*SRR로 주어지는데, 여기서 SRO는 양호한 금속학적 연결을 보장하고, 요구되는 최소 솔더 레지스트 개구, SRR은 솔더 레지스트레이션으로 또한 알려진 솔더 레지스트 정렬 오차이다. 하나의 예에서, 솔더 레지스트 개구(18)가 90마이크론이고, 솔더 레지스트 정렬 오차가 25 마이크론이면, 알려진 디자인 룰에 따르면, 접촉 패드(15)는 140 마이크론 직경으로 만들어진다. 따라서, 알려진 디자인 룰과 그리고 주어진 최대 제조 정렬 오차하에서, 솔더 레지스트 개구는 항상 접촉 패드 내에 들어오고 도 2b에 되시된 바와 같이, 어떤 보이드 또는 엠프티 공간도 패드 주위에 남지 않는다.
불행하게도, 솔더 레지스트 개구가 항상 접촉 패드의 모든 금속 영역내에 들어오는 것을 보장하는데 요구되는 보다 큰 접촉 패드는 기판상에서 달성될 수 있는 금속 신호 트레이스 또는 트랙 라우팅 밀도를 제한한다. 보다 적은 수의 트레이스가 접촉 패드들 사이에 위치될 수 있음에 따라서 보다 큰 접촉 패드가 트레이스 리플로우 밀도(routing density)를 반드시 감소시키는 것은 아니다. 게다가 보다 큰 접촉 패드는 기판 단위 면적당 보다 적은 수의 접촉 패드를 트랜슬레이트한다.
도 1은 플립칩 상에서 접촉 패드에의 통상적인 범프 상호접속을 도시한 도면.
도 2a-2b는 접촉 패드 위의 솔더 레지스트 개구에 대한 통상적인 정렬 디자인 룰을 도시한 도면.
도 3은 표면상에 상이한 형태의 패키지가 장착된 PCB를 도시한 도면.
도 4a-4c는 PCB에 장착된 대표적인 반도체 패키지의 다른 상세 사항을 도시한 도면.
도 5는 다이 액티브 영역과 칩 캐리어 기판 사이의 전기적 상호접속을 제공하는 범프를 구비한 플립칩 반도체 소자를 도시한 도면.
도 6a-6d는 접촉 패드 및 솔더 레지스트 개구 사이에 정렬을 허용하는 2X 감소 디자인 룰에 의해 크기가 감소된 접촉 패드를 도시한 도면.
도 7a-7d는 2X 감소 디자인 룰에 적용된 접촉 패드에 대한 다른 모양을 도시한 도면.
도 8a-8h는 기판상의 전도성 트레이스에의 결합을 위한 반도체 다이 위에 형성된 다양한 상호접속 구조체를 도시한 도면.
도 9a-9g는 전도성 트레이스에 결합된 반도체 다이 및 상호접속 구조체를 도시한 도면.
도 10a-10d는 전도성 트레이스에 결합된 웨지 모양 상호접속 구조체를 구비한 반도체 다이를 도시한 도면.
도 11a-11d는 전도성 트레이스에 결합된 반도체 다이 및 상호접속 구조체의 다른 실시예를 도시한 도면.
도 12a-12c는 전도성 트레이스에 결합된 스텝드 범프 및 스터드 범프 상호접속 구조체를 도시한 도면.
도 13a-13b는 전도 비아를 구비한 전도성 트레이스를 도시한 도면.
도 14a-14c는 반도체 다이 및 기판 사이의 몰드 언더필을 도시한 도면.
도 15는 반도체 다이 및 기판 사이의 다른 몰드 언더필을 도시한 도면.
도 16은 몰드 언더필 후의 반도체 다이 및 기판을 도시한 도면.
도 17a-17g는 개방 솔더 레지스트레이션을 구비한 전도성 트레이스의 다양한 배열을 도시한 도면.
도 18a-18b는 전도성 트레이스 사이의 패치를 구비한 개방 솔더 레지스트레이션을 도시한 도면.
도 19는 몰드 언더필 중에 봉지재를 제한하기 위한 마스킹층 댐을 구비한 POP를 도시한 도면.
전기적 기능 또는 제조 신뢰성에 충격없이도 트레이스 라우팅 밀도를 증가시키도록 접촉 패드 크기를 최소화할 필요성이 존재한다. 따라서, 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것인데, 그 방법은, 반도체 다이의 표면 위에 형성된 복수의 범프를 갖는 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 노출된 측벽을 갖고, SRO + 2*SRR - 2X 로 정의되는(여기서, SRO는 상호접속 사이트 위의 개구, SRR은 제조 공정을 위한 레지스트레이션, 및 X는 접촉 패드의 노출된 측벽의 두께 함수) 디자인 룰에 따라서 크기가 결정되는 상호접속 사이트를 구비한 복수의 전도성 트레이스를 상기 기판 위에 형성하는 단계; 상기 범프가 상기 상호접속 사이트의 정상면 및 측면을 커버하도록 상기 범프를 상기 상호접속 사이트에 본딩하는 단계; 및 봉지재를 상기 반도체 다이 및 기판 사이의 범프 주위에 증착시키는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자 제조 방법에 관한 것인데, 그 방법은, 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 노출된 측벽을 갖는 상호접속 사이트를 구비한 복수의 전도성 트레이스를 상기 기판 위에 형성하는 단계; 상기 반도체 다이 및 기판의 상호접속 사이트 사이에 복수의 상호접속 구조체를 형성하는 단계; 상기 상호접속 구조체가 상기 상호접속 사이트의 정상면 및 측면을 커버하고, 상기 상호접속 사이트의 노출된 측벽의 두께 함수인 X의 최대 거리만큼 기판 위로 연장되도록 상기 상호접속 구조체를 상기 상호접속 사이트에 본딩시키는 단계; 및 봉지재를 상기 반도체 다이 및 기판 사이에 증착시키는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 소자 제조 방법에 관한 것인데, 그 방법은, 반도체 다이를 제공하는 단계; 기판을 제공하는 단계; 노출된 측벽을 갖는 상호접속 사이트를 구비한 복수의 전도성 트레이스를 상기 기판 위에 형성하는 단계; 상기 반도체 다이 및 기판의 상호접속 사이트 사이에 복수의 상호접속 구조체를 형성하는 단계; 및 상기 상호접속 구조체가 상기 상호접속 사이트의 정상면 및 측면을 커버하고, 상기 상호접속 사이트의 노출된 측벽의 두께 함수인 X의 최대 거리만큼 기판 위로 연장되도록 상기 상호접속 구조체를 상기 상호접속 사이트에 본딩시키는 단계;를 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 다이를 포함하는 반도체 소자에 관한 것이고, 그 반도체 소자는 반도체 다이; 노출된 측벽을 구비한 상호접속 사이트를 갖는 복수의 전도성 트레이스가 구비된 기판; 상기 반도체 다이 및 기판의 상호접속 사이트 사이에 형성되고, 상호접속 구조체가 상호접속 사이트의 정상면 및 측면을 커버하고 상기 상호접속 사이트의 노출된 측벽의 두께 함수인 X의 최대 거리만큼 상기 기판 위에 연장되도록 상기 상호접속 사이트에 본딩되는 복수의 상호접속 구조체; 및 반도체 다이 및 기판 사이에 증착되는 봉지재;를 포함한다.
본 발명은 비슷한 참조 번호가 동일 또는 유사한 요소를 나타내는 도면을 참조하여 다음 설명의 하나 이상의 실시예에서 기술된다. 비록 본 발명이 본 발명의 목적을 달성하기 위한 최선의 모드 관점에서 기술되지만, 당업자는 그것이 첨부된 청구범위에 의해 한정되는 본 발명의 정신 및 범위와 다음의 상세한 설명 및 도면에 의해 지지되는 균등범위에 포함될 수 있는 치환, 변형 및 균등물을 커버하려는 의도라는 것을 이해할 것이다.
반도체 소자는 일반적으로 두 개 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성시키는 것을 포함한다. 웨이퍼 상의 각 다이는 액티브 및 패시브 전기 부품들을 포함하고, 그것들은 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 액티브 액티브 전기 부품은 전류 흐름을 제어할 수 있는 능력을 갖는다. 캐패시터, 인덕터, 레지스터 및 트랜스포머와 같은 패시브 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 형성한다.
액티브 및 패시브 부품들은 도핑, 증착, 포토리소그래피(photolithography), 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼 표면상에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술에 의해 반도체 재료 안에 불순물을 도입시킨다. 도핑 공정은 액티브 소자에서 반도체 재료의 전기 전도성을 변형시키고, 반도체 재료를 절연체 또는 도체로 변형시키거나, 또는 전기장 또는 베이스 전류에 반응하여 반도체 재료 전도성을 극적으로 변화시킨다. 트랜지스터는, 전기장 또는 베이스 전류의 인가에 따라서 트랜지스터가 전류 흐름을 촉진 또는 제한할 수 있도록 하는데 필요한 것으로 배열된 도핑의 다양한 정도 및 형태의 영역들을 포함한다.
액티브 및 패시브 부품들은 상이한 전기적 특성들을 갖는 재료층들에 의해 형성된다. 상기 층들은 증착되는 재료의 형태에 의해 부분적으로 결정된 다양한 증착 기술에 의해 형성될 수 있다. 예를 들면, 박막 증착은 화학적 증착(CVD), 물리적 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함한다. 각 층은 일반적으로 패턴화되어 액티브 부품, 패시브 부품 및 그들 사이의 전기적 접속부의 부분들을 형성한다.
상기 층들은, 패턴화되는 층위에 광 민감 재료, 즉, 포토레지스트를 증착시키는 것을 포함하는 포토리소그래피를 이용하여 패턴화된다. 하나의 패턴이 빛을 이용하여 포토마스크로부터 포토레지스트로 이동한다. 빛을 접한 포토레지스트 패턴의 부분은 용매를 이용하여 제거되고, 패턴화되는 하부층이 노출된다. 포토레지스트의 나머지 부분은 제거되어 뒤에 패턴화된 층을 남겨둔다. 또한, 재료의 일부 형태는, 무전해 및 전해 도금과 같은 기술을 이용하는 앞선 증착/에칭 공정에 의해 형성된 영역 또는 보이드(void) 안으로 재료를 직접 증착시키는 것에 의해 패턴화된다.
이미 존재하는 패턴상에 재료의 박막 필름을 증착시키는 것은 하부 패턴을 악화시키고 비균일 플랫면을 형성시킬 수 있다. 균일 플랫면이 보다 소형의 밀한 패킹된 액티브 및 패시브 부품들을 만들기 위해서 요구된다. 평탄화는 웨이퍼 표면에서 재료를 제거하고 균일한 플랫면을 생성하는데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼 표면을 폴리싱하는 공정을 포함한다. 폴리싱 동안에 마모재 및 부식 화학재가 웨이퍼 표면에 첨가된다. 화학재의 마모 및 부식 작용의 조합된 기계적 작용은 어떤 불규칙한 형태도 제거하여 균일한 플랫면을 만든다.
백-엔드 제조는 최종 웨이퍼를 개별 다이로 컷팅 및 싱귤래이팅한 후에 구조적 지지 및 환경적 분리를 위해 상기 다이를 패키징하는 것을 말한다. 다이를 싱귤래이트하기 위해서 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비-기능 영역을 따라서 줄이 그어지고 부수어진다. 웨이퍼는 레이저 컷팅 공구 또는 톱날을 이용하여 싱귤래이트된다. 싱귤래이션 후에 각각의 다이들은 다른 시스템 부품들과의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드가 이어서 패키지내의 접촉 패드에 접속된다. 전기적 접속은 솔더 범프, 스터드 범프, 전도성 페이스트 또는 와이어본드로 이루어질 수 있다. 봉지재 또는 다른 몰딩 재료가 패키지 위에 증착되어 물리적 지지 및 전기적 분리를 제공한다. 최종 패키지는 이어서 전기 시스템 안에 삽입되고, 반도체 소자의 기능이 다른 시스템 부품에 이용가능하게 발휘된다.
도 3은 그것의 표면상에 장착된 다수 반도체 패키지를 구비한 칩 캐리어 기판 또는 프린트 회로 보드(PCB)(52)를 갖는 전자 소자(50)를 도시하고 있다. 전자 소자(50)는 적용에 따라서 한 형태의 반도체 패키지 또는 멀티플 형태의 반도체 패키지를 가질 수 있다. 반도체 패키지의 상이한 형태들이 도시 목적으로 도 3에 도시되었다.
전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 또한, 전자 소자(50)는 큰 시스템의 하부 부품일 수 있다. 예를 들면, 전자 소자(50)는 핸드폰, 개인용 디지털 어시스턴트(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 부분일 수 있다. 또한 전자 소자(50)는 컴퓨터에 삽입될 수 있는 그래픽 카드, 네트워크 인터페이스 카드 또는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 특정 용도 직접 회로(ASIC), 로직 회로, 아날로그 회로, RF회로, 개별 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다. 이들 제품들이 시장에 의해 수용되기 위해서는 소형화 및 중량 감소가 필수적이다. 반도체 소자들 사이의 거리는 고집적을 위해 감소되어야 한다.
도 3에서, PCB(52)는 PCB상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 증착 공정을 이용하여 PCB(52) 표면위에 또는 PCB층들 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 부품들 그리고 다른 외부 시스템 부품들 사이에 전기적 통신을 제공한다. 트레이스(54)는 또한 반도체 패키지 각각에 전력 및 접지 접속을 제공한다.
일부 실시예에서, 반도체 소자는 두 패키지 레벨을 갖는다. 제1레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착시키는 기술이다. 제2레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 소자는 단지 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제1레벨 패키징을 가질 수 있다.
도시의 목적으로, 와이어 본드 패키지(56) 및 플립 칩(58)을 포함하는 제1레벨 패키징의 여러 형태들이 PCB(52)상에 도시되었다. 게다가, 볼 그리드 어레이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어레이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드(quad) 플랫 넌-리디드 패키지(QFN)(70) 및 쿼드 플랫 패키지(72)를 포함하는 제2레벨 패키징의 여러 형태가 PCB(52)상에 장착된 것으로 도시되었다. 시스템 요건에 따라서, 다른 전자 부품뿐 아니라 제1 및 제2레벨 패키징 형태의 어떤 조합으로 구성된 반도체 패티지의 어떤 조합이라도 PCB(52)에 접속될 수 있다. 일부 실시예에서, 전자 소자(50)는 싱글 부착 반도체 패키지를 포함하지만, 다른 실시예는 멀티플 상호접속 패키지를 요구한다. 싱글 기판상에 하나 이상의 반도체 패키지를 조합시킴으로써, 제조자는 전자 소자 및 시스템안에 기-제조된 부품들을 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 갖기 때문에, 전자 소자는 보다 싼 부품과 간소화된 제조 공정을 이용하여 제조될 수 있다. 결과적으로 소자들은 고장이 적으며 제조하는데 저렴하여 소비자에게 낮은 비용을 가져다 준다.
도 4a-4c는 예시적인 반도체 패키지를 도시하고 있다. 도 4a는 PCB(52)에 장착된 DIP(64)의 다른 상세 사항을 도시하고 있다. 반도체 다이(74)는 그 안에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브 영역을 포함하고, 다이의 전기적 디자인에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 반도체 다이(74)내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 레지스터 및 다른 회로 부재들을 포함한다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 전도 재료로 구성된 하나 이상의 층이고, 반도체 다이(74)내에 형성된 회로 부재와 전기적으로 접속된다. DIP(64)의 조립 동안에, 반도체 다이(74)는 금-은 공정층 또는 열 에폭시 또는 에폭시 수지를 이용하여 중간 캐리어(78)에 부착된다. 패키지 몸체는 폴리머 또는 세라믹과 같은 절연 패키징 재료를 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74) 및 PCB(52) 사이에 전기적 접속을 제공한다. 습분과 입자들의 패키지로의 침투를 방지하고 반도체 다이(74) 및 본드 와이어(82)의 오염을 방지하는 것에 의한 환경적 보호를 위해서 패키지 위에 봉지재(84)가 증착된다.
도 4b는 PCB(52)상에 장착된 BCC(62)의 다른 상세 사항을 도시하고 있다. 반도체 다이(88)는 언더필 또는 에폭시-수지 부착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 본드 와이어(94)는 접촉 패드(96,98) 사이에 제1레벨 패키징 상호접속을 제공한다. 몰딩 화합물 또는 봉지재(100)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(88) 및 본드 와이어(94)위에 증착된다. 접촉 패드(102)가 전해 도금 또는 무전해 도금과 같은 적절한 금속 증착 공정을 이용하여 산화 방지를 위해 PCB(52) 표면 위에 형성된다. 접촉 패드(102)는 PCB(52)의 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 4c에서, 반도체 다이(58)는 플립 칩 형태 제1레벨 패키징으로 중간 캐리어(106)에 하향으로 장착된다. 반도체 다이(58)의 액티브 영역(108)은 다이의 전기적 디자인에 따라서 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함한다. 예를 들면, 상기 회로는 액티브 영역(108)내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해서 캐리어(106)에 전기적으로 그리고 기계적으로 접속된다.
BGA(60)가 범프(112)를 이용하여 BGA 형태 제2레벨 패키징으로 PCB(52)에 전기적으로 그리고 기계적으로 접속된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해서 PCB(52)의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(58) 및 캐리어(106) 위에 증착된다. 플립 칩반도체 소자는 신호 전파 거리 감축, 보다 낮은 캐패시턴스 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58)상의 액티브 소자로부터 PCB(52)상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 하나의 실시예에서, 반도체 다이(58)는 중간 캐리어(106) 없이 플립 칩 형태 제1레벨 패키징을 이용하여 PCB(52)에 기계적 및 전기적으로 직접 접속될 수 있다.
플립칩 반도체 패키지 및 웨이퍼 레벨 패키지(WLP)는 고속, 고밀도 및 보다 큰 핀 카운트를 요구하는 IC에 주로 사용된다. 플립칩 형태 반도체 소자 또는 패키지(120)는 도 5에 도시된 바와 같이, 다이(124)의 액티브 영역(122)이 아래로 접하여 칩 캐리어 기판 또는 PCB(126)를 향하도록 장착하는 단계를 포함한다. 액티브 영역(122)은 다이의 전기적 디자인에 따라서 액티브 및 패시브 소자, 전도층 및 절연층을 포함한다. 범프 패드(134)는 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 증착 공정을 이용하여 액티브 영역(122)상에 형성된다. 범프 패드(134)는 액티브 영역(122)의 전도 트랙에 의해 액티브 및 패시브 회로에 연결된다. 접촉 패드(136)는 Al, Sn, Ni, Au, Ag 또는 Cu일 수 있다. 전기적 및 기계적 상호접속은 범프 구조체(130)를 통하여 달성된다. 어떤 금속 또는 전기 전도 재료, 즉, 리드(Pb), Ni, Au, Ag, Cu, 비스무틴나이트(Bi) 및 그들의 합금을 구비한 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린프린팅 공정을 이용하여 범프 패드(134)상에 증착된다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 리드-프리 솔더(lead-free solder)일 수 있다. 범프 재료는 리플로우되어 범프 또는 볼(132)을 형성하는데, 이들은 리플로우 공정에 의해 캐리어 기판(126)상의 접촉 패드 또는 상호접속 사이트(136)에 전기적 및 기계적으로 연결된다. 신호 전파를 감소시키고, 보다 낮은 캐패시턴스를 제공하며, 전반적으로 양호한 회로 성능을 달성하기 위해 플립칩 반도체 소자는 다이(124)상의 액티브 소자로부터 캐리어 기판(126)상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다.
기판 접촉 패드에의 범프 접속에 대한 다른 상세사항이 도 6a-6d에 도시되었다. 범프(132)는 전술한 바와 같이, 반도체 다이(124)의 액티브 영역(122)의 범프 패드(134)상에 형성된다. 금속 접촉 패드(136)가 증발, 전해 도금, 무전해 도금, 스크린프린팅 공정 또는 다른 적절한 금속 증착 공정을 이용하여 기판(126)상에 형성된다. 접촉 패드(136)는 Al, Cu, Sn, Ni, Au 또는 Ag일 수 있다. 접촉 패드(136)는 노출된 두께(T)를 갖는 측벽(142)을 갖는다. 도 6a에서, 솔더 레지스트 또는 마스크 개구(145)가 접촉 패드(136)의 적어도 일부 위에 위치된다. 그것의 정렬에 따라서, 솔더 레지스트 개구(145)는 도 6c에 도시된 바와 같이, 기판(126)의 부분까지 연장될 수 있다. 범프(132)를 접촉 패드(136)에 전기적 및 금속학적으로 연결시키기 위해, 도 6b 및 도 6d에 도시된 바와 같이, 범프는 솔더 레지스트 개구(145)를 통해서 접촉 패드상으로 리플로우된다.
다른 하나의 실시예에서, 어떤 금속 또는 전기 전도 재료, 즉, Sn, Pb, Ni, Au, Ag, Cu, Bi 및 그들의 합금을 구비한 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린프린팅 공정을 이용하여 솔더 레지스트 개구(145)를 통해서 직접 접촉 패드(136)상에 증착될 수 있다. 범프 재료는 전술한 바와 같이 리플로우되어 범프를 형성한다.
반도체 소자(120) 제조 공정은 솔더 레지스트 개구에 대한 정렬 오차를 한정하는 솔더 레지스트레이션(SRR)을 포함하는 새로운 디자인 룰을 사용한다. 새로운 디자인 룰하에서, 솔더 레지스트 개구는 접촉 패드내에 반드시 정렬될 필요는 없고, 제조 정렬 오차로 인해서 접촉 패드의 물리적 영역에 대해 옵셋 또는 미스정렬될 수 있다.
도 6a 및 도 6b는 솔더 레지스트 개구(145)가 접촉 패드(136)의 중심 영역에실제적으로 정렬되는 이상적인 케이스를 도시하고 있다. 실제에서, 접촉 패드(136)는 제조 공정 동안에 솔더 레지스트 개구(145)에 대해 어긋날 수 있다. 예를 들면, 도 6c에서, 보다 적은 접촉 패드와 조합된 솔더 레지스트레이션은 솔더 레지스트 개구(145)가 거리(X) 만큼 접촉 패드(136) 풋프린트 외측으로 연장되는 결과를 보여 준다. 즉, 솔더 레지스트 개구(145)가 접촉 패드(136)의 물리적 영역에 대해 옵셋되거나 또는 어긋난다. 새로운 디자인 룰은 기판(126)상의 접촉 패드(136)과 솔더 레지스트 개구(145) 사이의 이 어긋남을 허용한다. 웨팅 공정 동안에, 유재의 표면 장력은 범프(132)가 접촉 패드(136)의 표면(146)을 횡단하여 그곳에 고착되도록 한다. 접촉 패드(136)가 솔더 레지스트 개구(145)에 어긋나는 경우, 즉, 접촉 패드 일부가 솔더 레지스트 개구(145) 외측으로 연장되는 경우에, 범프의 리플로우는 또한 접촉 패드(136)의 측벽(142)와 오버랩되고 그것을 웨팅시키어 도 6d 도에 도시된 바와 같이, 측벽(142)에 인접한 영역을 충진시킨다. 범프(132)는 측벽(142)을 포함하는 접촉 패드(136) 주위에 어떤 보이드 또는 엠프티 공간도 남겨 놓지 않는다. 어느 한 경우에, 본 디자인 룰의 하에서, 범프(132)는 접촉 패드(136)에 양호한 금속학적 및 전기적 접속을 이룬다.
본 상호접속 구조체의 특징으로서, 접촉 패드(136)는 종래 기술에서 알려진 치수 및 디자인 룰과 비교하여, 솔더 레지스트 개구(145)에 대해 보다 소형으로 제조된다. 일반적으로, 접촉 패드(136)는 다음의 디자인 룰에 따라서 크기가 결정된다.
Psize = SRO + 2*SRR - 2X .................................(1)
여기서, SRO는 솔더 레지스트 개구
SRR은 솔더 레지스트레이션 또는 제조 정렬 오차, 및
X는 범프가 접촉 패드의 에지 및 측벽과 오버랩될 수 있는 양을 한정하는 디자인 룰.
새로운 디자인 룰은 접촉 패드(36)의 크기를 방정식(1)에 따라서 2X 만큼 감소시킨다. X의 값은 플럭스재 및 접촉 패드(136)의 두께 함수이다. 일반적으로, X 값은 노출된 접촉 패드 측벽 두께의 1 배 내지 2 배 범위이다. 접촉 패드(136)의 노출된 부분(T)은 일반적으로 두께로 5-20 마이크론 이다. 따라서, 디자인 룰에서 X=10 마이크론을 가정하고, 솔더 레지스트 개구가 90-마이크론, 솔더 레지스트 정렬 오차가 25-마이크론으로 주어지면, 접촉 패드(136)는 120 마이크론으로 제조될 수 있다. 다른 하나의 실시예에서, 디자인 룰에서 X=40 마이크론을 가정하고, 솔더 레지스트 개구가 90-마이크론, 솔더 레지스트 정렬 오차가 25-마이크론으로 주어지면, 접촉 패드(136)는 60 마이크론으로 제조될 수 있다. 실제에서, 접촉 패드는 솔더 레지스트 개구와 동일한 크기 또는 보다 소형을 제조된다. 다른 경우에, 접촉 패드는 솔더 레지스트 개구 보다 클 수 있다.
방정식(1)의 2X 감소된 디자인 룰은 기판 단위 면적당 보다 많은 접촉 패드를 제공하는 보다 소형의 접촉 패드를 생성한다. 또한, 보다 소형의 접촉 패드는 접촉 패드 사이에 신호 트레이스 라우팅을 위한 보다 많은 공간을 제공하여, 트레이스 라우팅 밀도를 증가시킨다. 2X 디자인 룰은 반도체 소자의 금속학적 접속의 신뢰성 및 전기적 기능성을 유지시킨다. 측벽(142)에 고착된 리플로우 범프 재료는 보다 많은 범프 접촉 영역을 제공함으로써 상호접속의 금속학적 일체성 및 신뢰성을 증가시킨다. 범프 재료가 측벽을 웨팅시키기 때문에, 범프 및 측벽(142) 사이에 아무런 또는 어떤 보이드도 형성되지 않는다. 접촉 패드(136) 바로 주위의 기판(126) 영역은 전기적으로 분리되어 범프의 인접한 트레이스 또는 소자들에의 쇼팅을 방지한다.
도 7a는 솔더 레지스트 또는 마스크 개구(152)와 동일한 크기 또는 약간 소형으로 제조된 원형 모양의 접촉 패드(150)를 도시하고 있다. 이 경우에, 접촉 패드 측벽의 오버랩 또는 웨팅은 접촉 패드 모든 주연 주위에서 발생한다. 또한, 접촉 패드는 솔더 레지스트 개구 보다 크게 제조될 수 있다.
도 7b에서, 접촉 패드(160)는 일반적으로 원형 및 패드로부터 연장되는 협소한 트레이스 라인을 구비한 것으로 도시되었다. 트레이스 라인은 솔더 레지스트 개구(162)보다 협소하다. 접촉 패드의 오버랩 또는 웨팅은 접촉 패드 주연 주위에서 발생한다.
도 7c에서, 접촉 패드(170)는 직사각형으로 이루어져 솔더 레지스트 개구(172)가 어긋나는 경우에 노출된 부피를 더욱 감소시킨다.
도 7d에서, 도넛-모양 접촉 패드(180)는 접촉 패드의 내부 및 외부 측벽상의 솔더 레지스트 개구(182)를 통해 범프 재료 웨팅을 제공한다. 접촉 패드(180)는 패드의 습윤성 표면적을 감소시키고 유니온 또는 조인트가 형성된 후에 보다 높은 스탠드오프를 제공한다.
솔더 레지스트 개구에 대한 정렬 오차가 주어진 경우에, 범프는 적어도 제조된 반도체 소자 중의 일부에서 접촉 패드와 어쩔 수 없이 오버랩될 것이다. 방정식(1)에 띠라서 접촉 패드 크기를 감소시키고 범프 재료가 측벽(142)과 오버랩 및 웨팅하도록 하는 2X 감소 디자인 룰을 사용하는 것에 의해, 접촉 패드는 그들 사이에 보다 많은 신호 트레이스 배열을 제공하는 보다 소형으로 제조될 수 있다. 따라서 신호 트레이스 라우팅 밀도가 증가한다. 또한, 보다 소형의 접촉 패드는 기판단위 면적당 보다 많은 패드로 트랜스래이트한다. 90-마이크론 솔더 레지스트 개구 상태의 140-마이크론 접촉 패드를 초래한, 배경기술에서 언급한 종래 디자인 룰로부터, 2X 감소 디자인 룰이 접촉 패드를 2X 만큼 감소시킨다.
도 8-13은 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능한 다양한 상호접속 구조체를 구비한 다른 실시예들을 도시하고 있다. 도 8a는 실리콘, 게르마늄, 비화 갈륨, 인화 인듐 또는 실리콘 카바이드와 같은 구조적 지지를 위한 베이스 기판 재료(222)를 구비한 반도체 웨이퍼(220)를 도시하고 있다. 다수 반도체 다이 또는 성분들(224)이 전술한 바와 같은 쏘우 스트리트(226)에 의해 분리되어 웨이퍼(220)상에 형성된다.
도 8b는 반도체 웨이퍼(220) 일부에 대한 단면도이다. 각 반도체 다이(224)는 후방면(228) 및 다이 내에 형성되고 다이의 전기적 디자인 및 기능에 따라서 전기적으로 상호접속된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브면(230)을 갖는다. 예들 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(230)내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 신호 부재들을 포함할 수 있다. 반도체 다이(224)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 하나의 실시예에서, 반도체 다이(224)는 플립칩 형태 반도체 다이이다.
전기 전도층(232)이 PVD, CVD, 전해 도금, 무전해 도금 공정 또는 다른 적절한 금속 증착 공정을 이용하여 액티브 표면(230) 상에 형성된다. 전도층(232)은 Al, Cu, Ni, Au, Ag 또는 다른 적절한 전기전도 재료의 하나 이상의 층일 수 있다. 전도층(232)은 액티브면(230)상의 회로에 전기적으로 연결된 접촉 패드로서 작용한다.
도 8c는 접촉 패드(232)상에 형성된 상호접속 구조체를 구비한 반도체 웨이퍼(220)의 일부를 도시하고 있다. 하나의 전기 전도 범프 재료(234)가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스트린 프린팅 공정을 이용하여 접촉 패드(232)위에 증착된다. 상기 범프 재료(234)는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료(234)는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료(234)는 일반적으로 유순하고(compliant) 약 200g의 수직 부하의 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(234)는 적절한 부착 또는 본딩 공정을 이용하여 접촉 패드(232)에 본딩된다. 예를 들면, 범프 재료(234)는 접촉 패드(232)에 압착 본딩될 수 있다. 범프 재료(234)는 또한 도 8d에 도시된 바와 같이, 구형 볼 또는 범프(236)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하여 리플로우시킬 수 있다. 일부 응용에서, 범프(236)는 두 번 리플로우되어 접촉 패드(232)에 전기적 접촉을 개선시킨다. 범프(236)는 접촉 패드(232)상에 형성될 수 있는 상호접속 구조체의 한 형태를 나타낸다. 상기 상호접속 구조체는 스터드 범프, 마이트로 범프 또는 다른 전기적 접속체를 사용할 수 있다.
도 8e는 비가용성 또는 비붕괴성부(240) 및 가용성 또는 붕괴성부(242)를 포함하는 복합 범프(238)로서 접촉 패드(232)상에 형성된 상호 접속 구조체의 다른 하나의 실시예를 도시하고 있다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대하여 범프(238)에 대해 정의된다. 비가용성부(240)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 가용성부(242)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-인듐(In) 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 하나의 실시예에서, 100㎛의 접촉 패드(232) 폭 또는 직경이 주어지는 경우에 비가용성부(240)는 높이 약 45㎛, 그리고 가용성부(242)는 높이 약 35㎛가 된다.
도 8f는 전도성 필라(246) 위의 범프(244)로서 접촉 패드(232)위에 형성된 상호접속 구조체에 대한 다른 하나의 실시예를 도시하고 있다. 범프(244)는 가용성 또는 붕괴성이고 전도성 필라(246)는 비가용성 또는 비붕괴성이다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대하여 정의된다. 범프(244)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 전도성 필라(246)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 하나의 실시예에서, 전도 필라(246)는 Cu 필라이고 범프(244)는 솔더 캡이다. 접촉 패드(232)의 폭 또는 직경이 100㎛로 주어진 경우에, 전도성 필라(246) 높이는 약45㎛이고 범프(344) 높이는 약 35㎛이다.
도 82g는 돌기(250)를 구비한 범프 재료(248)로서 접촉 패드(232) 위에 형성된 상호접속 구조체의 다른 실시예를 도시하고 있다. 범프 재료(248)는 범프 재료(234)와 비슷하게, 낮은 인장 강도와 파손에 대한 높은 신장 상태의 리플로우 조건하에서 연성이고 변형가능하다. 돌기(250)는 도금 마무리 표면으로 형성되고 도시의 목적으로 도면에서 확대되어 있다. 돌기(250)의 크기는 또한 일반적으로 약 1-25㎛이다. 돌기는 또한 범프(236), 복합 범프(238) 및 범프(244)상에 형성될 수 있다.
도 8h에서, 반도체 웨이퍼(220)는 쏘우 블래이드 또는 레이저 컷팅 공구(52)를 이용하여 쏘우 스트리트(226)를 관통하여 개별적인 반도체 다이(224)로 싱귤래이트된다.
도 9a는 전도성 트레이스(256)를 구비한 기판 또는 PCB(254)를 도시하고 있다. 기판(254)은 싱글 사이드 FR5 라미네이트 또는 2-사이드 BT-수지 라미네이트일 수 있다. 도 17a~17g를 참조하면, 반도체 다이(224)는 범프 재료(234)가 전도성 트레이스(256)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(34)는 기판(254)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란하게 정렬될 수 있다. 범프 재료(234)는 전도성 트레이스(256)보다 넓다. 하나의 실시예에서, 범프 재료(234)는 100㎛ 미만의 폭을 갖고 전도성 트레이스 또는 패드(256)는 150㎛의 범프 피치에 대해서 35㎛의 폭을 갖는다. 전도성 트레이스(256)는 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소 디자인 룰에 적용가능하다.
압력 또는 힘(F)이 반도체 다이(224)의 후방 표면(228)에 인가되어 범프 재료(234)를 전도성 트레이스(256)로 압착한다. 힘(F)은 고온 상태에서 인가될 수 있다. 범프 재료(234)의 유순한 성질로 인해서 범프 재료는 범프-온-리드(BOL)로 참조되는 바와 같이, 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히 압력의 인가는 범프 재료(234)가 약 200g의 수직 하중에 해당하는 힘(F) 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪게 하고, 도 9b에 도시된 바와 같이, 전도성 트레이스의 정상면 또는 측면을 커버하게 한다. 범프 재료(234)는 또한 범프 재료를 전도성 트레이스와 물리적으로 접촉시키고 범프 재료를 리플로우 온도하에서 리플로우시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결될 수 있다.
전도성 트레이스(256)를 범프 재료(234)보다 협소하게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(256)는 전도성 트레이스 주변의 범프 재료(234)를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)는 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차를 갖는 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 게다가, 전도성 트레이스(256) 주위의 범프 재료(234)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 중에 다이의 시프팅 또는 다이의 플로팅을 방지한다.
도 9c는 반도체 다이(224)의 접촉 패드(232) 위에 형성된 범프(236)를 도시하고 있다. 반도체 다이(224)는 범프(236)가 전도성 트레이스(256)상의 상호 접속 사이트와 나란하게 되도록 위치된다. 또한, 범프(236)는 기판(254)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프(236)는 전도성 트레이스(256)보다 넓다. 전도성 트레이스(256)는 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다.
압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프(236)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(236)의 유순한 성질로 인해서, 범프는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(236)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 범프(236)는 또한 리플로우 온도하에서 전도성 트레이스와 범프를 물리적으로 접촉시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결된다.
전도성 트레이스(256)를 범프(236)보다 협소하게 만드는 것에 의해, 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(256)는 전도성 트레이스 주변의 범프 재료(234)를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)는 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 군일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스(256) 주위의 범프 재료(234)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 동안에 다이 시프팅 또는 다이 플로팅을 방지한다.
도 9d는 반도체 다이(224)의 접촉 패드(232)위에 형성된 복합 범프(238)를 도시하고 있다. 반도체 다이(224)는 복합 범프(238)가 전도성 트레이스(256)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 복합 범프(238)는 기판(254)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 복합 범프(238)는 전도성 트레이스(256)보다 넓다. 전도성 트레이스(256)는 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다.
압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 가용성부(342)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 가용성부(242)의 유순한 성질로 인해서, 가용성부는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 가용성부(242)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면(top surface) 및 측면을 커버하게 한다. 복합 범프(238)는 또한 가용성부(242)를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결될 수 있다. 비-가용성부(240)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(224) 및 기판(254) 사이에서 그것의 높이와 수직 스탠드오프로서 모양을 유지한다. 반도체 다이(224) 및 기판(254) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다.
리플로우 공정 동안에, 반도체 다이(224)상의 큰 수(예를 들면, 수천)의 복합 범프(238)가 기판(254)의 전도성 트레이스(256)상의 상호 접속 사이트에 부착된다. 범프(238)의 일부는 특히 다이(224)가 뒤틀어진 경우에 전도성 트레이스(256)에의 적절한 접속에 실패한다. 복합 범프(238)가 전도성 트레이스(256)보다 넓은 것을 상기하라. 인가되는 적절한 힘을 가지고 가용성부(242)는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(238)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(256)보다 연성이고 유순한 가용성부(242)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(238) 및 전도성 트레이스(256) 사이의 기계적 인터로킹은 리플로우 동안 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(256)와 맞물리는 복합 범프(238)는 범프 상호 접속 불량을 감소시킨다.
도 9e는 반도체 다이(224)의 접촉 패드(232)위에 형성된 전도 필라(246) 및 범프(244)를 도시하고 있다. 반도체 다이(224)는 범프(244)가 전도성 트레이스(256)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프(244)는 기판(254)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프(244)는 전도성 트레이스(256)보다 넓다. 전도성 트레이스(356)는 도 5-7에 도시된 바와 같이 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다.
압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프(244)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(244)의 유순한 성질로 인해서, 범프는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(244)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 전도성 필라(246) 및 범프(244)는 또한 범프를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결될 수 있다. 전도성 필라(246)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(224) 및 기판(254) 사이에서 그것의 높이와 수직 스탠드오프로서 모양을 유지한다. 반도체 다이(224) 및 기판(254) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다. 보다 넓은 범프(244) 및 보다 협소한 전도성 트레이스(256)는 범프 재료(234) 및 범프(236)에 대해 전술한 것과 비슷한 낮은 필수적 압착력, 기계적 로킹 특징 및 장점을 갖는다.
도 9f는 반도체 다이(224)의 접촉 패드(232)위에 형성된 돌기(250)를 구비한 범프 재료(248)를 도시하고 있다. 반도체 다이(224)는 범프 재료(248)가 전도성 트레이스(256)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(248)는 기판(254)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(248)는 전도성 트레이스(256)보다 넓다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(248)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(248)의 유순한 성질로 인해서, 범프는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(248)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 또한, 돌기(250)는 전도성 트레이스(256)와 금속학적으로 연결된다. 돌기(250)는 약 1-25㎛크기이다.
도 9g는 각진 또는 경사진 측부를 갖는 사다리꼴 전도성 트레이스(60)를 구비한 PCB(258)를 도시하고 있다. 범프 재료(261)가 반도체 다이(224)의 접촉 패드(232)위에 형성된다. 반도체 다이(224)는 범프 재료(261)가 전도성 트레이스(260)의 상호접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(261)는 기판(258)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(261)는 전도성 트레이스(260)보다 넓다. 전도성 트레이스(260)는 5-7에 도시된 바와 같이 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다.
압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(261)를 전도성 트레이스(260)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(261)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(260)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(261)가 힘(F) 아래서 플라스틱 변형을 겪게 하고 전도성 트레이스(260)의 정상면 및 각진 측면을 커버하게 한다. 범프 재료(261)는 또한 범프 재료를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키고 그 후에 리플로우 시키는 것에 의해 전도성 트레이스(260)와 금속학적으로 연결될 수 있다.
도 10a-10d는 반도체 다이(224)와, 비가용성 또는 비붕괴성부(264) 그리고 가용성 또는 붕괴성부(266)를 갖는 신장된 복합 범프(262)의 BOL을 도시하고 있다. 비가용성부(264)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 가용성부(266)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 비가용성부(264)는 가용성부(266) 보다 복합 범프(262)의 더 큰 부분을 이루고 있다. 비-가용성부(264)는 반도체 다이(224)의 접촉 패드(232)에 고정된다.
반도체 다이(224)는 도 10a에 도시된 바와 같이, 복합 범프(262)가 기판(270)상에 형성된 전도성 트레이스(268)상의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 복합 범프(262)는 전도성 트레이스(268)를 따라 테이퍼지는데, 즉, 복합 범프는 웨지 모양을 갖는데, 전도성 트레이스(268)의 길이를 따라서 보다 길고 전도성 트레이스를 횡단하면서 보다 협소해진다. 복합 범프(262)의 테이퍼진 양상은 전도성 트레이스(268)의 길이를 따라서 발생한다. 도 10a는 보다 짧은 양상 또는 전도성 트레이스(268)와 동일 선상의 협소해진 테이퍼를 도시하고 있다. 도 10a에 수직인 도 10b는 웨지-모양 복합 범프(262)의 보다 긴 양상을 도시하고 있다. 복합 범프(262)의 보다 짧아진 양상은 전도성 트레이스(268)보다 넓다. 가용성부(266)는 도 10c 및 도 10d에 도시된 바와 같이, 압력의 인가 및/또는 열로 리플로우시킴에 따라서 전도성 트레이스(268) 주위에서 붕괴된다. 비가용성부(264)는 리플로우 동안에 용융 또는 변형되지 않고 그것의 형태와 모양을 유지한다. 비가용성부(264)는 반도체 다이(224) 및 기판(270) 사이에 스탠드오프(standoff) 거리를 제공하도록 크기가 결정된다. Cu OSP와 같은 마무리재가 기판(270)에 인가될 수 있다. 전도성 트레이스(268)가, 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다.
리플로우 공정 동안에, 반도체 다이(224)상의 큰 수(예를 들면, 수천)의 복합 범프(262)가 기판(270)의 전도성 트레이스(268)상의 상호 접속 사이트에 부착된다. 범프(262)의 일부는 특히 반도체 다이(224)가 뒤틀어진 경우에 전도성 트레이스(256)에의 적절한 접속에 실패한다. 복합 범프(262)가 전도성 트레이스(268)보다 넓다. 인가되는 적절한 힘을 가지고 가용성부(266)는 전도성 트레이스(268)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(262)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(268)보다 연성이고 유순한 가용성부(266)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(262)의 웨지-모양은 범프 및 전도성 트레이스 사이의, 즉, 도 10a 및 도 10c의 보다 짧은 양상을 따르는 피치의 희생없이도 도 14b 및 도 14d의 보다 긴 양상을 따라서, 접촉 면적을 증가시킨다. 복합 범프(262) 및 전도성 트레이스(268) 사이의 기계적 인터로킹은 리플로우 동안 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(268)와 맞물리는 복합 범프(262)는 범프 상호 접속 불량을 감소시킨다.
도 11a-11d는 도 8c와 비슷하게, 접촉 패드(232)위에 형성된 범프 재료(274)를 구비한 반도체 다이(224)의 BOL 실시예를 도시하고 있다. 도 11a에서, 범프 재료(274)는 일반적으로 유순하고, 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(274)는 기판(278)상의 전도성 트레이스(276) 보다 넓다. 다수 돌기(280)가 약 1-25㎛의 높이로 전도성 트레이스(276)상에 형성된다.
반도체 다이(224)가, 범프 재료(274)가 전도성 트레이스(276)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 범프 재료(274)는 기판(278)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어, 도 12b에 도시된 바와 같이, 범프 재료(274)를 전도성 트레이스(276) 및 돌기(280)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(274)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(274)가 플라스틱 변형을 겪게 하고 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면을 커버하게 한다. 범프 재료(274)의 플라스틱 유동은 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료(274)의 플라스틱 유동은 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 주위에서 발생하지만, 전기적 쇼팅 및 다른 결점을 유발시킬 수 있는 기판(278)까지 과도하게 연장되지는 않는다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 봉지 과정(encapsulation)과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다.
도 11c는 전도성 트레이스(276)보다 협소한 범프 재료(274)를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(274)를 전도성 트레이스(276) 및 돌기(280)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(274)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(276) 및 돌기(280)의 정상면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(274)가 플라스틱 변형을 겪게 하고 전도성 트레이스(276) 및 돌기(280)의 정상면을 커버하게 한다. 범프 재료(274)의 플라스틱 유동은 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다.
도 11d는 전도성 트레이스(276)의 에지 위에 형성된 범프 재료(274), 즉, 범프 재료의 일부가 전도성 트레이스 위에 있고 범프 재료의 일부는 전도성 트레이스 위에 있지 않는 범프 재료를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어, 범프 재료(274)를 전도성 트레이스(276) 및 돌기(280)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(274)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(274)가 플라스틱 변형을 겪게 하고 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면을 커버하게 한다. 범프 재료(274)의 플라스틱 유동은 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이에 거시적인 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다.
도 12a-12c는 도 8c와 비슷하게, 접촉 패드(232)위에 형성된 범프 재료(284)를 구비한 반도체 다이(224)의 다른 BOL 실시예를 도시하고 있다. 도 12a에 도시된 바와 같이, 범프 재료(284)의 몸체 보다 협소한 팁(286)을 구비한 계단형 범프로서 범프 재료(284)의 몸체로부터 팁(286)이 연장된다. 반도체 다이(224)는, 범프 재료(284)가 기판(290)의 전도성 트레이스(388)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(286)은 전도성 트레이스(288)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(284)와 팁(286)은 기판(290)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(284)는 기판(290)상의 전도성 트레이스(288)보다 넓다.
전도성 트레이스(288)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 팁(286)을 전도성 트레이스(288)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(288)의 유순한 성질로 인해서 전도성 트레이스는, 도 12b에 도시된 바와 같이, 팁(286) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(288)가 플라스틱 변형을 겪게 하고 팁(286)의 정상면 및 측면을 커버하게 한다.
도 12c는 접촉 패드(232)위에 형성된 둥근 범프 재료(294)를 구비한 다른 BOL 실시예를 도시하고 있다. 범프 재료(294)의 몸체 보다 협소한 팁을 구비한 스터드 범프를 형성하도록 범프 재료(294)의 몸체로부터 팁(296)이 연장된다. 반도체 다이(224)는, 범프 재료(294)가 기판(300)의 전도성 트레이스(298) 상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(296)은 전도성 트레이스(298)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(294)와 팁(296)은 기판(300)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(294)는 기판(300)상의 전도성 트레이스(298)보다 넓다.
전도성 트레이스(298)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 팁(296)을 전도성 트레이스(298)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(298)의 유순한 성질로 인해서 전도성 트레이스는 팁(296) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(298)가 플라스틱 변형을 겪게 하고 팁(296)의 정상면 및 측면을 커버하게 한다.
도 9a-9g, 도 10a-10d 및 도 11a-11d에 기술된 전도성 트레이스들은 또한 도 12a-12c에 도시된 바와 같은 유순한 재료일 수 있다.
도 13a-13b는, 도 8c와 비슷하게, 접촉 패드(232)위에 형성된 범프 재료(304)를 구비한 반도체 다이(224)의 다른 BOL 실시예를 도시하고 있다. 범프 재료(304)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(304)는 기판(308)상의 전도성 트레이스(306) 보다 넓다. 전도 비아(310)가, 도 13a에 도시된 바와 같이, 개구(312) 및 전도 측벽(314)을 구비한 상태로 전도성 트레이스(306)를 관통하여 형성된다. 전도성 트레이스(306)는, 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다.
도 17a~17g를 참조하면, 반도체 다이(224)가, 범프 재료(304)가 전도성 트레이스(306)상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 범프 재료(304)는 기판(308)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(304)를 전도성 트레이스(306) 및 전도 비아(310)의 개구(312)안으로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(304)의 유순한 성질로 인해서, 도 13b에 도시된 바와 같이, 범프 재료는 전도성 트레이스(306)의 정상면 및 측면 주위에서 그리고 전도 비아(310)의 개구(312)안으로 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(304)가 플라스틱 변형을 겪게 하고 전도성 트레이스(306)의 정상면 및 측면과 전도 비아(310)의 개구(312)안을 커버하게 한다. 범프 재료(304)는 따라서 기판(308)을 관통하는 z 방향 수직 상호접속을 위해 전도성 트레이스(306) 및 전도 측벽(314)에 전기적으로 연결된다. 범프 재료(304)의 플라스틱 유동은 범프 재료와 전도성 트레이스(306)의 정상면과 측면 및 전도 비아(410)의 개구(412) 사이에 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(306)의 정상면과 측면 및 전도 비아(310)의 개구(312) 사이의 기계적 인터로킹은 본딩 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(306)의 정상면과 측면 및 전도 비아(310)의 개구(312) 사이의 기계적 인터로킹은 또한 봉지 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다. 전도 비아(10)가 범프 재료(304)를 구비한 상호접속 사이트내에 형성되기 때문에, 전체 기판 상호접속 면적이 감소된다.
도 9a-9g, 도 10a-10d, 도 11a-11d, 도 12a-12c 및 도 13a-13b의 BOL 실시예에서, 전도성 트레이스(156)를 상호 접속 구조체 보다 협소하게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스는 전도성 트레이스 주변의 상호접속 구조체를 변형시키는데 필요한 힘(F)을 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스 주위의 상호접속 구조체를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 동안에 다이의 시프팅 또는 다이의 플로팅을 방지한다.
도 14a-14c는 봉지재를 반도체 다이와 기판 사이에 증착시키기 위한 몰드 언더필(MUF)공정을 도시하고 있다. 도 14a는 도 9b로부터의 범프 재료(234)를 이용하여 기판(254)에 장착되고 체이스 몰드(320)의 상부 몰드 지지체(316) 및 하부 몰드 지지체(318) 사이에 위치된 반도체 다이(224)를 도시하고 있다. 도 9a-9g, 도 10a-10d, 도 11a-11d, 도 12a-12c 및 도 13a-13b로부터의 다른 반도체 다이 및 기판 조합이 체이스 몰드(320)의 상부 몰드 지지체(316) 및 하부 몰드 지지체(318) 사이에 위치될 수 있다. 상부 몰드 지지체(316)는 압축성 해제 필름(322)을 포함한다.
도 14b에서, 상부 몰드 지지체(316) 및 하부 몰드 지지체(318)가, 기판 위와 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(224) 및 기판(254)을 감싸도록 함께 모아진다. 압축성 해제 필름(322)이 반도체 다이(224)의 후방면(228) 및 측면에 일치되게 배열되어 이들 공간에 봉지재의 형성을 차단한다. 액체 상태의 봉지재(324)가 노즐(326)을 이용하여 체이스 몰드(320)의 한 사이드안으로 주입되는 동안 선택적인 진공 어시스트(328)가 맞은편으로부터 압력을 유인하여 기판(254)위의 오픈 스페이스 및 반도체 다이(224) 및 기판(254) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(324)는 에폭시 수지 필러, 에폭시 아크릴래이트 필러 또는 적절한 폴리머 필러와 같은 폴리머 복합재일 수 있다. 봉지재(324)는 비전도성이고 외부 요소 및 오염물로부터 반도체 소자를 환경적으로 보호한다. 압축성 재료(322)는 봉지재(324)가 반도체 다이(324)의 후방면(328)위에 그리고 측면 주위에 유동하는 것을 방지한다. 봉지재(324)는 경화된다. 반도체 다이(324)의 후방면 및 측면은 봉지재(24)로부터 노출된 상태로 남는다.
도 14c는 MUF 및 몰드 오버필(MOF), 즉 압축성 재료(322)가 없는 것의 실시예를 도시하고 있다. 반도체 다이(224) 및 기판(254)은 체이스 몰드(320)의 상부 몰드 지지체(316) 및 하부 몰드 지지체(318) 사이에 위치된다. 상부 몰드 지지체(316) 및 하부 몰드 지지체(318)가 기판 위, 반도체 다이 주변 그리고 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(224) 및 기판(254)을 감싸도록 함께 모아진다. 액체 상태의 봉지재(324)가 노즐(326)을 이용하여 체이스 몰드(20)의 한 사이드안으로 주입되는 동안 선택적인 진공 어시스트(328)가 맞은편으로부터 압력을 유인하여 반도체 다이(224) 주변 및 기판(254)위의 오픈 스페이스와 반도체 다이(324) 및 기판(354) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(324)는 경화된다.
도 15는 봉지재를 반도체 다이(224) 주변 그리고 반도체 다이(224) 및 기판(254) 사이의 갭에 증착시키는 다른 실시예를 도시하고 있다. 반도체 다이(224) 및 기판(254)은 댐(330)에 의해 감싸진다. 봉지재(332)가 액체 상태로 노즐(334)로부터 댐(330)안으로 분배되어 기판(254) 위의 오픈 스페이스와 반도체 다이(224) 및 기판(254) 사이의 오픈 스페이스로 충진된다. 노즐(334)로부터 분배되는 캡슈화제(332)의 부피는 반도체 다이(224)의 후방면(228) 및 측면을 커버하지 않는 상태로 댐(330)을 충진하도록 제어된다. 봉지재(332)는 경화된다.
도 16은 도 14a, 14c 및 15로부터의 MUF공정 후의 반도체 다이(224) 및 기판(254)을 도시하고 있다. 봉지재(324)는 기판(224) 위와 반도체 다이(224) 및 기판(254) 사이의 범프 재료(234) 주위에 균일하게 분포된다.
도 17a-17g는 기판 또는 PCB(340)상의 다양한 전도성 트레이스 래이아웃의 평면도이다. 도 17a에서, 전도성 트레이스(342)는 기판(340)상에 형성된 집적된 범프 패드 또는 상호접속 사이트(344)를 구비한 스트레이트 컨덕터(straight conductor)이다. 기판 범프 패드(344)의 측부는 전도성 트레이스(342)와 동일 선상에 있을 수 있다. 종래 기술에서는, 솔더 레지스트레이션 개구(SRO)가 일반적으로 리플로우 동안에 범프 재료를 수용하도록 상호접속 사이트 위에 형성된다. SRO는 상호접속 피치를 증가시키고 I/O 카운트를 감소시킨다. 대조적으로, 마스킹 층(346)이 기판(340)의 일부 위에 형성될 수 있으나, 마스킹 층은 전도성 트레이스(342)의 기판 범프 패드(344) 주변에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(342) 부분은 리플로우 동안 범프 수용을 위해 사용될 수 있는 마스킹 층(346)의 어떤 SRO도 결여된다.
반도체 다이(324)는 기판(340) 위에 위치되고 범프 재료는 기판 범프 패드(344)와 나란하게 배열된다. 범프 재료는, 그것을 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(44)에 전기적 그리고 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(344)위에 증착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 기판 범프 패드(344)에 본딩된다. 하나의 실시예에서, 범프 재료는 도 17b에 도시된 바와 같이, 범프 또는 상호접속 구조체(348)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하여 리플로우된다. 일부 응용에서, 범프(348)는 두 번 리플로우되어 기판 범프 패드(344)에 전기적 접촉을 개선시킨다. 협소한 기판 범프 패드(344) 주위의 범프 재료는 리플로우 동안에 다이 위치를 유지시킨다.
높은 라우팅 밀도 응용에서, 전도성 트레이스(342)의 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(342) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(232) 또는 기판 범프 패드(344) 주위에 형성되지 않기 때문에, 전도성 트레이스(342)는 보다 미세한 피치로 형성될 수 있는데, 즉, 전도성 트레이스(342)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(344) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(342) 사이의 피치는 P=D+ PLT + W/2로 주어지는데, 여기서 D는 범프(348)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(342)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(342)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트(ligament) 공간, 솔더 마스크 레지스트레이션 오차(SRT) 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
범프 재료가, 마스킹 층없이 다이 범프 패드(232)를 금속학적으로 그리고 전기적으로 기판 범프 패드(344)에 연결시키기 위해서 리플로우 되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-콘파인먼트(confinement) 상태로 유지시키고, 다이 펌프 패드(232) 및 기판 범프 패드(344) 사이의 공간내와, 범프 패드 풋프린트내의 전도성 트레이스(342)에 바로 인접한 기판(440)부분에 보유시킨다.
원하는 셀프-콘파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도성 트레이스(342)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(232) 또는 기판 범프 패드(344)에 위치되기 전에 플럭스 용액에 함침될 수 있다. 용융 범프 재료는 플럭스 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 국한되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(340)이 다이 펌프 패드(232) 또는 기판 범프 패드(344) 주위에 필요하지 않다.
도 17c는 기판(350)상에 형성된 집적된 직사각형 범프 패드 또는 상호접속 사이트(354)를 구비한 스트레이트 컨덕터로서 평행한 전도성 트레이스(352)의 다른 실시예를 도시하고 있다. 이 경우에, 기판 범프 패드(354)는 전도성 트레이스(352)보다 넓고 맞물림 범프의 폭 보다 덜하다. 기판 범프 패드(354)의 측부들은 전도성 트레이스(352)와 평행할 수 있다. 마스킹층(356)이 기판(350)의 일부위에 형성될 수 있으나, 마스킹층은 전도성 트레이스(352)의 기판 범프 패드(354) 주위에 형성되지는 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(352) 부분은 리플로우 동안 범프 수용을 위해 사용될 수 있는 마스킹층(356)의 어떤 SRO도 결여된다.
도 17d는 최대 상호접속 밀도 및 용량을 위해 기판(366)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(364)를 구비한 멀티플 열(row)의 어레이(array)에 배열된 전도성 트레이스(360,362)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(360,362)는 범프 패드(364)로 라우팅하기 위한 엘보우를 포함한다. 각 기판 범프 패드(364)의 측부들은 전도성 트레이스(360,362)와 동일선상에 있다. 마스킹층(368)이 기판(366)의 일부에 형성될 수 있으나, 마스킹층(368)은 전도성 트레이스(360,362)의 기판 범프 패드(364) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(360,362) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(368)의 어떤 SRO도 결여된다.
도 17e는 최대 상호접속 밀도 및 용량을 위해 기판(376)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(374)를 구비한 멀티플 열의 어레이에 배열된 전도성 트레이스(370,372)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(70,372)는 범프 패드(374)로 라우팅하기 위한 엘보우를 포함한다. 이 경우에, 기판 범프 패드(374)는 라운드되고 전도성 트레이스(370,372)보다 넓지만, 맞물림 상호접속 범프 재료의 폭 보다 덜하다. 마스킹층(378)이 기판(376)의 일부에 형성될 수 있으나, 마스킹층(378)은 전도성 트레이스(370,372)의 기판 범프 패드(74) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(370,372) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹층(378)의 어떤 SRO도 결여된다.
도 17f는 최대 상호접속 밀도 및 용량을 위해 기판(386)상에 형성된 옵셋 집적 범프 패드 또는 상호접속 사이트(384)를 구비한 멀티플 열의 어레이에 배열된 전도성 트레이스(380,382)의 다른 하나의 실시예를 도시하고 있다. 교번적인 전도성 트레이스(380,382)는 범프 패드(384)로 라우팅하기 위한 엘보우를 포함한다. 이 경우에, 기판 범프 패드(384)는 직사각형이고 전도성 트레이스(380,382)보다 넓지만, 맞물림 상호접속 범프 재료의 폭 보다 덜하다. 마스킹층(388)이 기판(386)의 일부 위에 형성될 수 있으나, 마스킹층(388)은 전도성 트레이스(380,382)의 기판 범프 패드(384) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(380,382) 부분은 리플로우 동안에 범프 수용을 위해 사용될 수 있는 마스킹층(388)의 어떤 SRO도 결여된다.
상호접속 공정의 한 예로서, 반도체 다이(224)는 기판(366)위에 위치되고 범프 재료(234)는 도 17d로부터의 기판 범프 패드(364)와 나란하게 된다. 범프 재료(234)는, 도 9a-9g, 10a-10d, 11a-11d, 12a-12c 및 13a-13b에서 기술한 바와 같이, 범프 재료를 가압하거나 또는 범프 재료를 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(364)에 전기적 및 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(364)위에 증착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 기판 범프 패드(364)에 본딩된다. 하나의 실시예에서, 범프 재료는, 도 17g에 도시된 바와 같이, 범프 또는 상호접속 구조체(390)를 형성하기 위해 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(390)는 두 번 리플로우되어 기판 범프 패드(364)에 전기적 접촉을 개선 시킨다. 협소한 기판 범프 패드(364) 주위의 범프 재료는 리플로우 동안에 다이 위치를 유지시킨다. 범프 재료(234) 또는 범프(390)는 또한 도 17a-17g의 기판 범프 패드 구성상에 형성될 수 있다.
높은 라우팅 밀도 응용에서, 전도성 트레이스(360,362) 또는 도 17a-17g의 다른 전도성 트레이스 구성의 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(360,362) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(232) 또는 기판 범프 패드(364) 주위에 형성되지 않기 때문에, 전도성 트레이스(360,362)는 보다 미세한 피치로 형성될 수 있는데, 즉, 전도성 트레이스(360,362)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(364) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(360,362) 사이의 피치는 P=D/2 + PLT + W/2로 주어지는데, 여기서 D는 범프(390)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(360,362)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(360,362)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은, 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 솔더 마스크 레지스트레이션(SRT) 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
범프 재료가, 마스킹 층없이 다이 범프 패드(232)를 금속학적으로 그리고 전기적으로 기판 범프 패드(364)에 연결시키기 위해서 리플로우 되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-콘파인먼트(confinement) 상태로 유지시키고, 다이 펌프 패드(232) 및 기판 범프 패드(364) 사이 공간내와, 범프 패드 풋프린트 내의 전도성 트레이스(360,362)에 바로 인접한 기판(366)의 부분에 보유시킨다.
원하는 셀프-콘파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도성 트레이스(360,362)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(232) 또는 기판 범프 패드(364)에 위치되기 전에 플럭스 용액에 함침될 수 있다. 용융 범프 재료는 플럭스 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역내에 국한되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹층(368)이 다이 펌프 패드(232) 또는 기판 범프 패드(364) 주위에 필요하지 않다.
도 18a에서, 마스킹층(392)이 전도성 트레이스(394,396)의 일부 위에 증착된다. 그러나 마스킹층(392)은 집적된 범프 패드(398) 위에는 형성되지 않는다. 결과적으로, 기판(400)상의 각 범프 패드(398)에 대해 어떤 SRO도 존재하지 않는다. 비습윤성 마스킹 패치(402)가 집적 범프 패드(398)의 어레이 내에, 즉, 인접한 범프 패드 사이에 침입형으로 기판(400)상에 형성된다. 마스킹 패치(402)는 또한 다이 범프 패드(398)의 어레이 내에 침입형으로 반도체 다이(224)상에 형성될 수 있다. 더욱 일반적으로, 마스킹 패치는 적은 습윤성 영역으로의 진행을 막기 위해서 어떤 배열에서의 집적 범프 패드에 근접하여 형성된다.
반도체 다이(224)는 기판(400)위에 위치되고 범프 재료는 기판 범프 패드(398)와 나란하게 된다. 범프 재료는, 도 9a-9g, 10a-10d, 11a-11d, 12a-12c 및 13a-13b에서 기술한 바와 같이, 범프 재료를 가압하거나 또는 범프 재료를 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(398)에 전기적 및 금속학적으로 연결된다.
다른 하나의 실시예에서, 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 다이 집적 범프 패드(398)위에 증착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 공정을 이용하여 집적 범프 패드(398)에 본딩된다. 하나의 실시예에서, 범프 재료는, 도 18b에 도시된 바와 같이, 구형 볼 또는 범프(404)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(404)는 두 번 리플로우되어 집적 범프 패드(398)에 전기적 접촉을 개선시킨다. 범프는 또한 집적 범프 패드(398)에 압착 본딩될 수 있다. 범프(404)는 집적 범프 패드(398)위에 형성될 수 있는 상호접속 구조체의 한 형태를 나타낸다. 상호접속 구조체는 또한 스터드 범프, 마이크로 범프 또는 다른 전기적 상호접속체일 수 있다.
높은 라우팅 밀도 응용에서, 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(394,396) 사이의 피치를 감소시키기 위해서, 범프 재료는 마스킹 층 없이 집적 범프 패드(398) 주위로 리플로우된다. 전도성 트레이스(394,396) 사이의 이스케이프 피치는 리플로우 수용 목적을 위한 마스킹층 및 집적 범프 패드 주위의 관련 SRO를 제거함으로써,즉, 마스킹층 없이 범프 재료를 리플로우시킴으로써 감소될 수 있다. 마스킹층(392)은 전도성 트레이스(394,396) 및 집적 범프 패드(398)로부터 떨어진 기판(400)의 일부 위에 형성될 수 있으나, 마스킹층(392)은 집적 범프 패드(398) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(394,396) 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹 층(392)의 어떤 SRO도 결여된다.
또한, 마스킹 패치(402)가 집접 범프 패드(398)의 어레이내에 침입형으로 기판(400)상에 형성된다. 마스킹 패치(402)는 비습윤성 재료이다. 마스킹 패치(402)는 마스킹 층(392)와 동일한 재료이고 동일한 공정 단계 동안에 인가되거나 또는 상이한 재료이고 상이한 공정 단계 동안에 인가될 수 있다. 마스킹 패치(402)는 집적 범프 패드(398) 어레이 내의 트레이스 또는 패드 부분의 선택적인 산화, 도금 또는 다른 처리에 의해 형성될 수 있다. 마스킹 패치(402)는 범프 재료 유동을 집적 범프 패드(398)에 한정하여 전도 범프 재료의 인접 구조체로의 침출을 방지한다.
범프 재료가 집적 범프 패드(398) 어레이 내에 침입형으로 위치된 마스킹 패치(402)를 구비한 상태로 리플로우되는 경우에, 습윤 및 표면장력은 다이 범프 패드(232) 및 집적 범프 패드(398) 사이의 공간 내와, 그리고 전도성 트레이스(394,396)에 바로 인접하고 집적 범프 패드(398)의 풋프린트내의 기판(500)부분에 범프 재료를 한정 및 보유시킨다.
원하는 콘파인먼트 특성을 달성하기 위해서, 범프 재료와 접촉하는 영역을 전도성 트레이스(394,396)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(232) 또는 집적 범프 패드(398)에 위치되기 전에 플럭스 용액에 범프 재료가 함침될 수 있다. 용융 범프 재료는 플럭스 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 한정되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(392)이 다이 펌프 패드(232) 또는 집적 범프 패드(398) 주위에 필요하지 않다.
어떤 SRO도 다이 범프 패드(232) 또는 집적 범프 패드(398) 주위에 형성되지 않기 때문에, 전도성 트레이스(394,396)는 보다 미세한 피치로 형성될 수 있는데, 즉, 접촉을 이루고 그리고 전기적 쇼트 형성 없이도 전도성 트레이스는 인접한 구조체에 근접하여 놓일 수 있다. 동일한 솔더 레지스트레이션 디자인 룰을 가정하면, 전도성 트레이스(394,396) 사이의 피치는 P=(1.1D + W)/2로 주어지는데, 여기서 D는 범프(404)의 베이스 직경, 그리고 W는 전도성 트레이스(394,396)의 폭이다. 하나의 실시예에서, 100㎛의 범프 직경, 그리고 20㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(394,396)의 최소 이스케이프 피치는 65㎛가 된다. 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다.
도 19는 다이 부착 접착제(adhesive, 410)를 이용하여 반도체 다이(408)위에 적재된 반도체 다이(406)를 구비한 패키지-온-패키지(PoP)를 도시하고 있다. 반도체 다이(406,408) 각각은, 다이의 전기적 디자인 및 기능에 따라서 다이내에 형성되고 전기적으로 상호접속된 활성 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함하는 활성 표면을 갖는다. 예를 들면, 상기 회로는 DSP, ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 회로를 구현하기 위한 활성 표면내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 소자를 포함할 수 있다. 반도체 다이(406,408)는 또한 RF신호 처리용 인덕터 캐패시터 및 레지스터와 같은 IPD를 포함할 수 있다.
반도체 다이(406)는 도 9a-9g, 10a-10d, 11a-11d, 12a-12c 또는 13a-13b로부터의 어떤 실시예를 사용하여 접촉 패드(418)상에 형성된 범프 재료(416)를 사용하여 기판(414)상에 형성된 전도성 트레이스(412)에 장착된다. 전도성 트레이스(412)는, 도 5-7에 도시된 바와 같이, 상호접속 구조체 및 2X 감소된 디자인 룰에 적용가능하다. 반도체 다이(408)는 본드 와이어(422)를 이용하여 기판(414)상에 형성된 접촉 패드(420)에 전기적으로 연결된다. 본드 와이어(422)의 대향 단부는 반도체 다이(406)상의 접촉 패드(424)에 본딩된다.
마스킹층(426)이 기판(414)위에 형성되고 반도체 다이(406)의 풋프린트를 넘어 개방된다. 마스킹층(426)은 리플로우 동안에 범프 재료(416)를 전도성 트레이스(412)에 한정시키지 않지만, 오픈 마스크는 댐으로 작용하여 봉지재(428)가 MUF동안에 접촉 패드(420) 또는 본드 와이어(422)로 이주하는 것을 방지한다. 봉지재(428)는, 도 14a-14c와 비슷하게, 반도체 다이(408) 및 기판(414) 사이에 증착된다. 마스킹층(426)은 MUF 봉지재(428)가 접촉 패드(420) 및 본드 와이어(422)에 도달하는 것을 차단하는데, 도달하면 결함을 초래할 수 있다. 마스킹층(426)은 봉지재(428)가 접촉 패드(420)로 빠지지 않는 상태로 보다 큰 반도체 다이가 주어진 기판상에 위치되게 한다.
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 청구범위에 기재된 본 발명의 범위를 이탈하지 않는 범위에서 그 실시예들에 변형 및 적용이 이루어질 수 있다는 것을 이해할 것이다.

Claims (25)

  1. 반도체 다이의 표면 위에 형성된 복수의 복합 범프를 갖는 반도체 다이를 제공하는 단계 - 상기 복합 범프 각각은 가용성부(fusible portion)와 비가용성 부(non-fusible portion)를 포함함 - ;
    기판을 제공하는 단계;
    노출된 측벽을 갖고, SRO + 2*SRR - 2X 로 정의되는(여기서, SRO는 접촉 패드 위의 개구, SRR은 제조 공정을 위한 레지스트레이션, 및 X는 노출된 접촉 패드의 두께임) 디자인 룰에 따라서 크기가 결정되는 복수의 원형 접촉 패드를 상기 기판 위에 형성하는 단계;
    상기 복합 범프가 상기 접촉 패드의 정상면 및 측면을 덮도록 상기 복합 범프를 상기 접촉 패드에 본딩하는 단계; 및
    봉지재를 상기 반도체 다이와 기판 사이의 범프 주위에 증착시키는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 X의 값은 5 내지 20 마이크론의 범위인 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 복합 범프는 X의 최대 거리만큼 접촉 패드와 어긋나도록 배열되는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 복합 범프의 비가용성부는 금, 구리, 니켈, 리드 솔더 또는 리드-주석 합금을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 복합 범프의 가용성부는 주석, 리드-프리 합금(lead-fre alloy), 주석-은 합금, 주석-은-구리 합금, 주석-은-인듐 합금, 공정 솔더, 또는 은, 구리 또는 리드를 갖는 다른 주석 합금을 포함하는 반도체 소자의 제조 방법.
  7. 반도체 다이를 제공하는 단계;
    기판을 제공하는 단계;
    노출된 측벽을 갖는 상호접속 사이트를 구비한 복수의 전도성 트레이스를 상기 기판 위에 형성하는 단계 - 상기 상호접속 사이트는 상호접속 사이트 내로 연장되는 개구를 포함함;
    상기 반도체 다이 및 기판의 상호접속 사이트 사이에 복수의 상호접속 구조체를 형성하는 단계;
    상기 상호접속 구조체가 상기 개구 내로 연장되고, 상기 상호접속 사이트의 정상면 및 측면을 커버하며, 노출된 상호접속 사이트의 두께인 X의 최대 거리만큼 기판 위로 연장되도록, 상기 상호접속 구조체를 상기 상호접속 사이트에 본딩시키는 단계; 및
    봉지재를 상기 반도체 다이 및 기판 사이에 증착시키는 단계;를 포함하며,
    상기 상호접속 사이트는 SRO + 2*SRR - 2X 로 정의되는(여기서, SRO는 상호접속 사이트 위의 개구, SRR은 제조 공정을 위한 레지스트레이션) 디자인 룰에 따라서 크기가 결정되는, 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 X의 값은 5 ~ 20 마이크론의 범위인 반도체 소자의 제조 방법.
  9. 삭제
  10. 제7항에 있어서,
    상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 상호접속 구조체의 비가용성부는 금, 구리, 니켈, 리드 솔더 또는 리드-주석 합금을 포함하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 상호접속 구조체의 가용성부는 주석, 리드-프리 합금, 주석-은 합금, 주석-은-구리 합금, 주석-은-인듐 합금, 공정 솔더, 또는 은, 구리 또는 리드를 갖는 다른 주석 합금을 포함하는 반도체 소자의 제조 방법.
  13. 제7항에 있어서,
    상기 상호접속 구조체는 전도성 필라 및 상기 전도성 필라 위에 형성된 범프를 포함하는 반도체 소자의 제조 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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US12/969,451 US9345148B2 (en) 2008-03-25 2010-12-15 Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9220590B2 (en) 2010-06-10 2015-12-29 Z Lens, Llc Accommodative intraocular lens and method of improving accommodation
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
TWI455264B (zh) * 2012-02-04 2014-10-01 Lextar Electronics Corp 晶片接合結構及晶片接合的方法
US9364318B2 (en) 2012-05-10 2016-06-14 Z Lens, Llc Accommodative-disaccommodative intraocular lens
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
FR2994331B1 (fr) * 2012-07-31 2014-09-12 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques entre eux, de type flip-chip
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
KR20140019173A (ko) * 2012-08-06 2014-02-14 삼성전기주식회사 솔더 코팅볼을 이용한 패키징 방법 및 이에 따라 제조된 패키지
US20140124254A1 (en) * 2012-11-05 2014-05-08 Nvidia Corporation Non-solder mask defined copper pad and embedded copper pad to reduce packaging system height
WO2014194025A1 (en) * 2013-05-29 2014-12-04 Cavendish Kinetics, Inc Techniques for chip scale packaging without solder mask
US20150187719A1 (en) * 2013-12-30 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Trace Design for Bump-on-Trace (BOT) Assembly
DE102015105752B4 (de) * 2015-04-15 2021-08-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiteranordnung mit Reservoir für Markermaterial
US9947631B2 (en) * 2015-10-14 2018-04-17 Intel Corporation Surface finishes for interconnection pads in microelectronic structures
JP6704175B2 (ja) * 2016-01-27 2020-06-03 パナソニックＩｐマネジメント株式会社 Ｌｅｄモジュール及びそれを用いた照明器具
DE102016103585B4 (de) * 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
CN109890325B (zh) 2016-08-24 2021-10-26 Z晶状体有限责任公司 双模式调节-去调节型人工晶状体
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US10150868B1 (en) 2018-03-28 2018-12-11 Dow Global Technologies Llc Flooding composition with polysiloxane
US10162141B1 (en) 2018-03-28 2018-12-25 Dow Global Technologies Llc Flooding composition with polysiloxane
TWI689052B (zh) * 2019-03-15 2020-03-21 鴻海精密工業股份有限公司 半導體封裝結構及其製造方法
US11257694B2 (en) * 2020-02-04 2022-02-22 Nanya Technology Corporation Semiconductor device having hybrid bonding interface, method of manufacturing the semiconductor device, and method of manufacturing semiconductor device assembly
US11276659B2 (en) 2020-02-28 2022-03-15 Micron Technology, Inc. Methods for forming elements for microelectronic components, related conductive elements, and microelectronic components, assemblies and electronic systems incorporating such conductive elements
KR20220007254A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
TWI753645B (zh) * 2020-11-12 2022-01-21 錼創顯示科技股份有限公司 微型發光二極體顯示器及其修補方法
KR20230020829A (ko) * 2021-08-04 2023-02-13 삼성전자주식회사 도전 패드를 포함하는 인쇄회로기판 및 이를 이용한 전자 장치
US20230073823A1 (en) * 2021-09-09 2023-03-09 Qualcomm Incorporated Package comprising a substrate with high-density interconnects
US20230369270A1 (en) * 2022-05-16 2023-11-16 Northrop Grumman Systems Corporation Bump structures for low temperature chip bonding

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184381A (ja) 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd フリップチップ実装用回路基板とその製造方法、並びに半導体装置とその製造方法
JP2009182330A (ja) * 2008-01-30 2009-08-13 Samsung Electronics Co Ltd 印刷回路基板、半導体パッケージ、カード及び電子システム

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04355933A (ja) 1991-02-07 1992-12-09 Nitto Denko Corp フリツプチツプの実装構造
JP2678958B2 (ja) 1992-03-02 1997-11-19 カシオ計算機株式会社 フィルム配線基板およびその製造方法
US5314651A (en) 1992-05-29 1994-05-24 Texas Instruments Incorporated Fine-grain pyroelectric detector material and method
US5386624A (en) 1993-07-06 1995-02-07 Motorola, Inc. Method for underencapsulating components on circuit supporting substrates
US5508561A (en) 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5519580A (en) 1994-09-09 1996-05-21 Intel Corporation Method of controlling solder ball size of BGA IC components
JP3353508B2 (ja) 1994-12-20 2002-12-03 ソニー株式会社 プリント配線板とこれを用いた電子装置
US5650595A (en) 1995-05-25 1997-07-22 International Business Machines Corporation Electronic module with multiple solder dams in soldermask window
JPH08340173A (ja) 1995-06-12 1996-12-24 Ibiden Co Ltd プリント配線板
US5710071A (en) 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
KR0182073B1 (ko) 1995-12-22 1999-03-20 황인길 반도체 칩 스케일 반도체 패키지 및 그 제조방법
US5889326A (en) 1996-02-27 1999-03-30 Nec Corporation Structure for bonding semiconductor device to substrate
JPH09260552A (ja) 1996-03-22 1997-10-03 Nec Corp 半導体チップの実装構造
KR100216839B1 (ko) 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
JPH1051118A (ja) * 1996-07-30 1998-02-20 Ibiden Co Ltd プリント配線板
JP3500032B2 (ja) 1997-03-13 2004-02-23 日本特殊陶業株式会社 配線基板及びその製造方法
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
WO1999000842A1 (en) 1997-06-26 1999-01-07 Hitachi Chemical Company, Ltd. Substrate for mounting semiconductor chips
JPH1126919A (ja) 1997-06-30 1999-01-29 Fuji Photo Film Co Ltd プリント配線板
EP1025587A4 (en) 1997-07-21 2000-10-04 Aguila Technologies Inc SEMICONDUCTOR FLIPCHIP PACK AND PRODUCTION METHOD THEREFOR
US6335571B1 (en) 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US5985456A (en) 1997-07-21 1999-11-16 Miguel Albert Capote Carboxyl-containing polyunsaturated fluxing adhesive for attaching integrated circuits
US6448665B1 (en) 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JP3424526B2 (ja) 1997-10-23 2003-07-07 松下電器産業株式会社 電子部品の実装方法
US6157079A (en) 1997-11-10 2000-12-05 Citizen Watch Co., Ltd Semiconductor device with a bump including a bump electrode film covering a projecting photoresist
JP3819576B2 (ja) 1997-12-25 2006-09-13 沖電気工業株式会社 半導体装置及びその製造方法
US5977632A (en) * 1998-02-02 1999-11-02 Motorola, Inc. Flip chip bump structure and method of making
US6324754B1 (en) 1998-03-25 2001-12-04 Tessera, Inc. Method for fabricating microelectronic assemblies
US6329605B1 (en) 1998-03-26 2001-12-11 Tessera, Inc. Components with conductive solder mask layers
JP2000031204A (ja) 1998-07-07 2000-01-28 Ricoh Co Ltd 半導体パッケージの製造方法
JP2000133672A (ja) 1998-10-28 2000-05-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3346320B2 (ja) 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP2001068836A (ja) 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法
US6365977B1 (en) * 1999-08-31 2002-04-02 International Business Machines Corporation Insulating interposer between two electronic components and process thereof
TW429492B (en) 1999-10-21 2001-04-11 Siliconware Precision Industries Co Ltd Ball grid array package and its fabricating method
US6774474B1 (en) 1999-11-10 2004-08-10 International Business Machines Corporation Partially captured oriented interconnections for BGA packages and a method of forming the interconnections
US6573610B1 (en) * 2000-06-02 2003-06-03 Siliconware Precision Industries Co., Ltd. Substrate of semiconductor package for flip chip package
US6787918B1 (en) 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
US6201305B1 (en) 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
JP3554533B2 (ja) 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7242099B2 (en) 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
TW507341B (en) 2001-11-01 2002-10-21 Siliconware Precision Industries Co Ltd Substrate capable of preventing delamination of chip and semiconductor encapsulation having such a substrate
US6870276B1 (en) 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
US6636313B2 (en) 2002-01-12 2003-10-21 Taiwan Semiconductor Manufacturing Co. Ltd Method of measuring photoresist and bump misalignment
US6756294B1 (en) * 2002-01-30 2004-06-29 Taiwan Semiconductor Manufacturing Company Method for improving bump reliability for flip chip devices
JP2003273145A (ja) 2002-03-12 2003-09-26 Sharp Corp 半導体装置
US6780673B2 (en) 2002-06-12 2004-08-24 Texas Instruments Incorporated Method of forming a semiconductor device package using a plate layer surrounding contact pads
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
JP2004095923A (ja) 2002-09-02 2004-03-25 Murata Mfg Co Ltd 実装基板およびこの実装基板を用いた電子デバイス
JP2004111676A (ja) 2002-09-19 2004-04-08 Toshiba Corp 半導体装置、半導体パッケージ用部材、半導体装置の製造方法
US7173342B2 (en) 2002-12-17 2007-02-06 Intel Corporation Method and apparatus for reducing electrical interconnection fatigue
JP4114483B2 (ja) 2003-01-10 2008-07-09 セイコーエプソン株式会社 半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器
US6774497B1 (en) 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
US20040232562A1 (en) 2003-05-23 2004-11-25 Texas Instruments Incorporated System and method for increasing bump pad height
US6849944B2 (en) 2003-05-30 2005-02-01 Texas Instruments Incorporated Using a supporting structure to control collapse of a die towards a die pad during a reflow process for coupling the die to the die pad
US6888255B2 (en) 2003-05-30 2005-05-03 Texas Instruments Incorporated Built-up bump pad structure and method for same
TW572361U (en) 2003-06-03 2004-01-11 Via Tech Inc Flip-chip package carrier
TWI227556B (en) 2003-07-15 2005-02-01 Advanced Semiconductor Eng Chip structure
TWI241702B (en) 2003-07-28 2005-10-11 Siliconware Precision Industries Co Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure
KR100523330B1 (ko) 2003-07-29 2005-10-24 삼성전자주식회사 Ｓｍｄ 및 ｎｓｍｄ 복합형 솔더볼 랜드 구조를 가지는ｂｇａ 반도체 패키지
US6790759B1 (en) * 2003-07-31 2004-09-14 Freescale Semiconductor, Inc. Semiconductor device with strain relieving bump design
TWI234258B (en) 2003-08-01 2005-06-11 Advanced Semiconductor Eng Substrate with reinforced structure of contact pad
TWI241675B (en) 2003-08-18 2005-10-11 Siliconware Precision Industries Co Ltd Chip carrier for semiconductor chip
KR100541394B1 (ko) 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
JP2005079211A (ja) 2003-08-29 2005-03-24 Nippon Avionics Co Ltd 超音波フリップチップ実装方法
US7271484B2 (en) 2003-09-25 2007-09-18 Infineon Technologies Ag Substrate for producing a soldering connection
JP3877717B2 (ja) 2003-09-30 2007-02-07 三洋電機株式会社 半導体装置およびその製造方法
JP2005109187A (ja) 2003-09-30 2005-04-21 Tdk Corp フリップチップ実装回路基板およびその製造方法ならびに集積回路装置
KR101249555B1 (ko) * 2003-11-10 2013-04-01 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US7294929B2 (en) 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US7902678B2 (en) 2004-03-29 2011-03-08 Nec Corporation Semiconductor device and manufacturing method thereof
JP4024773B2 (ja) 2004-03-30 2007-12-19 シャープ株式会社 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
TWI240389B (en) 2004-05-06 2005-09-21 Advanced Semiconductor Eng High-density layout substrate for flip-chip package
US7224073B2 (en) 2004-05-18 2007-05-29 Ultratera Corporation Substrate for solder joint
US7057284B2 (en) 2004-08-12 2006-06-06 Texas Instruments Incorporated Fine pitch low-cost flip chip substrate
JP2006108313A (ja) 2004-10-04 2006-04-20 Rohm Co Ltd 実装基板および半導体装置
US20060131758A1 (en) 2004-12-22 2006-06-22 Stmicroelectronics, Inc. Anchored non-solder mask defined ball pad
KR20070107154A (ko) 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
JP2007005452A (ja) 2005-06-22 2007-01-11 Renesas Technology Corp 半導体装置
EP1887845A4 (en) 2005-06-30 2010-08-11 Ibiden Co Ltd CIRCUIT BOARD
JP4971769B2 (ja) 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
TWI286830B (en) 2006-01-16 2007-09-11 Siliconware Precision Industries Co Ltd Electronic carrier board
TWI294682B (en) 2006-02-03 2008-03-11 Siliconware Precision Industries Co Ltd Semiconductor package substrate
US20070200234A1 (en) 2006-02-28 2007-08-30 Texas Instruments Incorporated Flip-Chip Device Having Underfill in Controlled Gap
US7317245B1 (en) 2006-04-07 2008-01-08 Amkor Technology, Inc. Method for manufacturing a semiconductor device substrate
JP2007305881A (ja) 2006-05-12 2007-11-22 Sharp Corp テープキャリアおよび半導体装置並びに半導体モジュール装置
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US8581380B2 (en) 2006-07-10 2013-11-12 Stats Chippac Ltd. Integrated circuit packaging system with ultra-thin die
US7652374B2 (en) 2006-07-31 2010-01-26 Chi Wah Kok Substrate and process for semiconductor flip chip package
US20080093749A1 (en) 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design
TWI331388B (en) 2007-01-25 2010-10-01 Advanced Semiconductor Eng Package substrate, method of fabricating the same and chip package
JP4618260B2 (ja) 2007-02-21 2011-01-26 日本テキサス・インスツルメンツ株式会社 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置
US7521284B2 (en) 2007-03-05 2009-04-21 Texas Instruments Incorporated System and method for increased stand-off height in stud bumping process
TWI361482B (en) 2007-05-10 2012-04-01 Siliconware Precision Industries Co Ltd Flip-chip semiconductor package structure and package substrate applicable thereto
TWI357137B (en) 2007-10-19 2012-01-21 Advanced Semiconductor Eng Flip chip package structure and carrier thereof
TWI358113B (en) 2007-10-31 2012-02-11 Advanced Semiconductor Eng Substrate structure and semiconductor package usin
TW200921868A (en) 2007-11-07 2009-05-16 Advanced Semiconductor Eng Substrate structure
US7847399B2 (en) 2007-12-07 2010-12-07 Texas Instruments Incorporated Semiconductor device having solder-free gold bump contacts for stability in repeated temperature cycles
JP5107012B2 (ja) 2007-12-12 2012-12-26 新光電気工業株式会社 配線基板及び電子部品の実装構造の製造方法
KR20090080623A (ko) 2008-01-22 2009-07-27 삼성전기주식회사 포스트 범프 및 그 형성방법
TWI340615B (en) 2008-01-30 2011-04-11 Advanced Semiconductor Eng Surface treatment process for circuit board
JP5053919B2 (ja) * 2008-03-07 2012-10-24 パナソニック株式会社 表面実装デバイスの実装構造体
US7670939B2 (en) 2008-05-12 2010-03-02 Ati Technologies Ulc Semiconductor chip bump connection apparatus and method
US7851928B2 (en) 2008-06-10 2010-12-14 Texas Instruments Incorporated Semiconductor device having substrate with differentially plated copper and selective solder
TWI425896B (zh) 2008-06-11 2014-02-01 Advanced Semiconductor Eng 具有內埋式導電線路之電路板及其製造方法
US7932170B1 (en) 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method
US7790509B2 (en) 2008-06-27 2010-09-07 Texas Instruments Incorporated Method for fine-pitch, low stress flip-chip interconnect
JP5253041B2 (ja) 2008-08-22 2013-07-31 東洋電機製造株式会社 マトリックスコンバータ制御装置
TWI384600B (zh) 2008-12-09 2013-02-01 Advanced Semiconductor Eng 內埋線路基板及其製造方法
US7898083B2 (en) 2008-12-17 2011-03-01 Texas Instruments Incorporated Method for low stress flip-chip assembly of fine-pitch semiconductor devices
US20110049703A1 (en) 2009-08-25 2011-03-03 Jun-Chung Hsu Flip-Chip Package Structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184381A (ja) 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd フリップチップ実装用回路基板とその製造方法、並びに半導体装置とその製造方法
JP2009182330A (ja) * 2008-01-30 2009-08-13 Samsung Electronics Co Ltd 印刷回路基板、半導体パッケージ、カード及び電子システム

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