TWI455264B - 晶片接合結構及晶片接合的方法 - Google Patents

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Description

晶片接合結構及晶片接合的方法
本發明係有關於一種晶片接合技術，特別有關於一種避免晶片偏移的晶片接合結構及方法。
一般而言，晶片的封裝需要將晶片固著至散熱基板上，傳統的固晶技術可分為銀膠固晶、共晶(eutectic)焊接及覆晶(flip chip)焊接，其中共晶焊接技術是在晶片背面形成共晶材料，將散熱基板和共晶材料加熱至共晶材料的共晶溫度，讓共晶材料的金屬成分與散熱基板上的金屬成分互相擴散，藉此改變共晶材料的成分而提高其融點，使得共晶材料固化，並讓晶片固著於散熱基板上。
共晶焊接技術可在散熱基板上塗佈助熔劑(flux)，以幫助散熱基板上的金屬成分與共晶材料的金屬成分互相擴散，於晶片與散熱基板接合之後，還需要進行回焊步驟，回焊時助熔劑為液態而具有流動性，這使得晶片的位置容易發生偏移，導致晶片與散熱基板之間的電性連接不佳，造成晶片的封裝良率下降。
另一種共晶焊接技術則是不塗佈助熔劑，利用下壓力幫助散熱基板上的金屬成分與共晶材料的金屬成分互相擴散，然而，下壓力會讓共晶材料大量溢出，導致固晶的穩定性不佳，降低固晶的可靠度。
本發明之實施例提供晶片接合結構及晶片接合方法，其可以克服上述的問題，使得晶片固著於基板上時不會產生偏移。此外，還可以減少共晶材料的溢出量，提高固晶的可靠度。
依據本發明之實施例，晶片接合結構包括：基板，具有晶片預定區，且晶片預定區的表面具有複數個凸塊設置於基板上；以及晶片，具有發光之正面及相對於正面之背面，且背面形成有一具有複數個凹陷結構之共晶接合材料層，其中每一個凹陷結構與每一個凸塊對應接合，而使晶片被固定於基板之晶片預定區上。
依據本發明之實施例，晶片接合的方法包括：提供基板，具有晶片預定區，且晶片預定區的表面具有複數個凸塊在基板上；提供晶片，具有發光之正面及相對於正面之背面，且背面形成有一具有複數個凹陷結構之共晶接合材料層；以及對應接合每一個凹陷結構與每一個凸塊，而使晶片被固定於基板之晶片預定區上。
為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：
參閱第1A至1C圖，其顯示本發明一實施例之晶片接合結構的接合方法之各階段的剖面示意圖。參閱第1A圖，首先提供固著晶片用的基板100，例如為印刷電路板、陶瓷基板、銅或鋁等金屬基板，基板100具有晶片預定區100C，在晶片預定區100C具有複數個凸塊(bump)102設置於基板100的表面上。凸塊102的材料可以是金、銀、銅、前述之合金或其他金屬材料，在一實施例中，可利用打線機(wire bonder)在基板100的晶片預定區100C形成複數個金屬球，接著再進行整平步驟壓平金屬球的表面，形成如第1A圖所示之表面齊平的複數個凸塊102。
參閱第1B圖，提供晶片104，例如為發光二極體晶片，具有發光之正面104A以及相對於正面104A的背面104B，在晶片104的背面104B形成有共晶接合材料層106，共晶接合材料層106的材料例如為金錫合金、錫銀銅合金或其他合金，在晶片104固著至基板100之前，共晶接合材料層106具有厚度t1。將晶片104對齊基板100的晶片預定區100C進行固晶製程108，在固晶製程108中對晶片104施加下壓力，並利用共晶機(die bonding equipment)將共晶接合材料層106及基板100加熱至共晶接合材料層106的共晶溫度，以金錫合金比例為80/20的共晶接合材料為例，其共晶溫度為282℃，因此共晶機的加熱溫度控制在282℃。同時，凸塊102的材料熔點必須高於共晶接合材料層106的材料熔點，當共晶接合材料層106的材料為80/20比例的金錫合金時，凸塊102的材料熔點需高於282℃。
在晶片104固著至基板100之前，凸塊102的高度h1大於共晶接合材料層106的厚度t1，在一實施例中，凸塊102的高度h1大於4μm，而共晶接合材料層106的厚度t1則等於或小於4μm，凸塊102的寬度w1介於10μm至1mm之間。
固晶製程108完成之後，形成如第1C圖所示之晶片接合結構，其中共晶接合材料層106具有複數個凹陷結構105，每一個凹陷結構105對應至每一個凸塊102，使得晶片104固著在基板100的晶片預定區100C上。
由於凸塊102由具有支撐功能的延性材料形成，於固晶製程108完成之後，凸塊102的高度h2約等於共晶接合材料層106的厚度t2，且高度h2介於共晶接合材料層106的厚度t1與凸塊102的高度h1之間，而凸塊102的寬度w2則略大於或等於寬度w1。
在此實施例中，由於基板100的晶片預定區100C上設置有複數個凸塊102，在固晶製程108進行時，共晶接合材料層106可以填充在凸塊102之間，減少共晶接合材料層106的溢出量，因此可增加固晶的穩定度，提升固晶的可靠度。
參閱第2A至2C圖，其顯示本發明另一實施例之晶片接合結構的接合方法之各階段的剖面示意圖，在此實施例中，參閱第2A圖，於基板100上塗佈有助熔劑(flux)或焊接層(Solder)110，覆蓋位於基板100的晶片預定區100C之表面上的複數個凸塊102，凸塊102的材料可以是金、銀、銅、前述之合金或其他金屬材料。
參閱第2B圖，晶片104可以是發光二極體晶片，具有發光之正面104A以及相對於正面104A的背面104B，在晶片104的背面104B形成有共晶接合材料層106，共晶接合材料層106的材料例如為金錫合金、錫銀銅合金或其他合金，在晶片104固著至基板100之前，共晶接合材料層106具有厚度t1。將晶片104對齊基板100的晶片預定區100C進行固晶製程108，在此實施例中，不需要對晶片104施加下壓力。使用共晶機將基板100、助熔劑或焊接層110及共晶接合材料層106加熱至共晶接合材料層106的共晶溫度，於共晶接合材料層106固化之後進行回焊(reflow)步驟，並且將多餘的助熔劑或焊接層110清除。
在晶片104固著至基板100之前，凸塊102的高度h1等於或小於共晶接合材料層106的厚度t1，在一實施例中，凸塊102的高度h1小於4μm，而共晶接合材料層106的厚度t1則等於或大於4μm，凸塊102的寬度w1介於10μm至1mm之間。
於固晶製程108、回焊步驟以及助熔劑或焊接層的清除步驟完成之後，形成如第2C圖所示之晶片接合結構，其中共晶接合材料層106具有複數個凹陷結構105，每一個凹陷結構105對應至每一個凸塊102，使得晶片104固著在基板100的晶片預定區100C上。此外，在共晶接合材料層106與基板100之間還具有一部份的助熔劑或焊接層110殘留在凸塊102之間。
由於凸塊102是由具有支撐功能的延性材料形成，在晶片104固著在基板100上之後，凸塊102的高度h2等於或小於共晶接合材料層106的厚度t2加上助熔劑或焊接層110殘留的厚度t3，且高度h2介於共晶接合材料層106的厚度t1與凸塊102的高度h1之間，而凸塊102的寬度w2則略大於或等於寬度w1。
在此實施例中，由於基板100的晶片預定區100C上設置有複數個凸塊102，在回焊步驟進行時，雖然助熔劑或焊接層110為具有流動性的液態，但是晶片104仍可以藉由凸塊102及共晶接合材料層106的凹陷結構105固定在基板100上，因此可降低晶片104的側向偏移量，避免晶片104與基板100之間的電性連接失效，提升晶片封裝的良率。
參閱第3A至3B圖，其顯示本發明另一實施例之晶片接合結構的接合方法之各階段的剖面示意圖，在此實施例中，參閱第3A圖，於晶片104固著至基板100上之前，在晶片104的背面104B所形成的共晶接合材料層106上先形成複數個凹陷結構105，凹陷結構105具有深度t4及寬度w4。在一實施例中，可利用壓印製程形成這些凹陷結構105。
將晶片104對齊基板100上的晶片預定區100C進行固晶製程108，晶片預定區100C具有複數個凸塊102形成在基板100的表面上。在固晶製程108中對晶片104施加下壓力，並利用共晶機將共晶接合材料層106及基板100加熱至共晶接合材料層106的共晶溫度。
在晶片104固著至基板100之前，凸塊102具有高度h1及寬度w1，當凸塊102的材料為硬度較高的材料時，為了避免凸塊102被壓壞，凹陷結構105的深度t4及寬度w4較佳為大於凸塊102的高度h1及寬度w1；若凸塊102的材料為延性較佳的材料時，則不必限定凹陷結構105的深度t4及寬度w4。在一實施例中，凸塊102的高度h1小於4μm，而凹陷結構105的深度t4則等於或大於4μm；凸塊102的寬度w1介於10μm至1mm之間，而凹陷結構105的寬度w4與凸塊102的寬度w1的差距為60μm以下，共晶接合材料層106的厚度t1則大於凹陷結構105的深度t4。
固晶製程108完成之後，形成如第3B圖所示之晶片接合結構，其中共晶接合材料層106的每一個凹陷結構105對應至每一個凸塊102，使得晶片104固著在基板100的晶片預定區100C上。在此實施例中，凹陷結構105的側邊與凸塊102的側邊之間的間隙d小於30μm，以確保晶片104的側向偏移量最多只能偏移30μm。
在此實施例中，由於基板100的晶片預定區100C上設置有複數個凸塊102，在固晶製程108進行時，共晶接合材料層106可以填充在凸塊102之間，減少共晶接合材料層106的溢出量，因此可增加固晶的穩定度，提升固晶的可靠度。
此外，基板100上的凸塊102與共晶接合材料層106的凹陷結構105之設計還可以降低晶片104的側向偏移量，避免晶片104與基板100之間的電性連接失效，提升晶片封裝的良率。
雖然第3A至3B圖是以基板100上未塗佈助熔劑或焊接層的實施例進行說明，然而，在第2A至2C圖所示之具有助熔劑或焊接層110的實施例中，也可以在共晶接合材料層106上先壓印出複數個凹陷結構105，然後再將晶片104接合至基板100上。
綜上所述，本發明實施例之晶片接合結構利用基板的晶片預定區上的凸塊對應接合至晶片背面的共晶接合材料層的凹陷結構，以減少晶片固著在基板上的側向偏移量，藉此提升晶片封裝的良率。此外，基板的晶片預定區上的凸塊設計還可以減少共晶接合材料層的溢出量，藉此提升固晶的可靠度。
另外，本發明實施例之晶片接合結構的凸塊是由低熱阻的金屬材料形成，其具有散熱優良的好處，可提升晶片封裝的可靠度。此外，當本發明之實施例應用在覆晶焊接技術時不需要使用填充膠。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100．．．基板
100C．．．晶片預定區
102．．．凸塊
104．．．晶片
104A．．．晶片發光正面
104B．．．晶片背面
105．．．凹陷結構
106．．．共晶接合材料層
108．．．固晶製程
110．．．助熔劑或焊接層
t1、t2．．．共晶接合材料層厚度
t3．．．助熔劑或焊接層厚度
t4．．．凹陷結構深度
w4．．．凹陷結構寬度
h1、h2．．．凸塊高度
w1、w2．．．凸塊寬度
d．．．凹陷結構與凸塊的側邊之間的間隙
第1A至1C圖顯示依據本發明之一實施例，形成晶片接合結構的各階段之剖面示意圖。
第2A至2C圖顯示依據本發明之另一實施例，形成晶片接合結構的各階段之剖面示意圖。
第3A至3B圖係顯示依據本發明又另一實施例，形成晶片接合結構的各階段之剖面示意圖。
100．．．基板
100C．．．晶片預定區
102．．．凸塊
104．．．晶片
104A．．．晶片發光正面
104B．．．晶片背面
105．．．凹陷結構
106．．．共晶接合材料層
110．．．助熔劑或焊接層
t2．．．共晶接合材料層厚度
t3．．．助熔劑或焊接層厚度
h2．．．凸塊高度
w2．．．凸塊寬度

Claims (9)

  1. 一種晶片接合的方法，包括：提供一基板，具有一晶片預定區，且該晶片預定區之表面具有複數個凸塊在該基板上；提供一晶片，具有一發光之正面及一相對於該正面之背面，在該晶片接合於該基板的該晶片預定區前，以一壓印製程在該背面形成有一具有複數個凹陷結構之共晶接合材料層；以及對應接合每一該些凹陷結構與每一該些凸塊，而使該晶片被固定於該基板之該晶片預定區上。
  2. 如申請專利範圍第1項所述之晶片接合的方法，其中更包括對該些凸塊進行整平步驟，使得該些凸塊的表面齊平，且該些凸塊的寬度範圍為10μm至1mm。
  3. 如申請專利範圍第1項所述之晶片接合的方法，其中該些凸塊自該基板凸起的高度等於或小於該共晶接合材料層的厚度。
  4. 如申請專利範圍第1項所述之晶片接合的方法，更包括在該基板上塗佈一助熔劑或一焊接層，覆蓋在該些凸塊上。
  5. 如申請專利範圍第4項所述之晶片接合的方法，其中該些凸塊自該基板凸起的高度等於或小於該共晶接合材料層的厚度加上該助熔劑或該焊接層的厚度。
  6. 如申請專利範圍第1項所述之晶片接合的方法，其中該凹陷結構與該凸塊的一側邊之間的間隙小於30μm。
  7. 如申請專利範圍第1項所述之晶片接合的方法，其中 該些凹陷結構的深度大於該些凸塊的高度。
  8. 如申請專利範圍第1項所述之晶片接合的方法，其中該些凸塊的熔點高於該共晶接合材料層的熔點。
  9. 如申請專利範圍第1項所述之晶片接合的方法，其中該晶片是發光二極體晶片。
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* Cited by examiner, † Cited by third party
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KR20170083823A (ko) * 2016-01-11 2017-07-19 에스케이하이닉스 주식회사 측면 범프 결합 구조를 갖는 반도체 패키지
JP2018165387A (ja) * 2017-03-28 2018-10-25 Ｄｏｗａエレクトロニクス株式会社 接合材およびそれを用いた接合体

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201145419A (en) * 2010-06-10 2011-12-16 Stats Chippac Ltd Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1122567A1 (en) * 2000-02-02 2001-08-08 Corning Incorporated Passive alignement using slanted wall pedestal
JP2005311250A (ja) * 2004-03-26 2005-11-04 Optrex Corp 半導体チップの実装構造
CN101872727A (zh) * 2009-04-24 2010-10-27 国碁电子(中山)有限公司 一种芯片焊接方法及结构
CN102142402B (zh) * 2010-02-02 2013-02-13 力成科技股份有限公司 维持焊接定位的覆晶封装构造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201145419A (en) * 2010-06-10 2011-12-16 Stats Chippac Ltd Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad

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