KR20150030259A - 플립칩 적층을 위한 방법 - Google Patents

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Abstract

플립칩 적응을 위한 방법은, 복수의 캐비티(303) 및 한 쌍의 코너 가이드(305)를 포함하는 캐비티 웨이퍼(301)를 형성하는 단계(201), 캐비티 웨이퍼 상에 실리콘 관통 비아(TSV) 인터포저(103)의 표면에 결합된 솔더 범프(107)를 갖는 TSV 인터포저(103)를 배치하는 단계(203)로서, 솔더 범프는 복수의 캐비티에 위치하고, TSV 인터포저는 한 쌍의 코너 가이드 사이에 위치하는 것인, TSV 인터포저를 배치하는 단계(203), TSV 인터포저의 다른 표면 상에 집적 회로(IC) 다이(109)를 배치하는 단계(205)로서, IC 다이, TSV 인터포저, 및 솔더 범프는 적층형 인터포저 유닛(113)을 형성하는 것인, IC 다이를 배치하는 단계(205), 캐비티 웨이퍼로부터 적층형 인터포저 유닛을 제거하는 단계(207), 및 적층형 인터포저 유닛의 솔더 범프를 유기 기판(101)에 본딩하는 단계(209)로서, 적층형 인터포저 유닛 및 유기 기판은 플립칩(300)을 형성하는 것인, 본딩 단계(209)를 포함한다.

Description

플립칩 적층을 위한 방법{METHODS FOR FLIP CHIP STACKING}
본 출원은 일반적으로 플립칩 적층에 관한 것으로, 보다 구체적으로, 실리콘 관통 비아(through-silicon-via; TSV) 인터포저, 집적 회로(integrated circuit; IC) 다이, 및 유기 기판을 포함하는 플립칩을 적층하기 위한 방법에 관한 것이다.
플립칩 적층을 수행하기 위한 종래의 방식은, 유기 기판 상에 실리콘 관통 비아(TSV) 인터포저를 배치하고, 그 뒤에, TSV 인터포저 상에 집적 회로를 적층하여 플립칩을 형성하는 것을 수반한다. 플립칩 적층을 위한 이와 같은 종래의 방법은, 수반되는 공정 파라미터 및 특정 본딩 방법에 의해 특징지어진다. 플립칩 적층을 위한 어셈블리 수율은 종래의 플립칩 적층 동안에 발생하는 TSV 인터포저 휨 현상에 의해 상당히 영향을 받는다. 종래의 플립칩 적층 방식은 상당한 양의 TSV 인터포저 휨 현상으로 이어져서, 결국 IC 성능 및 어셈블리 수율에 영향을 미친다.
TSV 인터포저 휨 현상의 영향을 완화시키기 위해 현재 연구 중인 한 방식은, TSV 인터포저로의 IC 다이의 열 압착 본딩이다. 그러나, 열 압착 본딩은 잔사 플럭스 및 비균일 가열 프로파일과 같은 여러 부작용으로 이어지고, 이는 결국 열악한 솔더링 성능을 야기한다.
플립칩 적응을 위한 방법은, 복수의 캐비티 및 한 쌍의 코너 가이드를 포함하는 캐비티 웨이퍼를 형성하는 단계, 캐비티 웨이퍼 상에 실리콘 관통 비아(TSV) 인터포저의 표면에 결합된 솔더 범프를 갖는 TSV 인터포저를 배치하는 단계로서, 이로써 솔더 범프는 복수의 캐비티에 위치하고, TSV 인터포저는 한 쌍의 코너 가이드 사이에 위치하는 것인, TSV 인터포저를 배치하는 단계, TSV 인터포저의 다른 표면 상에 집적 회로(IC) 다이를 배치하는 단계로서, 이로써 IC 다이, TSV 인터포저, 및 솔더 범프는 적층형 인터포저 유닛을 형성하는 것인, IC 다이를 배치하는 단계, 캐비티 웨이퍼로부터 적층형 인터포저 유닛을 제거하는 단계, 및 적층형 인터포저 유닛의 솔더 범프를 유기 기판에 본딩하는 단계로서, 이로써 적층형 인터포저 유닛 및 유기 기판은 플립칩을 형성하는 것인, 본딩하는 단계를 포함한다.
복수의 캐비티는 캐비티 웨이퍼의 상부 표면에서부터 캐비티 웨이퍼의 하부 표면으로 연장될 수 있다.
상기 방법은, 캐비티 웨이퍼에 관하여 제자리에 솔더 범프를 갖는 TSV 인터포저를 유지시키기 위해 캐비티 웨이퍼의 하부 표면에 진공을 적용하는 단계를 더 포함할 수 있다.
상기 방법은, 복수의 캐비티 및 한 쌍의 코너 가이드를 포함하는 캐비티 웨이퍼의 표면에 제거 가능한 접착층을 형성하는 단계, 및 제거 가능한 접착층 상에 솔더 범프를 갖는 TSV 인터포저를 배치하는 단계로서, 이로써 제거 가능한 접착층은 캐비티 웨이퍼에 관하여 제자리에 TSV 인터포저를 유지시키는 것인, TSV 인터포저를 배치하는 단계를 더 포함할 수 있다.
상기 방법은, TSV 인터포저의 다른 표면에 집적 회로 다이를 부착하기 위해 리플로우 연결(reflow joining)을 수행하는 단계를 더 포함할 수 있다.
상기 방법은, 리플로우 연결이 수행된 이후에 언더필(underfilling)을 수행하는 단계를 더 포함할 수 있다.
적층형 인터포저 유닛을 제거하는 단계는 화학적 용해를 수행하는 단계를 포함할 수 있다.
적층형 인터포저 유닛의 솔더 범프를 유기 기판에 본딩하는 단계는 리플로우 연결을 수행하는 단계를 포함할 수 있다.
상기 방법은, 집적 회로 다이와 연관된 IC 솔더 범프를 녹이는 단계를 더 포함할 수 있다.
복수의 캐비티는 웨이퍼 상에 포토 레지스트를 패턴화하고, 패턴화된 포토 레지스트로 웨이퍼의 반응성 이온 건식 에칭을 수행하며, 유기 용제를 이용하여 포토 레지스트를 제거함으로써 형성될 수 있다.
상기 방법은, TSV 인터포저 상에 다른 집적 회로(IC) 다이를 배치하는 단계를 더 포함할 수 있다.
플립칩 적응을 위한 다른 방법은, 웨이퍼의 표면 상에 지지층을 형성하는 단계, 지지층 상에 실리콘 관통 비아(TSV) 인터포저의 표면에 결합된 솔더 범프를 갖는 TSV 인터포저를 배치하는 단계로서, 솔더 범프는 지지층에 적어도 부분적으로 위치하고, TSV 인터포저의 다른 부분은 지지층의 표면 위에 위치하는 것인, TSV 인터포저를 배치하는 단계, TSV 인터포저의 다른 표면 상에 집적 회로(IC) 다이를 배치하는 단계로서, IC 다이, TSV 인터포저, 및 솔더 범프는 적층형 인터포저 유닛을 형성하는 것인, IC 다이를 배치하는 단계, 지지층으로부터 적층형 인터포저 유닛을 제거하는 단계, 및 적층형 인터포저 유닛의 솔더 범프를 유기 기판에 본딩하는 단계로서, 적층형 인터포저 유닛 및 유기 기판은 플립칩을 형성하는 것인, 본딩 단계를 포함한다.
지지층은 접착층 및 릴리즈층을 포함할 수 있다.
지지층 상에 솔더 범프를 갖는 TSV 인터포저를 배치하는 단계는, 접착층과 릴리즈층 양자 모두에 솔더 범프를 위치시키는 단계를 더 포함할 수 있다.
상기 방법은, TSV 인터포저의 다른 표면에 집적 회로 다이를 부착하기 위해 리플로우 연결을 수행하는 단계를 더 포함할 수 있다.
상기 방법은, 리플로우 연결이 수행된 이후에 언더필을 수행하는 단계를 더 포함할 수 있다.
적층형 인터포저 유닛을 제거하는 단계는 화학적 용해를 수행하는 단계를 포함할 수 있다.
적층형 인터포저 유닛의 솔더 범프를 유기 기판에 본딩하는 단계는 리플로우 연결을 수행하는 단계를 포함할 수 있다.
상기 방법은, 집적 회로 다이와 연관된 IC 솔더 범프를 녹이는 단계를 더 포함할 수 있다.
상기 방법은, TSV 인터포저 상에 다른 집적 회로(IC) 다이를 배치하는 단계를 더 포함할 수 있다.
다른 및 추가의 양태 및 피처가 다음의 상세한 설명의 판독으로부터 명백해질 것이다.
도면은 설계 및 활용의 예를 나타내고, 도면에서 유사한 요소들은 공통 참조 번호로 나타난다. 이러한 도면들은 반드시 실척도로 도시될 필요는 없다. 상기 열거된 장점 및 다른 장점 및 목적이 획득되는 방법을 더욱 잘 이해하기 위해서, 첨부 도면들에 나타난 예시들의 보다 구체적인 설명이 제시될 것이다. 이러한 도면들은 단지 통상적인 방법 및 구조물을 도시하므로, 특허청구 범위를 제한하는 것으로 간주되어서는 안 된다.
도 1a 내지 도 1e는 플립칩 적층을 위한 방법을 나타내는 횡단면도이다.
도 2는 플립칩 적층을 위한 방법을 나타내는 흐름도이다.
도 3a 내지 도 3h는 플립칩 적층을 위한 방법을 나타내는 횡단면도이다.
도 4a 내지 도 4h는 플립칩 적층을 위한 방법을 나타내는 횡단면도이다.
도 5는 플립칩 적층을 위한 방법을 나타내는 흐름도이다.
도 6a 내지 도 6j는 플립칩 적층을 위한 방법을 나타내는 횡단면도이다.
다양한 예시들이 도면을 참조하여 아래에 기술된다. 도면들은 실적도로 도시되지 않았고, 유사한 구조물 또는 기능부의 요소들은 도면들에 걸쳐 같은 참조 번호로 표시된 것임을 유념해야 한다. 도면들은 단지 본 명세서의 설명을 용이하게 하기 위해 의도된 것임을 유념해야 한다. 이들은 본 발명의 완전한 설명으로 또는 특허청구되는 본 발명의 범위에 대한 제한으로서 의도되지 않는다. 게다가, 예시된 예는 도시된 양태들 또는 장점들을 모두 가질 필요는 없다. 특정 예와 함께 기술된 양태 또는 장점은 반드시 이러한 예에 한정되는 것이 아니고, 예시되지 않았지만, 또는 명시적으로 기술되지 않았지만, 임의의 다른 실시예들에서 실시될 수 있다. 또한, 본 명세서 전반에 걸쳐 "일부 실시예들" 또는 "다른 실시예들"에 대한 참조는, 이 예와 함께 기술된 특정한 피처, 구조물, 물질 또는 특성이 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 장소에서 "일부 실시예들에서" 또는 "다른 실시예들에서" 구절의 출현은 반드시 동일한 실시예 또는 실시예들을 나타내는 것은 아니다.
플립칩 적층을 위한 한 방식은, 유기 기판 상에 실리콘 관통 비아(TSV) 인터포저를 배치하고, 그 뒤에, TSV 인터포저 상에 집적 회로를 적층하여 플립칩을 형성하는 것을 수반한다. 플립칩 적층을 위한 이러한 방법은 수반되는 공정 파라미터 및 특정한 본딩 방법에 따라 50-80%의 어셈블리 수율에 의해 특징지어질 수 있다. 플립칩 적층을 위한 어셈블리 수율은 종래의 플립칩 적층 동안에 발생하는 TSV 인터포저 휨 현상에 의해 상당히 영향을 받는다. 이와 같은 플립칩 적층 방식은 상당한 양의 TSV 인터포저 휨 현상으로 이어져서 결국 IC 성능 및 어셈블리 수율에 영향을 미친다.
도 1a 내지 도 1e는 플립칩 적층을 위한 방법을 나타내는 횡단면도이다. 초기에, 도 1a에 예시된 바와 같이, 유기 기판(101)이 형성된다. 유기 기판(101)은 기저 회로, 및 그 기저 회로에 대한 접속을 형성하기 위한 다양한 외부 패드(도시되지 않음)를 포함할 수 있다.
그런 다음, 도 1b에 예시된 바와 같이, 실리콘 관통 비아(TSV) 인터포저(103)가 유기 기판(101) 상에 배치될 수 있다. TSV 인터포저는, TSV 인터포저(103)의 상부 표면에서부터 TSV 인터포저(103)의 하부 표면으로 연장되는 복수의 비아들(105)을 포함하여, 상부 표면과 하부 표면 간에 접속이 만들어지도록 한다. TSV 인터포저(103)의 하부 표면은 대응하는 솔더 범프(107)에 결합된다. 솔더 범프(107)는 TSV 인터포저(103)의 비아(105)에 결합되어 비아(105)에 대한 접속이 만들어지도록 한다. 솔더 범프(107)는 유기 기판(101)의 외부 패드(도시되지 않음)에 대응할 수 있어, TSV 인터포저(103)를 통해 유기 기판(101)의 기저 회로에 대한 접속이 형성될 수 있다.
도 1c는 TSV 인터포저(103)가 유기 기판(101) 상에 배치된 이후의, TSV 인터포저(103)를 나타낸다. 유기 기판 상에 TSV 인터포저(103)를 배치하고 TSV 인터포저의 비아(105)와 유기 기판(101)의 외부 패드(도시되지 않음) 간에 접속을 형성하기 위해서, 공정이 TSV 인터포저(103)와 유기 기판(101) 간에 접속을 형성하기 위해서, 솔더 범프(107)를 녹이기 위해 이용될 수 있다.
그런 다음, 도 1d에 예시된 바와 같이, 복수의 집적 회로 다이들(109)이 TSV 인터포저(109)의 상부 표면 상에 배치되어 플립칩을 형성할 수 있다. 집적 회로 다이(109)는 하부 표면에 결합된 IC 솔더 범프(111)를 포함하여 집적 회로 다이(109)의 기저 회로와 TSV 인터포저(103)의 비아(105) 간에 접속을 형성할 수 있다.
도 1e는 집적 회로 다이(109)가 TSV 인터포저(103)의 상부 표면 상에 배치된 이후의 플립칩을 나타낸다. 유기 기판(101) 상에 집적 회로 다이(109)를 배치하고, TSV 인터포저의 비아(105)와 IC 다이(109) 간의 접속을 형성하기 위해서, 공정이 TSV 인터포저(103)와 IC 다이(109) 간의 접속을 형성하기 위해서, 솔더 범프 또는 구리 필러 범프(111)를 녹이기 위해 이용될 수 있다.
유기 기판(101)에 의해 제공되는 기계적 지지의 부족으로 인해, TSV 인터포저(103) 상에 집적 회로 다이(109)를 배치하는 공정 동안에, TSV 인터포저(103)는 도 1e에 예시된 바와 같이 휨 현상을 겪는다. TSV 인터포저(103)의 휨 현상은 IC의 성능에 영향을 미치고, 소량의 휨 현상은 IC 성능의 저하로 이어지고, 다량의 휨 현상은 결국 완전히 무효한 IC 성능으로 이어진다. 이것은, 심각한 TSV 인터포저 휨 현상을 겪는 플립칩은 폐기되거나 이용되지 않을 것이기 때문에, 결국 어셈블리 수율에 영향을 미친다.
도 2는 플립칩을 적층하기 위한 예시적인 방법을 나타내는 흐름도이다. 도 2의 방법은 높은 어셈블리 수율을 달성하기 위해 앞서 기술된 플립칩 적층 방법과 연관된 휨 현상 문제를 제거한다.
초기에, 201에서 기술되는 바와 같이, 웨이퍼에 복수의 캐비티 및 한 쌍의 코너 가이드를 형성함으로써 캐비티 웨이퍼를 형성한다. 복수의 캐비티 및 한 쌍의 코너 가이드는, 이들이 웨이퍼의 상부 표면으로부터 아래쪽으로 연장되도록 형성된다. 일부 실시예들에서, 복수의 캐비티의 각각의 캐비티는 웨이퍼의 상부 표면에서부터 웨이퍼의 하부 표면으로 연장된다. 다른 실시예들에서, 복수의 캐비티의 각각의 캐비티는 웨이퍼의 하부 표면으로 연장되지 않고 웨이퍼 내에 형성된다. 일부 실시예들에서, 복수의 캐비티는 복수의 캐비티를 정의하기 위해 먼저 패턴화된 포토 레지스트를 이용하여 웨이퍼를 코팅하고, 웨이퍼의 반응성 이온 건식 에칭을 수행하며, 유기 용제를 이용하여 포토 레지스트를 제거함으로써 형성될 수 있다.
203에 기술된 바와 같이, TSV 인터포저의 표면에 결합된 솔더 범프를 갖는 TSV 인터포저가 캐비티 웨이퍼 상에 배치된다. TSV 인터포저는 복수의 비아들을 포함한다. 비아는 TSV 인터포저의 상부 표면에서부터 TSV 인터포저의 하부 표면으로 연장되어, 상부 표면과 하부 표면 간에 접속이 만들어지도록 한다. TSV 인터포저의 하부 표면은 대응하는 솔더 범프에 결합되어 비아에 대한 접속이 만들어지도록 한다.
솔더 범프가 복수의 캐비티에 위치하고, TSV 인터포저가 한 쌍의 코너 가이드 사이에 위치하도록 솔더 범프를 갖는 TSV 인터포저는 캐비티 웨이퍼 상에 배치된다. TSV 인터포저를 캐비티 웨이퍼 상에 배치함으로써, TSV 인터포저는 후속하는 플립칩 적층 처리 동안에 휨 현상이 면제되도록 기계적으로 안정된다.
일부 실시예들에서, 복수의 캐비티의 각각의 캐비티가 웨이퍼의 상부 표면에서부터 웨이퍼의 하부 표면으로 연장되는 경우, 솔더 범프를 갖는 TSV 인터포저를 제자리에서 유지시키기 위해(예컨대, 기계적으로 안정시키기 위해) 캐비티 웨이퍼의 하부 표면에 진공이 적용된다. 이러한 실시예들이 이하에서 더욱 상세히 논의될 것이다.
일부 실시예들에서, 복수의 캐비티의 각각의 캐비티가 웨이퍼의 하부 표면으로 연장되지 않고 웨이퍼 내에 형성되는 경우, 캐비티 웨이퍼에 관하여 제자리에 솔더 범프를 갖는 TSV 인터포저를 유지시키기 위해 (예컨대, 기계적으로 안정시키기 위해) 복수의 캐비티 및 한 쌍의 코너 가이드를 포함하는 캐비티 웨이퍼의 표면 상에 제거 가능한 접착층이 형성된다. 이러한 실시예들이 이하에서 더욱 상세히 논의될 것이다.
그런 다음, 205에 기술된 바와 같이, 집적 회로(IC) 다이가 TSV 인터포저의 다른 표면 상에 배치되어 적층형 인터포저 유닛을 형성한다. 집적 회로(IC), TSV 인터포저, 및 솔더 범프는 적층형 인터포저 유닛을 형성한다. 일부 실시예들에서, IC 다이를 TSV 인터포저의 다른 표면 상에 배치한 이후에 언더필이 수행될 수 있어, IC, TSV 인터포저, 솔더 범프, 및 언더필은 함께 적층형 인터포저 유닛을 형성한다.
일부 실시예들에서, 공정(예컨대, 리플로우 연결)이 TSV 인터포저와 IC 다이 간에 접속을 형성하기 위해서 IC 다이에 결합된 IC 솔더 범프를 녹이기 위해 이용될 수 있다. 일부 실시예들에서, 단일 IC 다이가 TSV 인터포저의 다른 표면 상에 배치될 수 있다. 다른 실시예들에서, 하나보다 많은 IC 다이가 TSV 인터포저의 다른 표면 상에 배치될 수 있다. 플립칩 적응을 위한 이러한 방법은 적층형 인터포저 유닛의 구성(예컨대, IC 다이의 수)에 유연성을 허용한다.
TSV 인터포저 및 솔더 범프가 복수의 캐비티 및 한 쌍의 코너 가이드에 의해 기계적으로 안정되기 때문에, 적층형 인터포저 유닛을 형성하기 위해 TSV 인터포저의 표면 상에 집적 회로 다이를 배치하는 것은 TSV 인터포저에 휨 현상의 발생을 야기하지 않을 것이다.
그런 다음, 207에 기술된 바와 같이, 적층형 인터포저 유닛(예컨대, 집적 회로, TSV 인터포저, 및 솔더 범프)는 캐비티 웨이퍼로부터 제거된다. 일부 실시예들에서, 캐비티 웨이퍼에 관하여 제자리에 솔더 범프를 갖는 TSV 인터포저를 유지시키기 위해 (예컨대, 기계적으로 안정시키기 위해) 캐비티 웨이퍼의 하부 표면에 진공이 적용되는 경우, 그 진공은 간단히 제거되거나 턴오프되어 적층형 인터포저 유닛이 캐비티 웨이퍼로부터 제거되는 것을 허용할 수 있다. 일부 다른 실시예들에서, 캐비티 웨이퍼에 관하여 제자리에 솔더 범프를 갖는 TSV 인터포저를 유지시키기 위해 (예컨대, 기계적으로 안정시키기 위해) 복수의 캐비티 및 한 쌍의 코너 가이드를 포함하는 캐비티 웨이퍼의 표면 상에 제거 가능한 접착층이 형성되는 경우, 화학적 용해 공정이 캐비티 웨이퍼로부터 적층형 인터포저 유닛을 제거하기 위해 이용될 수 있다.
일단 적층형 인터포저 유닛이 제거되면, 209에 기술된 바와 같이, 적층형 인터포저 유닛의 솔더 범프는 유기 기판에 본딩되어 플립칩을 형성할 수 있다. 일부 실시예들에서, 적층형 인터포저 유닛은 리플로우 연결로 알려진 공정에 의해 유기 기판에 본딩될 수 있다. 적층형 인터포저 유닛(예컨대, IC 다이, TSV 인터포저, 및 솔더 범프) 및 유기 기판은 함께 플립칩을 형성한다. 유기 기판은 기저 회로, 및 그 기저 회로에 대한 접속을 형성하기 위한 다양한 외부 패드를 포함할 수 있다. 솔더 범프는 유기 기판의 외부 패드에 대응할 수 있어, IC 다이에서부터 TSV 인터포저를 통해 유기 기판의 기저 회로에 대한 접속이 형성될 수 있다.
TSV 인터포저 상에 IC 다이를 배치하는 공정 동안에 TSV 인터포저를 기계적으로 지지하기 위해 캐비티 웨이퍼를 도입함으로써, TSV 인터포저는 휨 현상으로부터 보호될 수 있어, 종래의 플립칩 적층 방식과 비교하여 IC 다이 성능 및 어셈블리 수율을 개선시킬 수 있다.
도 3a 내지 도 3h는 플립칩 적층을 위한 다른 예시적인 방법을 나타내는 횡단면도이다. 초기에, 도 3a에 예시된 바와 같이, 캐비티 웨이퍼(301)가 형성된다. 캐비티 웨이퍼(301)는 복수의 캐비티(303) 및 한 쌍의 코너 가이드(305)를 포함한다.
그런 다음, 도 3b에 예시된 바와 같이, TSV 인터포저의 하부 표면에 결합된 솔더 범프를 갖는 TSV 인터포저가 캐비티 웨이퍼 상에 배치된다. 본 출원의 맥락 내에, 제 1 항목(예컨대, TSV 인터포저)이 제 2 항목(예컨대, 캐비티 웨이퍼) "상에" 배치되는 것으로 기술되는 경우, 제 1 항목은 제 2 항목에 접촉하거나(이 경우, 제 1 항목은 제 2 항목 "상에" 직접적으로 있는 것으로 고려될 수 있음), 또는 제 1 항목은 제 2 항목에 접촉하지 않을 수 있다(예컨대, 제 1 항목과 제 2 항목 사이에 제 3 항목이 있는 경우로서, 이 경우, 제 1 항목은 제 2 항목 "상에" 간접적으로 있는 것으로 고려될 수 있음)는 것을 유념해야 한다. TSV 인터포저(103)는, TSV 인터포저(103)의 상부 표면에서부터 TSV 인터포저(103)의 하부 표면으로 연장되는 복수의 비아들(105)을 포함하여, 상부 표면과 하부 표면 간에 접속이 만들어지도록 한다. TSV 인터포저(103)의 하부 표면은 대응하는 솔더 범프(107)에 결합된다. 솔더 범프(107)는 TSV 인터포저(103)의 비아(105)에 결합되어 비아(105)에 대한 접속이 만들어지도록 한다. 솔더 범프(107)는 외부 컴포넌트(예컨대, 유기 기판)의 외부 패드에 대응할 수 있어, TSV 인터포저(103)를 통해 외부 컴포넌트의 기저 회로에 대한 접속이 형성될 수 있다.
도 3c는 TSV 인터포저(103)가 캐비티 웨이퍼(301) 상에 배치된 이후의, TSV 인터포저(103)를 나타낸다. 캐비티 웨이퍼 상에 TSV 인터포저(103)의 배치 시에, 캐비티 웨이퍼에 관하여 제자리에 솔더 범프를 갖는 TSV 인터포저를 유지시키기 위해 복수의 캐비티 및 한 쌍의 코너 가이드를 포함하는 캐비티 웨이퍼의 표면 상에 제거 가능한 접착층(도시되지 않음)이 형성될 수 있다. 솔더 범프(107)가 복수의 캐비티(303)에 위치하고, TSV 인터포저(103)가 한 쌍의 코너 가이드(105) 사이에 위치하도록 솔더 범프(107) 및 TSV 인터포저(103)는 캐비티 웨이퍼(301) 상에 배치된다. 이런 식으로, TSV 인터포저(103) 및 솔더 범프(107)는 후속하는 플립칩 적층 공정 동안에 캐비티 웨이퍼(301)에 의해 기계적으로 안정될 수 있다.
그런 다음, 도 3d에 예시된 바와 같이, 하나 이상의 IC 다이(109)가 TSV 인터포저(103) 상에 배치될 수 있다. 집적 회로 다이(109)는 하부 표면에 결합된 IC 솔더 범프(111)를 포함하여 집적 회로 다이(109)의 기저 회로와 TSV 인터포저(103)의 비아(105) 간에 접속을 형성할 수 있다. 일부 실시예들에서, IC 솔더 범프(111)는 구리 필러 범프일 수 있다.
도 3e는 집적 회로 다이(109)가 TSV 인터포저(103)의 상부 표면 상에 배치된 이후의 집적 회로 다이(109)를 나타낸다. 집적 회로 다이(109), TSV 인터포저(103), 및 솔더 범프(107)는 함께 적층형 인터포저 유닛(113)을 형성한다. 일부 실시예들에서, IC 다이(109)를 TSV 인터포저의 다른 표면 상에 배치한 이후에 언더필이 수행될 수 있어, IC 다이(109), TSV 인터포저(103), 솔더 범프(107), 및 언더필(도시되지 않음)은 함께 적층형 인터포저 유닛(113)을 형성한다. 유기 기판(101) 상에 집적 회로 다이(109)를 배치하고, TSV 인터포저의 비아와 IC 다이(109) 간의 접속을 형성하기 위해서, 리플로우 연결로 알려진 공정이 TSV 인터포저(103)와 IC 다이(109) 간의 접속을 형성하기 위해서, IC 솔더 범프(111)를 녹이기 위해 이용될 수 있다.
그런 다음, 도 3f에 예시된 바와 같이, 적층형 인터포저 유닛(113)은 캐비티 웨이퍼로부터 제거될 수 있다. 일부 실시예들에서, 화학적 용해 공정이 캐비티 웨이퍼로부터 적층형 인터포저 유닛을 제거하는데 이용될 수 있다. 화학적 용해는 캐비티 웨이퍼의 표면 상에 형성된 제거 가능한 접착층(도시되지 않음)으로부터 적층형 인터포저 유닛(113)을 효과적으로 릴리즈(release)한다.
그런 다음, 도 3g에 예시된 바와 같이, 적층형 인터포저 유닛(113)은 유기 기판(101)에 본딩될 수 있다. 앞서 논의된 바와 같이, 유기 기판은 기저 회로, 및 그 기저 회로에 대한 접속을 형성하기 위한 다양한 외부 패드(도시되지 않음)를 포함할 수 있다. 적층형 인터포저 유닛(113)은 솔더 범프(107)가 유기 기판의 외부 패드(도시되지 않음)에 대응하도록 배치될 수 있어, IC 다이에서부터 TSV 인터포저(103)를 통해 유기 기판(101)의 기저 회로에 대한 접속이 형성될 수 있다.
도 3h는 적층형 인터포저 유닛(113)이 유기 기판(101)에 본딩된 이후의, 적층형 인터포저 유닛(113)을 나타낸다. 적층형 인터포저 유닛(113)(예컨대, IC 다이(109), TSV 인터포저(103), 및 솔더 범프(107)) 및 유기 기판(101)은 함께 플립칩(300)을 형성한다. 일부 실시예들에서, 리플로우 연결로 알려진 공정이 TSV 인터포저(103)와 유기 기판(101) 간에 접속을 형성하기 위해서, TSV 인터포저(103)의 하부 표면에 결합된 솔더 범프(107)를 녹이기 위해 이용될 수 있다.
앞서 논의된 바와 같이, TSV 인터포저 상에 IC 다이를 배치하는 공정 동안에 TSV 인터포저를 기계적으로 지지하기 위해 캐비티 웨이퍼를 도입함으로써, TSV 인터포저는 휨 현상으로부터 보호될 수 있어, 종래의 플립칩 적층 방식과 비교하여 IC 다이 성능 및 어셈블리 수율을 개선시킬 수 있다.
도 4a 내지 도 4h는 플립칩 적층을 위한 다른 예시적인 방법을 나타내는 횡단면도이다. 도 4a 내지 도 4h에 기술된 방법은 또한 TSV 인터포저에 기계적 안정을 제공하기 위해 캐비티 웨이퍼를 이용한다. 그러나, 복수의 캐비티의 각각의 캐비티가 웨이퍼의 하부 표면으로 연장되지 않고 웨이퍼 내에 형성되는 복수의 캐비티를 이용하는 대신에, 도 4a 내지 도 4h의 캐비티 웨이퍼는 웨이퍼의 상부 표면에서부터 웨이퍼의 하부 표면으로 연장되는 캐비티를 포함한다. 도 4a는 캐비티 웨이퍼(400)의 상부 표면에서부터 캐비티 웨이퍼(400)의 하부 표면으로 연장되는 복수의 캐비티(405)를 갖는 캐비티 웨이퍼(400)를 나타낸다. 캐비티 웨이퍼(400)는 또한 한 쌍의 코너 가이드(403)를 포함한다.
그런 다음, 도 4b에 예시된 바와 같이, TSV 인터포저(103)의 하부 표면에 결합된 솔더 범프(107)를 갖는 TSV 인터포저(103)가 캐비티 웨이퍼(400)에 배치된다. 앞서 기술된 바와 같이, TSV 인터포저(103)는, TSV 인터포저(103)의 상부 표면에서부터 TSV 인터포저(103)의 하부 표면으로 연장되는 복수의 비아들(105)을 포함하여, 상부 표면과 하부 표면 간에 접속이 만들어지도록 한다. TSV 인터포저(103)의 하부 표면은 대응하는 솔더 범프(107)에 결합된다. 솔더 범프(107)는 TSV 인터포저(103)의 비아(105)에 결합되어 비아(105)에 대한 접속이 만들어지도록 한다. 솔더 범프(107)는 외부 컴포넌트(예컨대, 유기 기판)의 외부 패드에 대응할 수 있어, TSV 인터포저(103)를 통해 외부 컴포넌트의 기저 회로에 대한 접속이 형성될 수 있다.
도 4c는 TSV 인터포저(103)가 캐비티 웨이퍼(401)에 배치된 이후의, TSV 인터포저(103)를 나타낸다. TSV 인터포저(103)를 캐비티 웨이퍼에 배치 시에/배치 후에, 캐비티 웨이퍼(401)에 관하여 제자리에 솔더 범프(107)를 갖는 TSV 인터포저(103)를 유지시키기 위해 (예컨대, 기계적으로 안정시키기 위해) 캐비티 웨이퍼(401)의 하부 표면에 진공이 적용된다. 솔더 범프(107)가 복수의 캐비티(403)에 위치하고, TSV 인터포저(103)가 한 쌍의 코너 가이드(405) 사이에 위치하도록 솔더 범프(107) 및 TSV 인터포저(103)는 캐비티 웨이퍼(401) 상에 배치된다. 이런 식으로, TSV 인터포저(103) 및 솔더 범프(107)는 후속하는 플립칩 적층 공정 동안에 캐비티 웨이퍼(401)에 의해 기계적으로 안정될 수 있다.
그런 다음, 도 4d에 예시된 바와 같이, 하나 이상의 IC 다이(109)가 TSV 인터포저(103) 상에 배치될 수 있다. 집적 회로 다이(109)는 하부 표면에 결합된 IC 솔더 범프(111)를 포함하여 집적 회로 다이(109)의 기저 회로와 TSV 인터포저(103)의 비아(105) 간에 접속을 형성할 수 있다. 일부 실시예들에서, IC 솔더 범프(111)는 구리 필러 범프일 수 있다.
도 4e는 집적 회로 다이(109)가 TSV 인터포저(103)의 상부 표면 상에 배치된 이후의 집적 회로 다이(109)를 나타낸다. 집적 회로 다이(109), TSV 인터포저(103), 및 솔더 범프(107)는 함께 적층형 인터포저 유닛(113)을 형성한다. 일부 실시예들에서, IC 다이(109)를 TSV 인터포저(103)의 다른 표면 상에 배치한 이후에 언더필이 수행될 수 있어, IC 다이(109), TSV 인터포저(103), 솔더 범프(107), 및 언더필(도시되지 않음)은 함께 적층형 인터포저 유닛을 형성한다. 유기 기판(101) 상에 집적 회로 다이(109)를 배치하고, TSV 인터포저의 비아(105)와 IC 다이(109) 간의 접속을 형성하기 위해서, 리플로우 연결로 알려진 공정이 TSV 인터포저(103)와 IC 다이(109) 간의 접속을 형성하기 위해서, IC 솔더 범프(111)를 녹이기 위해 이용될 수 있다.
그런 다음, 도 4f에 예시된 바와 같이, 적층형 인터포저 유닛(113)은 캐비티 웨이퍼(401)로부터 제거될 수 있다. 일부 실시예들에서, 적층형 인터포저 유닛(113)은 진공을 간단히 턴오프함으로써 캐비티 웨이퍼(401)로부터 간단히 제거될 수 있다.
그런 다음, 도 4g에 예시된 바와 같이, 적층형 인터포저 유닛(113)은 유기 기판(101)에 본딩될 수 있다. 일부 실시예들에서, 적층형 인터포저 유닛(113)은 리플로우 연결로 알려진 공정을 이용하여 유기 기판(101)에 본딩될 수 있다. 앞서 논의된 바와 같이, 유기 기판은 기저 회로, 및 그 기저 회로에 대한 접속을 형성하기 위한 다양한 외부 패드(도시되지 않음)를 포함할 수 있다. 적층형 인터포저 유닛(113)은 솔더 범프(107)가 유기 기판의 외부 패드(도시되지 않음)에 대응하도록 배치될 수 있어, IC 다이(109)에서부터 TSV 인터포저(103)를 통해 유기 기판(101)의 기저 회로에 대한 접속이 형성될 수 있다.
도 4h는 적층형 인터포저 유닛(113)이 유기 기판(101)에 본딩된 이후의, 적층형 인터포저 유닛(113)을 나타낸다. 적층형 인터포저 유닛(113)(예컨대, IC 다이(109), TSV 인터포저(103), 및 솔더 범프(107)) 및 유기 기판(101)은 함께 플립칩(300)을 형성한다. 일부 실시예들에서, 공정이 TSV 인터포저(103)와 유기 기판(101) 간에 접속을 형성하기 위해서, TSV 인터포저(103)의 하부 표면에 결합된 솔더 범프(107)를 녹이기 위해 이용될 수 있다.
도 3a 내지 도 3h에 기술된 플립칩 적층을 위한 방법과 같이, TSV 인터포저 상에 IC 다이를 배치하는 공정 동안에 TSV 인터포저를 기계적으로 지지하기 위해 캐비티 웨이퍼를 도입함으로써, TSV 인터포저는 휨 현상으로부터 보호될 수 있어, 종래의 플립칩 적층 방식과 비교하여 IC 다이 성능 및 어셈블리 수율을 개선시킬 수 있다.
도 3a 내지 도 3h에 도시된 방법 및 도 4a 내지 도 4h에 도시된 방법은, 플립칩 적층 공정 동안에 TSV 인터포저에 기계적 안정을 제공하기 위해서 캐비티 웨이퍼를 이용한다. 대안적으로, 지지층을 갖는 웨이퍼가 또한 플립칩 적층 공정 동안에 TSV 인터포저에 기계적 안정을 제공하기 위해 이용될 수 있다. 도 5 및 도 6a 내지 도 6j는 플립칩 적층 공정 동안에 TSV 인터포저에 기계적 안정을 제공하기 위해 지지층의 이용을 나타낼 것이다.
도 5는 지지층을 이용하는 플립칩 적층을 위한 방법을 나타내는 흐름도이다. 초기에, 501에 기술된 바와 같이, 지지층이 웨이퍼의 표면 상에 형성된다. 일부 실시예들에서, 지지층은 접착층 및 릴리즈층을 포함할 수 있다. 접착층이 먼저 웨이퍼의 표면 상에 형성될 수 있고, 그 뒤에, 릴리즈층이 접착층의 표면 상에 형성될 수 있다.
503에 기술된 바와 같이, TSV 인터포저의 표면에 결합된 솔더 범프를 갖는 TSV 인터포저가 웨이퍼 상에 배치된다. TSV 인터포저는 복수의 비아들을 포함한다. 비아는 TSV 인터포저의 상부 표면에서부터 TSV 인터포저의 하부 표면으로 연장되어, 상부 표면과 하부 표면 간에 접속이 만들어지도록 한다. TSV 인터포저의 하부 표면은 대응하는 솔더 범프에 결합되어 비아에 대한 접속이 만들어지도록 한다.
솔더 범프를 갖는 TSV 인터포저는, 솔더 범프가 지지층에 적어도 부분적으로 위치하고, TSV 인터포저의 다른 부분(들)이 지지층의 표면 위에(예컨대, 상에) 위치하도록 지지층 상에 배치된다. 솔더 범프를 갖는 TSV 인터포저를 지지층에 적어도 부분적으로 배치함으로써, TSV 인터포저는 후속하는 플립칩 적층 처리 동안에 휨 현상이 면제되도록 기계적으로 안정된다. 일부 실시예들에서, 솔더 범프가 지지층에 적어도 부분적으로 위치하고, TSV 인터포저의 다른 부분(들)이 지지층의 표면 상에 위치하도록 솔더 범프를 갖는 TSV 인터포저를 지지층에 배치하기 위해서 충분한 온도 및 압력이 적용될 필요가 있다.
그런 다음, 505에 기술된 바와 같이, 집적 회로(IC) 다이가 TSV 인터포저의 다른 표면 상에 배치되어 적층형 인터포저 유닛을 형성한다. 집적 회로(IC), TSV 인터포저, 및 솔더 범프는 적층형 인터포저 유닛을 형성한다. 일부 실시예들에서, IC 다이를 TSV 인터포저의 다른 표면 상에 배치한 이후에 언더필이 수행될 수 있어, IC, TSV 인터포저, 솔더 범프, 및 언더필은 함께 적층형 인터포저 유닛을 형성한다.
일부 실시예들에서, 리플로우 연결로 알려진 공정이 TSV 인터포저와 IC 다이 간에 접속을 형성하기 위해서, IC 다이에 결합된 IC 솔더 범프를 녹이기 위해 이용될 수 있다. 일부 실시예들에서, 단일 IC 다이가 TSV 인터포저의 다른 표면 상에 배치될 수 있다. 다른 실시예들에서, 하나보다 많은 IC 다이가 TSV 인터포저의 다른 표면 상에 배치될 수 있다. 플립칩 적응을 위한 이러한 방법은 적층형 인터포저 유닛의 구성(예컨대, IC 다이의 수)에 유연성을 허용한다.
TSV 인터포저 및 솔더 범프가 웨이퍼의 상부에 형성된 지지층에 의해 기계적으로 안정되기 때문에, 적층형 인터포저 유닛을 형성하기 위해 TSV 인터포저의 표면 상에 집적 회로 다이를 배치하는 것은 TSV 인터포저에 휨 현상의 발생을 야기하지 않을 것이다.
그런 다음, 507에 기술된 바와 같이, 적층형 인터포저 유닛(예컨대, 집적 회로, TSV 인터포저, 및 솔더 범프)는 지지층으로부터 기계적으로 제거된다. 일부 실시예들에서, 화학적 용해 공정이 지지층으로부터 적층형 인터포저 유닛을 제거하는데 이용될 수 있다.
일단 적층형 인터포저 유닛이 제거되면, 509에 기술된 바와 같이, 적층형 인터포저 유닛의 솔더 범프는 유기 기판에 본딩되어 플립칩을 형성할 수 있다. 적층형 인터포저 유닛(예컨대, IC 다이, TSV 인터포저, 및 솔더 범프) 및 유기 기판은 함께 플립칩을 형성한다. 유기 기판은 기저 회로, 및 그 기저 회로에 대한 접속을 형성하기 위한 다양한 외부 패드를 포함할 수 있다. 솔더 범프는 유기 기판의 외부 패드에 대응할 수 있어, IC 다이에서부터 TSV 인터포저를 통해 유기 기판의 기저 회로에 대한 접속이 형성될 수 있다.
TSV 인터포저 상에 IC 다이를 배치하는 공정 동안에 TSV 인터포저를 기계적으로 지지하기 위해 지지층을 도입함으로써, TSV 인터포저는 휨 현상으로부터 보호될 수 있어, 종래의 플립칩 적층 방식과 비교하여 IC 다이 성능 및 어셈블리 수율을 개선시킬 수 있다.
도 6a 내지 도 6j는 플립칩 적층을 위한 다른 예시적인 방법을 나타내는 횡단면도이다. 도 6a 내지 도 6j에 기술된 방법은 TSV 인터포저에 기계적 안정을 제공하기 위해 지지층을 이용한다.
도 6a은 플립칩 적층 동안 TSV 인터포저의 기계적 안정을 용이하게 하는 지지 웨이퍼(601)를 나타낸다. 도 6b에 예시된 바와 같이, 접착층(603)이 웨이퍼(601)의 표면 상에 형성된다. 도 6c에 예시된 바와 같이, 릴리즈층(605)이 접착층(603)의 표면 상에 형성된다. 릴리즈층(605) 및 접착층(603)은 후속하는 플립칩 적층 공정 동안에 TSV 인터포저에 기계적 안정을 제공하기 위해 함께 지지층(607)을 형성한다.
그런 다음, 도 6d에 예시된 바와 같이, TSV 인터포저(103)의 하부 표면에 결합된 솔더 범프(107)를 갖는 TSV 인터포저(103)가 지지층에 배치된다. 앞서 기술된 바와 같이, TSV 인터포저(103)는, TSV 인터포저(103)의 상부 표면에서부터 TSV 인터포저(103)의 하부 표면으로 연장되는 복수의 비아들(105)을 포함하여, 상부 표면과 하부 표면 간에 접속이 만들어지도록 한다. TSV 인터포저(103)의 하부 표면은 대응하는 솔더 범프(107)에 결합된다. 솔더 범프(107)는 TSV 인터포저(103)의 비아(105)에 결합되어 비아(105)에 대한 접속이 만들어지도록 한다. 솔더 범프(107)는 외부 컴포넌트(예컨대, 유기 기판)의 외부 패드에 대응할 수 있어, TSV 인터포저(103)을 통해 외부 컴포넌트의 기저 회로에 대한 접속이 형성될 수 있다.
도 6e는 TSV 인터포저(103)가 지지층(607) 상에 배치된 이후의, TSV 인터포저(103)를 나타낸다. 솔더 범프(107) 및 TSV 인터포저(103)는, 솔더 범프(107)가 지지층(607)에 적어도 부분적으로 위치하고, TSV 인터포저(103)의 다른 부분(들)이 지지층(607)의 표면 위에(예컨대, 상에) 위치하도록 지지 웨이퍼(601) 상에 형성된 지지층(607) 상에 배치된다. 이런 식으로, TSV 인터포저(103) 및 솔더 범프(107)는 후속하는 플립칩 적층 공정 동안에 지지층(607)에 의해 기계적으로 안정될 수 있다.
그런 다음, 도 6f에 예시된 바와 같이, 하나 이상의 IC 다이(109)가 TSV 인터포저(103) 상에 배치될 수 있다. 집적 회로 다이(109)는 하부 표면에 결합된 IC 솔더 범프(111)를 포함하여 집적 회로 다이(109)의 기저 회로와 TSV 인터포저(103)의 비아(105) 간에 접속을 형성할 수 있다.
도 6g는 집적 회로 다이(109)가 TSV 인터포저(103)의 상부 표면 상에 배치된 이후의 집적 회로 다이(109)를 나타낸다. 집적 회로 다이(109), TSV 인터포저(103), 및 솔더 범프(107)는 함께 적층형 인터포저 유닛(113)을 형성한다. 일부 실시예들에서, IC 다이(109)를 TSV 인터포저(103)의 다른 표면 상에 배치한 이후에 언더필이 수행될 수 있어, IC 다이(109), TSV 인터포저(103), 솔더 범프(107), 및 언더필(도시되지 않음)은 함께 적층형 인터포저 유닛을 형성한다. 유기 기판(101) 상에 집적 회로 다이(109)를 배치하고, TSV 인터포저의 비아(105)와 IC 다이(109) 간의 접속을 형성하기 위해서, 리플로우 연결로 알려진 공정이 TSV 인터포저(103)와 IC 다이(109) 간의 접속을 형성하기 위해서, IC 솔더 범프(111)를 녹이기 위해 이용될 수 있다.
그런 다음, 도 6h에 예시된 바와 같이, 적층형 인터포저 유닛(113)은 지지층(607)으로부터 제거될 수 있다. 일부 실시예들에서, 화학적 용해 공정이 지지층(607)으로부터 적층형 인터포저 유닛(113)을 제거하는데 이용될 수 있다. 화학적 용해는 지지 웨이퍼(601)의 표면 상에 형성된 지지층(607)(예컨대, 접착층(603) 및 릴리즈층(605))으로부터 적층형 인터포저 유닛(113)을 효과적으로 릴리즈한다.
그런 다음, 도 6i에 예시된 바와 같이, 적층형 인터포저 유닛(113)은 유기 기판(101)에 본딩될 수 있다. 일부 실시예들에서, 적층형 인터포저 유닛(113)은 리플로우 연결로 알려진 공정을 이용하여 유기 기판(101)에 본딩될 수 있다. 앞서 논의된 바와 같이, 유기 기판(101)은 기저 회로, 및 그 기저 회로에 대한 접속을 형성하기 위한 다양한 외부 패드(도시되지 않음)를 포함할 수 있다. 적층형 인터포저 유닛(113)은 솔더 범프(107)가 유기 기판의 외부 패드(도시되지 않음)에 대응하도록 배치될 수 있어, IC 다이(109)에서부터 TSV 인터포저(103)를 통해 유기 기판(101)의 기저 회로에 대한 접속이 형성될 수 있다.
도 6j는 적층형 인터포저 유닛(113)이 유기 기판(101)에 본딩된 이후의, 적층형 인터포저 유닛(113)을 나타낸다. 적층형 인터포저 유닛(113)(예컨대, IC 다이(109), TSV 인터포저(103), 및 솔더 범프(107)) 및 유기 기판(101)은 함께 플립칩(300)을 형성한다. 일부 실시예들에서, 리플로우 연결로 알려진 공정이 TSV 인터포저(103)와 유기 기판(101) 간에 접속을 형성하기 위해서, TSV 인터포저(103)의 하부 표면에 결합된 솔더 범프(107)를 녹이기 위해 이용될 수 있다
도 3a 내지 도 3h 및 도 4a 내지 도 4h에 기술된 플립칩 적층을 위한 방법과 같이, TSV 인터포저 상에 IC 다이를 배치하는 공정 동안에 TSV 인터포저를 기계적으로 지지하기 위해 지지층을 도입함으로써, TSV 인터포저는 휨 현상으로부터 보호될 수 있어, 종래의 플립칩 적층 방식과 비교하여 IC 다이 성능 및 어셈블리 수율을 개선시킬 수 있다.
특정 예들이 도시되고 기술되었지만, 이러한 예들이 특허청구된 발명을 제한하지 않는 것으로 이해될 것이며, 다양한 변화 및 변형이 특허청구된 발명으로부터 벗어나지 않고 이루어질 수 있다는 것이 당업자에게 명백할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미를 갖는다기 보다는 예시적인 것으로 간주되어야 한다. 특허청구된 발명은 대안, 수정 및 등가물을 포함하도록 의도된다.

Claims (11)

  1. 플립칩 적응을 위한 방법에 있어서,
    복수의 캐비티 및 한 쌍의 코너 가이드를 포함하는 캐비티 웨이퍼를 형성하는 단계;
    상기 캐비티 웨이퍼 상에 실리콘 관통 비아(through-silicon-via; TSV) 인터포저의 표면에 결합된 솔더 범프를 갖는 상기 TSV 인터포저를 배치하는 단계로서, 이로써 상기 솔더 범프는 상기 복수의 캐비티에 위치하고, 상기 TSV 인터포저는 상기 한 쌍의 코너 가이드 사이에 위치하는 것인, TSV 인터포저를 배치하는 단계;
    상기 TSV 인터포저의 다른 표면 상에 집적 회로(IC) 다이를 배치하는 단계로서, 이로써 상기 IC 다이, 상기 TSV 인터포저, 및 상기 솔더 범프는 적층형 인터포저 유닛을 형성하는 것인, IC 다이를 배치하는 단계;
    상기 캐비티 웨이퍼로부터 상기 적층형 인터포저 유닛을 제거하는 단계; 및
    상기 적층형 인터포저 유닛의 상기 솔더 범프를 유기 기판에 본딩하는 단계로서, 이로써 상기 적층형 인터포저 유닛 및 상기 유기 기판은 플립칩을 형성하는 것인, 본딩하는 단계
    를 포함하는 플립칩 적층을 위한 방법.
  2. 제 1 항에 있어서, 상기 복수의 캐비티는 상기 캐비티 웨이퍼의 상부 표면에서부터 상기 캐비티 웨이퍼의 하부 표면으로 연장되는 것인, 플립칩 적층을 위한 방법.
  3. 제 2 항에 있어서,
    상기 캐비티 웨이퍼에 관하여 제자리에 상기 솔더 범프를 갖는 상기 TSV 인터포저를 유지시키기 위해 상기 캐비티 웨이퍼의 상기 하부 표면에 진공을 적용하는 단계
    를 더 포함하는 플립칩 적층을 위한 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 캐비티 및 상기 한 쌍의 코너 가이드를 포함하는 상기 캐비티 웨이퍼의 표면에 제거 가능한 접착층을 형성하는 단계; 및
    상기 제거 가능한 접착층 상에 상기 솔더 범프를 갖는 상기 TSV 인터포저를 배치하는 단계로서, 이로써 상기 제거 가능한 접착층은 상기 캐비티 웨이퍼에 관하여 제자리에 상기 TSV 인터포저를 유지시키는 것인, TSV 인터포저를 배치하는 단계
    를 더 포함하는 플립칩 적층을 위한 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 TSV 인터포저의 상기 다른 표면에 상기 집적 회로 다이를 부착하기 위해 리플로우 연결(reflow joining)을 수행하는 단계
    를 더 포함하는 플립칩 적층을 위한 방법.
  6. 제 5 항에 있어서,
    상기 리플로우 연결이 수행된 이후에 언더필(underfilling)을 수행하는 단계
    를 더 포함하는 플립칩 적층을 위한 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 적층형 인터포저 유닛을 제거하는 단계는 화학적 용해를 수행하는 단계를 포함하는 것인, 플립칩 적층을 위한 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 적층형 인터포저 유닛의 상기 솔더 범프를 상기 유기 기판에 본딩하는 단계는 리플로우 연결을 수행하는 단계를 포함하는 것인, 플립칩 적층을 위한 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 집적 회로 다이와 연관된 IC 솔더 범프를 녹이는 단계
    를 더 포함하는 플립칩 적층을 위한 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 복수의 캐비티는 웨이퍼 상에 포토 레지스트를 패턴화하고, 상기 패턴화된 포토 레지스트로 상기 웨이퍼의 반응성 이온 건식 에칭을 수행하며, 유기 용제를 이용하여 상기 포토 레지스트를 제거함으로써 형성되는 것인, 플립칩 적층을 위한 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 TSV 인터포저 상에 다른 집적 회로(IC) 다이를 배치하는 단계
    를 더 포함하는 플립칩 적층을 위한 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312240B2 (en) 2011-01-30 2016-04-12 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI497616B (zh) * 2012-11-08 2015-08-21 矽品精密工業股份有限公司 半導體封裝件之製法
US9076882B2 (en) * 2013-06-03 2015-07-07 Intel Corporation Methods for high precision microelectronic die integration
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US10177116B2 (en) * 2014-02-05 2019-01-08 International Business Machines Corporation Large channel interconnects with through silicon vias (TSVs) and method for constructing the same
US9472518B2 (en) * 2014-04-04 2016-10-18 Micron Technology, Inc. Semiconductor structures including carrier wafers and methods of using such semiconductor structures
US10304802B2 (en) 2016-05-02 2019-05-28 International Business Machines Corporation Integrated wafer-level processing system
US10319606B1 (en) 2017-11-14 2019-06-11 Xilinx, Inc. Chip package assembly with enhanced interconnects and method for fabricating the same
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
CN108511327B (zh) * 2018-05-09 2020-05-22 中国电子科技集团公司第三十八研究所 一种无需临时键合的超薄硅转接板的制作方法
US20200006272A1 (en) * 2018-06-29 2020-01-02 Andreas Augustin Through-silicon via pillars for connecting dice and methods of assembling same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11177146B2 (en) 2019-10-31 2021-11-16 Applied Materials, Inc. Methods and apparatus for processing a substrate
KR20220007203A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326809A (ja) * 1997-04-22 1998-12-08 Internatl Business Mach Corp <Ibm> 半導体チップ・キャリヤ・アセンブリおよびその製造方法
US20100261313A1 (en) * 2009-04-13 2010-10-14 United Test And Assembly Center Ltd. Semiconductor package and method of packaging semiconductor devices
US20110221072A1 (en) * 2010-03-09 2011-09-15 Chee Keong Chin Integrated circuit packaging system with via and method of manufacture thereof

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1526757A (en) * 1921-08-03 1925-02-17 Alec J Gerrard Packaging machine
JPH0845980A (ja) * 1994-07-29 1996-02-16 Oki Electric Ind Co Ltd 半導体製造装置
JP3163913B2 (ja) * 1994-09-06 2001-05-08 日立電線株式会社 Ｂｇａパッケージ
US5583736A (en) 1994-11-17 1996-12-10 The United States Of America As Represented By The Department Of Energy Micromachined silicon electrostatic chuck
JPH10173088A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置の製造装置及び半導体装置の製造方法
US5791486A (en) * 1997-01-07 1998-08-11 Fluoroware, Inc. Integrated circuit tray with self aligning pocket
JPH11176878A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体装置、その製造方法および実装方法
US20010027933A1 (en) * 1998-11-26 2001-10-11 Keiichi Sasamura Accommodation container, accommodation container for accommodating semiconductor devices and method of carrying semiconductor devices
US6271107B1 (en) * 1999-03-31 2001-08-07 Fujitsu Limited Semiconductor with polymeric layer
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
US6501636B1 (en) 2001-06-21 2002-12-31 Stephen Edward Savas Electrostatic clamp for holding workpieces with irregular surfaces
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US6806557B2 (en) * 2002-09-30 2004-10-19 Motorola, Inc. Hermetically sealed microdevices having a single crystalline silicon getter for maintaining vacuum
US7233061B1 (en) * 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
US7208342B2 (en) * 2004-05-27 2007-04-24 Intel Corporation Package warpage control
JP2006147698A (ja) * 2004-11-17 2006-06-08 Ngk Spark Plug Co Ltd はんだバンプ平坦化装置、及び配線基板の製造方法
KR100652416B1 (ko) * 2005-07-07 2006-12-01 삼성전자주식회사 멀티-스택 집적회로 패키지를 테스트하는 장치 및 방법
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US20090085202A1 (en) 2007-09-27 2009-04-02 Bing Dang Methods and Apparatus for Assembling Integrated Circuit Device Utilizing a Thin Si Interposer
US20090194872A1 (en) * 2008-01-31 2009-08-06 Broadcom Corporation Depopulating integrated circuit package ball locations to enable improved edge clearance in shipping tray
US7842548B2 (en) 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US7810702B2 (en) 2008-07-02 2010-10-12 International Business Machines Corporation Solder standoffs for injection molding of solder
US7863092B1 (en) * 2008-09-30 2011-01-04 Xilinx, Inc. Low cost bumping and bonding method for stacked die
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8859424B2 (en) 2009-08-14 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier and method of manufacturing
US8592973B2 (en) * 2009-10-16 2013-11-26 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package stacking and method of manufacture thereof
KR20110092045A (ko) * 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
US8368154B2 (en) * 2010-02-17 2013-02-05 The Regents Of The University Of California Three dimensional folded MEMS technology for multi-axis sensor systems
US8519542B2 (en) * 2010-08-03 2013-08-27 Xilinx, Inc. Air through-silicon via structure
US8313982B2 (en) * 2010-09-20 2012-11-20 Texas Instruments Incorporated Stacked die assemblies including TSV die
US20120098114A1 (en) * 2010-10-21 2012-04-26 Nokia Corporation Device with mold cap and method thereof
TW201241941A (en) * 2010-10-21 2012-10-16 Sumitomo Bakelite Co A method for manufacturing an electronic equipment, and the electronic equipment obtained by using the method, as well as a method for manufacturing electronics and electronic parts, and the electronics and the electronic parts obtained using the method
US9337116B2 (en) * 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR20130000211A (ko) * 2011-06-22 2013-01-02 삼성전자주식회사 기판 가공 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326809A (ja) * 1997-04-22 1998-12-08 Internatl Business Mach Corp <Ibm> 半導体チップ・キャリヤ・アセンブリおよびその製造方法
US20100261313A1 (en) * 2009-04-13 2010-10-14 United Test And Assembly Center Ltd. Semiconductor package and method of packaging semiconductor devices
US20110221072A1 (en) * 2010-03-09 2011-09-15 Chee Keong Chin Integrated circuit packaging system with via and method of manufacture thereof

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US9508563B2 (en) 2016-11-29

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