JP2015531993A - フリップチップの積層のための方法 - Google Patents

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Abstract

フリップチップの積層のための方法は、複数のキャビティ（３０３）とコーナーガイド（３０５）の対とを備えるキャビティウェハ（３０１）を形成すること（２０１）と、キャビティウェハに、はんだバンプ（１０７）を有するスルーシリコンビア（ＴＳＶ）インターポーザ（１０３）を、はんだバンプが複数のキャビティに位置し、ＴＳＶインターポーザは前記コーナーガイドの対の間に位置するように、ＴＳＶインターポーザの表面と結合させて配置すること（２０３）と、ＴＳＶインターポーザの別の面に、集積回路（ＩＣ）ダイ（２０９）を、ＩＣダイとＴＳＶインターポーザとはんだバンプとが積層インターポーザユニット（１１３）を形成するように、配置すること（２０５）と、キャビティウェハから積層インターポーザユニットを取り除くこと（２０７）と、積層インターポーザユニットのはんだバンプを、有機基板（１０１）に、積層インターポーザユニットと有機基板とがフリップチップ（３００）を形成するように、接続すること（２０９）とを備える。

Description

技術分野
本願は、一般的にフリップチップの積層に関し、特に、スルーシリコンビア（ＴＳＶ）インターポーザ、集積回路（ＩＣ）ダイおよび有機基板を含むフリップチップを積層するための方法に関する。
背景
フリップチップの積層を実行するための従来のアプローチは、有機基板上にスルーシリコンビア（ＴＳＶ）インターポーザを配置して、続けてＴＳＶインターボーザ上に集積回路を積層してフリップチップを形成することを含む。フリップチップ積層のためのそのような従来の方法は、特定の接続方法および含まれるプロセスパラメータによって特徴付けられる。フリップチップ積層の場合の組立歩留りは、従来のフリップチップ積層の間に生じる、ＴＳＶインターポーザの反りによって大きく影響を受ける。従来のフリップチップ積層アプローチは、最終的にはＩＣの性能および組立歩留りに影響を及ぼす、ＴＳＶインターポーザの反りの量が大きくなることをもたらす。
ＴＳＶインターポーザの反りの影響を緩和するために現在研究されている１つのアプローチは、ＴＳＶインターポーザへのＩＣダイの熱圧縮接続である。しかしながら、熱圧縮接続は、フラックス残渣および不均一熱プロファイルのようないくつかの副作用をもたらし、それらは、結果的に低いはんだ性能をもたらす。
概要
フリップチップの積層のための方法は、複数のキャビティとコーナーガイドの対とを備えるキャビティウェハを形成することと、キャビティウェハに、はんだバンプがその表面に結合されたスルーシリコンビア（ＴＳＶ）インターポーザを、はんだバンプが複数のキャビティに位置し、ＴＳＶインターポーザはコーナーガイドの対の間に位置するように、配置することと、ＴＳＶインターポーザの別の面に、集積回路（ＩＣ）ダイを、ＩＣダイとＴＳＶインターポーザとはんだバンプとが積層インターポーザユニットを形成するように、配置することと、キャビティウェハから積層インターポーザユニットを取り除くことと、積層インターポーザユニットのはんだバンプを、有機基板に、積層インターポーザユニットと有機基板とがフリップチップを形成するように、接続することとを備える。
複数のキャビティは、キャビティウェハの上面からキャビティウェハの下面まで延びることができる。
方法は、キャビティウェハの下面側を真空にして、はんだバンプを有するＴＳＶインターポーザを、キャビティウェハに対する定位置に保持することをさらに備えることができる。
方法は、複数のキャビティとコーナーガイドの対とを含むキャビティウェハの表面に、除去可能な接着剤の層を形成することと、除去可能な接着剤の層の上に、はんだバンプを有するＴＳＶインターポーザを、除去可能な接着剤の層が、ＴＳＶインターポーザを、キャビティウェハに対する定位置に保持するように、配置することとをさらに備えることができる。
方法は、リフロー接続を行なって、集積回路ダイを、ＴＳＶインターポーザの他の面に接続することをさらに備えることができる。
方法は、リフロー接続が行われた後に、アンダーフィリングを行なうことをさらに備えることができる。
積層インターポーザユニットを取り除くことは、化学溶解を行なうことを含むことができる。
積層インターポーザユニットのはんだバンプを有機基板に接続することは、リフロー接続を行なうことを含むことができる。
方法は、集積回路ダイに関連付けられたＩＣはんだバンプを溶かすことをさらに備えることができる。
複数のキャビティは、ウェハ上のフォトレジストをパターニングし、パターニングされたフォトレジストを有するウェハに対して反応性イオンドライエッチングを行い、有機溶剤によってフォトレジストを除去することによって形成されることができる。
方法は、ＴＳＶインターポーザ上に、別の集積回路（ＩＣ）ダイを配置することをさらに備えることができる。
フリップチップの積層のための別の方法は、ウェハの表面に支持層を形成することと、はんだバンプがその表面に結合されたスルーシリコンビア（ＴＳＶ）インターポーザを、はんだバンプが支持層内に少なくとも部分的に位置し、ＴＳＶインターポーザの少なくとも一部が、支持層の上に位置するように、配置することと、ＴＳＶインターポーザの別の面に、集積回路（ＩＣ）ダイを、ＩＣダイとＴＳＶインターポーザとはんだバンプとが積層インターポーザユニットを形成するように、配置することと、支持層から積層インターポーザユニットを取り除くことと、積層インターポーザユニットのはんだバンプを、有機基板に、積層インターポーザユニットと有機基板とがフリップチップを形成するように、接続することとを備える。
支持層は、接着剤の層と、分離層（release layer）とを備えることができる。
はんだバンプを有するＴＳＶインターポーザを支持層上に配置することは、はんだバンプを接着剤の層と、分離層との両方に配置することを含むことができる。
方法は、リフロー接続を行なって、集積回路ダイを、ＴＳＶインターポーザの他の面に接続することをさらに備えることができる。
方法は、リフロー接続が行われた後に、アンダーフィリングを行なうことをさらに備えることができる。
積層インターポーザユニットを取り除くことは、化学溶解を行なうことを含むことができる。
積層インターポーザユニットのはんだバンプを有機基板に接続することは、リフロー接続を行なうことを含むことができる。
方法は、集積回路ダイに関連付けられたＩＣはんだバンプを溶かすことをさらに備えることができる。
方法は、ＴＳＶインターポーザ上に、別の集積回路（ＩＣ）ダイを配置することをさらに備えることができる。
他の、およびさらなる局面および特徴が、以下に続く詳細な説明を読むことで明らかとなるであろう。
図面の簡単な説明
図面は、実施例の設計および使用を図示し、その中において、同様の要素は共通の参照符号によって参照される。これらの図面は、寸法通りに描かれているとは必ずしも限らない。上述のおよび他の利点および目的がどのようにして得られるかをよりよく理解するために、実施例のより具体的な説明が、表わされるが、それらは、添付の図面とともに示される。これらの図面は、典型的な方法および構造のみを示し、したがって請求項の範囲の限定と見なされるものではない。
フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示するフロー図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示するフロー図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。 フリップチップの積層のための方法を図示する断面図である。
詳細な説明
以後において、図面を参照してさまざまな実施例が説明される。図面は寸法通りに描かれているものではなく、同様の構造の要素または機能は、図面全体を通じて同様の参照符号によって表現される。図面は、ここにおいて説明を容易にすることを意図するのみであるということに注意すべきである。図面は、本発明の包括的な説明、または請求項に記載された発明の範囲の限定を意図するものではない。さらに、図示された実施例は、示されるすべての局面または利点を有する必要はない。ある特定の実施例とともに記述される局面または利点は、その実施例に限定される必要はなく、そのように図示されたり、あるいは明示的に説明されなかったとしても、如何なる別の実施形態においても実施可能である。また、この明細書全体を通じて参照される、「いくつかの実施形態」または「他の実施形態」は、実施例と関連して記述される特定の特徴、構造、材料または特性が、少なくとも１つの実施形態に含まれるということを意味する。したがって、この明細書全体を通じたさまざまな場所における「いくつかの実施形態において」、または「他の実施形態において」との記載は、同一の実施形態を参照するものとは必ずしも限らない。
フリップチップを積層するための１つのアプローチは、有機基板上にスルーシリコンビア（ＴＳＶ）インターポーザを配置して、続いてＴＳＶインターポーザ上に集積回路を積層してフリップチップを形成することを含む。フリップチップを積層するためのそのような方法は、特定の接続方法および含まれるプロセスパラメータに依存して、５０−８０％の組立歩留りによって特徴付けられることができる。フリップチップ積層のための組立歩留りは、従来のフリップチップ積層の間に生じるＴＳＶインターポーザの反りによって大きく影響を受ける。そのようなフリップチップ積層アプローチは、最終的にはＩＣ性能および組立歩留りに影響を及ぼすＴＳＶインターポーザの大きな反りの量をもたらし得る。
図１−１から図１−５は、フリップチップ積層のためのアプローチを図示する断面図である。図１−１に示されるように、最初に有機基板１０１が形成される。有機基板１０１は、下層回路、およびその下層回路への接続を形成するためのさまざまな外部パッド（図示せず）を含むことができる。
図１−２に示されるように、スルーシリコンビア（ＴＳＶ）インターポーザ１０３は、次に、有機基板１０１上に配置され得る。ＴＳＶインターポーザは、ＴＳＶインターポーザ１０３の上面からＴＳＶインターポーザ１０３の下面へと延在して、上面と下面との間の接続を可能にする複数のビア１０５を含む。ＴＳＶインターポーザ１０３の下面は、対応するはんだバンプ１０７に結合される。はんだバンプ１０７は、ＴＳＶインターポーザ１０３のビア１０５に結合されて、ビア１０５への接続を形成することができる。はんだバンプ１０７は、ＴＳＶインターポーザ１０３を介して、有機基板１０１の下層回路への接続が形成可能なように、有機基板１０１の外部パッド（図示せず）に対応し得る。
図１−３は、有機基板１０１上に配置された後のＴＳＶインターポーザ１０３を示す。有機基板上にＴＳＶインターポーザ１０３を配置して、ＴＳＶインターポーザのビア１０５と有機基板１０１の外部パッド（図示せず）との間の接続を形成するために、ＴＳＶインターポーザ１０３と有機基板１０１との間の接続を形成するためにはんだバンプ１０７を溶かすための処理が用いられ得る。
図１−４に示されるように、フリップチップを形成するために、複数の集積回路ダイ１０９が、次にＴＳＶインターポーザ１０３の上面に配置され得る。集積回路ダイ１０９は、ＩＣはんだバンプ１１１を含むことができ、はんだバンプ１１１は、下面に結合されて、集積回路ダイ１０９の下層回路とＴＳＶインターポーザ１０３のビアとの間の接続を形成する。
図１−５は、集積回路ダイ１０９がＴＳＶインターポーザ１０３の上面に配置された後のフリップチップを示す。有機基板１０１上に集積回路ダイ１０９を配置してＴＳＶインターポーザのビア１０５とＩＣダイ１０９との間の接続を形成するために、ＴＳＶインターポーザ１０３とＩＣダイ１０９との間の接続を形成するために、はんだバンプまたは銅ピラーバンプ１１１を溶かすための処理が用いられ得る。
ＴＳＶインターポーザ１０３上に集積回路ダイ１０９を配置する処理の間に、有機基板１０１によって提供される機械的な支持が不足するために、ＴＳＶインターポーザ１０３は、図１−５に示されるように反りの影響を受ける。ＴＳＶインターポーザ１０３の反りの量は、ＩＣの性能に影響を与え、反りの量が小さい場合には、ＩＣの性能の低下は小さいが、反りの量が大きい場合は、最終的に、ＩＣの性能が完全に無効となることをもたらす。これは、同様に組立歩留りに影響を与える。その理由は、深刻なＴＳＶインターポーザ反りの影響を受けるフリップチップが、廃棄されて使われないためである。
図２は、フリップチップを積層するための例示的方法を示したフロー図である。図２の方法は、これまでに説明されたフリップチップ積層に関連する反りの問題をなくして、高い組立歩留りを達成する。
２０１において説明されるように、最初にウェハに複数のキャビティおよびコーナガイドの対を形成することによってキャビティウェハが形成される。複数のキャビティと、コーナガイドの対とは、それらがウェハの上面から下方に延在するように形成される。いくつかの実施形態において、複数のキャビティのうちの各々のキャビティは、ウェハの上面からウェハの下面へと延在する。他の実施形態において、複数のキャビティのうちの各々のキャビティは、ウェハの下面へと延在することなくウェハ中に形成される。いくつかの実施形態において、複数のキャビティは、まず、複数のキャビティを規定するためにパターニングされたフォトレジストでウェハを覆い、ウェハに反応性イオンドライエッチを行ない、次に有機溶剤によりフォトレジストを除去することによって形成されることができる。
２０３において説明されるように、ＴＳＶインターポーザの表面に結合されたはんだバンプを有するＴＳＶインターポーザがキャビティウェハ上に配置される。ＴＳＶインターポーザは、複数のビアを含む。ビアは、ＴＳＶインターポーザの上面からＴＳＶインターポーザの下面へと延在して、上面および下面の間に接続を形成することを可能にする。ＴＳＶインターポーザの下面は、対応するはんだバンプに結合されて、ビアへの接続を可能にする。
はんだバンプを有するＴＳＶインターポーザは、はんだバンプが複数のキャビティ中に位置し、ＴＳＶインターポーザがコーナガイドの対の間に位置するようにキャビティウェハ上に配置される。キャビティウェハ上にＴＳＶインターポーザを配置することによって、ＴＳＶインターポーザは、続くフリップチップ積層処理の間に、反りの影響を受けないように機械的に安定化される。
いくつかの実施形態では、複数のキャビティのうちの各々のキャビティは、ウェハの上面からウェハの下面へと延在するが、キャビティウェハの下面側を真空にして、はんだバンプを有するＴＳＶインターポーザを定位置に保持する（たとえば機械的に安定化させる）。これらの実施形態は、以下により詳細に説明されるであろう。
いくつかの他の実施形態では、複数のキャビティのうちの各々のキャビティは、ウェハの下面へと延在することなくウェハ中に形成されるが、除去可能な接着剤の層が、複数のキャビティとコーナガイドの対とを含むキャビティウェハの表面に形成されて、キャビティウェハに対して相対的な位置に、はんだバンプを有するＴＳＶインターポーザを保持する（たとえば、機械的に安定化させる）。これらの実施形態は、以下においてより詳細に説明されるであろう。
２０５において説明されるように、集積回路（ＩＣ）ダイが、次に、ＴＳＶインターポーザの別の面に配置されて、積層インターポーザユニットを形成する。集積回路（ＩＣ）、ＴＳＶインターポーザ、およびはんだバンプは、積層インターポーザユニットを形成する。いくつかの実施形態において、ＩＣ、ＴＳＶインターポーザ、はんだバンプ、およびアンダーフィリングがともに積層インターポーザユニットを形成するように、ＩＣダイをＴＳＶの他方の面に配置した後に、アンダーフィリングが実行されてもよい。
いくつかの実施形態において、ＴＳＶインターポーザとＩＣダイとの間の接続を形成するために、ＩＣダイに結合されたＩＣはんだバンプを溶かすための処理が用いられてもよい（たとえばリフロー接続）。いくつかの実施形態において、単一のＩＣダイがＴＳＶインターポーザの他方の面に配置されてもよい。他の実施形態において、１より多くのＩＣダイが、ＴＳＶインターポーザの表面に配置されてもよい。フリップチップを積層するためのこの方法は、積層インターポーザユニットの構成（たとえばＩＣダイの数）において柔軟性を可能にする。
ＴＳＶインターポーザと、はんだバンプとは、複数のキャビティと、コーナガイドの対とによって機械的に安定化されているので、ＴＳＶインターポーザの表面に集積回路ダイを配置して、積層インターポーザユニットを形成することは、ＴＳＶインターポーザに反りを起こさせないであろう。
２０７において説明されるように、積層インターポーザユニット（たとえば集積回路、ＴＳＶインターポーザおよびはんだバンプ）は、次にキャビティウェハから除去される。いくつかの実施形態においては、キャビティウェハの下面に真空が適用されて、はんだバンプを有するＴＳＶインターポーザが、キャビティウェハに対して相対的に定められた位置に保持される（たとえば機械的に安定化される）が、その真空が単純に除去またはオフされて、積層インターポーザユニットが、キャビティウェハから取除かれることを可能にする。いくつかの他の実施形態では、除去可能な接着剤の層が複数のキャビティおよびコーナガイドの対を含むキャビティウェハの表面に形成されて、キャビティウェハに対して相対的に、はんだバンプを有するＴＳＶインターポーザを定位置に保持（たとえば機械的に安定化）し、化学溶解処理を用いて、キャビティウェハから積層インターポーザユニットを除去することができる。
積層インターポーザユニットが除去されると、積層インターポーザユニットのはんだバンプは、次に、有機基板に接続されて、２０９において記述されるように、フリップチップを形成する。いくつかの実施形態において、積層インターポーザユニットは、リフロー接続のような、知られている処理によって、有機基板に接続されてもよい。積層インターポーザユニット（たとえば、ＩＣダイ、ＴＳＶインターポーザおよびはんだバンプ）および有機基板は、ともにフリップチップを形成する。有機基板は、下層回路と、その下層回路への接続を形成するためのさまざまな外部パッドを含むことができる。はんだバンプは、ＩＣダイから有機基板の下層回路へ、ＴＳＶインターポーザを介して接続が形成可能なように、有機基板の外部パッドに対応し得る。
ＴＳＶインターポーザ上にＩＣダイを配置する処理の間にキャビティウェハを導入して、ＴＳＶインターポーザを機械的に支持することによって、ＴＳＶインターポーザは、反りから防がれ、それによって従来のフリップチップ積層アプローチに比べてＩＣダイの性能および組立歩留りが改善される。
図３−１から図３−８は、フリップチップ積層のための別の例示的な方法を図示する断面図である。図３−１に示されるように、最初にキャビティウェハ３０１が形成される。キャビティウェハ３０１は、複数のキャビティ３０３と、コーナガイド３０５の対とを含む。
はんだバンプが、下面に結合されたＴＳＶインターポーザが、次に、図３−２に示されるように、キャビティウェハに配置される。なお、本願の文脈の範囲内において、第１の要素（たとえばＴＳＶインターポーザ）が、第２の要素（たとえばキャビティウェハ）の「上」に配置されると記載される場合、第１の要素は、第２の要素に接触し得る（この場合、第１の要素は、第２の要素の「上」に直接的に存在すると見なすことができる）、または第１の要素は、第２の要素に接触しなくてもよい（たとえば第１の要素と第２の要素との間に第３の要素が存在する場合、その場合、第１の要素は、第２の要素に対して、間接的に「上」にあると見なすことができる）。ＴＳＶインターポーザ１０３は、複数のビア１０５を含み、複数のビア１０５は、ＴＳＶインターポーザ１０３の上面からＴＳＶインターポーザ１０３の下面へと延在して、上面と下面との間の接続を形成することを可能にする。ＴＳＶインターポーザ１０３の下面は、対応するはんだバンプ１０７に結合される。はんだバンプ１０７は、ＴＳＶインターポーザ１０３のビア１０５に結合されて、ビア１０５への接続を形成することを可能にする。はんだバンプ１０７は、ＴＳＶインターポーザ１０３を介して、外部コンポーネントの下層回路への接続が形成可能なように、外部コンポーネント（たとえば有機基板）の外部パッドに対応し得る。
図３−３は、キャビティウェハ３０１上に配置された後のＴＳＶインターポーザ１０３を示す。キャビティウェハ上にＴＳＶインターポーザ１０３を配置する際において、除去可能な接着剤（図示せず）の層が、複数のキャビティと、コーナガイドの対とを含むキャビティウェハの表面に形成されて、はんだバンプを有するＴＳＶインターポーザを、キャビティウェハに対して相対的な定位置に保持することを可能にする。ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、はんだバンプ１０７が、複数のキャビティ３０３の中に位置し、ＴＳＶインターポーザ１０３がコーナガイド１０３の対の間に位置するように、キャビティウェハ３０１上に配置される。この方法において、ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、続くフリップチップ積層処理の間、キャビティウェハ３０１によって機械的に安定化し得る。
図３−４に示されるように、１以上のＩＣダイ１０９が、次に、ＴＳＶインターポーザ１０３上に配置され得る。集積回路ダイ１０９は、集積回路ダイ１０９の下層回路と、ＴＳＶインターポーザ１０３のビア１０５との間に接続を形成するために、下面に結合されるＩＣはんだバンプ１１１を含み得る。いくつかの実施形態において、ＩＣはんだバンプ１１１は、銅ピラーバンプであり得る。
図３−５は、ＴＳＶインターポーザ１０３の上面に配置された後の集積回路ダイ１０９を示す。集積回路ダイ１０９、ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、ともに積層インターポーザユニット１１３を形成する。いくつかの実施形態において、ＩＣダイ１０９と、ＴＳＶインターポーザ１０３と、はんだバンプ１０７と、アンダーフィリング（図示せず）がともに積層インターポーザユニット１１３を形成するように、ＴＳＶの他方の面にＩＣダイ１０９を配置した後にアンダーフィリングが実行されてもよい。有機基板１０１上に集積回路ダイ１０９を配置して、ＴＳＶインターポーザのビア１０５とＩＣダイ１０９との間に接続を形成するために、リフロー接続のような知られた処理が、ＩＣはんだバンプ１１１を溶かすために用いられて、ＴＳＶインターポーザ１０３と、ＩＣダイ１０９との間に接続を形成してもよい。
図３−６に示されるように、積層インターポーザユニット１１３は、次に、キャビティウェハから取除かれる。いくつかの実施形態において、化学溶解プロセスが、キャビティウェハから積層インターポーザユニットを取除くために用いられることができる。化学溶解は、効果的に、キャビティウェハの表面に形成された除去可能な接着剤の層（図示せず）から、積層インターポーザユニット１１３を離す。
図３−７に示されるように、積層インターポーザユニット１１３は、次に、有機基板１０１に接続され得る。上記のように、有機基板は、下層回路と、下層回路への接続を形成するためのさまざまな外部パッド（図示せず）を含み得る。積層インターポーザユニット１１３は、有機基板の外部パッド（図示せず）に、はんだバンプ１０７が対応するように、配置され、それにより、ＩＣダイから、ＴＳＶインターポーザ１０３を介して、有機基板１０１の下層回路への接続を形成することができる。
図３−８は、有機基板１０１に接続された後の積層インターポーザユニット１１３を図示する。積層インターポーザユニット１１３（たとえば、ＩＣダイ１０９、ＴＳＶインターポーザ１０３、およびはんだバンプ１０７）および有機基板１０１は、ともにフリップチップ３００を形成する。いくつかの実施形態においてリフロー接続のような知られた処理が、ＴＳＶインターポーザ１０３と有機基板１０１との間の接続を形成するために、ＴＳＶインターポーザ１０３の下面に結合されたはんだバンプ１０７を溶かすために用いられることができる。
上記のように、ＴＳＶインターポーザ上にＩＣダイを配置する処理の間に、キャビティウェハを導入して、ＴＳＶインターポーザを機械的に支持することによって、ＴＳＶインターポーザは、反りから防がれて、それによって従来のフリップチップ積層のアプローチに比べて、ＩＣダイ性能および組立歩留りが改善される。
図４−１から図４−８は、フリップチップ積層のための別の例示的な方法を図示する断面図である。図４−１から図４−８に記載された方法も、ＴＳＶインターポーザに機械的な安定を与えるためにキャビティウェハを用いる。しかしながら、各々のキャビティが、ウェハ中に、ウェハの下面に延在することなく形成された複数のキャビティを用いるのではなく、図４−１から図４−８のキャビティウェハは、ウェハの上面からウェハの下面へと延在するキャビティを有する。図４−１は、キャビティウェハ４００の上面から、キャビティウェハ４００の下面へと延在する複数のキャビティ４０５を有するキャビティウェハ４００を示す。キャビティウェハ４００は、また、コーナガイドの対４０３を含む。
図４−２に示されるように、その下面に結合されたはんだバンプ１０７を有するＴＳＶインターポーザ１０３が、次に、キャビティウェハ４００の中に配置される。上記のように、ＴＳＶインターポーザ１０３は、ＴＳＶインターポーザ１０３の上面からＴＳＶインターポーザ１０３の下面へと延在する複数のビアを含み、上面から下面への接続を可能にする。ＴＳＶインターポーザの下面は、対応するはんだバンプ１０７に結合される。はんだバンプ１０７は、ＴＳＶインターポーザ１０３のビア１０５に結合されて、ビア１０５への接続を可能にする。はんだバンプ１０７は、ＴＳＶインターポーザ１０３を介して、外部コンポーネントの下層回路への接続が形成されるように、外部コンポーネント（たとえば有機基板）の外部パッドに対応し得る。
図４−３は、キャビティウェハ４０１に配置された後のＴＳＶインターポーザ１０３を示す。キャビティウェハにＴＳＶインターポーザ１０３を配置するとき／配置した後では、キャビティウェハ４０１の下面側が真空にされて、はんだバンプ１０７を有するＴＳＶインターポーザ１０３が、キャビティウェハ４０１に対して相対的に、定位置に保持される（たとえば機械的に安定化される）。ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、はんだバンプ１０７が複数のキャビティ４０３中に置かれて、ＴＳＶインターポーザ１０３が、コーナガイド４０５の対の間に置かれるように、キャビティウェハ４０１上に配置される。この方法により、ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、続くフリップチップ積層処理の間、キャビティウェハ４０１によって機械的に安定化され得る。
図４−４に示されるように、１以上のＩＣダイ１０９は、次に、ＴＳＶインターポーザ１０３上に配置され得る。集積回路ダイ１０９は、集積回路ダイ１０９の下層回路と、ＴＳＶインターポーザ１０３のビア１０５との間の接続を形成するために、下面に結合されたＩＣはんだバンプ１１１を含み得る。いくつかの実施形態において、ＩＣはんだバンプ１１１は、銅ピラーバンプであり得る。
図４−５は、ＴＳＶインターポーザ１０３の上面に配置された後の集積回路ダイ１０９を示す。集積回路ダイ１０９、ＴＳＶインターポーザ１０３、およびはんだバンプ１０７は、ともに積層インターポーザユニット１１３を形成する。いくつかの実施形態において、ＩＣダイ１０９と、ＴＳＶインターポーザ１０３と、はんだバンプ１０７と、アンダーフィリング（図示せず）が、ともに積層インターポーザユニットを形成するように、ＩＣダイ１０９をＴＳＶインターポーザ１０３の他方の面に配置した後に、アンダーフィリングが実行されてもよい。有機基板１０１上に集積回路ダイ１０９を配置して、ＴＳＶインターポーザのビア１０５とＩＣダイ１０９との間の接続を形成するために、リフロー接続のような知られたプロセスが、ＴＳＶインターポーザ１０３と、ＩＣダイ１０９との間の接続を形成するために、ＩＣはんだバンプ１１１を溶かすために用いられてもよい。
積層インターポーザユニット１１３は、次に、図４−６に示されるように、キャビティウェハ４０１から除去され得る。いくつかの実施形態において、積層インターポーザユニット１１３は、単純に真空をオフすることによって、キャビティウェハ１０１から単純に取除かれることができる。
積層インターポーザユニット１１３は、次に、図４−７に示されるように、有機基板１０１に接続され得る。いくつかの実施形態において、積層インターポーザユニット１１３は、リフロー接続のような知られたプロセスを用いて、有機基板１０１に接続され得る。上記のように、有機基板は、下層回路と、下層回路への接続を形成するためのさまざまな外部パッド（図示せず）を含み得る。積層インターポーザユニット１１３は、はんだバンプ１０７が、有機基板の外部パッド（図示せず）に対応するように配置されて、それによりＩＣダイ１０９からＴＳＶインターポーザ１０３を介して、有機基板１０１の下層回路への接続が形成され得る。
図４−８は、有機基板１０１に接続された後の積層インターポーザユニット１１３を示す。積層インターポーザユニット１１３（たとえば、ＩＣダイ１０９、ＴＳＶインターポーザ１０３、およびはんだバンプ１０７）および、有機基板１０１は、ともにフリップチップ３００を形成する。いくつかの実施形態において、ＴＳＶインターポーザと有機基板１０１との間の接続を形成するために、ＴＳＶインターポーザ１０３の下面に結合されたはんだバンプ１０７を溶かすための処理が用いられてもよい。
図３−１から図３−８に記載されたフリップチップ積層のための方法とよく似ているように、ＴＳＶインターポーザにＩＣダイを配置する処理の間に、キャビティウェハを導入して、ＴＳＶインターポーザを機械的に支持することにより、ＴＳＶインターポーザは、反りから防がれて、それにより従来のフリップチップ積層アプローチに比べて，ＩＣダイ性能および組立歩留りが改善される。
図３−１から図３−８および図４−１から図４−８に記載された方法は、フリップチップ積層の処理の間に、ＴＳＶインターポーザのための機械的な安定を与えるために、キャビティウェハを用いる。代わりに、支持層を有するウェハも、フリップチップ積層の処理の間に、ＴＳＶインターポーザに機械的な安定を与えるために利用可能であり得る。図５および図６−１から図６−１０は、フリップチップ積層の処理の間に、ＴＳＶインターポーザに機械的な安定化を与えるための支持層の使用を示すであろう。
図５は、支持層を用いるフリップチップ積層のための方法を示すフロー図である。５０１に説明されるように、最初に、層の表面に支持層が形成される。いくつかの実施形態において、支持層は、接着剤の層と、分離層とを含み得る。接着剤の層は、まず、ウェハの表面に形成され得る。分離層は、次に、その接着剤の層の表面に形成される。
５０３に説明されるように、ＴＳＶインターポーザの表面に結合されたはんだバンプを有するＴＳＶインターポーザが、キャビティウェハ上に配置される。ＴＳＶインターポーザは、複数のビアを含む。ビアは、ＴＳＶインターポーザの上面からＴＳＶインターポーザの下面へと延在して、上面および下面の間に接続を形成することを可能にする。ＴＳＶインターポーザの下面は、対応するはんだバンプに結合されて、ビアへの接続を形成することを可能にする。
はんだバンプを有するＴＳＶインターポーザは、はんだバンプが、少なくとも部分的に支持層に位置し、ＴＳＶインターポーザの他の部分が、支持層の表面の上方（たとえば上）に位置するように支持層の上に配置される。はんだバンプを有するＴＳＶインターポーザを、少なくとも部分的に、支持層内に配置することにより、ＴＳＶインターポーザは、続くフリップチップ積層処理の間、反りから免れるように機械的に安定化される。いくつかの実施形態において、はんだバンプが、少なくとも部分的に、支持層内に位置し、ＴＳＶインターポーザの他の部分が、支持層の表面に位置するように、はんだバンプを有するＴＳＶインターポーザを支持層内に配置するために、適切な温度および圧力を印加することが必要であり得る。
５０５に説明されるように、集積回路（ＩＣ）ダイが、次に、ＴＳＶインターポーザの他の面に配置されて、積層インターポーザユニットを形成する。集積回路（ＩＣ）と、ＴＳＶインターポーザと、はんだバンプとは、積層インターポーザユニットを形成する。いくつかの実施形態において、ＩＣ、ＴＳＶインターポーザ、はんだバンプおよびアンダーフィリングがともに積層インターポーザユニットを形成するように、ＴＳＶの他の表面上に、ＩＣダイを配置した後に、アンダーフィリングが実行されてもよい。
いくつかの実施形態において、リフロー接続のような知られた処理が、ＴＳＶインターポーザとＩＣダイとの間の接続を形成するために、ＩＣダイに結合されたはんだバンプを溶かすために用いられ得る。いくつかの実施形態において、単一のＩＣダイが、ＴＳＶインターポーザの他方の面に配置され得る。他の実施形態において、１より多くのＩＣダイが、ＴＳＶインターポーザの表面に配置され得る。フリップチップを積層するためのこの方法は、積層インターポーザユニットの構成（たとえばＩＣダイの数）における柔軟性を可能にする。
ＴＳＶインターポーザおよびはんだバンプは、ウェハの上部に形成された支持層によって機械的に安定化されているので、ＴＳＶインターポーザの表面に集積回路ダイを配置して、積層インターポーザユニットを形成することは、ＴＳＶインターポーザに反りを生じさせないであろう。
５０７に説明されるように、積層インターポーザユニット（たとえば、集積回路、ＴＳＶインターポーザ、およびはんだバンプ）は、次に、支持層から取除かれる。いくつかの実施形態において、化学溶解処理が、支持層から積層インターポーザユニットを取除くために用いられ得る。
５０９に説明されるように、積層インターポーザユニットが取除かれると、積層インターポーザユニットのはんだバンプは、次に、有機基板に接続されてフリップチップを形成する。積層インターポーザユニット（たとえば、ＩＣダイ、ＴＳＶインターポーザ、およびはんだバンプ）および有機基板は、ともにフリップチップを形成する。有機基板は、下層回路と、下層回路への接続を形成するためのさまざまな外部パッドを含み得る。はんだバンプは、ＩＣダイから、ＴＳＶインターポーザを介して、有機基板の下層回路への接続が形成され得るように、有機基板の外部パッドに対応し得る。
支持層を導入して、ＴＳＶインターポーザにＩＣダイを配置する処理の間にＴＳＶインターポーザを機械的に支持することにより、ＴＳＶインターポーザは、反りから防がれて、それによって、従来のフリップチップ積層アプローチに比べてＩＣダイ性能および組立歩留りが改善される。
図６−１から図６−１０は、フリップチップ積層のための別の例示的方法を示す断面図である。図６−１から図６−１０に記載された方法は、ＴＳＶインターポーザに機械的な安定を与えるために支持層を用いる。
図６−１は、フリップチップ積層の間にＴＳＶインターポーザの機械的な安定化を容易にする支持ウェハ６０１を示す。接着剤の層６０３が、図６−２に示されるように、ウェハ６０１の表面に形成される。分離層６０３が、次に、図６−３に示されるように、接着剤の層６０３の表面に形成される。分離層６０５および接着剤の層６０３は、ともに、続くフリップチップ積層処理の間にＴＳＶインターポーザに機械的な安定を与えるために支持層６０７を形成する。
図６−４に示されるように、下面に結合されたはんだバンプ１０７を有するＴＳＶインターポーザ１０３が、次に、支持層に配置される。上記のように、ＴＳＶインターポーザ１０３は、ＴＳＶインターポーザ１０３の上面からＴＳＶインターポーザ１０３の下面へと延在して、上面と下面との間に接続を形成することが可能な複数のビア１０５を含む。ＴＳＶインターポーザ１０３の下面は、対応するはんだバンプ１０７に結合される。はんだバンプ１０７は、ＴＳＶインターポーザ１０３のビア１０５に結合されて、ビア１０５の接続を形成することを可能にする。はんだバンプ１０７は、ＴＳＶインターポーザ１０３を介して、外部コンポーネントの下層回路への接続が形成可能なように、外部コンポーネント（たとえば有機基板）の外部パッドに対応し得る。
図６−５は、支持層６０７に配置された後のＴＳＶインターポーザ１０３を示す。ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、はんだバンプ１０７が、少なくとも部分的に支持層６０７内に位置し、ＴＳＶインターポーザ１０３の他の部分が、支持層６０７の表面の上方（たとえば上）に位置するように、支持ウェハ６０１上に形成された支持層６０７上に配置される。この方法により、ＴＳＶインターポーザ１０３およびはんだバンプ１０７は、続くフリップチップ積層処理の間に、支持層６０７によって機械的に安定化され得る。
図６−６に示されるように、１以上のＩＣダイ１０９が、次に、ＴＳＶインターポーザ１０３上に配置され得る。集積回路ダイ１０９は、下面に結合されて、集積回路ダイ１０９の下層回路と、ＴＳＶインターポーザ１０３のビア１０５との間の接続を形成するＩＣはんだバンプ１１１を含み得る。
図６−７は、ＴＳＶインターポーザ１０３の表面上に配置された後の集積回路ダイ１０９を示す。集積回路ダイ１０９、ＴＳＶインターポーザ１０３、およびはんだバンプ１０７は、ともに、積層インターポーザユニット１１３を形成する。いくつかの実施形態において、ＩＣダイ１０９、ＴＳＶインターポーザ１０３、はんだバンプ１０７、およびアンダーフィリング（図示せず）がともに、積層インターポーザユニットを形成するように、ＴＳＶインターポーザ１０３の他方の面に、ＩＣダイ１０９を配置した後に、アンダーフィリングが実行可能である。有機基板１０１上に集積回路ダイ１０９を配置して、ＴＳＶインターポーザのビア１０５とＩＣダイ１０９との間に接続を形成するために、リフロー接続のような知られた処理が、ＴＳＶインターポーザ１０３とＩＣダイ１０９との間の接続を形成するために、ＩＣはんだバンプ１１１を溶かすために用いられ得る。
図６−８に示されるように、積層インターポーザユニット１１３は、次に、支持層６０７から取除かれ得る。いくつかの実施形態において、化学溶解処理が、支持層６０７から積層インターポーザユニット１１３を除去するために用いられ得る。化学溶解は、効果的に、支持ウェハ６０１の表面に形成された支持層６０７（たとえば接着剤の層６０３および分離層６０５）から、積層インターポーザユニット１１３を取り除く。
図６−９に示されるように、積層インターポーザユニット１１３は、次に、有機基板１０１に接続され得る。いくつかの実施形態において、積層インターポーザユニット１１３は、リフロー接続のような知られた処理を用いて、有機基板１０１に接続され得る。上記のように、有機基板１０１は、下層回路と、下層回路への接続を形成するためのさまざまな外部パッド（図示せず）を含み得る。積層インターポーザユニット１１３は、はんだバンプ１０７が、有機基板の外部パッド（図示せず）に対応するように配置され、それにより、ＩＣダイ１０９から、ＴＳＶインターポーザ１０３を介して、有機基板１０１の下層回路への接続が形成され得る。
図６−１０は、有機基板１０１に接続された後の積層インターポーザユニット１１３を図示する。積層インターポーザユニット１１３（たとえば、ＩＣダイ１０９、ＴＳＶインターポーザ１０３およびはんだバンプ１０７）および有機基板１０１は、ともにフリップチップ３００を形成する。いくつかの実施形態において、リフロー接続のような知られた処理が、ＴＳＶインターポーザと有機基板１０１との間の接続を形成するために、ＴＳＶインターポーザ１０３の下面に結合されたはんだバンプ１０７を溶かすために用いられ得る。
図３−１から図３−８および図４−１から図４−８に記載されるようなフリップチップ積層の方法とよく似ているが、ＴＳＶインターポーザ上にＩＣダイを配置する処理の間に、ＴＳＶインターポーザを機械的に支持するために支持層を導入することによって、ＴＳＶインターポーザは、反りから防がれて、それにより、従来のフリップチップ積層アプローチに比べて、ＩＣダイ性能および組立歩留りが改善される。
特定の実施例が示されて記述されたが、それらは、請求項に記載された発明を限定することを意図していないことが理解されるであろう。当業者には、請求項に記載された発明から逸脱することなくさまざまな変更および変形がなされ得るということが自明であるだろう。したがって、明細書および図面は、限定よりもむしろ例示の意味であると見なされるべきである。請求項に記載された発明は、代替例、変形例および均等物を包含することを意図する。

Claims (11)

  1. フリップチップの積層のための方法であって、
    複数のキャビティとコーナーガイドの対とを備えるキャビティウェハを形成することと、
    前記キャビティウェハに、はんだバンプがその表面に結合されたスルーシリコンビア（ＴＳＶ）インターポーザを、前記はんだバンプが前記複数のキャビティに位置し、前記ＴＳＶインターポーザは前記コーナーガイドの対の間に位置するように配置することと、
    前記ＴＳＶインターポーザの別の面に、集積回路（ＩＣ）ダイを、前記ＩＣダイと前記ＴＳＶインターポーザと前記はんだバンプとが積層インターポーザユニットを形成するように、配置することと、
    前記キャビティウェハから前記積層インターポーザユニットを取り除くことと、
    前記積層インターポーザユニットの前記はんだバンプを、有機基板に、前記積層インターポーザユニットと前記有機基板とがフリップチップを形成するように、接続することとを備える、方法。
  2. 前記複数のキャビティは、前記キャビティウェハの上面から前記キャビティウェハの下面まで延びる、請求項１に記載の方法。
  3. 前記キャビティウェハの前記下面側を真空にして、はんだバンプを有する前記ＴＳＶインターポーザを、前記キャビティウェハに対する定位置に保持することをさらに備える、請求項１に記載の方法。
  4. 前記複数のキャビティと前記コーナーガイドの対とを含む前記キャビティウェハの表面に、除去可能な接着剤の層を形成することと、
    前記除去可能な接着剤の層の上に、はんだバンプを有する前記ＴＳＶインターポーザを、前記除去可能な接着剤の層が、前記ＴＳＶインターポーザを、前記キャビティウェハに対する定位置に保持するように、配置することとをさらに備える、請求項１から請求項３のいずれか１項に記載の方法。
  5. リフロー接続を行なって、前記集積回路ダイを、前記ＴＳＶインターポーザの他の面に接続することをさらに備える、請求項１から請求項４のいずれか１項に記載の方法。
  6. 前記リフロー接続が行われた後に、アンダーフィリングを行なうことをさらに備える、請求項５に記載の方法。
  7. 前記積層インターポーザユニットを取り除くことは、化学溶解を行なうことを含む、請求項１から請求項６のいずれか１項に記載の方法。
  8. 前記積層インターポーザユニットの前記はんだバンプを前記有機基板に接続することは、リフロー接続を行なうことを含む、請求項１から請求項７のいずれか１項に記載の方法。
  9. 前記集積回路ダイに関連付けられたＩＣはんだバンプを溶かすことをさらに備える、請求項１から請求項８のいずれか１項に記載の方法。
  10. 前記複数のキャビティは、ウェハ上のフォトレジストをパターニングし、パターニングされたフォトレジストを有する前記ウェハに対して反応性イオンドライエッチングを行い、有機溶剤によって前記フォトレジストを除去することによって形成される、請求項１から請求項９のいずれか１項に記載の方法。
  11. 前記ＴＳＶインターポーザ上に、別の集積回路（ＩＣ）ダイを配置することをさらに備える、請求項１から請求項１０のいずれか１項に記載の方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312240B2 (en) 2011-01-30 2016-04-12 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI497616B (zh) * 2012-11-08 2015-08-21 矽品精密工業股份有限公司 半導體封裝件之製法
US9076882B2 (en) * 2013-06-03 2015-07-07 Intel Corporation Methods for high precision microelectronic die integration
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US10177116B2 (en) * 2014-02-05 2019-01-08 International Business Machines Corporation Large channel interconnects with through silicon vias (TSVs) and method for constructing the same
US9472518B2 (en) * 2014-04-04 2016-10-18 Micron Technology, Inc. Semiconductor structures including carrier wafers and methods of using such semiconductor structures
US10304802B2 (en) 2016-05-02 2019-05-28 International Business Machines Corporation Integrated wafer-level processing system
US10319606B1 (en) 2017-11-14 2019-06-11 Xilinx, Inc. Chip package assembly with enhanced interconnects and method for fabricating the same
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
CN108511327B (zh) * 2018-05-09 2020-05-22 中国电子科技集团公司第三十八研究所 一种无需临时键合的超薄硅转接板的制作方法
US20200006272A1 (en) * 2018-06-29 2020-01-02 Andreas Augustin Through-silicon via pillars for connecting dice and methods of assembling same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11177146B2 (en) 2019-10-31 2021-11-16 Applied Materials, Inc. Methods and apparatus for processing a substrate
KR20220007203A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0845980A (ja) * 1994-07-29 1996-02-16 Oki Electric Ind Co Ltd 半導体製造装置
JPH0878570A (ja) * 1994-09-06 1996-03-22 Hitachi Cable Ltd Ｂｇａパッケージ
JPH10173088A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置の製造装置及び半導体装置の製造方法
JPH10326809A (ja) * 1997-04-22 1998-12-08 Internatl Business Mach Corp <Ibm> 半導体チップ・キャリヤ・アセンブリおよびその製造方法
JPH11176878A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体装置、その製造方法および実装方法
JP2006147698A (ja) * 2004-11-17 2006-06-08 Ngk Spark Plug Co Ltd はんだバンプ平坦化装置、及び配線基板の製造方法
US20110221072A1 (en) * 2010-03-09 2011-09-15 Chee Keong Chin Integrated circuit packaging system with via and method of manufacture thereof
WO2012053463A1 (ja) * 2010-10-21 2012-04-26 住友ベークライト株式会社 電子装置の製造方法およびそれを用いてなる電子装置、電気、電子部品の製造方法およびそれを用いてなる電気、電子部品

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1526757A (en) * 1921-08-03 1925-02-17 Alec J Gerrard Packaging machine
US5583736A (en) 1994-11-17 1996-12-10 The United States Of America As Represented By The Department Of Energy Micromachined silicon electrostatic chuck
US5791486A (en) * 1997-01-07 1998-08-11 Fluoroware, Inc. Integrated circuit tray with self aligning pocket
US20010027933A1 (en) * 1998-11-26 2001-10-11 Keiichi Sasamura Accommodation container, accommodation container for accommodating semiconductor devices and method of carrying semiconductor devices
US6271107B1 (en) * 1999-03-31 2001-08-07 Fujitsu Limited Semiconductor with polymeric layer
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
US6501636B1 (en) 2001-06-21 2002-12-31 Stephen Edward Savas Electrostatic clamp for holding workpieces with irregular surfaces
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US6806557B2 (en) * 2002-09-30 2004-10-19 Motorola, Inc. Hermetically sealed microdevices having a single crystalline silicon getter for maintaining vacuum
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US7233061B1 (en) * 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
US7208342B2 (en) * 2004-05-27 2007-04-24 Intel Corporation Package warpage control
KR100652416B1 (ko) * 2005-07-07 2006-12-01 삼성전자주식회사 멀티-스택 집적회로 패키지를 테스트하는 장치 및 방법
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US20090085202A1 (en) 2007-09-27 2009-04-02 Bing Dang Methods and Apparatus for Assembling Integrated Circuit Device Utilizing a Thin Si Interposer
US20090194872A1 (en) * 2008-01-31 2009-08-06 Broadcom Corporation Depopulating integrated circuit package ball locations to enable improved edge clearance in shipping tray
US7842548B2 (en) 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US7810702B2 (en) 2008-07-02 2010-10-12 International Business Machines Corporation Solder standoffs for injection molding of solder
US7863092B1 (en) * 2008-09-30 2011-01-04 Xilinx, Inc. Low cost bumping and bonding method for stacked die
US8647924B2 (en) * 2009-04-13 2014-02-11 United Test And Assembly Center Ltd. Semiconductor package and method of packaging semiconductor devices
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8859424B2 (en) 2009-08-14 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier and method of manufacturing
US8592973B2 (en) * 2009-10-16 2013-11-26 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package stacking and method of manufacture thereof
KR20110092045A (ko) * 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
US8368154B2 (en) * 2010-02-17 2013-02-05 The Regents Of The University Of California Three dimensional folded MEMS technology for multi-axis sensor systems
US8519542B2 (en) * 2010-08-03 2013-08-27 Xilinx, Inc. Air through-silicon via structure
US8313982B2 (en) * 2010-09-20 2012-11-20 Texas Instruments Incorporated Stacked die assemblies including TSV die
US20120098114A1 (en) * 2010-10-21 2012-04-26 Nokia Corporation Device with mold cap and method thereof
US9337116B2 (en) * 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR20130000211A (ko) * 2011-06-22 2013-01-02 삼성전자주식회사 기판 가공 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0845980A (ja) * 1994-07-29 1996-02-16 Oki Electric Ind Co Ltd 半導体製造装置
JPH0878570A (ja) * 1994-09-06 1996-03-22 Hitachi Cable Ltd Ｂｇａパッケージ
JPH10173088A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置の製造装置及び半導体装置の製造方法
JPH10326809A (ja) * 1997-04-22 1998-12-08 Internatl Business Mach Corp <Ibm> 半導体チップ・キャリヤ・アセンブリおよびその製造方法
JPH11176878A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体装置、その製造方法および実装方法
JP2006147698A (ja) * 2004-11-17 2006-06-08 Ngk Spark Plug Co Ltd はんだバンプ平坦化装置、及び配線基板の製造方法
US20110221072A1 (en) * 2010-03-09 2011-09-15 Chee Keong Chin Integrated circuit packaging system with via and method of manufacture thereof
WO2012053463A1 (ja) * 2010-10-21 2012-04-26 住友ベークライト株式会社 電子装置の製造方法およびそれを用いてなる電子装置、電気、電子部品の製造方法およびそれを用いてなる電気、電子部品

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