KR20130000211A - 기판 가공 방법 - Google Patents

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KR20130000211A
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wafer
substrate
film
adhesive
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KR20110060782A
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안정석
박상욱
이충선
김일환
최광철
김정환
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삼성전자주식회사
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Abstract

본 발명은 기판 가공 방법에 관한 것으로, 기판과 캐리어 사이에 중간막을 제공하여 상기 캐리어를 상기 기판에 결합하고, 상기 기판을 박형화하고, 그리고 상기 캐리어와 상기 중간막을 제거하는 것을 포함할 수 있다. 상기 중간막은 상기 캐리어에 접착되고 그리고 상기 캐리어에 비해 상기 기판에 상대적으로 큰 결합력으로 접착될 수 있다.

Description

기판 가공 방법{METHODS FOR PROCESSING SUBSTRATES}
본 발명은 기판 가공 방법에 관한 것으로, 보다 구체적으로는 반도체 기판을 박형화하는 기판 가공 방법에 관한 것이다.
반도체 공정에 있어서 백 랩 공정 등으로 웨이퍼의 두께를 얇게 가공하기 위해선 웨이퍼를 지지할 수 있는 접착제를 이용하여 캐리어를 웨이퍼에 접합하는 것이 일반적이다. UV경화형 접착제를 쓰기 위해선 접착제에 UV를 조사하여야 하나, UV 조사로 인해 웨이퍼에 손상이 가해질 염려가 있다. 따라서, 웨이퍼에 손상을 가해주지 않으면서 캐리어의 탈부착이 쉬운 공정의 필요성이 있다.
본 발명의 상술한 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 웨이퍼 손상을 일으키지 않는 웨이퍼와 캐리어의 임시 본딩 방법 및 이를 이용한 반도체 패키지의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 보다 빠른 시간에 보다 쉽게 활용할 수 있는 웨이퍼와 캐리어의 임시 본딩 방법 및 이를 이용한 반도체 패키지의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 기판 가공 방법은: 기판과 캐리어 사이에 중간막을 제공하여 상기 캐리어를 상기 기판에 결합하고; 상기 기판을 박형화하고; 그리고 상기 캐리어와 상기 중간막을 제거하는 것을 포함할 수 있다. 상기 중간막은 상기 캐리어에 접착되고 그리고 상기 캐리어에 비해 상기 기판에 상대적으로 큰 결합력으로 접착될 수 있다.
본 실시예의 방법에 있어서, 상기 중간막은 접착막과 릴리이즈막을 포함할 수 있다. 상기 접착막은 상기 기판에 제공되고, 상기 릴리이즈막은 상기 캐리어에 제공될 수 있다.
본 실시예의 방법에 있어서, 상기 접착막은 열 경화성 접착막 혹은 자외선 경화성 접착막 중 적어도 어느 하나를 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 릴리이즈막은 실리콘 오일을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 릴리이즈막을 플라즈마 처리하여 상기 릴리이즈막과 상기 접착막과의 결합력을 증가시키는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 중간막과 상기 캐리어를 제거하는 것은: 상기 캐리어를 상기 접착막으로부터 분리시키고; 그리고 상기 접착막을 상기 기판으로부터 분리시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 접착막을 분리시키기 이전에, 상기 접착막을 세정 처리하여 상기 접착막 상에 잔류하는 상기 릴리이즈막을 제거하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판은 집적회로가 형성된 상면과 그 반대면인 하면을 포함할 수 있다. 상기 중간막은 상기 기판의 상면과 상기 캐리어 사이에 제공되고, 상기 접착막은 상기 기판의 상면에 접착될 수 있다.
본 실시예의 방법에 있어서, 상기 기판은 상기 집적회로와 전기적으로 연결된 적어도 하나의 임베드된 전극을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판을 박형화하는 것은 적어도 상기 전극이 노출되는 비활성면까지 기판의 하면을 리세스하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 캐리어와 상기 중간막을 제거한 이후에, 상기 기판을 분리하여 복수개의 반도체 칩들을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 캐리어와 상기 중간막을 제거하기 이전에, 상기 기판의 비활성면에 제2 중간막의 개재하에 제2 캐리어를 제공하여 상기 제2 캐리어를 상기 기판에 결합하는 것을 더 포함할 수 있다. 상기 제2 중간막은 상기 제2 캐리어에 접착되고 그리고 상기 제2 캐리어에 비해 상기 기판에 상대적으로 큰 결합력으로 접착될 수 있다.
본 실시예의 방법에 있어서, 상기 제2 중간막은 상기 기판의 비활성면에 제공되는 제2 접착막과 상기 제2 캐리어에 제공되는 제2 릴리이즈막을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 캐리어를 결합한 이후에, 상기 기판의 상면에 결합된 상기 캐리어와 상기 중간막을 제거하고; 상기 기판을 분리하여 복수개의 반도체 칩들을 형성하고; 그리고 상기 제2 캐리어와 상기 제2 중간막을 제거하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 캐리어를 제거한 이후에, 상기 제2 접착막을 세정 처리하여 상기 제2 접착막 상에 잔류하는 상기 제2 릴리이즈막을 제거하는 것을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 기판 가공 방법은: 집적회로가 형성된 전면과 그 반대면인 후면을 포함하는 웨이퍼를 제공하고; 상기 웨이퍼의 전면에 전면 중간막의 개재하에 전면 캐리어를 제공하여, 상기 전면 캐리어를 상기 웨이퍼의 전면에 결합하고; 상기 웨이퍼의 후면을 리세스하여 상기 웨이퍼를 박형화하고; 상기 웨이퍼의 전면으로부터 상기 전면 캐리어를 제거하고; 그리고 상기 웨이퍼의 전면으로부터 상기 전면 중간막을 제거하는 것을 포함할 수 있다. 상기 전면 중간막과 상기 웨이퍼와의 접착력은 상기 전면 중간막과 상기 전면 캐리어와의 접착력에 비해 클 수 있다.
본 다른 실시예의 방법에 있어서, 상기 전면 중간막은: 상기 웨이퍼의 전면에 상기 전면 캐리어를 접착시키는 전면 접착막; 그리고 상기 전면 접착막과 상기 전면 캐리어 사이에 제공된 전면 릴리이즈막을 포함할 수 있다. 상기 전면 접착막과 상기 웨이퍼와의 접착력은, 상기 전면 접착막과 상기 전면 캐리어와의 접착력 및 상기 전면 접착막과 상기 전면 릴리이즈막과의 접착력보다 클 수 있다.
본 다른 실시예의 방법에 있어서, 상기 전면 캐리어를 제거한 이후에, 상기 전면 중간막을 세정 처리하는 것을 더 포함할 수 있다. 상기 전면 중간막을 세정 처리하는 것은 상기 전면 접착막 상에 잔류하는 상기 전면 릴리이즈막을 제거하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 전면 캐리어를 제거하기 이전에, 상기 웨이퍼의 후면에 후면 중간막의 개재하에 후면 캐리어를 제공하여, 상기 후면 캐리어를 상기 웨이퍼의 후면에 결합하고; 그리고 상기 전면 중간막을 제거한 이후에, 상기 웨이퍼를 분리하여 복수개의 반도체 칩들을 형성하고; 그리고 상기 후면 캐리어와 상기 후면 중간막을 제거하는 것을 더 포함할 수 있다. 상기 후면 중간막과 상기 웨이퍼와의 접착력은 상기 후면 중간막과 상기 후면 캐리어와의 접착력에 비해 클 수 있다.
본 다른 실시예의 방법에 있어서, 상기 후면 중간막은: 상기 웨이퍼의 후면에 상기 후면 캐리어를 접착시키는 후면 접착막; 그리고 상기 후면 접착막과 상기 후면 캐리어 사이에 제공된 후면 릴리이즈막을 포함할 수 있다. 상기 후면 접착막과 상기 웨이퍼와의 접착력은, 상기 후면 접착막과 상기 후면 캐리어와의 접착력 및 상기 후면 접착막과 상기 후면 릴리이즈막과의 접착력보다 클 수 있다.
본 다른 실시예의 방법에 있어서, 상기 후면 캐리어를 제거한 이후에, 상기 후면 중간막을 세정 처리하는 것을 더 포함할 수 있다. 상기 후면 중간막을 세정 처리하는 것은 상기 후면 접착막 상에 잔류하는 상기 후면 릴리이즈막을 제거하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 전면 및 후면 캐리어들과 상기 전면 및 중간막들은 기계적인 방법으로 제거하는 것을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 기판 가공 방법은: 반도체 기판의 상면 상에 제1 접착막을 형성하고; 제1 캐리어의 상면 상에 제1 릴리이즈막을 형성하고; 상기 반도체 기판의 상면과 상기 제1 캐리어의 상면을 대면시켜 상기 반도체 기판과 상기 제1 캐리어를 결합하고; 상기 반도체 기판의 하면을 리세스하여 상기 반도체 기판을 박형화하고; 그리고 상기 제1 캐리어, 상기 제1 릴리이즈막 및 상기 제1 접착막을 상기 반도체 기판의 상면으로부터 제거하는 것을 포함할 수 있다. 상기 제1 접착막과 상기 반도체 기판과의 접착력은, 상기 제1 접착막과 상기 제1 릴리이즈막과의 접착력 및 상기 제1 릴리이즈막과 상기 제1 캐리어와의 접착력보다 클 수 있다.
본 또 다른 실시예의 방법에 있어서, 상기 반도체 기판의 하면 상에 제2 접착막을 형성하고; 제2 캐리어의 상면 상에 제2 릴리이즈막을 형성하고; 상기 반도체 기판의 하면과 상기 제2 캐리어의 상면을 대면시켜 상기 반도체 기판과 상기 제2 캐리어를 결합하고; 상기 반도체 기판을 분리하여 복수개의 칩들을 형성하고; 그리고 상기 제2 캐리어, 상기 제2 릴리이즈막 및 상기 제2 접착막을 상기 반도체 기판의 하면으로부터 제거하는 것을 더 포함할 수 있다. 상기 제2 접착막과 상기 반도체 기판과의 접착력은, 상기 제2 접착막과 상기 제2 릴리이즈막과의 접착력 및 상기 제2 릴리이즈막과 상기 제2 캐리어와의 접착력보다 클 수 있다.
본 또 다른 실시예의 방법에 있어서, 상기 제1 캐리어를 제거한 이후에 상기 제1 접착막을 세정 처리하는 것과, 상기 제1 캐리어를 제거한 이후에 상기 제1 접착막을 세정 처리하는 것 중 적어도 어느 하나를 더 포함할 수 있다.
본 또 다른 실시예의 방법에 있어서, 상기 반도체 기판을 박형화 한 이후에, 상기 제2 캐리어를 상기 반도체 기판의 하면에 결합할 수 있다.
본 발명에 의하면, UV 내지 레이저의 조사가 필요치 않아 웨이퍼에 손상이 가해질 염려가 없고 복잡하거나 대체로 비싼 가격의 공정 장비가 필요치 않아 원가절감, 높은 생산성, 향상된 수율을 얻을 수 있는 효과가 있다.
도 1a는 본 발명의 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 구조를 도시한 단면도.
도 1b는 웨이퍼와 캐리어의 분리를 도시한 단면도.
도 2a 내지 2f는 본 발명의 일 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 도시한 단면도들.
도 2g 및 2h는 본 발명의 일 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법을 도시한 단면도들.
도 3a 및 3b는 본 발명의 다른 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 도시한 단면도들.
도 3c 및 3d는 본 발명의 다른 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법을 도시한 단면도들.
도 4a 내지 4i는 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 일례를 도시한 단면도들.
도 4j 내지 4l은 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 변형예를 도시한 단면도들.
도 5a 내지 5i는 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 다른 일례를 도시한 단면도들.
도 5j 및 5k는 도 5h의 변형예들을 도시한 단면도들.
도 6a 내지 6e는 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 또 다른 일례를 도시한 단면도들.
도 7a는 본 발명의 실시예들에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도.
도 7b는 본 발명의 실시예들에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 기판 가공 방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<웨이퍼와 캐리어의 임시 본딩 구조>
도 1a는 본 발명의 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 구조를 도시한 단면도이다. 도 1b는 웨이퍼와 캐리어의 분리를 도시한 단면도이다.
도 1a를 참조하면, 기판(100)과 캐리어(300)가 임시적으로 결합될 수 있다. 예컨대, 캐리어(300)와 기판(100)이 결합되어 기판(100)이 캐리어(300)에 의해 지지를 받은 상태에서 후면 처리(예: 백 랩 공정)되고, 후면 처리 혹은 다른 처리(예: 포스트-팹 공정) 이후에 기판(100)과 캐리어(300)가 분리될 수 있다. 기판(100)과 캐리어(300) 사이에 접착성의 중간막(500)이 제공되어, 기판(100)과 캐리어(300)가 결합될 수 있다. 기판(100)은 집적회로(105)가 형성된 상면(100a)과 그 반대면인 하면(100b)을 갖는 반도체 기판, 가령 실리콘 웨이퍼 혹은 실리콘 칩일 수 있다. 백 랩 공정과 같은 기판(100)의 하면(100b)에 대한 후면 처리가 진행되어 기판(100)은 박형화될 수 있다. 부호 100c는 박형화된 기판(100)의 하면을 가르키며, 부호 101은 후면 처리에 의해 제거되는 기판(100)의 일부 영역을 가르킨다. 캐리어(300)는 후면 처리시 기판(100)을 지지하여 기판(100)이 휘어지거나 손상받는 것을 방지할 수 있다. 캐리어(300)는 기판(100)과 동일 또는 유사한 형태 내지 크기를 가질 수 있다. 캐리어(300)는 중간막(500)과 결합되는 상면(300a)과 그 반대면인 하면(300b)을 갖는 글라스와 같은 투명성 기판 혹은 금속이나 실리콘 웨이퍼와 같은 불투명성 기판일 수 있다.
중간막(500)은 적어도 2개의 막들(200,400)로 구분될 수 있다. 중간막(500)은 기판(100)에 인접한 접착막(200)과 캐리어(300)에 인접한 릴리이즈막(400)을 포함할 수 있다. 접착막(200)은 기판(100)과 캐리어(300) 사이에 결합력을 제공하기 위해, 릴리이즈막(400)은 캐리어(300)와 기판(100)과의 용이한 분리를 위해 제공될 수 있다. 예컨대, 릴리이즈막(400)은 낮은 접착 강도를 갖는 실리콘 오일을, 접착막(200)은 높은 접착력을 갖는 열경화성 혹은 UV경화성 접착제를 포함할 수 있다. 접착막(200)과 기판(100)과의 결합력은, 접착막(200)과 캐리어(300)와의 결합력보다 크고, 또한 접착막(200)과 릴리이즈막(400)과의 결합력보다 클 수 있다. 이처럼, 중간막(500)은 캐리어(300)와는 낮은 결합력으로 기판(100)과는 높은 결합력으로 접착될 수 있다.
도 1b를 참조하면, 기판(100)이 박형화된 이후에 기판(100)으로부터 캐리어(300)와 접착막(200)이 분리될 수 있다. 캐리어(300)와 접착막(200)은 기계적인 방법을 통해 기판(100)으로부터 분리될 수 있다. 예를 들어 캐리어(300)는 그 끝부분을 파지할 수 있는 적절한 장치의 작동에 의해 기판(100)으로부터 이탈될 수 있다. 이에 더하여 캐리어(300)는 릴리이즈막(400)에 의해 비교적 수월하게 분리될 수 있다. 접착막(200)은 일례로서 기판(100)의 상면(100a)을 따라 수평 이동하는 롤링테이프(700)에 접착되어 기판(100)으로부터 분리될 수 있다. 본 실시예에 따르면, 접착막(200)은 캐리어(300)에 비해 기판(100)과의 결합력이 더 크고 캐리어(300)와 접착막(200) 사이에 릴리이즈막(400)이 제공되어 있으므로, 캐리어(300)는 기판(100)으로부터 쉽게 이탈될 수 있다.
<웨이퍼와 캐리어의 임시 본딩 공정예 1>
도 2a 내지 2f는 본 발명의 일 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 도시한 단면도들이다. 도 2g 및 2h는 본 발명의 일 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2a를 참조하면, 기판(100)과 캐리어(300)를 제공할 수 있다. 기판(100)은 실리콘과 같은 반도체 물질을 포함하는 기판일 수 있다. 기판(100)은 실리콘 칩 혹은 본 실시예에서와 같이 실리콘 웨이퍼일 수 있다. 이하에선 기판(100)을 웨이퍼라고 지칭한다. 웨이퍼(100)는 집적회로(105)가 형성된 상면(100a)과 그 반대면인 하면(100b)을 포함할 수 있다. 집적회로(105)는 메모리 회로, 로직 회로, 혹은 이들의 조합일 수 있다. 웨이퍼(100)는 그 두께 방향으로 연장된 그러나 웨이퍼(100)를 관통하지 않는 복수개의 임베드된 관통전극들(111)을 포함할 수 있다. 관통전극들(111)은 집적회로(105)와 전기적으로 연결될 수 있다. 웨이퍼(100)의 상면(100a)에는 관통전극들(111)과 전기적으로 연결된 복수개의 연결단자들(113), 가령 솔더볼들이 마련될 수 있다.
캐리어(300)는 웨이퍼(100)를 지지하기 위해 제공될 수 있다. 이를테면, 캐리어(300)는 웨이퍼(100)의 상면(100a)에 접합되어 웨이퍼(100)의 하면(100b)을 리세스하는 백 랩 공정시 웨이퍼(100)를 지지하여 휘어지는 것을 억제할 수 있다. 캐리어(300)와 웨이퍼(100)와의 견고한 접합을 위해 웨이퍼(100)의 상면(100a) 상에 접착막(200)이 제공될 수 있다. 접착막(200)은 열에 의해 경화될 수 있는 열경화성 접착제 혹은 빛, 가령 자외선(UV)에 의해 경화될 수 있는 UV경화성 접착제를 포함할 수 있다. 일례로, 열경화성 접착제는 에폭시, 폴리비닐아세테이트, 폴리비닐알코올, 폴리비닐아크릴레이트, 실리콘레진 등을 포함할 수 있다. UV경화성 접착제는 에폭시 아클릴레이트, 우레탄 아크릴레이트, 폴리에스테르 아크릴레이트, 실리콘 아크릴레이트, 비닐에테르 등을 포함할 수 있다. 접착막(200)은 화학기상증착(CVD), 스프레이 코팅이나 스핀 코팅 공정으로 형성될 수 있다.
캐리어(300)는 투명성 혹은 불투명성 기판을 포함할 수 있다. 예컨대, 접착막(200)이 UV경화성 접착제를 포함하는 경우 캐리어(300)는 글라스, 폴리카보네이트와 같은 투명성 기판을 포함할 수 있다. 접착막(200)이 열경화성 접착제를 포함하는 경우 캐리어(300)는 상기 투명성 기판 혹은 금속이나 실리콘 웨이퍼와 같은 불투명성 기판을 포함할 수 있다. 캐리어(300)는 경성(stiff) 혹은 연성(flexible) 기판일 수 있다. 일례로, 웨이퍼(100)를 비교적 견고하게 지지하기 위해 캐리어(300)는 경성 기판일 수 있다. 본 실시예에 의하면, 본 실시예를 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 접착막(200)은 UV경화성 접착제일 수 있고 캐리어(300)는 글라스 기판일 수 있다.
캐리어(300)는 상면(300a)과 하면(300b)을 포함할 수 있고, 상면(300a)에는 웨이퍼(100)와 접합된 캐리어(300)를 웨이퍼(100)로부터 용이하게 분리하기 위해 릴리이즈막(400)이 제공될 수 있다. 예컨대, 릴리이즈막(400)은 실리콘 오일이나 폴리에틸렌을 포함할 수 있다. 선택적으로, 릴리이즈막(400)을 플라즈마 처리하여 릴리이즈막(400)과 접착막(200)과의 결합력을 더 증대시킬 수 있다. 상기 플라즈마 처리는 아르곤(Ar) 가스를 포함하는 플라즈마를 이용하여 릴리이즈막(400)의 표면개질을 위해 진행될 수 있다.
도 2b를 참조하면, 웨이퍼(100)의 상면(100a)과 캐리어(300)의 상면(300a)을 대면시켜 캐리어(300)가 웨이퍼(100)에 접합되도록 할 수 있다. 이에 따르면, 웨이퍼(100)와 캐리어(300) 사이에는 접착막(200)과 릴리이즈막(400)이 포함된 중간막(500)이 삽입된 구조를 얻을 수 있다. 자외선 혹은 열을 제공하여 접착막(200)을 경화시켜 웨이퍼(100)와 캐리어(300)가 견고하게 결합되도록 할 수 있다. 캐리어(300)와 접착막(200) 사이에는 릴리이즈막(400)이 개재되어 있으므로, 접착막(200)과 웨이퍼(100)의 결합력은 접착막(200)과 캐리어(300)와의 결합력에 비해 클 수 있다.
도 2c를 참조하면, 백 랩(Back lap) 공정을 진행할 수 있다. 이를테면, 캐리어(300)를 척(320)에 장착하고 화학기계적 연마, 습식 에칭, 건식 에칭, 스핀 에칭, 그라인딩 등과 같은 공정을 채택하여 웨이퍼(100)의 하면(100b)을 리세스할 수 있다. 상기 리세스 공정은 웨이퍼(100)의 일부(101)을 제거하되 적어도 관통전극들(111)이 노출되는 면(100c)까지 진행할 수 있다. 본 명세서에선 웨이퍼(100)의 상기 면(100c)을 비활성면(100c), 상면(100a)을 활성면(100a)이라는 용어와 혼용하기로 한다. 백 랩 공정 이후에 선택적으로 웨이퍼(100)의 비활성면(100c) 상에 관통전극들(111)과 접속하는 패드들(115)을 형성하는 등과 같은 포스트-팹(Post-FAB) 공정을 더 진행할 수 있다. 캐리어(300)의 하면(300b)에 보호 테이프(310)를 더 부착하여 척(320)과 캐리어(300)와의 마찰이나 접촉에 의한 캐리어(300)의 손상을 방지할 수 있다.
도 2d를 참조하면, 캐리어(300)와 웨이퍼(100)를 분리할 수 있다. 상기 분리는 기계적인 방법으로 구현될 수 있다. 예를 들어 캐리어(300)의 끝부분을 파지할 수 있는 장치에 의해 캐리어(300)는 웨이퍼(100)로부터 이탈될 수 있다. 이에 더하여 릴리이즈막(400)은 캐리어(300) 분리 작업에 용이성을 제공할 수 있다. 본 실시예에 의하면 릴리이즈막(400)의 결합력을 약화시키기 위해 가령 UV 조사가 필요치 아니하고 물리적 힘의 인가로써 용이한 캐리어 분리를 구현할 수 있다. 이에 따라, UV 조사에 의해 발생될 수 있는 웨이퍼(100)의 손상이 생길 여지가 전혀 없다. 캐리어(300) 제거시 보호 테이프(310)도 같이 제거될 수 있다. 선택적으로 웨이퍼(100)의 비활성면(100c)에 보호막(600)을 부착하고, 이에 더하여 홀더(610)에 의해 웨이퍼(100)를 안정적으로 고정시킬 수 있다. 보호막(600)은 예컨대 신축성있고 팽창 가능한 테이프를 포함할 수 있다.
도 2e를 참조하면, 접착막(200) 상에 릴리이즈막(400)이 잔류할 수 있다. 이처럼, 접착막(200) 상에 잔류된 실리콘 오일과 같은 릴리이즈막(400)은 접착막(200)을 분리시키는 장치와 접착막(200)과의 접촉력을 약화시켜 접착막(200)의 분리를 어렵게 할 수 있다. 따라서, 릴리이즈막(400)의 제거를 위해 화학적 처리하거나 혹은 플라즈마 처리하는 세정 공정을 더 실시할 수 있다. 상기 플라즈마 처리는 주로 산소(O2)와 질소(N2)를 포함하는 플라즈마를 이용할 수 있다. 선택적으로 상기 플라즈마는 불소 또는 불소를 포함하는 가스(예: CF4)를 더 포함할 수 있다. 상기 플라즈마 처리에 의해 릴리이즈막(400)이 제거되므로써 접착막(200)은 기판(100)으로부터 용이하게 제거될 수 있다.
도 2f를 참조하면, 접착막(200)을 제거할 수 있다. 접착막(200)은 일례로서 웨이퍼(100)를 따라 수평 이동하는 롤링테이프(700)에 접착되어 웨이퍼(100)로부터 벗겨질 수 있다. 접착막(200) 상에 잔류된 릴리이즈막(400)이 제거되므로써 롤링테이프(700)와 접착막(200)과의 접착력이 약화되지 않아 용이한 접착막(200)의 분리가 가능해질 수 있다. 상기 일련의 과정을 통해 관통전극들(111)을 포함하는 박형화된 웨이퍼(100)를 얻을 수 있다. 이렇게 얻어진 웨이퍼(100)는 다음과 같은 공정으로 패키징될 수 있다.
도 2g를 참조하면, 웨이퍼 분리 공정을 진행할 수 있다. 컷팅 휠(800)을 이용하여 스크라이브 레인을 따라 웨이퍼(100)를 복수개의 칩들(102)로 분리할 수 있다. 이와 같이 웨이퍼(100)로부터 분리된 복수개의 칩들(102) 중 적어도 하나를 선택하여 패키징할 수 있다.
도 2h를 참조하면, 패키징의 일례로서 적어도 하나의 칩(102)을 인쇄회로기판(950) 상에 실장하고 몰딩하므로써 반도체 패키지(1)를 형성할 수 있다. 가령, 하나 혹은 그 이상의 칩들(102)을 인쇄회로기판(950) 상에 실장하고 에폭시 몰딩 컴파운드(EMC)와 같은 절연물로써 몰드막(850)을 형성할 수 있다. 반도체 패키지(1)에 있어서 칩들(102)은 집적회로들(105)이 인쇄회로기판(950)을 바로보는 페이스 다운 상태로 실장되고 관통전극들(111)은 인쇄회로기판(950)과 칩들(102) 사이 및/또는 칩들(102) 사이에 입출력되는 전기적 신호의 경로로 제공될 수 있다. 인쇄회로기판(950)의 하면에 솔더볼과 같은 외부단자(953)를 더 부착할 수 있다.
< 웨이퍼와 캐리어의 임시 본딩 공정예 2>
도 3a 및 3b는 본 발명의 다른 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 도시한 단면도들이다. 도 3c 및 3d는 본 발명의 다른 실시예에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 도 2a 내지 2c에서 설명된 바와 동일 또는 유사한 공정으로 웨이퍼(100)와 캐리어(300)를 중간막(500)의 개재하에 서로 결합하고 후면 처리로써 웨이퍼(100)를 박형화 할 수 있다. 레이저(810)를 이용하여 웨이퍼(100) 내에 그루브(120)를 형성할 수 있다. 예컨대, 레이저(810)를 웨이퍼(100)의 비활성면(100c)을 향해 조사하여 스크라이브 레인을 따라 연장된 그루브(120)를 형성할 수 있다. 웨이퍼(100)의 활성면(100a)에는 금속배선들을 포함하는 집적회로(105)가 형성되어 있어 레이저(810)가 집적회로(105)를 관통하지 않을 수 있고, 이에 따라 그루브(120)는 웨이퍼(100)를 관통하지 않을 수 있다.
도 3b를 참조하면, 기계적인 방법으로 캐리어(300)와 접착막(200)을 웨이퍼(100)로부터 제거할 수 있다. 예컨대 캐리어(300) 및 접착막(200)은 도 2c 내지 2f에서 설명된 동일 또는 유사한 방법을 채택하여 웨이퍼(100)로부터 제거할 수 있다. 본 실시예에 의하면, 그루브(120)가 형성된, 관통전극들(111)을 갖는 박형화된 웨이퍼(100)를 얻을 수 있다. 이렇게 얻은 웨이퍼(100)를 이하의 공정을 이용하여 패키징할 수 있다.
도 3c를 참조하면, 웨이퍼(100)에 물리적 스트레스를 인가할 수 있다. 웨이퍼(100) 중에서 그루부(120)가 형성된 부분이 다른 부분에 비해 우선적으로 분리되도록 웨이퍼(100)의 비활성면(100c)에 부착된 보호막(600) 혹은 웨이퍼(100)에 기계적인 힘을 부여할 수 있다. 일례로, 부호 A가 가르키는 것처럼 보호막(600)을 측면 방향으로 신장시켜 측면 방향의 스트레스를 웨이퍼(100)에 인가할 수 있다. 다른 예로, 부호 B가 표지한 바와 같이 보호막(600)을 측면 및 상방으로 신장시켜 웨이퍼(100)를 휘어지게 할 수 있다. 또 다른 예로, 부호 C가 보여주는 것처럼 웨이퍼(100)의 비활성면(100c)을 향해 대체로 수직 방향의 기계적 충격을 제공할 수 있다.
도 3d를 참조하면, 상기 물리적인 스트레스 인가에 의해 웨이퍼(100)는 복수개의 칩들(102)로 분리될 수 있다. 이렇게 분리된 복수개의 칩들(102) 중 적어도 하나를 패키징하여 도 2h에 도시된 반도체 패키지(1)를 형성할 수 있다.
<반도체 패키지의 제조방법예 1>
도 4a 내지 4i는 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 일례를 도시한 단면도들이다. 도 4j 내지 4l은 상기 제조방법의 변형예를 도시한 단면도들이다.
도 4a를 참조하면, 도 2a 내지 2c에서 설명된 바와 동일 또는 유사한 공정으로 웨이퍼(100)와 캐리어(300)를 중간막(500)을 이용하여 결합하고 후면 처리로써 웨이퍼(100)를 박형화 할 수 있다.
도 4b를 참조하면, 웨이퍼(100)의 비활성면(100c) 상에 복수개의 칩들(900)을 적층할 수 있다. 칩(900)은 웨이퍼(100)에 형성된 집적회로(105)와 동종 혹은 이종의 집적회로(905)를 포함할 수 있다. 예컨대, 집적회로들(105,905)은 메모리 혹은 로직 회로일 수 있다. 다른 예로, 웨이퍼(100)의 집적회로(105)는 로직 회로이고 칩(900)의 집적회로(905)는 메모리 회로이거나 혹은 이의 역일 수 있다. 칩(900)은 페이스 다운 상태로 웨이퍼(100)의 비활성면(100c) 상에 적층되고 솔더볼과 같은 연결단자(913)에 의해 관통전극(111)과 전기적으로 연결될 수 있다.
도 4c를 참조하면, 도 4b의 변형예로서 웨이퍼(100)의 비활성면(100c) 상에 제2 웨이퍼(901)를 적층할 수 있다. 제2 웨이퍼(901)는 웨이퍼(100)와 동일하거나 혹은 다른 집적회로(905)를 가질 수 있다. 제2 웨이퍼(901)는 웨이퍼(100)의 비활성면(100c) 상에 페이스 다운 상태로 적층되어 솔더볼들과 같은 연결단자들(913)을 통해 관통전극들(111)과 전기적으로 연결될 수 있다. 제2 웨이퍼(901)는 컷팅 휠(800)에 의해 복수개의 칩들(도 4d의 900)로 분리되어 도 4b에 도시된 바와 동일 또는 유사한 구조로 형성될 수 있다.
도 4d를 참조하면, 언더필막(820)과 몰드막(840)을 형성할 수 있다. 언더필막(820)은 웨이퍼(100)와 칩들(900) 사이에 그리고 칩들(900) 사이에 충전될 수 있도록 충분한 양의 절연물을 제공하여 형성할 수 있다. 몰드막(840)은 언더필막(820)을 형성한 이후에 칩들(900)을 덮을 수 있는 두께로 형성할 수 있다. 언더필막(820) 및 몰드막(840) 중 적어도 어느 하나는 에폭시계 수지로 형성할 수 있다. 다른 예로, 언더필막(820)의 형성을 스킵하고, 몰드막(840)을 웨이퍼(100)와 칩들(900) 사이 그리고 칩들(900) 사이를 채우도록 형성할 수 있다. 또 다른 예로, 언더필막(820)을 칩들(900)을 덮을 수 있는 두께로 형성하여, 몰드막(840)의 형성을 스킵할 수 있다.
도 4e를 참조하면, 몰드막(840)을 제거할 수 있다. 예컨대, 화학기계적 연마를 이용한 평탄화 공정으로 몰드막(840)을 제거할 수 있다. 평탄화 공정시 칩들(900)의 비활성면들(900c) 위로 더 형성된 언더필막(820)의 일부들이 몰드막(840)과 함께 제거될 수 있다. 평탄화 공정에 의해 언더필막(820)은 칩들(900)의 측면을 감싸며 칩들(900)의 비활성면들(900c)을 노출시킬 수 있다.
도 4f를 참조하면, 캐리어(300)와 접착막(200)을 웨이퍼(100)로부터 제거할 수 있다. 캐리어(300) 및 접착막(200)은 도 2d 내지 2f에서 설명된 바와 동일 또는 유사한 공정을 채택하여 제거할 수 있다. 예컨대, 칩들(900)의 비활성면들(900c)을 덮도록 보호막(600)을 부착하고 홀더(610)로써 웨이퍼(100)를 고정시킬 수 있다. 캐리어(300)의 끝부분을 파지할 수 있는 장치를 이용하여 캐리어(300)를 웨이퍼(100)로부터 제거할 수 있다. 웨이퍼(100)를 따라 수평 이동하는 롤링테이프(700)에 접착막(200)을 접착시켜 접착막(200)을 웨이퍼(100)로부터 벗겨낼 수 있다. 캐리어(300)의 제거 이후에 접착막(200)에 잔류할 수 있는 릴리이즈막(400)을 화학적 혹은 플라즈마 처리로써 제거할 수 있다.
도 4g를 참조하면, 컷팅 휠(800)을 이용하여 언더필막(820) 및 웨이퍼(100)를 분리할 수 있다. 이에 따르면, 웨이퍼(100)로부터 분리된 칩(102: 이하 제1 칩)의 비활성면(102c) 상에 칩(900: 이하 제2 칩)이 플립칩 본딩된 복수개의 칩 스택들(10)을 얻을 수 있다. 제2 칩(900)은 제1 칩(102)에 비해 작은 크기를 가질 수 있다. 이들 칩 스택들(10) 중 적어도 하나를 선택하여 패키징할 수 있다.
도 4h를 참조하면, 적어도 하나의 칩 스택(10)을 인쇄회로기판(950) 상에 실장하고 몰드막(850)을 형성하여 반도체 패키지(2)를 형성할 수 있다. 언더필막(820)은 제1 칩(102)과 제2 칩(900) 사이에 그리고 제2 칩(920)의 측면을 감싸는 형태를 가질 수 있다. 선택적으로 몰드막(850)을 형성하기 이전에 제1 칩(102)과 인쇄회로기판(950) 사이를 충전하는 제2 언더필막(830)을 더 형성할 수 있다. 반도체 패키지(2)는 제1 칩(102)이 인쇄회로기판(950) 상에 페이스 다운 상태로 실장되고, 제2 칩(900)은 제1 칩(102)의 비활성면(102c) 상에 페이스 다운 상태로 적층된 형태를 가질 수 있다.
도 4i를 참조하면, 도 4h의 변형예로서 관통전극들(911)을 더 갖는 제2 칩(900)이 제1 칩(102)의 비활성면(102c) 상에 페이스 업 상태로 적층된 반도체 패키지(3)를 형성할 수 있다. 예컨대, 도 4b 단계에서 웨이퍼(100)의 비활성면(100c) 상에 관통전극들(911)을 포함하는 제2 칩들(900)을 페이스 업 상태로 적층하거나 혹은 도 4c 단계에서 관통전극들(911)을 포함하는 제2 웨이퍼(901)를 웨이퍼(100)의 비활성면(100c) 상에 페이스 업 상태로 적층한 경우 반도체 패키지(3)를 형성할 수 있다. 제2 칩(900)은 관통전극들(911)에 접속된 패드들(915)을 더 포함할 수 있어 다른 칩이 제2 칩(900) 상에 적층되어 전기적으로 연결될 수 있다.
도 4j를 참조하면, 도 4g의 변형예로서 컷팅 휠(800)을 이용한 웨이퍼(100) 분리시, 웨이퍼(100)의 분리에 의해 형성된 제1 칩(102)의 크기를 제2 칩(900)의 크기와 동일 또는 유사하게 형성할 수 있다. 이에 따르면, 동일 또는 유사한 크기를 갖는 제1 칩(102) 및 제2 칩(900)이 적층된 복수개의 칩 스택들(11)을 얻을 수 있다. 이들 칩 스택들(11) 중 적어도 어느 하나를 선택하여 패키징할 수 있다.
도 4k를 참조하면, 적어도 하나의 칩 스택(11)을 인쇄회로기판(950) 상에 실장하고 몰드막(850)을 형성하여 반도체 패키지(4)를 형성할 수 있다. 제1 칩(102)과 제2 칩(900)은 그 크기가 서로 동일하거나 비슷하므로 언더필막(820)은 제1 칩(102)과 제2 칩(900) 사이에 한정된 형태를 가질 수 있다.
도 4l을 참조하면, 도 4k의 변형예로서 관통전극들(911)을 갖는 제2 칩(900)이 제1 칩(102)의 비활성면(102c) 상에 페이스 업 상태로 적층된 반도체 패키지(5)를 형성할 수 있다. 예컨대, 도 4j 단계에서 웨이퍼(100)의 비활성면(100c) 상에 관통전극들(911)을 포함하는 제2 칩들(900)을 페이스 업 상태로 적층하거나 혹은 관통전극들(911)을 포함하는 제2 웨이퍼(901)를 웨이퍼(100)의 비활성면(100c) 상에 페이스 업 상태로 적층한 경우 반도체 패키지(5)를 형성할 수 있다.
<반도체 패키지의 제조방법예 2>
도 5a 내지 5i는 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 다른 일례를 도시한 단면도들이다. 도 5j 및 5k는 도 5h의 변형예들을 도시한 단면도들이다.
도 5a를 참조하면, 도 2a 내지 2c에서 설명된 바와 동일 또는 유사한 공정으로 웨이퍼(100)와 캐리어(300)를 중간막(500)으로써 결합하고 후면 처리로써 웨이퍼(100)를 박형화 할 수 있다.
도 5b를 참조하면, 웨이퍼(100)의 비활성면(100c) 상에 제2 중간막(550)의 개재하에 제2 캐리어(350)를 결합할 수 있다. 제2 중간막(550)은 웨이퍼(100)와 인접한 제2 접착막(250)과 제2 캐리어(350)와 인접한 제2 릴리이즈막(450)을 포함할 수 있다. 제2 캐리어(350)는 캐리어(300)와, 제2 접착막(250)은 접착막(200)과, 제2 릴리이즈막(450)은 릴리이즈막(400)과 동일 또는 유사할 수 있다. 예컨대, 제2 캐리어(350)는 상면(350a)과 하면(350b)을 갖는 투명성 혹은 불투명성 기판, 가령 글라스 기판을 포함할 수 있고, 그 상면(350a)이 웨이퍼(100)의 비활성면(100c)을 바라보는 상태로 웨이퍼(100)에 결합될 수 있다. 제2 접착막(250)은 열경화성 혹은 UV경화성 접착제를 포함할 수 있고, 웨이퍼(100)의 비활성면(100c) 상에 스핀 코팅 혹은 스프레이 코팅 공정으로 형성될 수 있다. 제2 릴리이즈막(450)은 제2 캐리어(350)의 상면(350a) 상에 형성된 실리콘 오일을 포함할 수 있다.
도 5c를 참조하면, 캐리어(300)와 접착막(200)을 웨이퍼(100)로부터 제거할 수 있다. 캐리어(300) 및 접착막(200)은 도 2d 내지 2f에서 설명된 바와 동일 또는 유사한 공정을 채택하여 제거할 수 있다. 예컨대, 캐리어(300)의 끝부분을 파지할 수 있는 장치를 이용하여 캐리어(300)를 웨이퍼(100)로부터 제거하고, 롤링테이프(700)를 이용하여 접착막(200)을 웨이퍼(100)로부터 벗겨낼 수 있다.
도 5d를 참조하면, 웨이퍼(100)의 활성면(100a) 상에 복수개의 칩들(900)을 적층할 수 있다. 칩(900)은 웨이퍼(100)의 활성면(100a) 상에 페이스 다운 상태로 적층되고, 관통전극(111)과 연결된 연결단자(913)를 통해 웨이퍼(100)와 전기적으로 연결될 수 있다. 칩(900)은 웨이퍼(100)에 형성된 집적회로(105)와 동일하거나 혹은 비유사한 집적회로(905)를 포함할 수 있다. 다른 예로, 도 4c와 동일 또는 유사하게 웨이퍼(100)의 활성면(100a) 상에 제2 웨이퍼(901)를 적층한 후 분리하여 복수개의 칩들(900)을 형성할 수 있다.
도 5e를 참조하면, 도 4d 및 4e에서 설명된 바와 동일 또는 유사한 공정으로 언더필막(820) 및/또는 몰드막(840)을 형성한 후 평탄화할 수 있다. 평탄화 공정시 칩들(900)의 비활성면들(900c) 위로 돌출된 언더필막(820)의 일부들이 몰드막(840)과 함께 제거될 수 있다. 언더필막(820)은 칩들(900)의 측면을 감싸며 칩들(900)의 비활성면들(900c)을 노출시킬 수 있다.
도 5f를 참조하면, 제2 캐리어(350)와 제2 접착막(250)을 웨이퍼(100)로부터 제거할 수 있다. 제2 캐리어(350) 및 제2 접착막(250)은 도 2d 내지 2f에서 설명된 바와 동일 또는 유사한 공정을 채택하여 제거할 수 있다. 예컨대, 칩들(900)의 비활성면들(900c) 상에 보호막(600)을 부착하고 홀더(610)로써 웨이퍼(100)를 고정시킬 수 있다. 제2 캐리어(350)의 끝부분을 파지할 수 있는 장치를 이용하여 제2 캐리어(350)를 웨이퍼(100)로부터 제거할 수 있다. 웨이퍼(100)를 따라 수평 이동하는 롤링테이프(700)에 제2 접착막(250)을 접착시켜 제2 접착막(250)을 웨이퍼(100)로부터 벗겨낼 수 있다. 제2 캐리어(350) 제거 이후에 제2 접착막(250)에 잔류할 수 있는 제2 릴리이즈막(450)을 화학적 혹은 플라즈마 처리로써 제거할 수 있다.
도 5g를 참조하면, 컷팅 휠(800)을 이용하여 언더필막(820) 및 웨이퍼(100)를 분리할 수 있다. 이에 따르면, 웨이퍼(100)로부터 분리된 제1 칩(102)의 활성면(102a) 상에 제2 칩(900)이 플립칩 본딩된 복수개의 칩 스택들(12)을 얻을 수 있다. 제2 칩(900)은 제1 칩(102)에 비해 작은 크기를 가질 수 있다. 칩 스택들(12) 중 적어도 하나를 선택하여 패키징할 수 있다.
도 5h를 참조하면, 적어도 하나의 칩 스택(12)을 인쇄회로기판(950) 상에 실장하고 몰드막(850)을 형성하여 반도체 패키지(6)를 형성할 수 있다. 언더필막(820)은 제1 칩(102)과 제2 칩(900) 사이에 그리고 제2 칩(900)의 측면을 감싸는 형태를 가질 수 있다. 선택적으로 몰드막(850)을 형성하기 이전에 제1 칩(102)과 인쇄회로기판(950) 사이를 충전하는 제2 언더필막(830)을 더 형성할 수 있다. 반도체 패키지(6)는 제1 칩(102)이 인쇄회로기판(950) 상에 페이스 업 상태로 실장되고, 제2 칩(900)은 제1 칩(102)의 활성면(100a) 상에 페이스 다운 상태로 적층된 형태를 가질 수 있다.
도 5i를 참조하면, 도 5h의 변형예로서 관통전극들(911)을 더 갖는 제2 칩(900)이 제1 칩(102)의 활성면(102a) 상에 페이스 업 상태로 적층된 반도체 패키지(7)를 형성할 수 있다. 예컨대, 도 5d 단계에서 웨이퍼(100)의 활성면(100a) 상에 관통전극들(911)을 포함하는 제2 칩들(900)을 페이스 업 상태로 적층하거나 혹은 관통전극들(911)을 포함하는 제2 웨이퍼(901)를 웨이퍼(100)의 활성면(100a) 상에 페이스 업 상태로 적층한 경우 반도체 패키지(7)를 형성할 수 있다.
도 5j를 참조하면, 도 5g와 다르게 제1 칩(102)과 제2 칩(900)을 동일 또는 유사한 크기로 형성하면 언더필막(820)이 제1 칩(102)과 제2 칩(900) 사이에 한정된 형태를 갖는 반도체 패키지(8)를 형성할 수 있다.
도 5k를 참조하면, 도 5j의 변형예로서 관통전극들(911)을 더 포함하는 제2 칩(900)이 제1 칩(102)의 활성면(102a) 상에 페이스 업 상태로 적층된 반도체 패키지(9)를 형성할 수 있다.
<반도체 패키지의 제조방법예 3>
도 6a 내지 6f는 본 발명의 실시예들에 따른 웨이퍼와 캐리어의 임시 본딩 공정을 이용한 반도체 패키지의 제조방법의 또 다른 일례를 도시한 단면도들이다.
도 6a를 참조하면, 도 2a 내지 2c에서 설명된 바와 동일 또는 유사한 공정으로 웨이퍼(100)와 캐리어(300)를 이들 사이에 개재된 중간막(500)으로써 결합하고 후면 처리로써 웨이퍼(100)를 박형화 할 수 있다. 그런다음, 웨이퍼(100)의 비활성면(100c) 상에 제2 웨이퍼(901)를 적층할 수 있다. 제2 웨이퍼(901)는 웨이퍼(100)의 집적회로(105)와 동일하거나 혹은 다른 집적회로(905)를 가질 수 있다. 제2 웨이퍼(901)는 웨이퍼(100)의 비활성면(100c) 상에 페이스 다운 상태로 적층되어 솔더볼들과 같은 연결단자들(913)을 통해 관통전극들(111)과 전기적으로 연결될 수 있다. 다른 예로, 제2 웨이퍼(901)는 웨이퍼(100)의 비활성면(100c) 상에 페이스 업 상태로 적층될 수 있다.
도 6b를 참조하면, 컷팅 휠(800)로써 웨이퍼(100) 및 제2 웨이퍼(901)를 동시에 분리할 수 있다. 웨이퍼(100)가 분리되어 활성면(102a)과 비활성면(102c)을 갖는 복수개의 제1 칩들(102)이 형성되고, 제2 웨이퍼(901)가 분리되어 복수개의 제1 칩들(102)의 비활성면들(102c) 상에 페이스 다운 상태로 적층되는 복수개의 제2 칩들(900)이 형성될 수 있다. 제1 칩들(102)은 제2 칩들(900)과 동일 또는 유사한 크기를 가질 수 있다.
도 6c를 참조하면, 도 4d 및 4e에서 설명된 바와 동일 또는 유사한 공정으로 언더필막(820) 및/또는 몰드막(840)을 형성한 후, 몰드막(840) 및 제2 칩들(900)의 비활성면들(900c) 위로 돌출된 언더필막(820)을 제거할 수 있다. 평탄화된 언더필막(820)은 제2 칩들(900)의 비활성면들(900c)을 노출시킬 수 있다.
도 6d를 참조하면, 캐리어(300)와 접착막(200)을 제거할 수 있다. 캐리어(300) 및 접착막(200)은 도 2d 내지 2f에서 설명된 바와 동일 또는 유사한 공정을 채택하여 제거할 수 있다. 예컨대, 제2 칩들(900)의 비활성면들(900c) 상에 보호막(600)을 부착하고 홀더(610)로써 제2 칩들(900)을 고정시킬 수 있다. 캐리어(300)의 끝부분을 파지할 수 있는 장치를 이용하여 캐리어(300)를 제거할 수 있고, 롤링테이프(700)에 접착막(200)을 접착시켜 제1 칩들(102)로부터 접착막(200)을 제거할 수 있다.
도 6e를 참조하면, 컷팅 휠(800)을 이용한 쏘잉 공정으로 복수개의 칩 스택들(13)을 형성할 수 있다. 적어도 하나의 칩 스택(13)을 패키징하면 도 4k에 도시된 반도체 패키지(4)를 형성할 수 있다. 다른 예로, 제2 칩들(900)이 관통전극들을 포함하는 경우 도 4l에 도시된 반도체 패키지(5)를 형성할 수 있다.
<응용예>
도 7a는 본 발명의 실시예들에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 7b는 본 발명의 실시예들에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 7a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 패키지들(1-9) 중 적어도 어느 하나를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 7b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지들(1-9) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 7a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판과 캐리어 사이에 중간막을 제공하여 상기 캐리어를 상기 기판에 결합하고;
    상기 기판을 박형화하고; 그리고
    상기 캐리어와 상기 중간막을 제거하는 것을 포함하고,
    상기 중간막은 상기 캐리어에 접착되고 그리고 상기 캐리어에 비해 상기 기판에 상대적으로 큰 결합력으로 접착되는 기판 가공 방법.
  2. 제1항에 있어서,
    상기 중간막은 접착막과 릴리이즈막을 포함하고,
    상기 접착막은 상기 기판에 제공되고, 상기 릴리이즈막은 상기 캐리어에 제공되는 기판 가공 방법.
  3. 제2항에 있어서,
    상기 릴리이즈막을 플라즈마 처리하여 상기 릴리이즈막과 상기 접착막과의 결합력을 증가시키는 것을 더 포함하는 기판 가공 방법.
  4. 제2항에 있어서,
    상기 중간막을 제거하기 이전에,
    상기 접착막을 세정 처리하여 상기 접착막 상에 잔류하는 상기 릴리이즈막을 제거하는 것을;
    더 포함하는 기판 가공 방법.
  5. 제2항에 있어서,
    상기 기판은 집적회로가 형성된 상면과 그 반대면인 하면을 포함하고,
    상기 중간막은 상기 기판의 상면과 상기 캐리어 사이에 제공되고, 상기 접착막은 상기 기판의 상면에 접착되는 기판 가공 방법.
  6. 제5항에 있어서,
    상기 캐리어와 상기 중간막을 제거하기 이전에,
    상기 기판의 하면에 제2 중간막의 개재하에 제2 캐리어를 제공하여 상기 제2 캐리어를 상기 기판에 결합하는 것을 더 포함하고,
    상기 제2 중간막은 상기 제2 캐리어에 접착되고 그리고 상기 제2 캐리어에 비해 상기 기판에 상대적으로 큰 결합력으로 접착되는 기판 가공 방법.
  7. 제6항에 있어서,
    상기 제2 중간막은, 상기 기판의 하면에 제공되는 제2 접착막과 상기 제2 캐리어에 제공되는 제2 릴리이즈막을 포함하는 기판 가공 방법.
  8. 제7항에 있어서,
    상기 제2 캐리어를 결합한 이후에,
    상기 기판의 상면에 결합된 상기 캐리어와 상기 중간막을 제거하고;
    상기 기판을 분리하여 복수개의 반도체 칩들을 형성하고;
    상기 제2 캐리어와 상기 제2 중간막을 제거하고;
    상기 제2 접착막을 세정 처리하여 상기 제2 접착막 상에 잔류하는 상기 제2 릴리이즈막을 제거하는 것을;
    더 포함하는 기판 가공 방법.
  9. 반도체 기판의 상면 상에 제1 접착막을 형성하고;
    제1 캐리어의 상면 상에 제1 릴리이즈막을 형성하고;
    상기 반도체 기판의 상면과 상기 제1 캐리어의 상면을 대면시켜 상기 반도체 기판과 상기 제1 캐리어를 결합하고;
    상기 반도체 기판의 하면을 리세스하여 상기 반도체 기판을 박형화하고; 그리고
    상기 제1 캐리어, 상기 제1 릴리이즈막 및 상기 제1 접착막을 상기 반도체 기판의 상면으로부터 제거하는 것을 포함하고,
    상기 제1 접착막과 상기 반도체 기판과의 접착력은, 상기 제1 접착막과 상기 제1 릴리이즈막과의 접착력 및 상기 제1 릴리이즈막과 상기 제1 캐리어와의 접착력보다 큰 기판 가공 방법.
  10. 제9항에 있어서,
    상기 반도체 기판의 하면 상에 제2 접착막을 형성하고;
    제2 캐리어의 상면 상에 제2 릴리이즈막을 형성하고;
    상기 기판을 박형화 한 이후에, 상기 반도체 기판의 하면과 상기 제2 캐리어의 상면을 대면시켜 상기 반도체 기판과 상기 제2 캐리어를 결합하고;
    상기 반도체 기판을 분리하여 복수개의 칩들을 형성하고; 그리고
    상기 제2 캐리어, 상기 제2 릴리이즈막 및 상기 제2 접착막을 상기 반도체 기판의 하면으로부터 제거하는 것을 더 포함하고,
    상기 제2 접착막과 상기 반도체 기판과의 접착력은, 상기 제2 접착막과 상기 제2 릴리이즈막과의 접착력 및 상기 제2 릴리이즈막과 상기 제2 캐리어와의 접착력보다 큰 기판 가공 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095824A (ko) * 2013-01-25 2014-08-04 삼성전자주식회사 기판 가공 방법
KR20140095822A (ko) * 2013-01-25 2014-08-04 삼성전자주식회사 기판 가공 방법
KR20160087089A (ko) * 2015-01-13 2016-07-21 동우 화인켐 주식회사 실리콘계 수지 제거용 조성물 및 이를 이용한 박막 기판 제조 방법
US9450197B2 (en) 2014-08-08 2016-09-20 Samsung Display Co., Ltd. Flexible display apparatus
KR20200111149A (ko) * 2015-01-13 2020-09-28 동우 화인켐 주식회사 실리콘계 수지 제거용 조성물 및 이를 이용한 박막 기판 제조 방법
CN112967990A (zh) * 2020-11-23 2021-06-15 重庆康佳光电技术研究院有限公司 芯片处理方法、led芯片及显示装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
KR20120082165A (ko) * 2011-01-13 2012-07-23 삼성전기주식회사 그린 시트 및 이의 제조방법
US10543662B2 (en) 2012-02-08 2020-01-28 Corning Incorporated Device modified substrate article and methods for making
US9508563B2 (en) * 2012-07-12 2016-11-29 Xilinx, Inc. Methods for flip chip stacking
US9029238B2 (en) 2012-10-11 2015-05-12 International Business Machines Corporation Advanced handler wafer bonding and debonding
US9340443B2 (en) 2012-12-13 2016-05-17 Corning Incorporated Bulk annealing of glass sheets
CN103144023B (zh) * 2013-03-05 2015-07-15 中国科学院微电子研究所 一种对InP衬底进行化学机械抛光的方法
JP2014179495A (ja) * 2013-03-15 2014-09-25 Disco Abrasive Syst Ltd ウエーハの加工方法
DE102013210850B3 (de) * 2013-06-11 2014-03-27 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls unter Verwendung eines Adhäsionsträgers
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
US9171749B2 (en) 2013-11-13 2015-10-27 Globalfoundries U.S.2 Llc Handler wafer removal facilitated by the addition of an amorphous carbon layer on the handler wafer
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2015175353A1 (en) 2014-05-13 2015-11-19 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2017034645A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS, a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
KR102353030B1 (ko) 2014-01-27 2022-01-19 코닝 인코포레이티드 얇은 시트와 캐리어의 제어된 결합을 위한 물품 및 방법
US10157766B2 (en) * 2014-03-19 2018-12-18 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
EP3129221A1 (en) 2014-04-09 2017-02-15 Corning Incorporated Device modified substrate article and methods for making
US9691726B2 (en) * 2014-07-08 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming fan-out package structure
US9349670B2 (en) 2014-08-04 2016-05-24 Micron Technology, Inc. Semiconductor die assemblies with heat sink and associated systems and methods
US20160133497A1 (en) * 2014-11-07 2016-05-12 International Business Machines Corporation Multi-layer laser debonding structure with tunable absorption
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US11167532B2 (en) 2015-05-19 2021-11-09 Corning Incorporated Articles and methods for bonding sheets with carriers
US11905201B2 (en) 2015-06-26 2024-02-20 Corning Incorporated Methods and articles including a sheet and a carrier
KR20180048440A (ko) * 2015-09-02 2018-05-10 가부시키가이샤 아루박 워크 유지체 및 성막장치
US9773768B2 (en) * 2015-10-09 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure of three-dimensional chip stacking
TW202216444A (zh) 2016-08-30 2022-05-01 美商康寧公司 用於片材接合的矽氧烷電漿聚合物
TWI821867B (zh) 2016-08-31 2023-11-11 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
US10510722B2 (en) * 2017-06-20 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
CN110832430B (zh) * 2017-11-30 2022-12-30 荣耀终端有限公司 一种结构组件及移动终端
WO2019118660A1 (en) 2017-12-15 2019-06-20 Corning Incorporated Method for treating a substrate and method for making articles comprising bonded sheets
US11302563B2 (en) 2019-06-20 2022-04-12 Corning Incorporated Carrier for back end of line processing
JP7406336B2 (ja) * 2019-10-11 2023-12-27 三星電子株式会社 半導体装置の製造方法
KR20220008987A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 가공 테이프 및 이를 사용한 반도체 장치 제조 방법
JPWO2022045026A1 (ko) 2020-08-27 2022-03-03

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867876B2 (en) 2008-12-23 2011-01-11 International Business Machines Corporation Method of thinning a semiconductor substrate
JP5356914B2 (ja) 2009-05-28 2013-12-04 株式会社ディスコ ウエーハの加工方法
JP2010287660A (ja) 2009-06-10 2010-12-24 Disco Abrasive Syst Ltd ウエーハの加工方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095824A (ko) * 2013-01-25 2014-08-04 삼성전자주식회사 기판 가공 방법
KR20140095822A (ko) * 2013-01-25 2014-08-04 삼성전자주식회사 기판 가공 방법
US9450197B2 (en) 2014-08-08 2016-09-20 Samsung Display Co., Ltd. Flexible display apparatus
KR20160087089A (ko) * 2015-01-13 2016-07-21 동우 화인켐 주식회사 실리콘계 수지 제거용 조성물 및 이를 이용한 박막 기판 제조 방법
KR20200111149A (ko) * 2015-01-13 2020-09-28 동우 화인켐 주식회사 실리콘계 수지 제거용 조성물 및 이를 이용한 박막 기판 제조 방법
CN112967990A (zh) * 2020-11-23 2021-06-15 重庆康佳光电技术研究院有限公司 芯片处理方法、led芯片及显示装置
CN112967990B (zh) * 2020-11-23 2023-02-24 重庆康佳光电技术研究院有限公司 芯片处理方法、led芯片及显示装置

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Publication number Publication date
US20120329249A1 (en) 2012-12-27
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