KR20220008987A - 가공 테이프 및 이를 사용한 반도체 장치 제조 방법 - Google Patents

가공 테이프 및 이를 사용한 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20220008987A
KR20220008987A KR1020200086874A KR20200086874A KR20220008987A KR 20220008987 A KR20220008987 A KR 20220008987A KR 1020200086874 A KR1020200086874 A KR 1020200086874A KR 20200086874 A KR20200086874 A KR 20200086874A KR 20220008987 A KR20220008987 A KR 20220008987A
Authority
KR
South Korea
Prior art keywords
layer
release
release film
adhesive layer
carbon atoms
Prior art date
Application number
KR1020200086874A
Other languages
English (en)
Inventor
진화일
이선호
김영석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200086874A priority Critical patent/KR20220008987A/ko
Priority to US17/191,163 priority patent/US20220020627A1/en
Priority to CN202110405162.3A priority patent/CN113937050A/zh
Publication of KR20220008987A publication Critical patent/KR20220008987A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/20—Adhesives in the form of films or foils characterised by their carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/04—Polysiloxanes
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/04—Polysiloxanes
    • C08G77/20—Polysiloxanes containing silicon bound to unsaturated aliphatic groups
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08J—WORKING-UP; GENERAL PROCESSES OF COMPOUNDING; AFTER-TREATMENT NOT COVERED BY SUBCLASSES C08B, C08C, C08F, C08G or C08H
    • C08J7/00—Chemical treatment or coating of shaped articles made of macromolecular substances
    • C08J7/04—Coating
    • C08J7/042—Coating with two or more layers, where at least one layer of a composition contains a polymer binder
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J133/00—Adhesives based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by only one carboxyl radical, or of salts, anhydrides, esters, amides, imides, or nitriles thereof; Adhesives based on derivatives of such polymers
    • C09J133/04—Homopolymers or copolymers of esters
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/20—Adhesives in the form of films or foils characterised by their carriers
    • C09J7/22—Plastics; Metallised plastics
    • C09J7/24—Plastics; Metallised plastics based on macromolecular compounds obtained by reactions involving only carbon-to-carbon unsaturated bonds
    • C09J7/241—Polyolefin, e.g.rubber
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/30—Adhesives in the form of films or foils characterised by the adhesive composition
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/30—Adhesives in the form of films or foils characterised by the adhesive composition
    • C09J7/38—Pressure-sensitive adhesives [PSA]
    • C09J7/381—Pressure-sensitive adhesives [PSA] based on macromolecular compounds obtained by reactions involving only carbon-to-carbon unsaturated bonds
    • C09J7/385—Acrylic polymers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/40—Adhesives in the form of films or foils characterised by release liners
    • C09J7/401—Adhesives in the form of films or foils characterised by release liners characterised by the release coating composition
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/40—Adhesives in the form of films or foils characterised by release liners
    • C09J7/403—Adhesives in the form of films or foils characterised by release liners characterised by the structure of the release feature
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/40—Adhesives in the form of films or foils characterised by release liners
    • C09J7/405—Adhesives in the form of films or foils characterised by release liners characterised by the substrate of the release liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2203/00—Applications of adhesives in processes or use of adhesives in the form of films or foils
    • C09J2203/326—Applications of adhesives in processes or use of adhesives in the form of films or foils for bonding electronic components such as wafers, chips or semiconductors
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/30—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier
    • C09J2301/312—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier parameters being the characterizing feature
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2423/00—Presence of polyolefin
    • C09J2423/006—Presence of polyolefin in the substrate
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2433/00—Presence of (meth)acrylic polymer
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2433/00—Presence of (meth)acrylic polymer
    • C09J2433/005—Presence of (meth)acrylic polymer in the release coating
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2483/00—Presence of polysiloxane
    • C09J2483/005—Presence of polysiloxane in the release coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/14—Layer or component removable to expose adhesive
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/14—Layer or component removable to expose adhesive
    • Y10T428/1452—Polymer derived only from ethylenically unsaturated monomer
    • Y10T428/1457—Silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/14—Layer or component removable to expose adhesive
    • Y10T428/1476—Release layer

Landscapes

  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Dicing (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

본 발명의 실시예들에 따르면, 가공 테이프는 베이스층; 상기 베이스층 상에 배치된 접착층; 상기 접착층 상의 보호 이형 필름; 및 상기 접착층 및 상기 보호 이형 필름 사이에 개재되고, 실리콘(silicone) 계열의 물질을 포함하는 제1 이형층을 포함하되, 상기 제1 이형층은 비-광경화성일 수 있다.

Description

가공 테이프 및 이를 사용한 반도체 장치 제조 방법 {Processing tape and method of manufacturing semiconductor device using the same}
본 발명은 가공 테이프, 보다 구체적으로 반도체 장치의 제조에 사용되는 가공 테이프에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 소자의 제조에 있어서, 웨이퍼 레벨의 기판이 사용될 수 있다. 기판이 다이싱되어, 복수의 반도체칩들이 형성될 수 있다. 기판의 다이싱 공정에서 다이싱 테이프와 같은 가공 테이프가 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 보다 향상된 점착력을 갖는 가공 테이프 및 이를 사용한 반도체 장지 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 향상된 이형 특성을 갖는 가공 테이프 및 이를 사용한 반도체 장지 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 보다 향상된 점착력을 갖는 가공 테이프 및 이를 사용한 반도체 장지 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 향상된 이형 특성을 갖는 가공 테이프 및 이를 사용한 반도체 장지 제조 방법을 제공하는 것에 있다.
본 발명에 따르면, 가공 이형 테이프는 제1 이형층을 포함할 수 있다. 기판 구조체가 제1 이형층에 부착된 후, 기판 구조체의 가공 공정이 수행될 수 있다. 제1 이형층 및 기판 구조체 사이의 점착력은 클 수 있다. 가공 공정에서 기판 구조체가 제1 이형층에 안정적으로 고정될 수 있다. 가공 공정 후, 빛이 이형 가공 테이프에 조사될 수 있다. 빛이 조사된 후, 제1 이형층 및 기판 구조체 사이의 점착력이 충분히 감소될 수 있다. 이에 따라, 기판 구조체가 제1 이형층으로부터 용이하게 분리될 수 있다. 분리된 기판 구조체 상에 제1 이형층의 잔여물이 남아 있지 않을 수 있다.
도 1은 실시예들에 따른 가공 테이프를 도시한 단면도이다.
도 2는 실시예들에 따른 가공 테이프를 도시한 단면이다.
도 3a 내지 도 3c는 실시예들에 따른 가공 테이프의 제조 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 4f는 실시예들에 따른 가공 테이프의 사용한 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5b는 실시예들에 따른 반도체 패키지를 도시한 단면도이다
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
본 발명의 개념에 따른 가공 테이프를 설명한다.
도 1은 실시예들에 따른 가공 테이프를 도시한 단면도이다.
도 1을 참조하면, 가공 테이프(10)는 베이스층(110), 접착층(120), 제1 이형층(130), 제2 이형층(140), 및 보호 이형 필름(150)을 포함할 수 있다. 가공 테이프(10)는 다이싱 테이프일 수 있다. 예를 들어, 가공 테이프(10)는 웨이퍼 레벨의 기판의 다이싱 공정에 사용될 수 있다.
베이스층(110)은 폴리머와 같은 유기 물질을 포함할 수 있다. 예를 들어, 베이스층(110)은 폴리에틸렌테레프탈레이트(Poly Ethyleneterephtalate, PET), 폴리 올레핀(Poly Olefin, PO), 폴리 비닐 알코올(Poly(vinyl alcohol, PVA), 폴리 나프틸아민(poly(1-naphthylamine), PNA), 폴리에테르에테르케톤(Poly Ether Ether Ketone, PEEK), 및/또는 이들의 혼합물을 포함할 수 있다. 예를 들어, 베이스층(110)은 호모 폴리머 또는 블랜드 폴리머를 포함할 수 있다. 베이스층(110)은 단일층 또는 다중층일 수 있다.
접착층(120)이 베이스층(110) 상에 배치될 수 있다. 접착층(120)은 예를 들어, 압력 감지 접착(Pressure Sensitive Adhesive)층일 수 있다. 접착층(120)은 광경화성 물질을 포함하되, 광경화성 물질은 경화되지 않은 상태일 수 있다. 상기 광경화성 물질은 폴리머를 포함하고, 상기 폴리머는 알킨(alkyne) 그룹 및 알코올(-OH) 그룹을 포함할 수 있다. 예를 들어, 접착층(120)은 아크릴레이트 계열 물질, 예를 들어, 아크릴레이트 폴리머를 포함할 수 있다. 접착층(120)은 가교제(Cross-linking agent), 광경화제, 및 첨가제 중에서 적어도 하나를 더 포함할 수 있다. 상기 첨가제는 UV 흡수제 및 코팅 레벨링제(coating leveling agent) 중에서 적어도 하나를 더 포함할 수 있다. UV 흡수제는 방향족 고리 또는 컨쥬게이트(conjugate) 구조를 갖는 물질을 포함할 수 있다. 예를 들어, UV 흡수제는 벤조 페논(Benzophenone) 및/또는 이들의 유도체를 포함할 수 있다. 코팅 레벨링제는 실리콘(silicone) 계열의 계면 활성제(surfactant)를 포함할 수 있다. 접착층(120)의 두께(T1)는 5 μm 내지 50 μm 일 수 있다.
제1 이형층(130)이 접착층(120) 상에 배치될 수 있다. 예를 들어, 제1 이형층(130)은 접착층(120) 및 보호 이형 필름(150) 사이에 개재될 수 있다. 제1 이형층(130)은 접착층(120)과 직접 물리적으로 접촉할 수 있다. 제1 이형층(130)은 접착층(120)에 의해 베이스층(110)에 부착될 수 있다. 제1 이형층(130)은 비감광성 물질을 포함할 수 있다. 상기 비감광성 물질은 광경화되지 않는 물질을 의미할 수 있다. 즉, 제1 이형층(130)은 비-광경화성 물질을 포함할 수 있다. 제1 이형층(130)은 열경화성 물질 또는 비-반응성(non-reactive) 물질을 포함할 수 있다. 본 명세서에서 비-반응성은 비-열경화성, 비-광경화성, 및 비-화학 반응성을 의미할 수 있다. 비-화학 반응성은 다른 물질과 화학 반응하지 않는 것을 의미할 수 있다. 제1 이형층(130)은 실리콘(silicone) 계열의 물질을 포함할 수 있다. 제1 이형층(130)은 예를 들어, 아래의 화학식 1로 표시되는 실리콘 계열의 물질을 포함할 수 있다. 상기 실리콘 계열의 물질의 중량 평균 분자량(Mw)은 100g/mol 내지 30,000 g/mol 일 수 있다.
[화학식 1]
Figure pat00001
화학식 1에서 R1 및 R2는 각각 독립적으로 수소, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알킬 치환된 실릴기, -NH2, 탄소수 1 내지 5의 아미노 알킬기, 탄소수 1 내지 5의 알킬 아미노기, 하이드록시기(-OH), 탄소수 1 내지 5의 하이드록시 알킬기, 이소시아네이트기(NCO), 이소사이네이트로 치환된 탄소수 1 내지 5의 알킬기, 및 에폭시기로 치환된 탄소수 1 내지 5의 알킬기 중에서 선택된 어느 하나를 포함하고, n은 1 내지 410이다.
일 예로, 제1 이형층(130)은 비-반응성을 나타내고, 화학식 1에서 에서 R1 및 R2는 각각 독립적으로 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 알킬 치환된 실릴기일 수 있다.
다른 예로, 제1 이형층(130)은 열경화성일 수 있고, 화학식 1에서 R1 및 R2는 각각 독립적으로 -NH2, 탄소수 1 내지 5의 아미노 알킬기, 탄소수 1 내지 5의 알킬 아미노기, -OH, 탄소수 1 내지 5의 하이드록시 알킬기, 이소시아네이트기(NCO), 이소시아네이트로 치환된 탄소수 1 내지 5의 알킬기, 및 에폭시기로 치환된 탄소수 1 내지 5의 알킬기 중에서 선택된 어느 하나를 포함할 수 있다. 일 예에 따르면, 제1 이형층(130)이 열경화성이고, 접착층(120)과 화학적으로 결합될 수 있다. 제1 이형층(130)의 하면 및 접착층(120)의 상면 사이에 화학적 결합이 제공될 수 있다. 이 경우, 제1 이형층(130)은 접착층(120)에 보다 강하게 고정될 수 있다.
제1 이형층(130)은 접착층(120)의 0.01 phr 내지 30phr (parts per hundred rubber)일 수 있다. 제1 이형층(130)의 두께(T2)는 0.01 μm 내지 10 μm 일 수 있다. 제1 이형층(130)은 소수성일 수 있다.
제2 이형층(140)이 제1 이형층(130) 상에 배치될 수 있다. 예를 들어, 제2 이형층(140)은 제1 이형층(130) 및 보호 이형 필름(150) 사이에 개재될 수 있다. 제2 이형층(140)은 제1 이형층(130)과 다른 물질을 포함하고, 다른 특성을 가질 수 있다. 제2 이형층(140)은 광경화성 물질을 포함할 수 있다. 제2 이형층(140)은 광경화된 상태일 수 있다. 제2 이형층(140)은 실리콘(silicone) 아크릴레이트 계열의 물질을 포함할 수 있다. 실시예들에 따르면, 제2 이형층(140)은 화학식 2로 표시되는 물질 및/또는 그 유도체를 포함할 수 있다. 화학식 2로 표시되는 물질의 중량 평균 분자량은 100 g/mol 내지 30,000 g/mol 일 수 있다. 화학식 2로 표시되는 물질은 실리콘(silicone) 아크릴레이트일 수 있다.
[화학식 2]
Figure pat00002
화학식 2에서 m은 0 내지 520이다.
제2 이형층(140)은 접착층(120)의 0.00001 phr 내지 30 phr(parts per hundred rubber)일 수 있다.
보호 이형 필름(150)이 제2 이형층(140) 상에 배치될 수 있다. 보호 이형 필름(150)은 폴리머와 같은 유기 물질을 포함할 수 있다. 예를 들어, 보호 이형 필름(150)은 폴리에틸렌테레프탈레이트(Poly Ethyleneterephtalate, PET), 폴리 올레핀(Poly Olefin, PO), 폴리 비닐 알코올(Poly(vinyl alcohol), PVA), 폴리 나프틸아민(poly(1-naphthylamine), PNA), 폴리에테르에테르케톤(Poly Ether Ether Ketone, PEEK), 및/또는 이들의 혼합물을 포함할 수 있다. 보호 이형 필름(150)은 물리적 스트레스로부터 제2 이형층(140), 제1 이형층(130), 또는 접착층(120)을 보호할 수 있다. 상기 물리적 스트레스는 외부의 충격일 수 있으나, 이에 제한되지 않는다. 가공 테이프(10)의 사용 이전에, 보호 이형 필름(150)은 제거될 수 있다. 가공 테이프(10)의 사용 예에 대해서는 도 4a 내지 도 4f에서 후술한다.
도 2는 실시예들에 따른 가공 테이프를 도시한 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 가공 테이프(10A)는 다이싱 테이프일 수 있다. 가공 테이프(10)는 베이스층(110), 접착층(120), 제1 이형층(130), 및 보호 이형 필름(150)을 포함할 수 있다. 베이스층(110), 접착층(120), 제1 이형층(130), 및 보호 이형 필름(150)은 도 1에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 접착층(120)의 두께(T1) 및 제1 이형층(130)의 두께(T2)는 도 1에서 설명한 바와 같을 수 있다. 다만, 가공 테이프(10)는 제2 이형층(도 1의 140)을 포함하지 않고, 제1 이형층(130)이 접착층(120) 및 보호 이형 필름(150)과 직접 물리적으로 접촉할 수 있다.
도 3a 내지 도 3c는 실시예들에 따른 가공 테이프의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a를 참조하면, 제2 이형층(140)이 보호 이형 필름(150) 상에 형성될 수 있다. 실시예들에 따르면, 제2 이형층(140)을 형성하는 것은 광경화성 물질이 보호 이형 필름(150) 상에 코팅하는 것을 포함할 수 있다. 광경화성 물질은 실리콘(silicone) 아크릴레이트 계열의 물질을 포함할 수 있다. 제2 이형층(140)을 형성하는 것은 코팅된 층 상에 빛을 조사하는 것을 더 포함할 수 있다. 상기 빛은 자외선(UV)일 수 있다. 빛의 조사에 의해 제2 이형층(140)이 광경화될 수 있다. 이에 따라, 제2 이형층(140)은 광경화된 실리콘 아크릴레이트 계열의 물질을 포함할 수 있다. 광경화는 자외선(UV) 경화를 의미할 수 있다.
도 3b를 참조하면, 제1 이형층(130)이 제2 이형층(140) 상에 형성될 수 있다. 제1 이형층(130)은 화학식 1로 표시되는 물질을 제2 이형층(140) 상에 코팅하여 형성될 수 있다.
도시된 바와 달리, 도 3a에서 설명한 빛을 조사하는 것 이전에 제1 이형층(130)이 제2 이형층(140) 상에 코팅될 수 있다. 이후, 빛이 제1 이형층(130) 상에 조사될 수 있다. 빛의 조사에 의해 제2 이형층(140)이 광경화될 수 있다. 제1 이형층(130)은 비-광경화성 물질을 포함하므로, 상기 빛에 의해 반응하지 않을 수 있다. 예를 들어, 제1 이형층(130)은 광경화되지 않을 수 있다.
도 3c를 참조하면, 베이스층(110) 및 접착층(120)이 준비될 수 있다. 접착층(120)은 베이스층(110) 상에 제공될 수 있다. 일 예로, 광경화성 아크릴레이트 계열의 폴리머가 베이스층(110) 상에 코팅되어, 접착층(120)을 형성할 수 있다.
도 3a 및 도 3b의 예와 같이 제조된 보호 이형 필름(150), 제2 이형층(140), 및 제1 이형층(130)이 준비될 수 있다. 보호 이형 필름(150)이 뒤집어지고 접착층(120) 상으로 이동되어, 제1 이형층(130)이 접착층(120)과 마주볼 수 있다.
도 3c 및 도 1을 차례로 참조하면, 제1 이형층(130)이 접착층(120) 상에 부착되어, 제1 이형층(130)이 접착층(120)과 물리적으로 접촉할 수 있다. 제1 이형층(130)을 부착하는 것은 라미네이트 공정에 의해 수행될 수 있다. 지금까지 설명한 예들에 의해 가공 테이프(10)의 제조가 완성될 수 있다.
다른 예로, 보호 이형 필름(150) 및 제2 이형층(140)이 준비된 후, 제1 이형층(130)은 제2 이형층(140) 상에 코팅되지 않고, 접착층(120) 상에 코팅될 수 있다. 이 경우, 제2 이형층(140)을 제1 이형층(130) 상에 배치하여, 제2 이형층(140) 및 제1 이형층(130)이 서로 이격되며 마주볼 수 있다. 이후, 라미네이트 공정에 의해 제2 이형층(140)이 제1 이형층(130) 상에 부착되어, 가공 테이프(10)를 형성할 수 있다.
도시된 바와 달리, 제2 이형층(140)의 형성 공정은 생략될 수 있다. 이 경우, 제1 이형층(130)이 보호 이형 필름(150) 또는 접착층(120) 상에 직접 코팅될 수 있다. 이후, 베이스층(110), 접착층(120) 제1 이형층(130), 및 보호 이형 필름(150)이 적층될 수 있다. 제1 이형층(130)은 접착층(120) 및 보호 이형 필름(150)과 접촉할 수 있다. 이 경우, 도 2에서 설명한 가공 테이프(10A)가 제조될 수 있다.
도 4a 내지 도 4f는 실시예들에 따른 가공 테이프의 사용한 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 가공 테이프(10)가 준비될 수 있다. 가공 테이프(10)는 도 1에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 가공 테이프(10)는 베이스층(110), 접착층(120), 제1 이형층(130), 제2 이형층(140), 및 보호 이형 필름(150)을 포함할 수 있다. 다른 예로, 도 2의 설명한 바와 같이 제2 이형층(140)은 생략되고, 제1 이형층(130)이 접착층(120) 및 보호 이형 필름(150)과 직접 접촉할 수 있다.
도 4a 및 도 4b를 차례로 참조하면, 보호 이형 필름(150)이 제거될 수 있다. 이 때, 제2 이형층(140)이 보호 이형 필름(150)과 함께 제거될 수 있다. 보호 이형 필름(150) 및 제2 이형층(140)의 제거는 물리적 방법 또는 기계적 방법에 의해 수행될 수 있다. 보호 이형 필름(150)의 제거는 사용자에 의해 수행될 수 있으며, 보호 이형 필름(150)은 가공 테이프(10)의 운반 및 보관 과정에서 제2 이형층(140), 제1 이형층(130), 또는 접착층(120)의 손상을 방지할 수 있다.
보호 이형 필름(150)의 제거 공정 후, 제1 이형층(130)의 적어도 일부는 접착층(120) 상에 남아, 제1 이형 필름(130')을 형성할 수 있다. 남아 있는 제1 이형 필름(130')은 보호 이형 필름(150)의 제거 공정 이전의 제1 이형층(130)의 10wt% 내지 50wt%일 수 있다. 제1 이형층(130)의 나머지 일부는 제2 이형층(140)과 함께 제거될 수 있다. 보호 이형 필름(150) 및 제2 이형층(140)의 제거에 의해 가공 이형 테이프(11)가 형성될 수 있다. 가공 이형 테이프(11)는 베이스층(110), 접착층(120), 및 제1 이형 필름(130')을 포함할 수 있다.
보호 이형 필름(150) 및 제1 이형층(130) 사이의 상호 작용이 강한 경우, 제1 이형층(130)이 보호 이형 필름(150)으로부터 분리되기 어려울 수 있다. 상호 작용은 점착력 또는 결합력일 수 있다. 실시예들에 따르면, 제2 이형층(140)이 제1 이형층(130) 및 보호 이형 필름(150) 사이에 개재될 수 있다. 제2 이형층(140) 및 제1 이형층(130) 사이의 점착력은 비교적 약할 수 있다. 이에 따라, 보호 이형 필름(150) 및 제2 이형층(140)의 제거 이후, 제1 이형층(130)의 적어도 일부, 즉 제1 이형 필름(130')이 접착층(120) 상에 남아 있을 수 있다. 다른 예로, 보호 이형 필름(150) 및 제1 이형층(130) 사이의 점착력이 비교적 약한 경우, 도 2의 가공 테이프(10A)의 예와 같이 별도의 제2 이형층(140)이 제공되지 않을 수 있다.
도 4c를 참조하면, 기판이 준비될 수 있다. 기판은 기판 구조체(20)일 수 있다. 기판 구조체(20)는 반도체 기판(210), 회로층(220), 및 관통 구조체들(230)을 포함할 수 있다. 기판 구조체(20)는 솔더 범프들(240)을 더 포함할 수 있다. 기판 구조체(20)는 서로 대향하는 제1 면(20a) 및 제2 면(20b)을 가질 수 있다. 기판 구조체(20)의 제1 면(20a)은 회로층(220)의 상면에 해당하고, 기판 구조체(20)의 제2 면(20b)은 반도체 기판(210)의 하면에 해당할 수 있다. 도시되지 않았으나, 재배선층이 반도체 기판(210)의 하면 상에 더 제공될 수 있다. 이 경우, 기판 구조체(20)의 제2 면(20b)은 재배선층의 노출된 면에 해당할 수 있다.
기판 구조체(20)가 가공 이형 테이프(11) 상에 배치될 수 있다. 이 때, 기판 구조체(20)의 제2 면(20b)은 제1 이형층(130)의 상면을 향할 수 있다. 기판 구조체(20)가 제1 이형층(130)에 부착되어, 반도체 기판(210)이 제1 이형층(130)과 물리적으로 접촉할 수 있다.
기판 구조체(20)는 웨이퍼 레벨의 기판일 수 있다. 반도체 기판(210)은 반도체 웨이퍼일 수 있다. 예를 들어, 반도체 기판(210)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(210)은 서로 대향되는 하면 및 상면(210a)을 가질 수 있다. 반도체 기판(210)의 하면은 후면일 수 있다. 반도체 기판(210)의 상면(210a)은 전면일 수 있다. 회로층(220)이 반도체 기판(210)의 상면(210a) 상에 제공될 수 있다. 회로층(220)은 집적 회로들(미도시), 절연층(221), 배선 구조체(223), 및 칩 패드들(225)을 포함할 수 있다. 집적 회로들은 반도체 기판(210)의 상면(210a) 상에 제공될 수 있고, 트랜지스터들을 포함할 수 있다. 절연층(221)은 반도체 기판(210)의 상면(210a) 상에 배치될 수 있고, 집적 회로들을 덮을 수 있다. 절연층(221)은 적층된 층들을 포함할 수 있다. 절연층(221)은 실리콘 산화물, 실리콘 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 배선 구조체(223)가 절연층(221) 내에 배치될 수 있다. 배선 구조체(223)는 집적 회로들과 전기적으로 연결될 수 있다. 배선 구조체(223)는 도전 물질, 예를 들어, 구리 및/또는 텅스텐을 포함할 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 칩 패드들(225)은 절연층(221)의 상면 상에 노출될 수 있다. 칩 패드들(225) 중 적어도 하나는 배선 구조체(223)와 전기적으로 연결될 수 있다. 칩 패드들(225)은 알루미늄, 금, 및/또는 구리와 같은 도전 물질을 포함할 수 있다.
관통 구조체(230)가 회로층(220) 및 반도체 기판(210) 내에 제공될 수 있다. 예를 들어, 관통 구조체(230)는 반도체 기판(210)을 관통할 수 있다. 관통 구조체(230)는 회로층(220)의 적어도 일부를 더 관통할 수 있다. 관통 구조체(230)는 배선 구조체(223)를 통해 칩 패드들(225) 중 적어도 하나 또는 집적 회로들과 전기적으로 연결될 수 있다. 관통 구조체(230)는 도전 물질, 예를 들어, 구리, 티타늄, 또는 텅스텐을 포함할 수 있다. 관통 구조체(230)는 복수 개로 제공될 수 있다.
솔더 범프들(240)은 회로층(220) 상에 제공되어, 칩 패드들(225)과 각각 접속할 수 있다. 솔더 범프들(240)은 솔더볼, 범프, 필라, 또는 이들의 조합을 포함할 수 있다. 솔더 범프들(240)은 도전 물질, 예를 들어, 주석, 납, 은, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 솔더 범프들(240)은 배선 구조체(223)를 통해 집적 회로들 또는 관통 구조체들(230)과 연결될 수 있다.
기판 구조체(20)는 복수의 예비 반도체칩들(200P)을 포함할 수 있다. 예비 반도체칩들(200P)은 서로 경계면 없이 연결될 수 있다. 예비 반도체칩들(200P)은 도 4d에서 후술할 바와 같이 반도체칩들(200)을 각각 형성할 수 있다. 예비 반도체칩들(200P) 각각은 반도체 기판(210)의 대응되는 부분, 회로층(220)의 대응되는 부분, 관통 구조체들(230), 및 솔더 범프들(240)을 포함할 수 있다.
도 4d를 참조하면, 가공 공정이 기판 구조체(20)의 제1 면(20a) 상에 수행될 수 있다. 상기 가공 공정은 다이싱 공정일 수 있다. 다이싱 공정은 컷팅 휠 또는 레이저를 사용하여 기판 구조체(20)를 절단하는 것을 포함할 수 있다. 이에 따라, 가공된 기판 구조체(20)가 형성될 수 있다. 가공된 기판 구조체(20)는 다이싱된 기판을 의미할 수 있다.
다이싱 공정에 의해 그루브들(290)이 기판 구조체(20) 내에 형성될 수 있다. 그루브들(290) 각각은 기판 구조체(20)의 제1 면(20a) 및 제2 면(20b)을 관통할 수 있다. 그루브들(290)에 의해 예비 반도체칩들(도 4c의 200P)이 서로 분리되어, 반도체칩들(200)을 형성할 수 있다. 반도체칩들(200)은 서로 옆으로 이격될 수 있다. 반도체칩들(200) 각각은 다이싱된 반도체 기판(210), 다이싱된 회로층(220), 관통 구조체들(230), 및 솔더 범프들(240)을 포함할 수 있다. 반도체칩들(200) 각각은 다이싱된 기판 구조체(20)의 일 부분에 해당할 수 있다.
가공 이형 테이프(11)의 일부가 기판 구조체(20)와 함께 다이싱되어 그루브들(290)이 가공 이형 테이프(11) 내로 더 연장될 수 있다. 예를 들어, 그루브들(290)은 제1 이형층(130) 및 접착층(120) 중 적어도 하나를 더 관통할 수 있다. 다만, 그루브들(290)은 가공 이형 테이프(11)를 완전히 관통하지 않을 수 있다.
실시예들에 따르면, 제1 이형층(130) 및 기판 구조체(20) 사이의 점착력은 비교적 클 수 있다. 예를 들어, 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력은 0.5N/inch 내지 5N/inch일 수 있다. 이에 따라, 다이싱 공정 동안, 가공 이형 테이프(11)는 기판 구조체(20)를 고정하거나 지지할 수 있다. 예를 들어, 기판 구조체(20)는 제1 이형층(130)을 통해 접착층(120) 및 베이스층(110)에 안정적으로 고정될 수 있다. 제1 이형층(130) 및 기판 구조체(20) 사이의 점착력은 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력에 해당할 수 있으나, 이에 제약되지 않는다.
가공 이형 테이프(11)은 도 4a에서 설명한 바와 같이 가공 테이프(10)의 보호 이형 필름(150), 제2 이형층(140), 및 일부의 제1 이형층(130)를 제거하여 형성될 수 있다. 상기 가공 테이프(10)에서 제1 이형층(130)의 함량이 접착층(120)의 30phr보다 크거나 제1 이형층(130)의 두께(T2)가 10μm보다 크면, 기판 구조체(20) 및 가공 이형 테이프(11)의 제1 이형 필름(130') 사이의 점착력이 저하될 수 있다. 이 경우, 가공 공정 동안, 기판 구조체(20)가 가공 이형 테이프(11)에 안정적으로 고정되기 어려울 수 있다. 실시예들에 따르면, 도 1 및 도 2의 가공 테이프(10, 10A)에서, 제1 이형층(130)은 접착층(120)의 0.01phr 내지 30phr일 수 있다. 제1 이형층(130)의 두께(T2)는 0.01μm 내지 10μm 일 수 있다. 이에 따라, 기판 구조체(20)가 제1 이형 필름(130')을 통해 접착층(120) 및 베이스층(110)에 안정적으로 고정될 수 있다.
도 4e를 참조하면, 빛이 가공 이형 테이프(11) 및 가공된 기판 구조체(20) 상에 조사될 수 있다. 상기 빛은 자외선일 수 있다. 예를 들어, 빛은 접착층(120) 및 제1 이형 필름(130') 상에 조사될 수 있다. 빛의 조사에 의해 접착층(120)이 광경화될 수 있다. 빛의 조사에 의해, 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력이 감소될 수 있다. 빛을 조사하는 것 이후의 상기 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력은 빛을 조사하는 것 이전의 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력보다 더 작을 수 있다. 빛을 조사하는 것 이후의 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력은 예를 들어, 0.01N/inch 내지 0.05N/inch 일 수 있다.
도 4f를 참조하면, 다이싱된 기판 구조체(20)가 제1 이형 필름(130')으로부터 분리될 수 있다. 예를 들어, 각각의 반도체칩들(200)이 픽업되어, 각 반도체칩(200)의 반도체 기판(210)이 제1 이형 필름(130')으로부터 분리될 수 있다.
제1 이형층(130)이 생략된 경우, 기판 구조체(20)는 접착층(120)과 직접 접촉할 수 있다. 이 경우, 반도체칩들(200)이 접착층(120)으로부터 분리되기 어렵거나 또는 픽업된 반도체칩들(200) 상에 접착층(120)의 잔여물들이 남아 있을 수 있다. 실시예들에 따르면, 기판 구조체(20)는 제1 이형층(130)과 접촉하고, 접착층(120)과 이격될 수 있다. 제1 이형 필름(130') 및 기판 구조체(20) 사이의 점착력이 작으므로, 제1 이형 필름(130')의 잔여물들이 반도체칩들(200) 상에 남아 있지 않을 수 있다. 이에 따라, 반도체칩들(200)의 제조 공정의 신뢰성이 향상될 수 있다.
일 예로, 제1 이형 필름(130')이 접착층(120)과 화학적으로 결합된 경우, 제1 이형 필름(130') 및 접착층(120) 사이의 결합력은 매우 강할 수 있다. 제1 이형 필름(130') 및 접착층(120) 사이의 결합력은 제1 이형 필름(130') 및 반도체 기판(210) 사이의 결합력보다 클 수 있다. 이에 따라, 기판 구조체(20)가 제1 이형 필름(130')으로부터 보다 용이하게 분리될 수 있다.
제1 이형 필름(130')이 소수성을 가지므로, 반도체칩들(200) 상에 제1 이형 필름(130')의 잔여물들의 형성이 더욱 방지될 수 있다. 지금까지 설명한 예들에 의해 반도체 장치의 제조가 완성될 수 있다. 반도체 장치는 반도체칩일 수 있다.
이하, 실험예들 및 비교예를 참조하여, 가공 테이프 제조 및 특성 평가 결과를 설명한다.
[비교예]
보호 이형 필름 상에 화학식 2로 표시되는 실리콘(silicone) 아크릴레이트를 코팅하여, 제2 이형층을 형성한다. 폴리 올레핀을 포함하는 베이스층을 준비한다. 베이스층 상에 아크릴레이트 계열의 광경화성 폴리머를 코팅하여, 접착층을 형성한다. 상기 접착층을 제2 이형층에 부착하여, 가공 테이프를 형성한다. 보호 이형 필름 및 제2 이형층을 박리하여, 접착층을 노출시킨다. 노출된 접착층 상에 기판을 부착한다. 기판, 접착층, 및 베이스층 상에 2kg의 무게를 가한 후, 접착층 및 기판 사이의 제1 점착력을 측정한다. 가공 테이프에 자외선을 조사한 후, 제2 이형층 및 기판 사이의 제2 점착력을 측정한다. 제1 점착력 및 제1 점착력 측정은 스테인레스 스틸(SUS) 기판 및 베어 웨이퍼(bare wafer) 기판에 대하여 각각 수행한다.
[실험예 1]
보호 이형 필름 상에 화학식 2로 표시되는 실리콘(silicone) 아크릴레이트를 코팅하여, 제2 이형층을 형성한다. 제2 이형층 상에 상기 화학식 1로 표시되는 실리콘(silicone) 계열의 물질을 코팅하여, 제1 이형층을 형성한다.
폴리 올레핀을 포함하는 베이스층을 준비한다. 베이스층 상에 아크릴레이트 계열의 광경화성 폴리머를 코팅하여, 접착층을 형성한다. 접착층을 제1 이형층에 부착하여, 가공 테이프를 형성한다. 보호 이형 필름 및 제2 이형층을 박리하여, 가공 이형 테이프를 형성한다. 이 때, 제1 이형층의 30wt%가 접착층 상에 남아있다. 남아 있는 제1 이형층을 제1 이형 필름으로 지칭한다. 가공 이형 테이프는 베이스층, 접착층, 및 제1 이형 필름을 포함한다.
제1 이형 필름 상에 기판을 부착한다. 기판 및 가공 이형 테이프상에 2kg의 무게를 가한 후, 제1 이형 필름 및 기판 사이의 제1 점착력을 측정한다. 가공 이형 테이프에 자외선을 조사한 후, 제1 이형층 및 기판 사이의 제2 점착력을 측정한다. 제1 점착력 및 제1 점착력 측정은 스테인레스 스틸(SUS) 기판 및 베어 웨이퍼(bare wafer) 기판에 대하여 각각 수행한다.
[실험예 2]
실험예 1과 실질적으로 동일한 방법으로 기공 이형 테이프를 제조하고, 제1 점착력 및 제2 점착력을 측정한다. 제1 점착력 및 제1 점착력 측정은 스테인레스 스틸(SUS) 기판 및 베어 웨이퍼(bare wafer) 기판 에 대하여 각각 수행한다. 다만, 실험예 2의 경우, 보호 이형 필름 및 제2 이형층을 박리한 후, 제1 이형층의 10wt%가 접착층 상에 남아 제1 이형 필름을 형성한다.
표 1은 실험예 1, 실험예 2, 및 비교예 1의 스테인리스 스틸 기판에 대한 제1 점착력 및 제2 점착력을 측정한 결과이다. 표 1에서 제1 점착력은 UV 조사 전의 점착력이고, 제2 점착력은 UV 조사 후 점착력이다. 제1 점착력 및 제2 점착력 각각은 3회 측정한 값의 평균이다.
제1 이형층에 대한
제1 이형 필름의 비율 (wt%)		 제1 점착력
(gf/inch)		 제2 점착력
(gf/inch)
실험예 1 30 471 29.2
실험예 2 10 537 48.9
비교예 1 - 604 61.1
표 2은 실험예 1, 실험예 2, 및 비교예 1의 베어 웨이퍼 기판에 대한 제1 점착력 및 제2 점착력을 측정한 결과이다. 표 2에서 제1 점착력은 UV 조사 전의 점착력이고, 제2 점착력은 UV 조사 후 점착력이다. 제1 점착력 및 제2 점착력 각각은 3회 측정한 값의 평균이다.
제1 이형층에 대한
제1 이형 필름의 비율 (wt%)		 제1 점착력
(gf/inch)		 제2 점착력
(gf/inch)
실험예 1 30 95.9 2.96
실험예 2 10 127.6 4.29
비교예 - 175.5 7.45
표 1 및 표 2를 참조하면, 비교예의 경우, 가공 이형 테이프는 제1 이형 필름을 포함하지 않는다. 실험예 1 및 실험예 2의 경우, 제2 점착력은 제1 점착력에 비해 매우 작다. 실험예 1 및 실험예 2의 경우, UV 조사 전 후의 제1 이형 필름 및 기판 사이의 점착력이 크게 감소한다. 실험예 1 및 실험예 2의 제1 점착력에 대한 제2 점착력의 감소 비율은 비교예의 제1 점착력에 대한 제2 점착력의 감소 비율보다 더 클 수 있다.
실험예 1 및 실험예 2의 제1 점착력은 비교예의 제1 점착력보다 작다. 실험예 1 및 실험예 2의 제1 점착력은 비교예의 제1 점착력의 0.3 내지 0.9 배이다. 실험예 1 및 실험예 2의 제2 점착력은 비교예의 제2 점착력보다 작다. 실험예 1 및 실험예 2의 제2 점착력은 비교예의 제2 점착력의 0.3 내지 0.9 배이다
도 4e, 도 4f, 및 표 2를 참조하면, 빛을 조사하는 것 이후의 제1 이형 필름(130') 및 기판 구조체(20) 및 사이의 점착력은 빛을 조사하는 것 이전의 제1 이형 필름(130') 및 기판 구조체(20) 사이의 점착력보다 더 작을 수 있다. 예를 들어, 빛을 조사하는 것 이전의 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력은 0.5N/inch 내지 5N/inch이고, 빛을 조사하는 것 이후의 제1 이형 필름(130') 및 반도체 기판(210) 사이의 점착력은 0.01N/inch 내지 0.05N/inch 일 수 있다. 0.5N/inch 내지 5N/inch은 51 gf/inch 내지 510 gf/inch에 해당하고, 0.01N/inch 내지 0.05N/inch는 1.02gf/inch 내지 5.1gf/inch 에 해당할 수 있다. 도시된 바와 달리 반도체 기판(210)은 베어 실리콘 웨이퍼와 같은 베어 웨이퍼(bare wafer) 기판일 수 있다. 베어 웨이퍼 기판의 일면 상에 다른 도전성 구성 요소 또는 회로들이 노출되지 않을 수 있다. 그러나, 본 발명의 반도체 기판(210)은 베어 웨이퍼에 제약되지 않을 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 반도체 패키지는 패키지 기판(900), 외부 단자(950), 인터포저 범프(840), 인터포저 기판(800), 반도체 소자(400), 및 제1 반도체칩(200Z)을 포함할 수 있다. 반도체 패키지는 제2 반도체칩(300), 몰딩막(500), 제1 언더필막(510), 제2 언더필막들(520), 및 방열 구조체(700) 중에서 적어도 하나를 더 포함할 수 있다.
패키지 기판(900)은 절연 베이스층(910), 기판 패드(920), 및 내부 배선(930)을 포함할 수 있다. 절연 베이스층(910)은 적층된 층들을 포함할 수 있다. 기판 패드(920)는 패키지 기판(900)의 상면 상에 노출될 수 있다. 내부 배선(930)은 절연 베이스층(910) 내에 배치되고, 기판 패드(920)와 전기적으로 연결될 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다. 패키지 기판(900)과 전기적으로 연결된다는 것은 내부 배선(930)과 전기적으로 연결되는 것을 의미할 수 있다. 기판 패드(920) 및 내부 배선(930)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 일 예로, 패키지 기판(900)은 인쇄 회로 기판(PCB)일 수 있다. 다른 예로, 재배선층이 패키지 기판(900)으로 사용될 수 있다.
외부 단자(950)가 패키지 기판(900)의 하면 상에 제공되고, 내부 배선(930)과 접속할 수 있다. 외부 단자(950)는 솔더볼을 포함할 수 있다. 외부 단자(950)는 솔더 물질을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다.
인터포저 기판(800)이 패키지 기판(900) 상에 배치될 수 있다. 인터포저 기판(800)은 금속 패드(820) 및 금속 배선(830)을 포함할 수 있다. 금속 패드(820)는 인터포저 기판(800)의 상면 상에 노출될 수 있다. 금속 배선(830)은 인터포저 기판(800) 내에 제공되며, 금속 패드(820)와 접속할 수 있다. 본 명세서에서 인터포저 기판(800)과 전기적으로 연결된다는 것은 금속 배선(830)과 전기적으로 연결되는 것을 의미할 수 있다. 금속 패드(820) 및 금속 배선(830)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
인터포저 범프(840)가 패키지 기판(900) 및 인터포저 기판(800) 사이에 개재되어, 패키지 기판(900) 및 인터포저 기판(800)과 접속할 수 있다. 인터포저 범프(840)는 솔더 물질을 포함할 수 있다.
반도체 소자(400)가 인터포저 기판(800)의 상면 상에 배치될 수 있다. 반도체 소자(400)는 로직칩, 버퍼칩, 또는 시스템 온 칩(SOC)과 같은 반도체칩을 포함할 수 있다. 반도체 소자(400)는 예를 들어, 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 반도체 소자(400)는 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함하는 반도체칩일 수 있다.
범프 단자(440)가 인터포저 기판(800) 및 반도체 소자(400) 사이에 개재되어, 인터포저 기판(800) 및 반도체 소자(400)와 전기적으로 연결될 수 있다. 예를 들어, 범프 단자(440)는 솔더 물질을 포함할 수 있다. 제1 언더필막(510)이 인터포저 기판(800) 및 반도체 소자(400) 사이의 갭 영역에 제공되어, 범프 단자(440)를 밀봉할 수 있다. 제1 언더필막(510)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제1 반도체칩(200Z)이 인터포저 기판(800)의 상면 상에서 반도체 소자(400)와 옆으로 이격 배치될 수 있다. 제1 반도체칩(200Z)은 복수로 제공되고, 복수의 제1 반도체칩들(200Z)은 인터포저 기판(800)의 상면 상에 적층될 수 있다. 제1 반도체칩들(200Z)은 반도체 소자(400)와 다른 종류의 반도체칩들일 수 있다. 제1 반도체칩들(200Z)은 고대역 메모리(High Bandwidth Memory, HBM) 칩들을 포함할 수 있다. 제1 반도체칩들(200Z)은 디램(DRAM) 칩들을 포함할 수 있다. 다만, 최하부 제1 반도체칩(200Z)은 로직칩일 수 있고, 반도체 소자(400)와 다른 기능을 수행할 수 있다. 최하부 제1 반도체칩(200Z)의 너비는 다른 제1 반도체칩들(200Z)의 너비와 다를 수 있으나, 이에 제약되지 않는다.
제1 반도체칩들(200Z) 각각은 제1 솔더 범프들(240Z), 제1 회로층(220Z), 제1 반도체 기판(210Z), 및 제1 관통 구조체들(230Z)을 포함할 수 있다. 제1 솔더 범프들(240Z), 제1 회로층(220Z), 제1 반도체 기판(210Z), 및 제1 관통 구조체들(230Z)은 도 4c 내지 도 4f에서 설명한 솔더 범프들(240Z), 회로층(220), 반도체 기판(210), 및 관통 구조체들(230)과 각각 실질적으로 동일할 수 있다. 제1 반도체칩들(200Z)은 서로 인접한 하부 반도체칩 및 상부 반도체칩을 포함할 수 있다. 상부 반도체칩은 하부 반도체칩 상에 배치될 수 있다. 상부 반도체칩의 제1 솔더 범프들(240Z)은 하부 반도체칩의 제1 관통 구조체들(230Z)과 각각 전기적으로 연결될 수 있다. 본 명세서에서 반도체칩과 전기적으로 연결된다는 것은 반도체칩 내의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 제1 반도체칩들(200Z) 중 적어도 하나는 도 4a 내지 도 4f에서 설명한 바와 같이 가공 테이프(10)를 사용한 기판 구조체(20)의 다이싱 공정에 의해 형성될 수 있다. 제1 반도체칩들(200Z)의 상면들 상에 제1 이형층(130)의 잔여물이 남아 있지 않을 수 있다. 이에 따라, 제1 반도체칩들(200Z) 사이의 전기적 연결이 양호할 수 있다.
제2 반도체칩(300)이 최상부 제1 반도체칩(200Z) 상에 배치될 수 있다. 제2 반도체칩(300)은 고대역 메모리칩일 수 있다. 제2 반도체칩(300)은 제2 반도체 기판(310), 제2 회로층(320), 및 제2 솔더 범프들(340)을 포함하되, 관통 구조체를 포함하지 않을 수 있다. 제2 솔더 범프들(340)은 최상부 제1 반도체칩(200Z)의 제1 관통 구조체들(230Z)과 각각 접속할 수 있다. 제2 반도체 기판(310), 제2 회로층(320), 및 제2 솔더 범프들(340)은 도 4c 내지 도 4f에서 설명한 반도체 기판(210), 회로층(220), 및 솔더 범프들(240Z)과 각각 실질적으로 동일할 수 있다. 다른 예로, 제2 반도체칩(300)은 생략될 수 있다.
제2 언더필막들(520)이 제1 반도체칩들(200Z) 사이의 제1 갭 영역들 각각 제공되어, 대응되는 제1 솔더 범프들(240Z)을 밀봉할 수 있다. 제2 언더필막들(520)은 기판 구조체(20)와 최하부 제1 반도체칩(200Z) 사이의 제2 갭 영역 및 최상부 제1 반도체칩(200Z) 및 제2 반도체칩(300) 사이의 제3 갭 영역에 더 제공될 수 있다. 제2 언더필막들(520)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(500)이 패키지 기판(900) 상에 제공되어, 반도체 소자(400), 제1 반도체칩들(200Z), 및 제2 반도체칩(300)을 덮을 수 있다. 몰딩막(500)은 반도체 소자(400)의 상면 및 제2 반도체칩(300)의 상면을 노출시킬 수 있으나, 이에 제약되지 않는다. 몰딩막(500)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
방열 구조체(700)가 반도체 소자(400)의 상면 및 제2 반도체칩(300)의 상면 중 적어도 하나 상에 배치될 수 있다. 방열 구조체(700)는 몰딩막(500)의 상면을 더 덮을 수 있다. 방열 구조체(700)는 몰딩막(500)의 측벽 상으로 더 연장될 수 있다. 방열 구조체(700)는 히트 슬러그 또는 히트 싱크를 포함할 수 있다. 방열 구조체(700)는 금속과 같은 열전도율이 높은 물질을 포함할 수 있다.
도 5b는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5b를 참조하면, 반도체 패키지는 패키지 기판(900), 외부 단자(950), 제1 반도체칩(200Z), 및 제2 반도체칩(300)을 포함할 수 있다. 반도체 패키지는 몰딩막(500), 제1 언더필 패턴(511), 제2 언더필 패턴들(521), 및 방열 구조체(700)를 더 포함할 수 있다. 패키지 기판(900) 및 외부 단자(950)는 도 5a에서 설명한 바와 실질적으로 동일할 수 있다.
제1 반도체칩(200Z)이 패키지 기판(900) 상에 실장될 수 있다. 제1 반도체칩(200Z)은 앞서 도 4a 내지 도 4f에서 설명한 바와 같이 가공 테이프(10)를 사용한 기판 구조체(20)의 다이싱 공정에 의해 형성된 반도체칩들(200) 중 어느 하나일 수 있다. 제1 반도체칩들(200Z) 각각은 제1 솔더 범프들(240Z), 제1 회로층(220Z), 제1 반도체 기판(210Z), 및 제1 관통 구조체들(230Z)을 포함할 수 있다. 제1 솔더 범프들(240Z)은 복수의 기판 패드들(920)와 각각 접속할 수 있다. 제1 반도체칩(200Z)은 로직칩일 수 있다.
제2 반도체칩(300)이 제1 반도체칩(200Z) 상에 배치될 수 있다. 제2 반도체칩(300)은 도 5a의 제2 반도체칩(300)의 예에서 설명한 바와 유사할 수 있다. 예를 들어, 제2 반도체칩(300)은 제2 솔더 범프들(340), 제2 회로층(320), 및 제2 반도체 기판(310)을 포함하되, 관통 구조체를 포함하지 않을 수 있다. 제2 반도체칩(300)은 SRAM과 같은 메모리칩일 수 있다. 제2 솔더 범프들(340)은 제1 관통 구조체들(230Z)과 각각 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체칩(300)이 제1 반도체칩(200Z) 또는 외부 단자(950)와 전기적으로 연결될 수 있다. 제2 반도체칩(300)은 복수로 제공되고, 복수의 제2 반도체칩들(300)은 서로 옆으로 이격될 수 있다.
제1 언더필 패턴(511)이 패키지 기판(900) 및 제1 반도체칩(200Z) 사이의 제1 갭 영역에 제공되어, 제1 솔더 범프들(240Z)을 밀봉할 수 있다. 제2 언더필 패턴들(521)이 제1 반도체칩(200Z) 및 제2 반도체칩들(300) 사이의 제2 갭 영역들에 각각 배치될 수 있다. 제2 언더필 패턴들(521) 각각은 대응되는 제2 솔더 범프들(340)을 밀봉할 수 있다. 제1 언더필 패턴(511) 및 제2 언더필 패턴은 절연성 폴리머(예를 들어, 에폭시계 폴리머)를 포함할 수 있다.
몰딩막(500)이 제1 반도체칩(200Z)의 상면 상에 배치되어, 제2 반도체칩들(300)을 덮을 수 있다. 몰딩막(500)은 제2 반도체칩들(300)의 상면들을 노출시킬 수 있다. 방열 구조체(700)가 제2 반도체칩들(300)의 상면들 및 몰딩막(500)의 상면 상에 배치될 수 있다. 방열 구조체(700)는 몰딩막(500)의 측벽 상으로 연장될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 접착층;
    상기 접착층 상의 보호 이형 필름; 및
    상기 접착층 및 상기 보호 이형 필름 사이에 개재되고, 실리콘(silicone) 계열의 물질을 포함하는 제1 이형층을 포함하되,
    상기 제1 이형층은 비-광경화성인 가공 테이프.
  2. 제 1항에 있어서,
    상기 접착층은 아크릴레이트 계열의 물질을 포함하고, 광경화성인 가공 테이프.
  3. 제 1항에 있어서,
    상기 제1 이형층 및 상기 보호 이형 필름 사이에 개재된 제2 이형층을 더 포함하되, 상기 제2 이형층은 실리콘(silicone) 아크릴레이트 계열의 물질을 포함하는 가공 테이프.
  4. 제 1항에 있어서,
    상기 실리콘 계열의 물질은 하기 화학식 1로 표시되는 가공 테이프.
    [화학식 1]
    Figure pat00003

    화학식 1에서 R1 및 R2는 각각 독립적으로 수소, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알킬 치환된 실릴기, -NH2, 탄소수 1 내지 5의 아미노 알킬기, 탄소수 1 내지 5의 알킬 아미노기, -OH, 탄소수 1 내지 5의 하이드록시 알킬기, 이소시아네이트기(NCO), 이소시아네이트로 치환된 탄소수 1 내지 5의 알킬기, 및 에폭시기로 치환된 탄소수 1 내지 5의 알킬기 중에서 선택된 어느 하나를 포함하고, n은 1 내지 410이다.
  5. 제 4항에 있어서,
    상기 제1 이형층은 열경화성이고, 상기 화학식 1에서 R1 및 R2는 각각 독립적으로 -NH2, 탄소수 1 내지 5의 아미노 알킬기, 탄소수 1 내지 5의 알킬 아미노기, -OH, 탄소수 1 내지 5의 하이드록시 알킬기, 이소시아네이트기(NCO), 이소시아네이트로 치환된 탄소수 1 내지 5의 알킬기, 및 에폭시기로 치환된 탄소수 1 내지 5의 알킬기 중에서 선택된 어느 하나를 포함하는 가공 테이프.
  6. 제 4항에 있어서,
    상기 제1 이형층은 비-열경화성이고, 상기 화학식 1에서 R1 및 R2는 수소인 가공 테이프.
  7. 제 1항에 있어서,
    상기 제1 이형층은 상기 접착층의 0.01 phr(parts per hundred rubber) 내지 30phr인 가공 테이프.
  8. 제 1항에 있어서,
    상기 제1 이형층의 두께는 0.01 μm 내지 10 μm 인 가공 테이프.
  9. 제 1항에 있어서,
    상기 제1 이형층은 상기 접착층과 화학적으로 결합된 가공 테이프.
  10. 제 1항에 있어서,
    상기 접착층은 압력 감지 접착층을 포함하고, 상기 접착층의 두께는 5μm 내지 50 μm인 가공 테이프.
  11. 베이스층 상에 적층된 접착층, 제1 이형층, 및 보호 이형 필름을 포함하는 가공 테이프를 준비하는 것;
    상기 보호 이형 필름을 제거하되, 상기 제1 이형층의 적어도 일부는 접착층 상에 남아 제1 이형 필름을 형성하는 것;
    상기 제1 이형 필름 상에 기판 구조체를 부착시키는 것;
    상기 기판 구조체 상에 가공 공정을 수행하여, 가공된 기판 구조체를 형성하는 것; 및
    상기 가공된 기판 구조체를 상기 제1 이형 필름으로부터 분리시키는 것을 포함하되,
    상기 제1 이형 필름은 비-광경화성인 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 접착층은 광경화성 물질을 포함하고,
    성가 기공된 기판 구조체를 분리하기 이전에 상기 접착층 및 상기 제1 이형 필름 상에 빛을 조사하는 것을 더 포함하는 반도체 장치 제조 방법.
  13. 제 12항에 있어서,
    상기 빛을 조사하는 것 이후의 상기 제1 이형 필름 및 상기 기판 구조체 사이의 점착력은 상기 빛을 조사하는 것 이전의 상기 제1 이형 필름 및 상기 기판 구조체 사이의 점착력보다 더 작은 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 빛을 조사하는 것 이전의 상기 제1 이형 필름 및 상기 기판 구조체 사이의 상기 점착력은 0.5N/inch 내지 5N/inch이고,
    상기 빛을 조사하는 것 이후의 상기 제1 이형 필름 및 상기 기판 구조체 사이의 상기 점착력은 0.01N/inch 내지 0.05N/inch인 반도체 장치 제조 방법.

  15. 제 11항에 있어서,
    상기 기판 구조체 상에 상기 가공 공정을 수행하는 것은 상기 기판 구조체를 다이싱하여 복수의 반도체칩들을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  16. 제 11항에 있어서,
    상기 제1 이형 필름은 상기 제1 이형층의 10wt% 내지 50wt%인 반도체 장치 제조 방법.
  17. 제 11항에 있어서,
    상기 가공 테이프는 상기 제1 이형층 및 상기 보호 이형 필름 사이에 개재된 제2 이형층을 더 포함하고,
    상기 제2 이형층은 100 g/mol 내지 30,000 g/mol의 중량 평균 분자량을 갖는 실리콘(silicone) 아크릴레이트를 포함하고,
    상기 보호 이형 필름을 제거하는 동안 상기 제2 이형층은 상기 보호 이형 필름과 함께 제거되는 반도체 장치 제조 방법.
  18. 폴리머를 포함하는 베이스층;
    상기 베이스층 상에 배치된 압력 감지 접착층;
    상기 압력 감지 접착층 상의 보호 이형 필름;
    상기 압력 감지 접착층 및 상기 보호 이형 필름 사이에 개재되고, 하기 화학식 1로 표시되는 물질을 포함하는 제1 이형층; 및
    상기 제1 이형층 및 상기 보호 이형 필름 사이에 개재되고, 실리콘(silicone) 아크릴레이트를 포함하는 제2 이형층을 포함하되,
    상기 제1 이형층은 비-광경화성이고,
    상기 압력 감지 접착층은 광경화성 물질을 포함하고,
    상기 제1 이형층은 상기 압력 감지 접착층의 0.01 phr 내지 30phr이고,
    상기 제1 이형층의 두께는 0.01μm 내지 10 μm인 가공 테이프.
    [화학식 1]
    Figure pat00004

    화학식 1에서 R1 및 R2는 각각 독립적으로 수소, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알킬 치환된 실릴기, -NH2, 탄소수 1 내지 5의 아미노 알킬기, 탄소수 1 내지 5의 알킬 아미노기, -OH, 탄소수 1 내지 5의 하이드록시 알킬기, 이소시아네이트기(NCO), 이소시아네이트로 치환된 탄소수 1 내지 5의 알킬기, 및 에폭시기로 치환된 탄소수 1 내지 5의 알킬기 중에서 선택된 어느 하나를 포함하고, n은 1 내지 410이다.
  19. 제 18항에 있어서,
    상기 압력 감지 접착층은 폴리머를 포함하되, 상기 폴리머는 알킨(alkyne) 그룹 및 알코올 그룹을 포함하고,
    상기 압력 감지 접착층의 두께는 5μm 내지 50 μm인 가공 테이프.
  20. 제 18항에 있어서,
    상기 베이스층은 폴리에틸렌테레프탈레이트(Poly Ethyleneterephtalate, PET), 폴리 올레핀(Poly Olefin, PO), 폴리 비닐 알코올 (Poly(vinyl alcohol, PVA), 폴리 나프틸아민(poly(1-naphthylamine), PNA), 폴리에테르에테르케톤(Poly Ether Ether Ketone, PEEK), 및/또는 이들의 혼합물을 포함하고,
    상기 보호 이형 필름은 폴리에틸렌테레프탈레이트, 폴리 올레핀, 폴리 비닐 알코올, 폴리 나프틸아민, 폴리에테르에테르케톤, 및/또는 이들의 혼합물을 포함하는 가공 테이프.
KR1020200086874A 2020-07-14 2020-07-14 가공 테이프 및 이를 사용한 반도체 장치 제조 방법 KR20220008987A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200086874A KR20220008987A (ko) 2020-07-14 2020-07-14 가공 테이프 및 이를 사용한 반도체 장치 제조 방법
US17/191,163 US20220020627A1 (en) 2020-07-14 2021-03-03 Processing tape and method of fabricating a semiconductor device using the same
CN202110405162.3A CN113937050A (zh) 2020-07-14 2021-04-15 处理带

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200086874A KR20220008987A (ko) 2020-07-14 2020-07-14 가공 테이프 및 이를 사용한 반도체 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20220008987A true KR20220008987A (ko) 2022-01-24

Family

ID=79274253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200086874A KR20220008987A (ko) 2020-07-14 2020-07-14 가공 테이프 및 이를 사용한 반도체 장치 제조 방법

Country Status (3)

Country Link
US (1) US20220020627A1 (ko)
KR (1) KR20220008987A (ko)
CN (1) CN113937050A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024064046A1 (en) * 2022-09-19 2024-03-28 Henkel Ag & Co. Kgaa Method for producing a die attach adhesive film sheet

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8817239D0 (en) * 1988-07-20 1988-08-24 Adhesive Materials Ltd Adhesive labels & methods for their manufacture
US20080057251A1 (en) * 2006-09-01 2008-03-06 General Electric Company Laminates utilizing pressure sensitive adhesive composition and conventional silicon liners
JP5305595B2 (ja) * 2007-01-10 2013-10-02 日東電工株式会社 熱接着シート
KR20130000211A (ko) * 2011-06-22 2013-01-02 삼성전자주식회사 기판 가공 방법
KR20150016876A (ko) * 2013-08-05 2015-02-13 주식회사 엘지화학 점착제 조성물, 점착 필름 및 이를 이용한 유기전자장치의 봉지방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024064046A1 (en) * 2022-09-19 2024-03-28 Henkel Ag & Co. Kgaa Method for producing a die attach adhesive film sheet

Also Published As

Publication number Publication date
US20220020627A1 (en) 2022-01-20
CN113937050A (zh) 2022-01-14

Similar Documents

Publication Publication Date Title
US11664287B2 (en) Packaged semiconductor devices and methods of packaging semiconductor devices
US9064879B2 (en) Packaging methods and structures using a die attach film
US7825517B2 (en) Method for packaging semiconductor dies having through-silicon vias
TWI778381B (zh) 具有電磁干擾遮蔽的半導體裝置
US9716080B1 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
KR20230095110A (ko) 직접 접합 방법 및 구조체
US6946328B2 (en) Method for manufacturing semiconductor devices
KR20190092574A (ko) 적층된 기판의 처리
TWI284960B (en) Manufacturing method of semiconductor device
US20100200986A1 (en) Grooving Bumped Wafer Pre-Underfill System
US9252111B2 (en) Method for handling very thin device wafers
JP2006261529A (ja) フリップチップ実装用アンダーフィルテープおよび半導体装置の製造方法
US7416920B2 (en) Semiconductor device protective structure and method for fabricating the same
KR100652442B1 (ko) 반도체 칩 및 그 제조 방법
KR20220008987A (ko) 가공 테이프 및 이를 사용한 반도체 장치 제조 방법
JP5811514B2 (ja) フィルム状接着剤
US10991597B2 (en) Method of fabricating a semiconductor device using an adhesive layer
US11569144B2 (en) Semiconductor package design for solder joint reliability
WO2020110620A1 (ja) 半導体装置の製造方法
US20120061830A1 (en) Back side protective structure for a semiconductor package
KR20220060471A (ko) 반도체 패키지
TWI789608B (zh) 電子封裝件之製法及其承載結構
KR20230006992A (ko) 반도체 장치 제조 방법 및 기판 분리 방법
KR20070090618A (ko) 스택 패키지의 제조방법
CN114446804A (zh) 用于制造半导体封装结构的方法和系统