KR20220060471A - 반도체 패키지 - Google Patents

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KR20220060471A
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KR
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semiconductor chip
cured layer
layer
semiconductor
cured
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KR1020210117332A
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진화일
이선호
홍종파
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삼성전자주식회사
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83862—Heat curing
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 하부 반도체칩, 상기 하부 반도체칩은 상기 하부 반도체칩의 상면 상에 제공되는 상부 패드들을 포함하고; 상기 하부 반도체칩 상에 적층된 상부 반도체칩, 상기 상부 반도체칩은 상기 상부 반도체칩의 하면 상에 제공되는 솔더 범프들을 포함하고; 및 상기 하부 반도체칩과 상기 상부 반도체칩 사이에 개재되는 경화층을 포함하되, 상기 경화층은 상기 상부 반도체칩과 인접하는 제1 경화층; 및 상기 제1 경화층 및 상기 하부 반도체칩의 상면 사이에 개재되는 제2 경화층을 포함하되, 상기 제1 경화층은 광경화제를 포함하고, 상기 제2 경화층은 열경화제를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 가공 테이프를 사용하여 제조된 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 소자의 제조에 있어서, 복수의 반도체칩들이 적층되어 반도체칩들의 스택을 형성될 수 있다. 반도체칩들의 스택 형성 공정에서 비전도성 필름과 같은 가공 테이프가 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 하부 반도체칩, 상기 하부 반도체칩은 상기 하부 반도체칩의 상면 상에 제공되는 상부 패드들을 포함하고; 상기 하부 반도체칩 상에 적층된 상부 반도체칩, 상기 상부 반도체칩은 상기 상부 반도체칩의 하면 상에 제공되는 솔더 범프들을 포함하고; 및 상기 하부 반도체칩과 상기 상부 반도체칩 사이에 개재되는 경화층을 포함하되, 상기 경화층은 상기 상부 반도체칩과 인접하는 제1 경화층; 및 상기 제1 경화층 및 상기 하부 반도체칩의 상면 사이에 개재되는 제2 경화층을 포함하되, 상기 제1 경화층은 제1 광경화제를 포함하고, 상기 제2 경화층은 제1 열경화제를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 하부 반도체칩, 상기 하부 반도체칩은 상기 하부 반도체칩의 상면 상에 제공되는 상부 패드들을 포함하고; 상기 하부 반도체칩 상에 적층된 상부 반도체칩, 상기 상부 반도체칩은 상기 상부 반도체칩의 하면 상에 제공되는 솔더 범프들을 포함하고; 및 상기 하부 반도체칩과 상기 상부 반도체칩 사이에 개재되는 경화층을 포함하되, 상기 경화층은 상기 상부 반도체칩과 인접하는 제1 경화층; 및 상기 제1 경화층 및 상기 하부 반도체칩의 상면 사이에 개재되는 제2 경화층을 포함하되, 상기 제1 경화층은 제1 열경화제를 포함하고, 상기 제2 경화층은 제2 열경화제를 포함하되, 상기 제1 열경화제의 경화 온도는 상기 제2 열경화제의 경화 온도보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 인터포저 기판; 상기 인터포저 기판의 하면상에 배치되는 외부 연결 단자들; 상기 인터포저 기판 상에 실장되는 칩 스택들, 상기 칩 스택들은 수직으로 교호 적층된 반도체칩들 및 경화층들을 포함하고; 및 상기 인터포저 기판 상에 제공되고, 상기 칩 스택들의 측면 및 인터포저 기판의 상면을 덮는 몰딩막을 포함하되, 상기 반도체칩들 각각은 반도체 기판; 상기 반도체 기판을 관통하는 관통 구조체; 상기 반도체 기판의 하면 상에 제공되는 회로 절연층 및 배선들; 상기 배선들과 연결되는 하부 패드; 상기 반도체 기판 상에 제공되는 상부 패드; 및 상기 하부 패드의 하면 상에 제공되는 솔더 범프를 포함하되, 상기 관통 구조체는 상기 상부 패드 및 상기 배선들을 연결하고, 상기 경화층은 상기 반도체칩들 중 어느 하나의 솔더 범프의 상부와 접촉하는 제1 경화층; 및 상기 반도체칩들 중 상기 어느 하나의 상기 솔더 범프의 하부와 접촉하는 제2 경화층을 포함하되, 상기 제1 경화층은 광경화제를 포함하고, 상기 제2 경화층은 열경화제를 포함할 수 있다.
본 발명에 따르면, 수직으로 적층된 반도체칩들 사이에 경화층이 제공될 수 있다. 경화층은 제1 경화층 및 제2 경화층을 포함하는 이중층 구조일 수 있다. 솔더 범프의 상부와 접촉하는 제1 경화층이 먼저 경화되어 형성되므로, 미세 피치를 갖는 솔더 범프들이 제1 경화층에 의해 횡방향으로 퍼지는 것이 방지될 수 있다. 이에 따라, 미세 피치에서 솔더 범프들이 서로 연결되는 쇼트 불량을 방지할 수 있다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 3 내지 도 6 및 도 8은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 7은 도 6의 B영역을 확대 도시한 도면이다.
도 9 내지 도 12는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 13 내지 도 15는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
반도체 패키지(1)는 칩 스택들(ST), 인터포저 기판(300), 몰딩막(500) 및 외부 연결 단자들(400)을 포함할 수 있다. 칩 스택들(ST) 각각은 수직으로 교호적층된 복수 개의 반도체칩들(200) 및 경화층들(TL)을 포함할 수 있다.
인터포저 기판(300)은 중간층(310), 도전 포스트(320), 인터포저 절연층(330), 내부 배선(340), 외부 단자 패드(350), 및 칩 연결 패드(360)를 포함할 수 있다. 중간층(310)은 적층된 층들을 포함할 수 있다. 칩 연결 패드(360)는 중간층(310)의 상면 상에 제공되어 칩 스택(ST)과 연결될 수 있다. 내부 배선(340)이 인터포저 절연층(330)의 내부에 배치되고, 외부 단자 패드(350)와 연결될 수 있다. 도전 포스트(320)는 중간층(310)을 관통하여 칩 연결 패드(360)와 내부 배선(340)을 연결할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다. 인터포저 기판(300)과 전기적으로 연결된다는 것은 내부 배선(340)과 전기적으로 연결되는 것을 의미할 수 있다. 외부 단자 패드(350), 내부 배선(340), 도전 포스트(320), 및 칩 연결 패드(360)는 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 일 예로, 인터포저 기판(300)은 인쇄 회로 기판(PCB)일 수 있다. 다른 예로, 재배선층이 인터포저 기판(300)으로 사용될 수 있다.
외부 연결 단자들(400)이 인터포저 기판(300)의 하면 상에 제공될 수 있다. 보다 구체적으로, 외부 연결 단자들(400)은 인터포저 기판(300)의 복수 개의 외부 단자 패드들(350)의 하면 상에 각각 제공될 수 있다. 외부 연결 단자들(400)은 솔더볼을 포함할 수 있다. 외부 연결 단자들(400)은 솔더 물질을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다.
칩 스택들(ST)이 인터포저 기판(300)상에 실장될 수 있다. 몰딩막(500)이 인터포저 기판(300)의 상면 상에 제공되어, 칩 스택들(ST)의 사이의 갭을 채울 수 있다. 몰딩막(500)은 칩 스택들(ST)을 외부의 충격으로부터 물리적으로 보호하고, 절연시킬 수 있다. 이하, 설명의 편의를 위해 단수의 칩 스택(ST)에 대해 서술한다.
칩 스택(ST)은 수직으로 적층된 복수 개의 반도체칩들(200) 및 경화층들(TL)을 포함할 수 있다. 반도체칩들(200)의 사이들 및 인터포저 기판(300)과 최하부 반도체칩(200) 사이에 경화층들(TL)이 개재될 수 있다. 이하, 설명의 편의를 위해 단수의 반도체칩(200) 및 단수의 경화층(TL)에 대해 서술한다.
반도체칩(200)은 고대역 메모리(High Bandwidth Memory, HBM) 칩들을 포함할 수 있다. 반도체칩(200)은 반도체 기판(210), 관통 구조체(220), 회로 절연층(230), 배선들(240), 하부 패드(250), 솔더 범프(260), 및 상부 패드(270)를 포함할 수 있다.
반도체 기판(210)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(210)은 서로 대향되는 하면 및 상면을 가질 수 있다. 반도체 기판(210)의 하면은 전면일 수 있다. 반도체 기판(210)의 상면은 후면일 수 있다.
회로 절연층(230) 및 배선들(240)이 반도체 기판(210)의 하면 상에 제공될 수 있다. 회로 절연층(230)의 내부에 집적 회로들(미도시)이 제공될 수 있다. 집적 회로들은 반도체 기판(210)의 하면 상에 제공될 수 있고, 트랜지스터들을 포함할 수 있다. 회로 절연층(230)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 배선들(240)은 집적 회로들 및 관통 구조체(220)와 전기적으로 연결될 수 있다. 배선들(240는 도전 물질, 예를 들어, 구리 및/또는 텅스텐을 포함할 수 있다. 회로 절연층(230)의 하면(230b)은 반도체칩(200)의 하면(230b)일 수 있다. 일 예로, 회로 절연층(230)의 하면(230b)은 하부 패드(250)의 하면(250b)과 공면(coplanar)을 이룰 수 있고, 도시되지 않았으나 다른 예로 회로 절연층(230)의 하면(230b)은 하부 패드(250)의 하면(250b)보다 높은 레벨에 제공될 수 있다.
본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 상부 패드(270)는 반도체 기판(210)의 상면 상에 제공될 수 있다. 상부 패드(270)는 관통 구조체(220)와 연결될 수 있다. 하부 패드(250)는 회로 절연층(230)의 하면 상에 제공될 수 있다. 하부 패드(250)는 솔더 범프(260)와 연결될 수 있다. 상부 패드(270) 및 하부 패드(250)는 알루미늄, 금, 및/또는 구리와 같은 도전 물질을 포함할 수 있다. 상부 패드(270) 및 하부 패드(250)는 복수 개로 제공될 수 있다.
관통 구조체(220)가 반도체 기판(210) 내에 제공될 수 있다. 예를 들어, 관통 구조체(220)는 반도체 기판(210)을 관통할 수 있다. 관통 구조체(220)는 배선들(240)을 통해 하부 패드(250) 또는 집적 회로들과 전기적으로 연결될 수 있다. 관통 구조체(220)는 도전 물질, 예를 들어, 구리, 티타늄, 또는 텅스텐을 포함할 수 있다. 관통 구조체(220)는 복수 개로 제공될 수 있다.
솔더 범프들(260)은 하부 패드들(250)의 하면들 상에 각각 제공될 수 있다. 솔더 범프들(260)은 솔더볼, 범프, 필라, 또는 이들의 조합을 포함할 수 있다. 솔더 범프들(260)은 도전 물질, 예를 들어, 주석, 납, 은, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 솔더 범프들(260)은 배선들(240)을 통해 집적 회로들 또는 관통 구조체들(220)과 연결될 수 있다.
칩 스택들(ST) 각각의 복수 개의 반도체칩들(200)은 서로 인접한 하부 반도체칩(200) 및 상부 반도체칩(200)을 포함할 수 있다. 상기 상부 반도체칩(200)은 하부 반도체칩(200) 상에 배치될 수 있다. 상부 반도체칩(200)의 솔더 범프들(260)은 하부 반도체칩(200)의 상부 패드들(270)과 각각 전기적으로 연결될 수 있다. 본 명세서에서 반도체칩과 전기적으로 연결된다는 것은 반도체칩 내의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
경화층들(TL)이 상기 반도체칩들(200)의 사이들 및 인터포저 기판(300)과 최하부 반도체칩(200) 사이에 개재될 수 있다. 이하, 도 2를 참조하여, 경화층들(TL)에 대해 보다 상세히 서술한다.
도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 2를 참조하면, 단수의 경화층(TL)이 상기 하부 반도체칩(200) 및 상기 상부 반도체칩(200) 사이에 개재될 수 있다. 경화층(TL)은 하부 반도체칩(200) 및 상부 반도체칩(200) 사이의 갭을 채울 수 있다. 경화층(TL)은 상기 상부 반도체칩(200)의 솔더 범프들(260)을 둘러쌀 수 있다. 경화층(TL)은 제1 경화층(120) 및 상기 제1 경화층(120)과 상기 하부 반도체칩의 상면 사이에 개재되는 제2 경화층(130)을 포함할 수 있다.
제1 경화층(120)은 제2 경화층(130) 및 상부 반도체칩(200)의 하면(230b) 사이에 제공될 수 있다. 제1 경화층(120)은 상부 반도체칩(200)의 솔더 범프(260)의 상부와 접촉할 수 있고, 상부 반도체칩(200)의 하부 패드(250)의 하면(250b)의 적어도 일부 및 회로 절연층(230)의 하면(230b)과 접촉할 수 있다. 제1 경화층(120)의 제2 방향(D2)으로의 두께(H1)는 0.1μm 이상 20μm 이하일 수 있다. 본 명세서에서 제1 방향(D1)은 인터포저 기판(300)의 상면과 평행한 방향일 수 있고, 제2 방향(D2)은 인터포저 기판(300)의 상면과 수직한 방향일 수 있다.
제1 경화층(120)은 제1 고분자 수지, 및 제1 필러 입자들을 포함할 수 있다. 제1 경화층(120)은 제1 광경화제 및 제1 열경화제 중 적어도 어느 하나를 포함할 수 있다. 상기 제1 고분자 수지는 예를 들어, 아크릴레이트(Acrylate) 계열의 고분자, 에폭시(Epoxy) 계열의 고분자 및/또는 폴리비스말레이미드(Polybismaleimides) 계열의 고분자를 포함할 수 있다. 상기 제1 필러 입자들은 예를 들어, 실리카 입자 및/또는 알루미나 입자를 포함할 수 있다. 상기 제1 필러 입자들은 상기 제1 경화층(120)의 20wt% 이상 70wt% 이하일 수 있다. 상기 제1 필러 입자들의 평균 폭은 10nm 이상 10μm 이하일 수 있다. 상기 제1 광경화제는 광개시제(photo-initiator)일 수 있다. 상기 제1 광경화제는 상기 제1 예비 경화층(120p)의 0.1 phr(parts per hundred resin) 이상 5 phr 이하일 수 있다. 상기 제1 광경화제는 예를 들어, 아조 화합물(Azo compound), 아조비시소부티로나이트릴(Azobisisobutyronitrile, AIBN), 벤조일 퍼옥사이드(Benzoyl peroxide) 또는 Irgacure 184, 651, 819, 784, 907, 2959, 754 등을 포함할 수 있다. 상기 제1 열경화제는, 예를 들어, 페록사이드(Peroxide) 계열의 물질 또는 아민(Amine) 계열의 물질(예를 들어, 이미다졸(imidazole))을 포함할 수 있다.
제2 경화층(130)은 제1 경화층(120) 및 하부 반도체칩(200)의 상면 사이에 제공될 수 있다. 제2 경화층(130)은 상부 반도체칩(200)의 솔더 범프(260)의 하부와 접촉할 수 있고, 하부 반도체칩(200)의 상부 패드(270)의 상면(270a) 및 측면의 적어도 일부 및 반도체 기판(210)의 상면과 접촉할 수 있다. 제2 경화층(130)의 제2 방향(D2)으로의 두께(H2)는 0.1μm 이상 20μm 이하일 수 있다.
제2 경화층(130)은 제1 경화층(120)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 제2 경화층(130)은 제2 고분자 수지, 제2 필러 입자들 및 제2 열경화제를 포함할 수 있다. 제2 고분자 수지는 앞서 서술한 상기 제1 경화층(120)의 제1 고분자 수지와 실질적으로 동일할 수 있다. 제2 경화층(130) 내의 상기 제2 필러 입자들은 전술한 제1 경화층(120) 내의 제1 필러 입자들과 실질적으로 동일할 수 있다. 상기 제2 열경화제는 예를 들어, 이미다졸(Imidazole)과 같은 아민(Amine)계열의 물질을 포함할 수 있다. 상기 제1 열경화제는 제2 경화층(130)의 1 phr 이상 30 phr 이하일 수 있다.
제1 경화층(120) 및 제2 경화층(130)의 경계는 구분될 수도 있고, 구분되지 않을 수 있다. 제1 경화층(120) 및 제2 경화층(130)의 경계가 구분되는 경우, 제1 경화층(120) 및 제2 경화층(130)의 경계는 상부 반도체칩(200)의 솔더 범프(260)의 상면 및 하면 사이의 레벨에 배치될 수 있다. 솔더 범프(260)의 제2 방향(D2)으로의 높이(H3)는 0.5um 이상 10um 이하일 수 있다. 상기 솔더 범프(260)의 높이(H3)에 대한 제1 경화층(120)의 두께(H1)의 비는 0.1 이상 1 이하일 수 있고, 상기 솔더 범프(260)의 높이(H3)에 대한 제2 경화층(130)의 두께(H2)의 비는 0.1 이상 1 이하일 수 있다.
도 3 내지 도 6 및 도 8은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 7은 도 6의 B영역을 확대 도시한 도면이다.
도 3을 참조하면, 가공 테이프(10)가 준비될 수 있다. 가공 테이프(10)는 보호 이형 필름(110), 예비 경화층(TLp), 접착층(140), 및 베이스 필름(150)을 포함할 수 있다. 예비 경화층(TLp)은 제1 예비 경화층(120p) 및 제2 예비 경화층(130p)을 포함할 수 있다. 가공 테이프(10)는 반도체칩들(200)을 적층하는 공정에 사용될 수 있다.
보호 이형 필름(110)은 폴리머와 같은 유기 물질을 포함할 수 있다. 예를 들어, 보호 이형 필름(110)은 폴리에틸렌테레프탈레이트(Poly Ethyleneterephtalate, PET), 폴리 올레핀(Poly Olefin, PO), 폴리 비닐 알코올(Poly(vinyl alcohol), PVA), 폴리 나프틸아민(poly(1-naphthylamine), PNA), 폴리에테르에테르케톤(Poly Ether Ether Ketone, PEEK), 및/또는 이들의 혼합물을 포함할 수 있다. 보호 이형 필름(110)은 물리적 스트레스로부터 예비 경화층(TLp)을 보호할 수 있다. 상기 물리적 스트레스는 외부의 충격일 수 있으나, 이에 제한되지 않는다. 가공 테이프(10)의 사용 이전에, 보호 이형 필름(110)은 제거될 수 있다. 가공 테이프(10)의 사용 예에 대해서는 도 4 내지 도 8에서 후술한다.
예비 경화층(TLp)이 보호 이형 필름(110) 상에 제공될 수 있다. 예비 경화층(TLp)은 제1 예비 경화층(120p) 및 제2 예비 경화층(130p)을 포함할 수 있다. 제1 예비 경화층(120p)이 보호 이형 필름(110) 상에 제공되고, 제2 예비 경화층(130p)이 제1 예비 경화층(120p) 및 접착층(140) 사이에 제공될 수 있다. 제1 예비 경화층(120p)의 두께는 0.1μm 이상 20μm 이하일 수 있고, 제2 예비 경화층(130p)의 두께는 0.1μm 이상 20μm 이하일 수 있다. 제1 예비 경화층(120p) 및 제2 예비 경화층(130p) 각각은 점착성을 가지되, 유동성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 예비 경화층(120p)은 광경화성이고, 제2 예비 경화층(130p)은 열경화성일 수 있다. 보다 구체적으로, 제1 예비 경화층(120p)은 제1 고분자 수지, 제1 필러 입자들, 및 제1 광경화제를 포함할 수 있다. 제1 고분자 수지는 아크릴레이트(Acrylate) 계열의 고분자, 에폭시(Epoxy) 계열의 고분자 및/또는 폴리비스말레이미드(Polybismaleimides) 계열의 고분자를 포함할 수 있다. 제1 필러 입자들은 예를 들어, 실리카 입자 및/또는 알루미나 입자를 포함할 수 있다. 상기 제1 필러 입자들은 상기 제1 예비 경화층(120p)의 20wt% 이상 70wt% 이하일 수 있다. 상기 제1 필러 입자들의 평균 폭은 10nm 이상 10μm 이하일 수 있다. 상기 제1 광경화제는 광개시제(photo-initiator)일 수 있다. 상기 제1 광경화제는 상기 제1 예비 경화층(120p)의 0.1 phr(parts per hundred resin) 이상 5 phr 이하일 수 있다. 상기 제1 광경화제는 예를 들어, 아조 화합물(Azo compound), 아조비시소부티로나이트릴(Azobisisobutyronitrile, AIBN), 벤조일 퍼옥사이드(Benzoyl peroxide) 또는 Irgacure 184, 651, 819 등을 포함할 수 있다. 상기 제1 광경화제는 특정 파장의 빛, 예를 들어, 10nm 이상 400nm 이하의 파장의 빛(자외선)과 반응하여 제1 예비 경화층(120p)을 경화시킬 수 있다. 보다 구체적으로, 상기 제1 광경화제는 특정 파장의 빛에 의해 라디칼 중합반응을 개시할 수 있는 라디칼을 형성할 수 있다. 상기 라디칼들에 의해 화학 반응이 진행되어, 제1 예비 경화층(120p)이 경화될 수 있다
제2 예비 경화층(130p)은 제2 고분자 수지, 제2 필러 입자들, 및 제2열경화제를 포함할 수 있다. 제2 고분자 수지는 앞서 서술한 상기 제1 고분자 수지와 실질적으로 동일할 수 있다. 제2 예비 경화층(130p) 내의 제2 필러 입자들은 전술한 제1 예비 경화층(120p) 내의 제1 필러 입자들과 실질적으로 동일할 수 있다. 상기 제2 열경화제는 예를 들어, 이미다졸(Imidazole)과 같은 아민(Amine)계열의 물질을 포함할 수 있다. 상기 제2 열경화제는 제2 예비 경화층(130p)의 1 phr 이상 30 phr 이하일 수 있다. 상기 제2 열경화제는 특정 온도 조건에서 제2 예비 경화층(120p)을 경화시킬 수 있다. 예를 들어, 상기 제2 열경화제는 150℃ 이상 300℃ 이하의 온도조건에서 제2 예비 경화층(130p)을 경화시킬 수 있다.
본 발명의 다른 실시예에 따르면, 제1 예비 경화층(120p) 및 제2 예비 경화층(130p)은 열경화성이되, 경화 온도가 다를 수 있다. 제1 예비 경화층(120p)은 제2 예비 경화층(130p)과 다른 종류의 열경화제를 포함할 수 있다. 이에 따라, 제1 예비 경화층(120p)이 경화되는 온도 조건과 제2 예비 경화층(130p)이 경화되는 온도 조건이 다를 수 있다. 예를 들어, 제1 예비 경화층(120p)이 경화되는 온도는 제2 예비 경화층(130p)이 경화되는 온도보다 낮을 수 있다.
보다 구체적으로, 제1 예비 경화층(120p)은 제1 고분자 수지, 제1 필러 입자들, 및 제1 열경화제를 포함할 수 있다. 제1 고분자 수지 및 제1 필러 입자들은 전술한 제1 예비 경화층(120p)의 제1 고분자 수지 및 제1 필러 입자들과 실질적으로 동일할 수 있다. 상기 제1 열경화제는 상기 제1 예비 경화층(120p)의 0.1 phr(parts per hundred resin) 이상 5 phr 이하일 수 있다. 상기 제1 열경화제는 예를 들어, 페록사이드(Peroxide) 계열의 물질을 포함할 수 있다. 상기 광경화제는 특정 온도 조건에서 제1 예비 경화층(120p)을 경화시킬 수 있다. 예를 들어, 상기 제1 열경화제는 80℃ 이상 150℃ 이하의 온도조건에서 제1 예비 경화층(120p)을 경화시킬 수 있다.
제2 예비 경화층(130p)은 제2 고분자 수지, 제2 필러 입자들, 및 제2 열경화제를 포함할 수 있다. 제2 고분자 수지는 앞서 서술한 제1 예비 경화층(120p)의 상기 제1 고분자 수지와 실질적으로 동일할 수 있다. 제2 예비 경화층(130p) 내의 제2 필러 입자들은 전술한 제1 예비 경화층(120p) 내의 제1 필러 입자들과 실질적으로 동일할 수 있다. 상기 제2 열경화제는 예를 들어, 이미다졸(Imidazole)과 같은 아민(Amine)계열의 물질을 포함할 수 있다. 상기 제2 열경화제는 제2 예비 경화층(130p)의 1 phr 이상 30 phr 이하일 수 있다. 상기 제2 열경화제는 특정 온도 조건에서 제2 예비 경화층(120p)을 경화시킬 수 있다. 예를 들어, 상기 제2 열경화제는 150℃ 이상 300℃ 이하의 온도조건에서 제2 예비 경화층(130p)을 경화시킬 수 있다.
접착층(140)이 예비 경화층(TLp) 상에 제공될 수 있다. 접착층(140)은 예를 들어, 압력 감지 접착(Pressure Sensitive Adhesive)층일 수 있다. 접착층(140)은 광경화성 물질을 포함하되, 광경화성 물질은 경화되지 않은 상태일 수 있다. 상기 광경화성 물질은 폴리머를 포함하고, 상기 폴리머는 알킨(alkyne) 그룹 및 알코올(-OH) 그룹을 포함할 수 있다. 예를 들어, 접착층(140)은 아크릴레이트 계열 물질, 예를 들어, 아크릴레이트 폴리머를 포함할 수 있다. 접착층(140)은 가교제(Cross-linking agent), 광경화제, 및 첨가제 중에서 적어도 하나를 더 포함할 수 있다. 상기 첨가제는 UV 흡수제 및 코팅 레벨링제(coating leveling agent) 중에서 적어도 하나를 더 포함할 수 있다. UV 흡수제는 방향족 고리 또는 컨쥬게이트(conjugate) 구조를 갖는 물질을 포함할 수 있다. 예를 들어, UV 흡수제는 벤조 페논(Benzophenone) 및/또는 이들의 유도체를 포함할 수 있다. 코팅 레벨링제는 실리콘(silicone) 계열의 계면 활성제(surfactant)를 포함할 수 있다.
베이스 필름(150)이 접착층(140) 상에 제공될 수 있다. 베이스 필름(150)은 폴리머와 같은 유기 물질을 포함할 수 있다. 예를 들어, 베이스 필름(150)은 폴리에틸렌테레프탈레이트(Poly Ethyleneterephtalate, PET), 폴리 올레핀(Poly Olefin, PO), 폴리 비닐 알코올(Poly(vinyl alcohol, PVA), 폴리 나프틸아민(poly(1-naphthylamine), PNA), 폴리에테르에테르케톤(Poly Ether Ether Ketone, PEEK), 및/또는 이들의 혼합물을 포함할 수 있다. 예를 들어, 베이스 필름(150)은 호모 폴리머 또는 블랜드 폴리머를 포함할 수 있다. 베이스 필름(150)은 단일층 또는 다중층일 수 있다.
도 4를 참조하면, 반도체칩(200)이 준비될 수 있다. 반도체칩(200)은 도 2를 참조하여 설명한 반도체칩(200)과 실질적으로 동일할 수 있다. 가공 테이프(10)의 제1 보호 이형 필름(110)을 제거하여 제1 예비 경화층(120p)을 노출시킬 수 있다. 제1 보호 이형 필름(110)이 제거된 가공 테이프(10)를 반도체칩(200)의 하면(230b) 상에 배치시킬 수 있다. 이 때, 반도체칩(200)의 하면(230b)은 제1 예비 경화층(120p)을 향할 수 있다. 반도체칩(200)이 제1 예비 경화층(120p)에 부착되어, 예비 경화층(TLp)이 솔더 범프(260) 및 반도체칩(200)의 하면(230b)과 접촉할 수 있다. 가공 테이프(10)는 솔더 범프(260)의 표면을 덮을 수 있다. 보다 구체적으로, 가공 테이프(10)의 예비 경화층(TLp)은 경화 전의 상태로 유연하므로, 솔더 범프(260)가 예비 경화층(TLp)을 관통할 수 있다. 예를 들어, 솔더 범프(260)는 제1 예비 경화층(120p)을 관통하고, 제2 예비 경화층(130p)의 일부를 더 관통할 수 있다. 이에 따라, 솔더 범프(260)가 예비 경화층(TLp)의 내부에 제공될 수 있다. 가공 테이프(10)를 반도체칩(200)에 부착한 뒤, 가공 테이프(10)의 접착층(140) 및 베이스 필름(150)을 제거할 수 있다.
도 5를 참조하면, 빛(L)이 가공 테이프(10)의 상에 조사될 수 있다. 상기 빛(L)의 파장은 10nm 이상 400nm 이하(자외선)일 수 있다. 예를 들어, 상기 빛(L)은 예비 경화층(TLp) 상에 조사될 수 있다. 제1 예비 경화층(120p)이 광경화제를 포함하는 경우, 상기 빛의 조사에 의해 제1 예비 경화층(120p)이 광경화되어, 제1 경화층(120)이 될 수 있다. 제2 예비 경화층(130p)은 광개시제를 포함하지 않으므로, 상기 빛의 조사에 의해 경화되지 않을 수 있다.
도 6을 참조하면, 스테이지(STG)가 준비될 수 있다. 스테이지(STG)는 금속 물질을 포함하는 평판일 수 있다. 스테이지(STG)는 내부에 스테이지(STG) 표면의 온도를 조절하는 온도 조절 시스템을 포함할 수 있다. 스테이지(STG) 상에 인터포저 기판(300)을 준비할 수 있다. 인터포저 기판(300)은 도 1에서 설명한 인터포저 기판(300)과 실질적으로 동일할 수 있다. 인터포저 기판(300) 상에 도 5에서 서술한 제1 경화층(120) 및 제2 예비 경화층(130p)이 부착된 반도체칩(200)을 제공할 수 있다. 이 때, 반도체칩(200)은 솔더 범프(260) 인터포저 기판(300)의 칩 연결 패드(360)와 수직으로 정렬되도록 배치될 수 있다. 제2 예비 경화층(130p)은 점착성을 가지므로, 인터포저 기판(300)의 상면 상에 부착되어, 물리적으로 고정될 수 있다.
도 4 내지 도 5에서 서술한 내용을 반복하여 제1 경화층(120p) 및 제2 예비 경화층(130p)이 부착된 반도체칩(200)을 상기 인터포저 기판(300) 상에 부착된 반도체칩(200) 상에 제공할 수 있다. 상기 제2 예비 경화층(130p)은 점착성을 가지므로, 수직적으로 인접한 반도체칩(200)들이 물리적으로 서로 고정될 수 있다. 이 때, 도 7과 같이 상부 반도체칩(200)의 솔더 범프(260)는 하부 반도체칩(200)의 상부 패드(270)의 상면(270a)의 적어도 일부와 접촉할 수 있다. 상기 적층 공정을 복수 회 반복하여 예비 칩 스택들(STp)을 형성할 수 있다. 예비 칩 스택들(STp)은 서로 수평으로 이격되어 배치될 수 있다. 상기 적층 공정이 반복되는 동안, 스테이지(STG)의 표면 온도는 예를 들어, 50℃로 유지될 수 있다.
도 8을 참조하면, 복수 개의 예비 칩 스택들(STp) 상에 압력 헤드(HD)가 준비될 수 있다. 압력 헤드(HD)는 금속 물질을 포함하는 평판일 수 있다. 압력 헤드(HD)는 수직으로 움직일 수 있고, 내부에 압력 헤드(HD)의 표면 온도를 조절하는 온도 조절 시스템을 포함할 수 있다. 압력 헤드(HD)를 수직으로 이동하여, 제1 가압 및 가열 공정을 수행할 수 있다. 상기 제1 가압 및 가열 공정은 예비 칩 스택들(STp) 상에 열 및 압력을 동시해 가하는 것을 포함할 수 있다. 보다 구체적으로, 상기 제1 가압 및 가열 공정에서, 압력 헤드(HD)를 조절하여 예비 칩 스택들(STp) 상에 수직방향의 압력을 가해질 수 있다. 상기 압력을 가하는 동안 압력 헤드(HD)의 온도는 200℃ 이상 400℃ 이하로 유지될 수 있고, 스테이지(STG)의 온도는 70℃로 유지될 수 있다. 압력 헤드(HD) 및 스테이지(STG)의 발열로 인해 칩 스택들(STp)의 주변 온도가 제2 예비 경화층(130p) 내의 열경화제의 경화 온도보다 높아질 수 있다. 이에 따라, 솔더 범프(260)가 상부 반도체칩(200)의 하부 패드(250) 및 하부 반도체칩(200)의 상부 패드(270) 사이에서 횡방향으로 연장되어, 도 2와 같이 인접한 하부 패드(250) 및 상부 패드(270)를 연결할 수 있다. 또한, 제2 예비 경화층(130p) 내에서 경화반응이 진행되어 제2 경화층(130)이 형성될 수 있고, 반도체칩들(200)이 경화층(TL)에 의해 더욱 단단하게 고정된 칩 스택들(ST)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 가압 및 가열 공정 전에 제1 예비 경화층(120p)이 광경화되어 제1 경화층(120)을 형성할 수 있다. 상기 제1 가압 및 가열 공정에서 상기 솔더 범프(260)가 횡방향으로 확장되는 경우, 제1 경화층(120)은 단단하므로, 제1 경화층(120)과 접촉하는 솔더 범프(260)의 상부는 횡방향으로 확장되지 않거나, 확장되기 어려울 수 있다. 이에 따라, 고집적화된 반도체 패키지에서 복수 개의 솔더 범프들(260)을 형성할 때, 인접하는 솔더 범프들(260)끼리 병합되는 쇼트 불량률을 저하시킬 수 있다.
또한, 수평으로 이격된 예비 칩 스택들(STp) 상에 압력 헤드(HD)를 이용하여 가압 및 가열 공정을 수행하는 경우, 압력 헤드(HD)의 중심부와 엣지부 사이에 압력 및 열의 불균형이 발생할 수 있다. 예를 들어, 압력 헤드(HD)의 중심부와 인접한 예비 칩 스택(STp)이 압력 헤드(HD)의 엣지부와 인접한 예비 칩 스택(STp)에 비해 보다 높은 압력 및 높은 온도 조건에 놓여 솔더 범프들(260)이 보다 횡방향으로 확장될 수 있다. 한편, 본 발명의 실시예들에 따르면, 제1 경화층(120)에 의해 솔더 범프들(260)의 횡방향으로의 확장이 제한되므로, 예비 칩 스택(STp)의 가압 및 가열 공정에서 압력 헤드(HD)의 위치에 따라 압력 및 열의 불균형이 발생하더라도, 압력 헤드(HD)의 중심부와 인접한 솔더 범프들(260)의 쇼트 불량률이 저하될 수 있다.
도 1을 다시 참조하면, 인터포저 기판(300) 상에 몰딩막(500)을 형성할 수 있다. 몰딩막(500)은 에폭시계 고분자를 포함할 수 있다. 몰딩막(500)은 칩 스택들(ST) 사이의 갭을 채우고, 칩 스택들(ST) 각각의 측면들 및 인터포저 기판(300)의 상면을 덮을 수 있다. 인터포저 기판(300)의 하부 패드들(350)의 하면들 상에 외부 연결 단자들(370)을 각각 형성될 수 있다. 이에 따라, 실시예들에 따른 반도체 패키지가 제조될 수 있다.
도 9 내지 도 12는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 중복되는 내용은 생략하고 차이점에 대해 보다 상세히 서술한다.
도 3 내지 도 5에서 서술한 내용과 동일한 방법으로 하면(230b) 상에 제1 경화층(120) 및 제2 예비 경화층(130p)이 부착된 반도체칩(200)을 준비할 수 있다. 인터포저 기판(300)을 준비할 수 있다. 인터포저 기판(300)은 도 1에서 설명한 인터포저 기판(300)과 실질적으로 동일할 수 있다. 인터포저 기판(300) 상에 제1 경화층(120) 및 제2 예비 경화층(130p)이 부착된 반도체칩(200)들을 적층할 수 있다. 상기 반도체칩들(200)은 수평으로 이격되어 배치될 수 있고, 인터포저 기판(300) 상에서 서로 동일한 레벨에 제공될 수 있다.
도 10을 참조하면, 수평으로 이격된 반도체칩들(200) 상에 압력 헤드(HD)를 배치시킬 수 있다. 압력 헤드(HD)를 수직으로 이동하여, 제1 가압 및 가열 공정을 수행할 수 있다. 즉, 압력 헤드(HD)를 수직으로 이동하여, 반도체칩들(200) 상에 열 및 압력을 가할 수 있다. 이 때, 압력 헤드(HD)의 온도는 200℃ 이상 400℃ 이하로 유지될 수 있고, 스테이지(STG)의 온도는 70℃로 유지될 수 있다. 압력 헤드(HD) 및 스테이지(STG)의 발열로 인해 반도체칩들(200)의 주변 온도가 제2 예비 경화층(130p) 내의 열경화제의 경화 온도보다 높아질 수 있다. 이에 따라, 제2 예비 경화층(130p) 내에서 경화반응이 진행되어 제2 경화층(130)이 형성될 수 있고, 반도체칩들(200)이 경화층(TL)에 의해 인터포저 기판(300) 상에 고정될 수 있다.
도 11을 참조하면, 상기 인터포저 기판(300) 상에 고정된 반도체칩들(200) 상에 제1 경화층(120) 및 제2 예비 경화층(130p)이 부착된 반도체칩들(200)을 각각 적층할 수 있다. 제2 예비 경화층(130p)은 점착성이 있으므로, 인터포저 기판(300) 상에 고정된 반도체칩들(200) 상에 물리적으로 고정될 수 있다.
도 12를 참조하면, 2단으로 적층된 반도체칩들(200) 상에 압력 헤드(HD)를 배치시킬 수 있다. 압력 헤드(HD)를 수직으로 이동하여, 제2 가압 및 가열 공정을 수행할 수 있다. 즉, 압력 헤드(HD)를 수직으로 이동하여, 2단으로 적층된 반도체칩들(200) 상에 열 및 압력을 가할 수 있다. 이 때, 압력 헤드(HD)의 온도는 200℃ 이상 400℃ 이하로 유지될 수 있고, 스테이지(STG)의 온도는 70℃로 유지될 수 있다. 압력 헤드(HD) 및 스테이지(STG)의 발열로 인해 최상부 반도체칩들(200)의 주변 온도가 최상부 반도체칩들(200)의 제2 예비 경화층들(130p) 내의 열경화제의 경화 온도보다 높아질 수 있다. 이에 따라, 최상부 반도체칩들(200)의 제2 예비 경화층들(130p) 내에서 경화반응이 진행되어 제2 경화층들(130)이 형성될 수 있고, 최상부 반도체칩들(200)이 경화층(TL)에 의해 최하부 반도체칩들(200) 상에 고정될 수 있다. 도 11 및 도 12에서 서술한 반도체칩들(200)의 적층 공정과 압력 헤드(HD)를 이용한 가압 및 가열 공정을 반복하여 복수개의 단으로 적층된 칩 스택(ST)을 형성할 수 있다. 이후, 도 6에서 서술한 방법으로 몰딩막(500) 및 외부 연결 단자들(370)을 형성하여 실시예들에 따른 반도체 패키지(1)를 제조할 수 있다.
도 13 내지 도 15는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 중복되는 내용은 생략하고 차이점에 대해 보다 상세히 서술한다.
도 3 내지 도 4에서 서술한 내용과 동일한 방법으로 하면(230b) 상에 예비 경화층(TLp)이 부착된 반도체칩(200)들을 준비할 수 있다. 인터포저 기판(300)을 준비할 수 있다. 인터포저 기판(300)은 도 1에서 설명한 인터포저 기판(300)과 실질적으로 동일할 수 있다. 인터포저 기판(300) 상에 예비 경화층(TLp)이 부착된 반도체칩들(200)을 적층하여 예비 칩 스택들(STp)을 형성할 수 있다. 예비 칩 스택들(STp) 각각의 반도체칩들(200)은 수직으로 정렬될 수 있고, 예비 칩 스택들(STp)은 수평으로 이격되어 배치될 수 있다.
도 14를 참조하면, 예비 칩 스택들(STp) 상에 압력 헤드(HD)를 배치시킬 수 있다. 압력 헤드(HD)를 수직으로 이동하여, 제1 가압 및 가열 공정을 수행할 수 있다. 상기 제1 가압 및 가열 공정은 예비 칩 스택들(STp) 상에 열 및 압력을 동시해 가하는 것을 포함할 수 있다. 상기 제1 가압 및 가열 공정에서 압력 헤드(HD)의 온도는 110℃ 이상 120℃ 이하로 유지될 수 있고, 스테이지(STG)의 온도는 50℃로 유지될 수 있다. 압력 헤드(HD) 및 스테이지(STG)의 발열로 인해 예비 칩 스택들(STp)의 주변 온도가 제1 예비 경화층들(120p) 내의 열경화제의 경화온도 이상 제2 예비 경화층들(130p) 내의 열경화제의 경화온도 이하로 유지될 수 있다. 이에 따라, 제1 예비 경화층들(120p) 내에서 경화반응이 진행되어 제1 경화층들(120)이 형성될 수 있다. 이 때, 제2 에비 경화층들(130p)은 경화되지 않을 수 있다.
도 15를 참조하면, 상기 제1 가압 및 가열 공정 후에 제2 가압 및 가열 공정을 상기 예비 칩 스택들(STp) 상에 수행할 수 있다. 상기 제2 가압 및 가열 공정은 예비 칩 스택들(STp) 상에 열 및 압력을 동시해 가하는 것을 포함할 수 있다. 상기 제2 가압 및 가열 공정에서 압력 헤드(HD)의 온도는 320℃로 유지될 수 있고, 스테이지(STG)의 온도는 70℃로 유지될 수 있다. 압력 헤드(HD) 및 스테이지(STG)의 발열로 인해 예비 칩 스택들(STp)의 주변 온도가 제2 예비 경화층들(120p) 내의 열경화제의 경화온도 이상으로 유지될 수 있다. 이에 따라, 제2 예비 경화층들(130p) 내에서 경화반응이 진행되어 제2 경화층들(130)이 형성되고, 반도체칩들(200)이 경화층(TL)에 의해 더 고정된 칩 스택들(ST)을 형성할 수 있다. 이후, 도 6에서 서술한 방법으로 몰딩막(500) 및 외부 연결 단자들(370)을 형성하여 실시예들에 따른 반도체 패키지(1)를 제조할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 하부 반도체칩, 상기 하부 반도체칩은 상기 하부 반도체칩의 상면 상에 제공되는 상부 패드들을 포함하고;
    상기 하부 반도체칩 상에 적층된 상부 반도체칩, 상기 상부 반도체칩은 상기 상부 반도체칩의 하면 상에 제공되는 솔더 범프들을 포함하고; 및
    상기 하부 반도체칩과 상기 상부 반도체칩 사이에 개재되는 경화층을 포함하되,
    상기 경화층은:
    상기 상부 반도체칩과 인접하는 제1 경화층; 및
    상기 제1 경화층 및 상기 하부 반도체칩의 상면 사이에 개재되는 제2 경화층을 포함하되,
    상기 제1 경화층은 제1 광경화제를 포함하고, 상기 제2 경화층은 제1 열경화제를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 경화층은 제2 열경화제를 더 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 광경화제는 페록사이드(Peroxide) 계열의 물질을 포함하고,
    상기 제2 열경화제는 아민(Amine)계열의 물질을 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 광경화제는 10nm 이상 400nm 이하의 파장의 빛과 반응하여 라디칼을 형성하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 경화층 및 상기 제2 경화층 각각의 두께는 0.1μm 이상 20μm 이하인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 광경화제는 상기 제1 경화층의 0.1 phr(parts per hundred resin) 이상 5 phr 이하인 반도체 패키지.
  7. 제1 항에 있어서,
    상기 상부 반도체칩은 상기 솔더 범프들의 상면들 상에 각각 제공되는 하부 패드들을 더 포함하되,
    상기 제1 경화층은 상기 솔더 범프들 각각의 상부 및 상기 하부 패드들 각각의 하면의 적어도 일부와 접촉하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 경화층은 상기 솔더 범프들 각각의 하부 및 상기 하부 반도체칩의 상부 패드들 각각의 상면의 적어도 일부와 접촉하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 경화층 및 상기 제2 경화층은 에폭시계 고분자, 폴리비스말레이미드계 고분자, 또는 아크릴레이트계 고분자를 포함하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 경화층은 내부에 필러 입자들을 더 포함하되,
    상기 입자들의 평균 폭은 10nm 이상 10μm 이하인 반도체 패키지.
  11. 제1 항에 있어서,
    상기 솔더 범프들 중 어느 하나의 높이에 대한 상기 제2 경화층의 두께의 비는 0.1 이상 1 이하인 반도체 패키지.
  12. 하부 반도체칩, 상기 하부 반도체칩은 상기 하부 반도체칩의 상면 상에 제공되는 상부 패드들을 포함하고;
    상기 하부 반도체칩 상에 적층된 상부 반도체칩, 상기 상부 반도체칩은 상기 상부 반도체칩의 하면 상에 제공되는 솔더 범프들을 포함하고; 및
    상기 하부 반도체칩과 상기 상부 반도체칩 사이에 개재되는 경화층을 포함하되,
    상기 경화층은:
    상기 상부 반도체칩과 인접하는 제1 경화층; 및
    상기 제1 경화층 및 상기 하부 반도체칩의 상면 사이에 개재되는 제2 경화층을 포함하되,
    상기 제1 경화층은 제1 열경화제를 포함하고, 상기 제2 경화층은 제2 열경화제를 포함하되,
    상기 제1 열경화제의 경화 온도는 상기 제2 열경화제의 경화 온도보다 낮은 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 열경화제는 페록사이드(Peroxide) 계열의 물질을 포함하고,
    상기 제2 열경화제는 아민(Amine)계열의 물질을 포함하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제2 경화층의 두께는 0.1μm 이상 20μm 이하인 반도체 패키지.
  15. 제12 항에 있어서,
    상기 솔더 범프들 중 어느 하나의 높이에 대한 상기 제1 경화층의 두께의 비는 0.1 이상 1 이하인 반도체 패키지.
  16. 제12 항에 있어서,
    제1 열경화제의 경화 온도는 80℃ 이상 150℃ 이하이고,
    제2 열경화제의 경화 온도는 150℃ 이상 300℃ 이하인 반도체 패키지.
  17. 제12 항에 있어서,
    상기 경화층은 내부에 필러 입자들을 더 포함하되,
    상기 필러 입자들은 상기 경화층의 20wt% 이상 70wt% 이하인 반도체 패키지.
  18. 제17 항에 있어서,
    상기 필러 입자들은 실리카 입자 또는 알루미나 입자를 포함하되,
    상기 입자들의 평균 폭은 10nm 이상 10μm 이하인 반도체 패키지.
  19. 제12 항에 있어서,
    상기 제1 경화층 및 상기 제2 경화층의 계면은 상기 솔더 범프들 각각의 상면 및 하면 사이의 레벨에 배치되는 반도체 패키지.
  20. 인터포저 기판;
    상기 인터포저 기판의 하면상에 배치되는 외부 연결 단자들;
    상기 인터포저 기판 상에 실장되는 칩 스택들, 상기 칩 스택들은 수직으로 교호 적층된 반도체칩들 및 경화층들을 포함하고; 및
    상기 인터포저 기판 상에 제공되고, 상기 칩 스택들의 측면 및 인터포저 기판의 상면을 덮는 몰딩막을 포함하되,
    상기 반도체칩들 각각은:
    반도체 기판;
    상기 반도체 기판을 관통하는 관통 구조체;
    상기 반도체 기판의 하면 상에 제공되는 회로 절연층 및 배선들;
    상기 배선들과 연결되는 하부 패드;
    상기 반도체 기판 상에 제공되는 상부 패드; 및
    상기 하부 패드의 하면 상에 제공되는 솔더 범프를 포함하되,
    상기 관통 구조체는 상기 상부 패드 및 상기 배선들을 연결하고,
    상기 경화층은:
    상기 반도체칩들 중 어느 하나의 솔더 범프의 상부와 접촉하는 제1 경화층; 및
    상기 반도체칩들 중 상기 어느 하나의 상기 솔더 범프의 하부와 접촉하는 제2 경화층을 포함하되,
    상기 제1 경화층은 광경화제를 포함하고, 상기 제2 경화층은 열경화제를 포함하는 반도체 패키지.
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