DE102008057817A9 - Vorrichtung und Verfahren mit einem Lötprozess - Google Patents

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Martin Sporn
Daniel Kraft
Francisco Javier Santos Rodriguez
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Abstract

Eine Vorrichtung und ein Verfahren zum Herstellen einer Vorrichtung werden offenbart. Eine Ausführungsform sieht ein Substrat vor. Außerdem ist ein Halbleiterchip vorgesehen, der eine erste Fläche mit einer Rauheit von wenigstens 100 nm hat. Es wird ein Diffusionslötprozess ausgeführt, um die erste Fläche des Halbleiterchips mit dem Substrat zu verbinden.

Description

  • Diese Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Vorrichtung, das ein Diffusionslötverfahren umfasst, und auf eine Vorrichtung, die unter Verwendung eines Lötverfahrens hergestellt wird.
  • Das Löten ist ein Prozess, in dem zwei oder mehr Elemente wie etwa Metallelemente miteinander verbunden werden, indem bewirkt wird, dass ein Lötmaterial schmilzt und in die Verbindung fließt. Halbleiterchips, beispielsweise Leistungshalbleiterchips, können auf Substraten oder auf anderen Halbleiterchips unter Verwendung von Lötverfahren montiert werden. Leistungshalbleiterchips sind geeignet, Ströme und/oder Spannungen zu schalten oder zu steuern. Leistungshalbleiterchips können als Leistungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors) konfiguriert sein.
  • Die beigefügten Zeichnungen sind aufgenommen worden, um ein besseres Verständnis der Ausführungsformen zu ermöglichen, und sind in diese Beschreibung einbezogen und bilden einen Teil hiervon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Ausführungsformen zu erläutern. Andere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen werden ohne weiteres deutlich, wenn sie unter Bezugnahme auf die folgende genaue Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1A und 1B veranschaulichen schematisch eine beispielhafte Ausführungsform eines Verfahrens zum Herstellen einer Vorrichtung.
  • 2 veranschaulicht schematisch einen Querschnitt der Grenzfläche zwischen einem Halbleiterchip und einem Substrat der Vorrichtung.
  • 3 veranschaulicht schematisch den Halbleiterchip und Lötmaterial, das auf den Halbleiterchip aufgebracht ist, gemäß einer beispielhaften Ausführungsform.
  • 4 veranschaulicht schematisch den Halbleiterchip und gestapelte Metalllagen sowie das Lötmaterial, das auf den Halbleiterchip aufgebracht ist, gemäß einer beispielhaften Ausführungsform.
  • 5 veranschaulicht schematisch den Halbleiterchip und gestapelte Metalllagen sowie das Lötmaterial, das auf den Halbleiterchip aufgebracht ist, gemäß einer beispielhaften Ausführungsform.
  • In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen veranschaulichend bestimmte Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. Hierbei werden Richtungsangaben wie etwa ”oben”, ”unten”, ”vorn”, ”hinten”, ”vordere(r, s)” ”hintere(r, s)” und dergleichen mit Bezug auf die Orientierung der momentan beschriebenen Figur(en) verwendet. Da Komponenten der Ausführungsformen in zahlreichen verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Selbstverständlich können andere Ausführungsformen verwendet werden und können strukturelle oder logische Änderungen vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende genaue Beschreibung ist daher nicht in einem begrenzenden Sinn zu verstehen, vielmehr ist der Umfang der vorliegenden Erfindung durch die beigefügten Ansprüche definiert.
  • Selbstverständlich können die Merkmale der verschiedenen beispielhaften Ausführungsformen, die hier beschrieben werden, miteinander kombiniert werden, soweit dies nicht spezifisch anders angegeben ist.
  • Im Folgenden werden Vorrichtungen mit Halbleiterchips beschrieben. Die Halbleiterchips können sehr unterschiedlichen Typs sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungshalbleiterchips wie etwa als Leistungstransistoren, Leistungsdioden oder IGBTs (Bipolartransistoren mit isoliertem Gate) konfiguriert sein. Ferner können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikro-elektromechanische Komponenten enthalten. In einer Ausführungsform können Halbleiterchips mit einem vertikalen Aufbau enthalten sein, d. h., dass die Halbleiterchips in der Weise gefertigt sein können, dass die elektrischen Ströme in einer Richtung senkrecht zu den Hauptflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einem vertikalen Aufbau kann auf seinen beiden Hauptflächen, d. h. auf seiner Oberseite und auf seiner Unterseite, Kontaktelemente aufweisen. In einer Ausführungsform können Leistungstransistoren, Leistungsdioden und IGBTs eine vertikale Struktur haben. Beispielsweise können sich die Source-Elektrode und die Gate-Elektrode eines Leistungstransistors und die Anoden-Elektrode einer Leistungsdiode auf einer Hauptfläche befinden, während die Drain-Elektrode des Leistungstransistors und die Kathoden-Elektrode der Leistungsdiode auf der anderen Hauptfläche angeordnet sind. Eine Leistungsdiode kann in einer Ausführungsform als eine Schottky-Diode ausgeführt sein. Ferner können die im Folgenden beschriebenen Vorrichtungen integrierte Schaltungen umfassen, um die integrierten Schaltungen anderer Halbleiterchips zu steuern, beispielsweise die integrierten Schaltungen von Leistungstransistoren oder von Leistungsdioden. Die Halbleiterchips müssen nicht aus einem bestimmten Halbleitermaterial, beispielsweise Si, SiC, SiGe, GaAs, gefertigt sein, ferner können sie anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, etwa Isolatoren, Kunststoffe oder Metalle. Darüber hinaus können die Halbleiterchips entweder in einem Gehäuse oder nicht in einem Gehäuse montiert sein.
  • Die Halbleiterchips besitzen Elektroden (oder Kontaktflächen), die die Herstellung eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen ermöglichen. Eine oder mehrere Metalllagen können auf die Elektroden der Halbleiterchips aufgebracht sein. Die Metalllagen können mit jeder gewünschten geometrischen Form und aus jeder gewünschten Materialzusammensetzung hergestellt sein. Die Metalllagen können beispielsweise die Form einer Lage haben, die eine Fläche abdeckt. Für das Material kann jedes gewünschte Metall oder jede gewünschte Metalllegierung, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom- oder Nickel-Vanadium, verwendet werden. Die Metalllagen müssen nicht homogen sein oder nur aus einem Material hergestellt sein, d. h., dass verschiedene Zusammensetzungen und Konzentrationen der Materialien, die in den Metalllagen enthalten sind, möglich sind.
  • Die Halbleiterchips sind auf Substraten montiert. Die Substrate können jede beliebige Form, jede beliebige Größe haben oder aus jedem beliebigen Material sein. Während der Herstellung der Vorrichtungen kann das Substrat in der Weise vorgesehen sein, dass andere Substrate in der Nähe angeordnet sind und durch Verbindungsmittel mit dem Substrat verbunden sind mit dem Ziel, die Substrate zu trennen. Das Substrat kann aus Metallen oder aus Metalllegierungen, Kupfer, Kupferlegierungen, Eisennickel, Aluminium, Aluminiumlegierungen oder anderen Materialien hergestellt sein. Es kann ferner elektrisch leitend sein. Das Substrat kann beispielsweise ein Leiterrahmen (Leadframe) oder ein Teil eines Leiterrahmens wie etwa eine Chipanschlussfläche (Die Pad, Chipträger) sein. Ferner können die Substrate mit einem elektrisch leitenden Material galvanisiert sein, beispielsweise mit Kupfer, Silber, Eisennickel oder Nickelphosphor.
  • Auf die Halbleiterchips, in einer Ausführungsform auf eine oder mehrere Elektroden der Halbleiterchips, kann Lötmaterial aufgebracht sein. Wenn als Verbindungstechnik zum Verbinden der Halbleiterchips mit den Substraten Diffusionslöten verwendet wird, werden Lötmaterialien verwendet, die nach dem Ende des Lötvorgangs an der Grenzfläche zwischen dem Halbleiterchip und dem Substrat aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von AuSn, AgSn, CuSn, Sn, AgIn oder CuIn-Lötmitteln denkbar. Alternativ kann das Lötmaterial auf das Substrat aufgebracht werden.
  • Die 1A und 1B veranschaulichen schematisch ein Verfahren für die Herstellung einer Vorrichtung 100, die in 1B im Querschnitt gezeigt ist. Zunächst werden ein Halbleiterchip 10 und ein Substrat 11 bereitgestellt. Der Halbleiterchip 10 besitzt eine erste (Ober-)Fläche 12 mit einer Rauheit von mehr als 100 nm. Die Rauheit der ersten Fläche 12 kann höher als 200 nm, 300 nm, 400 nm oder 500 nm sein. Ferner kann die Rauheit der ersten Fläche niedriger als 1000 nm, 1100 nm, 1200 nm, 1300 nm, 1400 nm oder 1500 nm sein.
  • Die minimalen und maximalen Rauheitswerte, die oben angegeben worden sind, können den quadratischen Mittelwert (RMS; Root Mean Square) der Rauheit der ersten Fläche 12 darstellen. Der quadratische Mittelwert der Rauheit wird gewöhnlich als die Basisgröße für die Oberflächenrauheitskennzeichnung verwendet. Einfachheitshalber wird angenommen, dass das Höhenprofil einer gegebenen Oberfläche eine einwertige Funktion der Punktkoordinate h(x) ist, d. h., dass keine Hohlräume oder Überhänge vorhanden sind. Der quadratische Mittelwert Rrms der Rauheit ist ein einfaches Maß der Rauheit des Höhenprofils und kann folgendermaßen definiert sein:
    Figure DE102008057817A9_0002
  • In Gleichung (1) ist N die Anzahl der Gitterpunkte, ist h(xi) die Höhe des Gitterplatzes xi und ist die Durchschnittshöhe h des Profils gegeben durch:
    Figure DE102008057817A9_0003
  • Der quadratische Mittelwert der Rauheit beschreibt die Schwankungen von Oberflächenhöhen um eine durchschnittliche Oberflächenhöhe und ist, statistisch ausgedrückt, die Standardabweichung oder die Quadratwurzel des zweiten Summenwertes (Varianz). Alternativ können Definitionen des quadratischen Mittelwerts der Rauheit, die der oben gegebenen Definition ähnlich sind, verwendet werden. Die Rauheit kann durch ein AFM (Atomic Force Microscope; Rasterkraftmikroskop) gemessen werden.
  • Es kann vorgesehen sein, dass die erste Fläche 12 eine gesamte Hauptfläche des Halbleiterchips 10 ist, die erste Fläche 12 kann jedoch auch nur ein Teil der gesamten Hauptfläche des Halbleiterchips 10 sein. Beispielsweise kann die erste Fläche 12 eine aktive Hauptoberfläche des Halbleiterchips 10 sein. Ferner kann sich eine Elektrode 13 auf der Hauptfläche befinden und kann die erste Fläche 12 wenigstens ein Teil der Fläche der Elektrode 13 sein.
  • Die Rauheit der ersten Fläche 12 kann durch Benetzen der ersten Fläche 12 mit einer Lösung, die H2SO4, HF und HNO3 umfasst, für eine geeignete Zeitdauer erzeugt werden. Alternativ kann die Rauheit durch Plasmaätzen unter Verwendung eines SF6/O2-Gases oder eines N2O2-Gases erzeugt werden. Andere geeignete Techniken können alternativ verwendet werden.
  • An der ersten Fläche 12 oder an einem Teil hiervon kann eine Metalllage (Metallschicht) 14 befestigt sein. Die Metalllage 14 kann durch ein Vakuumabscheidungsverfahren wie etwa durch Kathodenzerstäubung, Sputtern oder durch andere geeignete physikalische oder chemische Abscheidungsverfahren abgeschieden werden und kann eine Dicke im Bereich von 50 bis 300 nm haben, in einer Ausführungsform im Bereich von 100 bis 200 nm, sie kann jedoch auch dünner oder dicker sein. Als Materialen können Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium verwendet werden. Die Metalllage 14 kann eine Oberflächenrauheit von mehr als 100 nm haben, in einer Ausführungsform mehr als 200 nm, 300 nm, 400 nm oder 500 nm.
  • Auf die Metalllage 14 kann ein Lötmaterial 15 aufgebracht werden. Das Lötmaterial 15 kann durch Kathodenzerstäubung, Sputtern (oder unter Verwendung anderer geeigneter physikalischer oder chemischer Abscheidungsverfahren) auf die Metalllage 14 aufgebracht werden und kann eine Dicke im Bereich von 500 nm bis 3 μm haben, in einer Ausführungsform im Bereich von 1 bis 2 μm. Das Lötmaterial 15 kann beispielsweise aus AuSn, AgSn, CuSn, Sn, AgIn oder CuIn bestehen.
  • Das Substrat 11 kann aus einem elektrisch leitenden Material wie etwa einem Metall oder einer Metalllegierung, beispielsweise Kupfer, Kupferlegierungen, Eisennickel oder anderen geeigneten Materialien hergestellt sein. Das Substrat 11 kann ein Leiterrahmen oder ein Teil eines Leiterrahmens, etwa eine Chipanschlussfläche, sein. Ferner kann das Substrat 11 mit einem elektrisch leitenden Material, beispielsweise Kupfer, Silber, Eisennickel oder Nickelphosphor, beschichtet sein. Alternativ kann das Substrat 11 ein weiterer Halbleiterchip mit einer metallischen Elektrode oder einer Beschichtung auf seiner oberen Fläche sein.
  • Um die erste Fläche 12 des Halbleiterchips 10 mit dem Substrat 11 zu verbinden, kann ein Diffusionslötprozess verwendet werden. Für die Erzeugung der Lötverbindung kann das Substrat 11 durch eine heiße Platte auf eine Temperatur oberhalb des Schmelzpunkts des Lötmaterials 15, beispielsweise im Bereich von 300 bis 400°C, in einer Ausführungsform im Bereich von 330 bis 350°C, erhitzt werden. Alternativ können sowohl der Halbleiterchip 10 als auch das Substrat 11 in einem Ofen angeordnet und auf eine geeignete Temperatur erhitzt werden. Es kann ein Entnahme- und Anordnungswerkzeug verwendet werden, das den Halbleiterchip 10 entnehmen und auf dem erhitzten Substrat 11 anordnen kann. Während des Lötprozesses kann der Halbleiterchip 10 auf das Substrat 11 für eine geeignete Zeitdauer im Bereich von 10 bis 200 ms, insbesondere etwa 50 ms, gepresst werden.
  • Während des Lötprozesses erzeugt das Lötmaterial 15 eine metallische Verbindung zwischen dem Halbleiterchip 10 und dem Substrat 11, die aufgrund der Tatsache, dass das Lötmaterial 15 eine temperaturbeständige und hochgradig mechanisch stabile intermetallische Phase mit hoch schmelzenden Materialien des Halbleiterchips 10 und des Substrats 11, die verbunden werden sollen, bildet, hohen Temperaturen widerstehen kann. In dem Prozess wird das bei niedriger Temperatur schmelzende Lötmaterial 15 vollständig umgewandelt, d. h. es geht vollständig in die intermetallische Phase über. Der Prozess ist diffusionsgesteuert und seine Dauer nimmt mit zunehmender Dicke der Lötmateriallage 15 zu.
  • Die intermetallische Phase, die durch den Diffusionslötprozess an der Grenzfläche zwischen dem Halbleiterchip 10 und dem Substrat 11 erzeugt wird, ist in 1B gezeigt und mit dem Bezugszeichen 16 bezeichnet.
  • Der Halbleiterchip 10 kann ein Leistungshalbleiterchip, beispielsweise ein Leistungstransistor oder eine Leistungsdiode oder ein IGBT sein. In der vorliegenden Ausführungsform ist der Halbleiterchip 10 ein vertikaler Leistungstransistor, beispielsweise ein MOSFET, und umfasst auf seiner unteren Hauptfläche eine Drain-Elektrode als Elektrode 13 und auf seiner oberen Hauptfläche eine Source-Elektrode 17 sowie eine Gate-Elektrode 18.
  • 2 zeigt schematisch einen Querschnitt der Grenzfläche zwischen dem Halbleiterchip 10 und dem Substrat 11 der Vorrichtung 100. In 2 ist die raue Oberfläche der ersten Fläche 12 veranschaulicht (die Metalllage 14 ist nicht gezeigt). Ferner ist in 2 die intermetallische Phase 16 zwischen dem Halbleiterchip 10 und dem Substrat 11 dargestellt. Während des Lötprozesses können in der Nähe der ersten Fläche 12 Mikrohohlräume 19 erzeugt werden. Die Mikrohohlräume 19 können einen Durchmesser im Mikrometerbereich haben und ihre Erzeugung ist durch die Rauheit der ersten Fläche 12 bedingt. Die Mikrohohlräume 19 können gleichmäßig über die intermetallische Phase 16 verteilt sein. Der Anteil der Mikrohohlräume 19 in der intermetallischen Phase 16 ist unterkritisch, so dass die Mikrohohlräume 19 die elektrische Leitfähigkeit zwischen dem Halbleiterchip 10 und dem Substrat 11 nicht beeinflussen. Die Mikrohohlräume 19 können jedoch thermomechanische Beanspruchungen verringern, die aus den unterschiedlichen Wärmeausdehnungskoeffizienten des Halbleiterchips 10 und des Substrats 11 entstehen können. Falls in der intermetallischen Phase 16 ein Riss auftritt, der durch eine Scherbeanspruchung verursacht ist, kann der Riss durch einen oder mehrere der Mikrohohlräume 19 angehalten werden, wie durch den Pfeil 20 in 2 angegeben ist. Somit verhindern die Mikrohohlräume 19 einen vollständigen Bruch der Lötverbindung.
  • Darüber hinaus kann die Rauheit der ersten Fläche 12 eine geeignete Verbindung zwischen dem Halbleiterchip 10 und dem Substrat 11 in dem Fall, in dem der Halbleiterchip 10 nicht koplanar an dem Substrat 11 befestigt ist, erleichtern. Falls die Oberfläche des Halbleiterchips 10 glatt ist und der Halbleiterchip 10 leicht geneigt ist, wenn er an dem Substrat 11 befestigt wird, kann die Kante des Halbleiterchips 10, die als Erstes das Substrat 11 berührt, sofort eine Lötverbindung mit dem Substrat 11 bilden, so dass nur ein Bruchteil der unteren Fläche des Halbleiterchips 10 mit dem Substrat 11 in elektrischem Kontakt ist. Die Rauheit der ersten Fläche 12 wie hier beschrieben verzögert jedoch die Reaktion mit dem Substrat 11. Selbst wenn daher der Halbleiterchip 10 leicht geneigt ist, wenn er an dem Substrat 11 befestigt wird, ermöglicht die Rauheit der ersten Fläche 12 die richtige Anbringung des Halbleiterchips 10 am Substrat 11, so dass die gesamte erste Fläche 12 mit dem Substrat 11 in Kontakt ist.
  • Die Metalllage 14, die zwischen der Elektrode 13 und dem Lötmaterial 15 angeordnet ist, kann als eine Diffusionsbarriere dienen, die das Halbleitermaterial des Halbleiterchips 10 während des Lötprozesses vor dem Lötmaterial 15 schützt. Eine weitere Funktion der Metalllage 14 kann jene einer Haftschicht sein, die ermöglicht, dass das Lötmaterial 15 an dem Halbleiterchip 10 haftet.
  • In einer Ausführungsform kann vorgesehen sein, dass das Lötmaterial 15 direkt auf das Halbleitermaterial des Halbleiterchips 10 aufgebracht wird. Dies ist beispielsweise in 3 dargestellt.
  • Gemäß einer weiteren Ausführungsform ist eine weitere Metalllage 21 zwischen der Elektrode 13 und der Metalllage 14 angeordnet, wie in 4 gezeigt ist. Die Metalllage 21 kann aus Aluminium oder aus irgendeinem anderen Metall oder aus irgendeiner anderen Metalllegierung bestehen und kann dazu dienen, einen elektrischen Kontakt mit dem Halbleiterchip 10 herzustellen. Falls der Dotierungsgrad der Elektrode 13 hoch genug ist, kann die Metalllage 21 weggelassen werden, wie in 1A gezeigt ist.
  • Für einen Fachmann auf dem Gebiet ist es offensichtlich, dass die auf dem Halbleiterchip 10 gestapelten Metalllagen, wie in den 1A, 3 und 4 gezeigt ist, nur als beispielhafte Ausführungsformen dienen sollen und dass viele Abwandlungen möglich sind. Beispielsweise können die Metalllagen 14, 21 und 14 auf dem Halbleiterchip 10 so gestapelt sein, wie in 5 schematisch gezeigt ist. Die Metalllagen 14 können Titanlagen sein, während die Metalllage 21 eine Aluminiumlage sein kann. Andere Materialien können jedoch für die Lagen 14 und 21 ebenfalls verwendet werden, beispielsweise Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium.
  • Obwohl ein besonderes Merkmal oder ein besonderer Aspekt einer Ausführungsform der Erfindung unter Bezug lediglich auf eine von mehreren Verwirklichungen offenbart sein könnte, kann ein solches Merkmal oder ein solcher Aspekt zusätzlich auch mit einem oder mit mehreren anderen Merkmalen oder Aspekten der anderen Verwirklichungen je nach Wunsch und je nach Vorteil für irgendeine gegebene oder besondere Anwendung kombiniert werden. Ferner sollen in dem Umfang, in dem die Ausdrücke ”enthalten”, ”besitzen”, ”mit” oder andere Abwandlungen hiervon entweder in der genauen Beschreibung oder in den Ansprüchen verwendet werden, diese Ausdrücke im einschließenden Sinn ähnlich dem Ausdruck ”umfassen” verstanden werden. Die Ausdrücke ”gekoppelt” und ”verbunden” zusammen mit ihren Ableitungen können verwendet worden sein. Selbstverständlich können diese Ausdrücke verwendet worden sein, um anzugeben, dass zwei Elemente miteinander zusammenwirken oder in Wechselwirkung miteinander stehen, unabhängig davon, ob sie in einem direkten physikalischen oder elektrischen Kontakt sind oder in keinem direkten gegenseitigen Kontakt sind. Ferner können Ausführungsformen der Erfindung selbstverständlich in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmierungsmitteln implementiert sein. Auch der Ausdruck ”beispielhaft” hat eher lediglich die Bedeutung eines Beispiels als ”am besten” oder ”optimal”. Außerdem wird anerkannt werden, dass Merkmale und/oder Elemente, die hier angegeben worden sind, mit besonderen Abmessungen relativ zueinander um der Einfachheit und des leichten Verständnisses willen angegeben worden sind und dass sich wirkliche Abmessungen von den hier gezeigten Abmessungen wesentlich unterscheiden können.
  • Obwohl bestimmte Ausführungsformen veranschaulicht und beschrieben worden sind, kann der Durchschnittsfachmann auf dem Gebiet erkennen, dass eine Vielzahl alternativer und/oder äquivalenter Verwirklichungen die bestimmten Ausführungsformen, die gezeigt und beschrieben worden sind, ersetzen können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Diese Anwendung soll jegliche Anpassungen oder Veränderungen der bestimmten Ausführungsformen, die hier diskutiert wurden, abdecken. Daher ist beabsichtigt, dass diese Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt ist.

Claims (24)

  1. Verfahren, umfassend: Bereitstellen eines Substrats (11); Bereitstellen eines Halbleiterchips (10), der eine erste Fläche (12) mit einer Rauheit von wenigstens 100 nm besitzt; und Ausführen eines Diffusionslötprozesses, um die erste Fläche (12) des Halbleiterchips (10) mit dem Substrat (11) zu verbinden.
  2. Verfahren nach Anspruch 1, wobei das Verfahren das Aufbringen wenigstens einer Metalllage (14) auf die erste Fläche (12) des Halbleiterchips (10) vor dem Diffusionslötprozess umfasst.
  3. Verfahren nach Anspruch 2, wobei die wenigstens eine Metalllage (14) eine Rauheit von wenigstens 100 nm hat.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren das Aufbringen eines Lötmaterials (15) auf die erste Fläche (12) des Halbleiterchips (10) vor dem Diffusionslötprozess umfasst.
  5. Verfahren nach Anspruch 4, wobei das Verfahren umfasst: Anordnen einer Elektrode (13) auf der ersten Fläche (12) des Halbleiterchips (10); und Aufbringen des Lötmaterials (15) auf die Elektrode (13).
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Rauheit der ersten Fläche (12) des Halbleiterchips (10) niedriger als 1500 nm ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (10) ein Leistungshalbleiterchip ist.
  8. Verfahren nach einem der Ansprüche 4 bis 7, wobei das Verfahren umfasst: Aufbringen einer Titanlage (14) auf die erste Fläche (12) des Halbleiterchips (10); und Aufbringen des Lötmaterials (15) auf die Titanlage (14).
  9. Verfahren, umfassend: Bereitstellen eines Substrats (11); Bereitstellen eines Halbleiterchips (10) mit einer ersten Fläche (12), wobei die erste Fläche (12) eine Rauheit von wenigstens 100 nm hat und auf die erste Fläche (12) ein Lötmaterial (15) aufgebracht ist; und Montieren des Halbleiterchips (10) auf das Substrat (11), wobei die erste Fläche (12) dem Substrat (11) zugewandt ist.
  10. Verfahren nach Anspruch 9, wobei das Verfahren das Anordnen wenigstens einer Metalllage (14) zwischen der ersten Fläche (12) des Halbleiterchips (10) und dem Lötmaterial (15) umfasst.
  11. Verfahren nach Anspruch 10, wobei die wenigstens eine Metalllage (14) eine Rauheit von wenigstens 100 nm hat.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei das Verfahren das Anwenden von Wärme umfasst, wenn der Halbleiterchip (10) auf dem Substrat (11) montiert wird.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Verfahren das Erhitzen des Substrats (11) auf eine Temperatur oberhalb des Schmelzpunkts des Lötmaterials (15) umfasst.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das Verfahren das Herstellen des Substrats (11) aus einem Metall umfasst.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei die Rauheit der ersten Fläche (12) des Halbleiterchips (10) niedriger als 1500 nm ist.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei der Halbleiterchip (10) ein Leistungshalbleiterchip ist.
  17. Verfahren nach einem der Ansprüche 9 bis 16, wobei das Verfahren umfasst: Anordnen einer Elektrode (13) auf der ersten Fläche (12) des Halbleiterchips (10); und Aufbringen des Lötmaterials (15) auf die Elektrode (13).
  18. Verfahren nach einem der Ansprüche 9 bis 17, wobei das Verfahren umfasst: Aufbringen einer Titanlage (14) auf die erste Fläche (12) des Halbleiterchips (10); und Aufbringen des Lötmaterials (15) auf die Titanlage (14).
  19. Verfahren nach einem der Ansprüche 9 bis 18, wobei das Lötmaterial (15) Gold-Zinn oder Silber-Zinn ist.
  20. Verfahren, umfassend: Bereitstellen eines Metallsubstrats (11); Bereitstellen eines Halbleiterchips (10), der eine Elektrode (13) mit einer Oberflächenrauheit von wenigstens 500 nm aufweist; Aufbringen wenigstens einer Metalllage (14) auf die Elektrode (13); Aufbringen eines Lötmaterials (15) auf die wenigstens eine Metalllage (14); und Verbinden der Elektrode (13) mit dem Metallsubstrat (11) durch Diffusionslöten.
  21. Vorrichtung (100), mit: einem Substrat (11); einem Halbleiterchip (10), der auf dem Substrat (11) montiert ist; und einer intermetallischen Phase (16), die sich an einer Grenzfläche zwischen dem Halbleiterchip (10) und dem Substrat (11) befindet, wobei eine Oberfläche des Halbleiterchips (10) an der Grenzfläche eine Rauheit von wenigstens 100 nm hat.
  22. Vorrichtung (100) nach Anspruch 21, wobei der Halbleiterchip (10) ein Leistungshalbleiterchip ist.
  23. Vorrichtung (100) nach Anspruch 21 oder 22, wobei das Substrat (11) ein Leiterrahmen ist.
  24. Vorrichtung nach einem der Ansprüche 21 bis 23, wobei das Substrat (11) ein weiterer Halbleiterchip ist.
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